JP2016527709A - カラムｉｉｉ−ｖアイソレーション領域を有する半導体構造 - Google Patents

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Abstract

誘電体と、誘電体の上に配置された非カラムＩＩＩ−Ｖドープト半導体層と、誘電体まで半導体層を垂直に通り配置されたカラムＩＩＩ−Ｖ材料からなるアイソレーションバリアとを有する、半導体構造が提供される。一実施形態では、半導体層は、シリコンであり、かつ誘電体の第１の領域の上方の半導体層内に配置されたＣＭＯＳトランジスタと誘電体の異なる領域の上方に配置されたＩＩＩ−Ｖトランジスタとを有する。バリアは、カラムＩＩＩ−ＶトランジスタをＣＭＯＳトランジスタから電気的に分離する。一実施形態では、本構造は、半導体層及び複数の横方向に間隔を空けて配置されたＩＩＩ−Ｖ構造の上に配置された受動素子を含み、ＩＩＩ−Ｖ構造が、受動素子の下に配置され、ＩＩＩ−Ｖ構造が、絶縁層まで半導体層を垂直に貫通する。

Description

[0001]本開示は、全体として半導体構造に関し、特に、カラムＩＩＩ−Ｖアイソレーション領域をその中に有する半導体構造に関する。
[0002]本分野において知られるように、シリコン・オン・インシュレータ（ＳＯＩ）ＣＭＯＳ又は標準シリコン相補型金属−酸化膜−半導体（ＣＭＯＳ）処理に基づく集積回路は、一般に様々な方法で複数の電源電圧及び複数のディジタル論理レベルの問題に対処する。ＳＯＩ技術は、フルトレンチ（ｆｕｌｌ−ｔｒｅｎｃｈ）アイソレーション又はパーシャルトレンチ（ｐａｒｔｉａｌ ｔｒｅｎｃｈ）アイソレーション（Ｓ．Ｍａｅｄａ、等の「Ｆｅａｓｉｂｉｌｉｔｙ ｏｆ ０．１８ｕｍ ＳＯＩ ＣＭＯＳ ｔｅｃｈｎｏｌｏｇｙ ｕｓｉｎｇ ｈｙｂｒｉｄ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ ｗｉｔｈ ｈｉｇｈ ｒｅｓｉｓｔｉｖｉｔｙ ｓｕｂｓｔｒａｔｅ ｆｏｒ ｅｍｂｅｄｄｅｄ ＲＦ／ａｎａｌｏｇ ａｐｐｌｉｃａｔｉｏｎｓ（混載型ＲＦ／アナログ用途用の高抵抗基板を用いたハイブリッドトレンチアイソレーションを使用する０．１８ｕｍ ＳＯＩ ＣＭＯＳ技術の可能性）」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、４８巻、９号、９月、２００１年、２０６５〜２０７３ページ参照）を組み込むことができ、フローティングボディ電界効果型トランジスタ（ＦＥＴ）又はトランジスタのボディに設けられた端子を有するボディタイド（ｂｏｄｙ−ｔｉｅｄ）ＦＥＴデバイスのいずれかを生み出す（図１）。あるいは、すべてのｎＭＯＳトランジスタのボディ端子を接続している共通ｐ型バルクを有する標準ＣＭＯＳデバイスは、トリプルウェル構造（Ｙａｓｕｄａ、等の「Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ｗｉｔｈ Ｉｓｏｌａｔｅｄ Ｗｅｌｌ Ｓｔｒｕｃｔｕｒｅ（分離されたウェル構造を有するダイナミックランダムアクセスメモリ）」という名称の米国特許第５，２８１，８４２号、及びＤｅ、等の「Ｍｕｌｔｉｐｌｅ Ｗｅｌｌ Ｔｒａｎｓｉｓｔｏｒ Ｃｉｒｃｕｉｔｓ Ｈａｖｉｎｇ Ｆｏｒｗａｒｄ Ｂｏｄｙ Ｂｉａｓ（順方向ボディバイアスを有する多重ウェルトランジスタ回路）」という名称の米国特許第６２１８，８９５号参照）を作るために追加のディープｎ型ウェル注入を使用する。この追加のウェルは、標準ｐＭＯＳデバイスと組み合わせられる分離されたｎＭＯＳデバイスを可能にし、１つの集積回路上での複数の電源電圧及び論理電圧レベルを可能にする（図２）。
[0003]二酸化シリコントレンチアイソレーションは、シリコン基板の上方に形成された受動素子又は構造の品質係数（ｑｕａｌｉｔｙ ｆａｃｔｏｒ）を向上させためにやはり使用されることが可能である。トレンチアイソレーションは、受動素子の直下に設置されて、低抵抗基板に関連する損失又は受動素子の下方に存在することがある何らかの表面電荷を減少させ、したがって、構成要素の品質係数を向上させる。
[0004]上に概要を示した手法はＳＯＩ ＣＭＯＳ技術及び標準ＣＭＯＳ技術に対しては十分に働くが、これらの手法は、ＩＩＩ−Ｖ／ＣＭＯＳ異種集積技術にとっては魅力的な解決策ではない。最近の研究成果は、ＧａＮ−ＣＭＯＳ異種集積技術（Ｔ．Ｋａｚｉｏｒ、等の「Ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ｍｉｘｅｄ ｓｉｇｎａｌ ａｎｄ ＲＦ ｃｉｒｃｕｉｔｓ ｅｎａｂｌｅｄ ｂｙ ｔｈｅ ｄｉｒｅｃｔ ｍｏｎｏｌｉｔｈｉｃ ｈｅｔｅｒｏｇｅｎｅｏｕｓ ｉｎｔｅｇｒａｔｉｏｎ ｏｆ ＧａＮ ＨＥＭＴｓ ａｎｄ Ｓｉ ＣＭＯＳ ｏｎ ａ ｓｉｌｉｃｏｎ ｓｕｂｓｔｒａｔｅ（シリコン基板上にＧａＮ ＨＥＭＴ及びＳｉ ＣＭＯＳの直接モノリシック異種集積により使用可能である高性能混合信号回路及びＲＦ回路）」、ＩＥＥＥ ＣＳＩＣＳ、２０１１年参照）の効能を実証しており、この技術はＣＭＯＳデバイスと同じシリコン基板上にＧａＮ ＨＥＭＴデバイスを組み込むことを可能にする。ＧａＮ ＨＥＭＴデバイスは、シリコン・オン・インシュレータ（ＳＯＩ）ウェハの窓領域内に成長されるＧａＮエピタキシャルバッファ層上に作られる。ＣＭＯＳ構成要素は、埋め込み酸化物層（ＢＯＸ）の上方の薄いシリコン層内に標準ＣＭＯＳプロセスフローを使用して製造される。
[0005]ソース及びドレイン注入物が埋め込み酸化物層まで全体に延在する完全空乏型である薄膜ＳＯＩ ＣＭＯＳデバイスとは異なり、ＣＭＯＳデバイスのソース及びドレイン注入物は、（厚膜ＳＯＩ技術と同様に）上部シリコン層を部分的に通って延在するに過ぎない。これが、すべてのシリコン構成要素間で共有され、ＣＭＯＳ構成要素にとって浅いバルク基板として本質的に作用する浅いｐ型材料を作る。
[0006]プロセスフローにフルトレンチアイソレーション又は追加のｎウェル注入を追加することは可能であり得るが、これは望ましくない。フルトレンチアイソレーション又は追加のウェル注入の組み込みは、（より高いコストをもたらす）追加のマスク及び製造ステップ、同様に追加の処理の複雑さを必要とするであろう。ＧａＮバッファ層の厚さ及びシリコン材料の最上部層（ｔｏｐ−ｌｅｖｅｌ）の厚さは、フルトレンチアイソレーションの深さ又は処理中のディープｎウェル注入深さに対して見合う必要があり、技術に対して追加の制約を生み出すであろう。フルトレンチアイソレーション又はディープウェル注入を使用せずに、分離されたＦＥＴデバイスならびにキャパシタ及びインダクタなどの高品質受動素子を作ることができることは、異種集積ＧａＮ−ＣＭＯＳ技術に対して有利であるはずである。
本発明は上記の課題を解決するものである。
[0007]本開示によれば、誘電体と、誘電体の真上（ｏｖｅｒ）に配置された非カラムＩＩＩ−Ｖドープト半導体層と、誘電体まで半導体層を垂直に通って配置されたカラムＩＩＩ−Ｖ材料からなる電気的に分離するバリアとを有する、半導体構造が提供される。
[0008]一実施形態では、一対のトランジスタデバイスを有し、一対のデバイスのうちの一方が、カラムＩＩＩ−Ｖトランジスタデバイスであり、一対のトランジスタデバイスのうちの他方が、非カラムＩＩＩ−Ｖトランジスタデバイスである半導体構造が提供される。本構造は、基板と、基板上に配置された非カラムＩＩＩ−Ｖ半導体層であって、カラムＩＩＩ−Ｖトランジスタデバイスが基板の１つの領域の上に形成され、非ＩＩＩ−Ｖトランジスタデバイスが基板の別の領域の上に形成される、非カラムＩＩＩ−Ｖ半導体層と、半導体層を垂直に通り、かつカラムＩＩＩ−Ｖトランジスタデバイスを非ＩＩＩ−Ｖトランジスタデバイスから電気的に分離するために一対のトランジスタデバイスのうちの一方の周りに配置されたカラムＩＩＩ−Ｖ材料のバリアとを含む。
[0009]一実施形態では、半導体層は、シリコンであり、誘電体の第１の領域の上方の半導体層内に配置されたＣＭＯＳトランジスタと誘電体の異なる領域の上方に配置されたＩＩＩ−Ｖトランジスタとを有する。カラムＩＩＩ−Ｖアイソレーション用バリアは、カラムＩＩＩ−ＶトランジスタをＣＭＯＳトランジスタから電気的に分離する。
[0010]一実施形態では、半導体層は、シリコンであり、誘電体の第１の領域の上方の半導体層内に配置されたシリコントランジスタと誘電体の異なる領域の上方に配置されたＩＩＩ−Ｖトランジスタとを有し、カラムＩＩＩ−Ｖアイソレーションバリアは、カラムＩＩＩ−Ｖトランジスタをシリコントランジスタから電気的に分離する。
[0011]一実施形態では、本構造は、半導体層及びＩＩＩ−Ｖアイソレーションバリアのグリッドの上に配置された受動素子を含み、ＩＩＩ−Ｖアイソレーションバリアは、受動素子の下に配置され、ＩＩＩ−Ｖアイソレーションバリアは、絶縁層まで半導体層を垂直に貫通する。
[0012]一実施形態では、非カラムＩＩＩ−Ｖ半導体層は、誘電体の上に配置され、カラムＩＩＩ−Ｖトランジスタデバイスは、誘電体の１つの領域の上に形成され、非ＩＩＩ−Ｖトランジスタデバイスは、基板の別の領域の真上の半導体層の領域内に形成される。カラムＩＩＩ−Ｖアイソレーション用バリアは、誘電体まで半導体層を垂直に通り、かつカラムＩＩＩ−Ｖトランジスタデバイスを非ＩＩＩ−Ｖトランジスタデバイスから電気的に分離するためにカラムＩＩＩ−Ｖトランジスタデバイス又は非ＩＩＩ−Ｖトランジスタデバイスの周りに配置される。
[0013]一実施形態では、非カラムＩＩＩ−Ｖトランジスタデバイスは、カラムＩＶトランジスタデバイスである。
[0014]一実施形態では、半導体層は、シリコンであり、カラムＩＶデバイスは、シリコントランジスタデバイスである。
[0015]一実施形態では、半導体構造は、半導体層内にＣＭＯＳトランジスタデバイスを形成するために半導体層内に第２のシリコントランジスタデバイスを含み、バリアは、ＣＭＯＳトランジスタデバイスをカラムＩＩＩ−Ｖトランジスタデバイスから電気的に分離する。
[0016]一実施形態では、受動素子は、マイクロ波伝送回線である。
[0017]一実施形態では、マイクロ波伝送回線は、コプレーナ導波路である。
[0018]一実施形態では、受動素子は、リアクタンス素子である。
[0019]一実施形態では、リアクタンス素子は、インダクタである。
[0020]一実施形態では、ＣＭＯＳトランジスタのうちの一方は、半導体層のドープした領域内に形成され、この領域は、半導体層のタイプドーパントとは反対のタイプドーパントを有する。
[0021]このような構造を用いると、ＩＩＩ−Ｖトランジスタデバイスの形成とともに形成された「ダミー」ＩＩＩ−Ｖアイソレーションバリアは、ｎＭＯＳデバイス及びｐＭＯＳデバイス用の、ならびに受動素子を基板からシールドするための分離された領域を作るように組み込まれる。ＩＩＩ−Ｖアイソレーションバリア材料は、１つ又は複数のｎＭＯＳトランジスタ及び／又はｐＭＯＳトランジスタの外縁部の周りに使用されて、ｎＭＯＳデバイス及びｐＭＯＳデバイスの両者のための分離されたｐ型材料のタブを作る。分離されたｐ型材料のこのタブは、シリコン・オン・インシュレータ（ＳＯＩ）材料に付随する埋め込み酸化物（ＢＯＸ）層によってバルク材料からやはり分離される。特に、ＩＩＩ−Ｖトランジスタが、ゲートチャネル（すなわち、キャリアがゲート電極の制御下でソース電極とドレイン電極との間を通る領域）を作る能動領域層を有する；しかしながら、この能動領域層は、カラムＩＩＩ−Ｖアイソレーションバリア上には形成されず、その結果、カラムＩＩＩ−Ｖアイソレーションバリア上にはキャリア又は関係するシート電荷がないことが注目される。
[0022]一実施形態では、カラムＩＩＩ−Ｖ材料は、窒化ガリウム（ＧａＮ）であり、ＩＩＩ−Ｖトランジスタ及びアイソレーション用のバリアの形成のために使用される。（ＧａＮ材料の直下の）窒化アルミニウム（ＡｌＮ）層は、やはり絶縁体としても機能する核形成層又は遷移層である。これらの非導電性材料を組み合わせることは、ｎＭＯＳデバイス及びｐＭＯＳデバイスの周りに外縁部を作り、トランジスタ用の分離されたｐ型領域を実効的に形成する。これは、デバイスをウェハの残りの部分から分離し、ディジタル回路、アナログ回路、及びＲＦ回路用の様々な電源電圧、ディジタル論理レベル、及びバックゲートバイアス技術の使用を可能にする。この設計能力は、ＧａＮ−ＣＭＯＳ異種集積プラットフォームにとって特に有用であり、このプラットフォームではＣＭＯＳデバイスは、典型的には−５Ｖから０Ｖまでの範囲にわたる負のゲートバイアスを必要とするＧａＮ ＨＥＭＴデバイス用のバイアス回路及び制御回路を作るはずである。
[0023]これらのＧａＮバッファ層は、受動素子用のＲＦシールドとしてもやはり使用されることが可能である。スパイラルインダクタ又はコプレーナ導波路（ＣＰＷ）伝送回線などの、受動回路の下にＧａＮバッファ層のメッシュを作ることは、上部シリコン材料によって生み出される損失又はＢＯＸ層とバルク基板との間に誘起される電子密度を減少させる。
[0024]したがって、ＧａＮ「ダミー」（すなわち、受動）アイソレーションバリアの使用は、分離されたＣＭＯＳデバイスのアイランド又はタブを作り、デバイス用の分離された基板バイアス電位の使用を可能にし、受動素子用のＲＦシールドとしてもやはり働き、１つの集積回路上で複数の異なる電源電圧レベル、ディジタル電圧レベル、及びアナログ電圧レベルを得るための手段を提供し、異種集積技術プラットフォームにおいて、ＧａＮ ＨＥＭＴデバイスとこれを制御するＣＭＯＳデバイスとの間の単純なインターフェース回路を可能にする。
[0025]本開示の１つ又は複数の実施形態の詳細が、添付の図面及び下記の説明に記述される。本開示の他の特徴、目的、及び利点は、説明及び図面から、ならびに特許請求の範囲から明らかであろう。
[0026]先行技術によるアイソレーションのうちの１つのタイプを有するＣＭＯＳトランジスタの概略スケッチである。 [0027]先行技術によるアイソレーションのうちの別のタイプを有するＣＭＯＳトランジスタの概略スケッチである。 [0028]本開示による、モノリシックマイクロ波集積回路（ＭＭＩＣ）の上面図の概略スケッチであり、その最終メタライゼーションの前である。 本開示による、モノリシックマイクロ波集積回路（ＭＭＩＣ）の上面図の概略スケッチであり、その最終メタライゼーションの後であり、ＭＭＩＣが、分離されたｎＭＯＳデバイス及びｐＭＯＳデバイス作るためのＧａＮアイソレーションバリアを組み込んでいる異種の集積回路の半導体領域、ならびにマイクロ波ＧａＮ ＦＥＴトランジスタとともにシールドされた受動素子及び分離されていないｎＭＯＳデバイスとｐＭＯＳデバイスを有する。 [0029]本開示による、図３ＡのＭＭＩＣの概略断面図であり、図３Ａの線４Ａ−４Ａに沿った断面図である。 本開示による、図３ＡのＭＭＩＣの概略断面図であり、図３Ａの線４Ｂ−４Ｂに沿った断面図である。 [0030]本開示による、図３ＢのＭＭＩＣの概略断面図であり、このような断面は図３Ｂの線５−５に沿っている。 [0031]本開示による、コプレーナ導波路伝送回線を有するＭＭＩＣの一部の上面図である。
[0032]様々な図面中の同様の参照符号は、同様の要素を示す。
[0033]ここで図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、及び図５を参照すると、デバイスインターコネクトの前で（図３Ａ、図４Ａ、図４Ｂ）かつ最終メタライゼーションの後（図３Ｂ、図５）のＭＭＩＣ半導体構造１０の一部が示される。構造１０の一部は、カラムＩＩＩ−Ｖトランジスタデバイス１２、ここでは例えば、ＧａＮ ｐＨＥＭＴ、受動マイクロ波素子（図３Ｂ）１４、ここでは例えば、スパイラルインダクタ、の両方、ならびに非ＩＩＩ−Ｖデバイス、ここではｎＭＯＳトランジスタ２６を備える一対のＣＭＯＳシリコントランジスタ１６及び別個のｐＭＯＳトランジスタ１８を有するように示され、そのすべてが、示したように共通基板２０、ここではシリコン基板上に形成される。
[0034]特に、図４Ａ及び図４Ｂを参照すると、半導体構造１０は、誘電体層２２、ここではシリコン基板２０上の埋め込み酸化物層（ＢＯＸ）を備える。非カラムＩＩＩ−Ｖドープト半導体層２４、ここでは例えば、ｐ型ドープトシリコンが、誘電体層２２の上に配置される。ｐ型ドープトシリコン層２４は、ＳＯＩ材料に付随する埋め込み酸化物（ＢＯＸ）層２２によってバルクシリコン基板２０から垂直方向に分離されることが、先ず注目される。ｐ型ドープトシリコン半導体層２４は、カラムＩＩＩ−Ｖ材料の垂直方向に延びるＩＩＩ−Ｖアイソレーションバリア２５によって電気的に分離された領域、又はタブ、へと水平方向に分けられることが、次に注目される。カラムＩＩＩ−Ｖ材料は、ここでは例えば、ＩＩＩ−Ｖトランジスタデバイス１２（図３Ａ）を形成する材料、ここではＧａＮ、の一部と同じカラムＩＩＩ−Ｖ材料である。ＩＩＩ−Ｖトランジスタデバイス１２は、核形成層又は遷移層２３、例えば、窒化アルミニウム（ＡｌＮ）、上に形成され、誘電体層又は保護層２９（図４Ａ、図４Ｂ）、ここでは、ＧａＮ材料の頂部上に形成された窒化シリコン（ＳｉＮ）、を有する。カラムＩＩＩ−Ｖ材料のアイソレーションバリア２５は、ＩＩＩ−Ｖトランジスタデバイス１２用に使用されるＩＩＩ−Ｖ材料と同時に形成されることが、注目される；しかしながら、トランジスタデバイス１２は、能動素子半導体層２７（能動領域２７）、ここでは、ＡｌＧａＮの層、内に形成される；ところが、バリア２５は、能動素子半導体層を用いては形成されない。すなわち、バリア２５は、能動領域２７を持たない。さらに、能動トランジスタデバイス１２のソース（Ｓ）コンタクト、ドレイン（Ｄ）コンタクト及びゲート（Ｇ）コンタクトは、示したように、誘電体層２９、このケースではＳｉＮ、を貫通して、ＩＩＩ−Ｖ能動領域２７材料とのコンタクトを作る；ところが、ＩＩＩ−Ｖアイソレーションバリア２５は、上に記したように、導電性領域２７を持たない。したがって、ＩＩＩ−Ｖアイソレーションバリア２５（バッファ層）は、能動ＩＩＩ−Ｖ領域に関係する電荷（２次元電子ガス（２ＤＥＧ））に関係するシートがないように形成され、したがって、バリア２５は、シリコン領域間の導電体としては機能せず、トランジスタデバイスとしても機能しない。
[0035]ソース（Ｓ）電極、ドレイン（Ｄ）電極及びゲート（Ｇ）電極を有するＣＭＯＳトランジスタ１６は、ｐ型半導体層２４の一部に形成される。特に、ｐ型シリコン２４は、ｐ型タブであり、そこへのコンタクトＰＷを有し、ｐ型タブ２４は、ｎＭＯＳトランジスタ１８などの、ｎＭＯＳトランジスタをその中に形成するために使用される。ｐ型半導体タブ２４内に形成されたものは、ｎ型にドープしたウェル３０である。ｎ型にドープしたウェル３０は、その中に形成されたｐＭＯＳトランジスタ２６を有する。コンタクトＮＷは、示したように、ｎ型にドープしたウェル３０をコンタクトさせるように設けられる。上記のように、ｐＭＯＳトランジスタ１８（図３Ａ及び図３Ｂ）は、ｐ型層２４の離れた、アイソレーションバリア２５が分離した領域にやはり形成される。したがって、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタ２６、１８は、バリア２５によって形成されたアイランド内にＣＭＯＳトランジスタ１６を形成する（図３Ａ）。
[0036]バリア２５の一部が異なるタイプのトランジスタデバイス、例えば、シリコンｐ型デバイス、シリコンｎ型デバイス、ＣＭＯＳデバイス、及びＩＩＩ−Ｖデバイス、の形成のためのｐ型層２４の領域を分離する一方で、例えば、バリア２５の第２の部分が、受動素子、ここでは例えば、図３Ｂ及び図５に示したスパイラルインダクタ３４用のＲＦシールドとしてやはり機能するように、メッシュ３２に配置されることに留意されたい。メッシュ３２は、バリア２５の行及び列からなり、受動素子３４の下に配置されて、シリコン層２４によって生み出される損失又はＢＯＸ層とバルク基板との間に誘起される電子密度を減少させる。
[0037]トランジスタデバイス１２、１８、２６、及びバリア２５を形成すると、配線形成（ｂａｃｋ−ｅｎｄ ｏｆ ｌｉｎｅ）（ＢＥＯＬ）層５０が形成され、本技術に関係するメタライゼーション、インターコネクト、絶縁体、誘電体、及び受動素子を作る（図５）。ここでは、層５５、５６、５７、及び５８は、メタライゼーション層を表す層６０及び８６を有するＳｉＯ２誘電体層を表す。ここでは、層５８は、層６０を層８６に接続するビア層を表す。層６０の部分６０ａ、６０ｂ、６０ｃが、インダクタ３４の下側部分を形成し、層８６の部分が、インダクタ３４の上側部分を形成することに留意されたい。メタライゼーション層は、例えば、図３Ｂ及び図５にやはり示したように、電気的インターコネクトならびにパワーバス６０、マイクロ波伝送回線６２、及び受動素子を形成する。ここでは、構造１０の一部は、二酸化シリコン層の上に配置された受動素子、ここでは、スパイラルインダクタ３４、を含む。インダクタ３４用の電気的インターコネクト６０が導電性ビア８６を用いてメタライゼーションの上側レベルからメタライゼーションの下側レベルまで誘電体５８を貫通することに留意されたい（図５）。
[0038]カラム２５がシリコン領域間の導電体として機能せず、ＩＩＩ−Ｖトランジスタデバイスに関係する誘電体層としても機能しないことに留意されたい。これらの誘電体層は、製造プロセスのディテールに応じて、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、ＳｉＮｘ、ＳｉＯ２、ＨｆＯ２、又は他の材料を含む。同様に、（ＩＩＩ−Ｖバッファ層の直下の）窒化アルミニウム（ＡｌＮ）層もまた、絶縁体として機能する。これらの非導電性材料を組み合わせることが、ｎＭＯＳデバイス及びｐＭＯＳデバイスの周りに外縁部を作り、トランジスタ用の分離されたｐ型領域を実効的に形成する。これが、デバイスをウェハの残りの部分から分離し、ディジタル回路、アナログ回路、及びＲＦ回路用の様々な電源電圧、ディジタル論理レベル、及びバックゲートバイアス技術の使用を可能にする（図５）。この設計能力は、ＧａＮ−ＣＭＯＳ異種集積プラットフォームにとって特に有用であり、このプラットフォームでは、ＣＭＯＳデバイスは、ＧａＮ ＨＥＭＴデバイス用のバイアス回路及び制御回路を作るはずであり、これらのデバイスは、図３Ｂに示したように、典型的には、−５Ｖから０Ｖまでの範囲にわたる負のゲートバイアスを必要とする。説明したように、受動素子３４の直下のバリア２５は、これらの受動素子用のＲＦシールドとして使用される。別のメッシュ１４’用の構造１０の離れた領域上に形成された一対のグランド面導電体７１間に配置された中央ストリップ導電体７２を有するスパイラルインダクタ又はコプレーナ導波路（ＣＰＷ）伝送回線７０（図６）などの、受動回路３４の直下に、図３Ａに示したようなＧａＮバッファ層のメッシュを作ることは、ドープトシリコン層によって生み出される損失又はＢＯＸ層とバルクシリコン基板との間に誘起される電子密度を減少させる。
[0039]本開示によれば半導体構造は、誘電体と、誘電体の上に配置された非カラムＩＩＩ−Ｖドープト半導体層と、誘電体まで半導体層を垂直に通って配置されたカラムＩＩＩ−Ｖ材料からなるアイソレーションバリアとを含むことをここで理解されたい。加えて、下記の特徴のうちの１つ又は複数は、別の特徴を別個に又は組み合わせて含むことができ、この特徴は下記を含む：半導体層は、シリコンであり、誘電体の第１の領域の上方の半導体層内に配置されたＣＭＯＳトランジスタと誘電体の異なる領域の上方に配置されたＩＩＩ−Ｖトランジスタとを有し、アイソレーションバリアが、カラムＩＩＩ−ＶトランジスタをＣＭＯＳトランジスタから電気的に分離する；半導体層は、シリコンであり、誘電体の第１の領域の上方の半導体層内に配置されたシリコントランジスタと誘電体の異なる領域の上方に配置されたＩＩＩ−Ｖトランジスタとを有し、アイソレーションバリアが、カラムＩＩＩ−Ｖトランジスタをシリコントランジスタから電気的に分離する；受動素子が、半導体層及び複数の横方向に間隔を空けて配置されたＩＩＩ−Ｖ構造の上に配置され、ＩＩＩ−Ｖ構造が、受動素子の下に配置され、ＩＩＩ−Ｖ構造が、絶縁層まで半導体層を垂直に貫通する；受動素子が、半導体層の上に配置され、複数の横方向に間隔を空けて配置されたＩＩＩ−Ｖ構造が、受動素子の下に配置され、ＩＩＩ−Ｖ構造が、絶縁層まで半導体層を垂直に貫通する；受動素子が、半導体層及びＩＩＩ−Ｖ構造のメッシュの上に配置され、ＩＩＩ−Ｖ構造が受動素子の下に配置され、ＩＩＩ−Ｖ構造が絶縁層まで半導体層を垂直に貫通する；受動素子が、半導体層の上に配置され、ＩＩＩ−Ｖ構造のメッシュが、受動素子の下に配置され、ＩＩＩ−Ｖ構造が、絶縁層まで半導体層を垂直に貫通する。
[0040]本開示によれば、カラムＩＩＩ−Ｖトランジスタデバイス及び非カラムＩＩＩ−Ｖトランジスタデバイスをその中に有する半導体構造は、誘電体と、誘電体の上に配置された非カラムＩＩＩ−Ｖ半導体層であって、カラムＩＩＩ−Ｖトランジスタデバイスが誘電体の１つの領域の上に形成され、非ＩＩＩ−Ｖトランジスタデバイスが誘電体の別の領域の真上の半導体層の領域内に形成される、非カラムＩＩＩ−Ｖ半導体層と、誘電体まで半導体層を垂直に通り、かつカラムＩＩＩ−Ｖトランジスタデバイスを非ＩＩＩ−Ｖトランジスタデバイスから電気的に分離するためにカラムＩＩＩ−Ｖトランジスタデバイス又は非ＩＩＩ−Ｖトランジスタデバイスの周りに配置されたカラムＩＩＩ−Ｖ材料のバリアとを含むことをここで理解されたい。加えて、下記の特徴のうちの１つ又は複数は、別の特徴を別個に又は組み合わせて含むことができ、特徴は下記を含む：非カラムＩＩＩ−Ｖトランジスタデバイスは、カラムＩＶトランジスタデバイスである；半導体層は、シリコンであり、カラムＩＶデバイスは、シリコントランジスタデバイスである；半導体層内にＣＭＯＳトランジスタデバイスを形成するための半導体層内の第２のシリコントランジスタデバイスであって、バリアがＣＭＯＳトランジスタデバイスをカラムＩＩＩ−Ｖトランジスタデバイスから電気的に分離する、第２のシリコントランジスタデバイスと、半導体層及び複数の横方向に間隔を空けて配置されたＩＩＩ−Ｖ構造の上に配置された受動素子であって、ＩＩＩ−Ｖ構造が受動素子の下に配置され、ＩＩＩ−Ｖ構造が絶縁層まで半導体層を垂直に貫通する、受動素子と、受動素子は、マイクロ波伝送回線である；マイクロ波伝送回線は、コプレーナ導波路である；受動素子は、リアクタンス素子である；リアクタンス素子は、インダクタである；ＣＭＯＳトランジスタのうちの一方は、半導体層のドープした領域内に形成され、この領域が、半導体層のタイプドーパントとは反対のタイプドーパントを有する。
[0041]本開示によれば、一対のトランジスタデバイスを有し、一対のデバイスのうちの一方がカラムＩＩＩ−Ｖトランジスタデバイスであり、一対のトランジスタデバイスのうちの他方が非カラムＩＩＩ−Ｖトランジスタデバイスである半導体構造が、基板と、基板上に配置された非カラムＩＩＩ−Ｖ半導体層であって、カラムＩＩＩ−Ｖトランジスタデバイスが基板の１つの領域の上に形成され、非ＩＩＩ−Ｖトランジスタデバイスが基板の別の領域の上に形成される、非カラムＩＩＩ−Ｖ半導体層と、半導体層を垂直に通り、かつカラムＩＩＩ−Ｖトランジスタデバイスを非ＩＩＩ−Ｖトランジスタデバイスから電気的に分離するために一対のトランジスタデバイスのうちの一方の周りに配置されたカラムＩＩＩ−Ｖ材料のバリアとを含むことをここで理解されたい。加えて、下記の特徴のうちの１つ又は複数は、別の特徴を別個に又は組み合わせて含むことができ、特徴は下記を含む：非カラムＩＩＩ−Ｖトランジスタデバイスは、カラムＩＶトランジスタデバイスである；半導体層は、シリコンであり、カラムＩＶデバイスは、シリコントランジスタデバイスである。
[0042]本開示の多数の実施形態が説明された。しかし、様々な修正形態が、本開示の精神及び範囲から逸脱せずに行われ得ることを理解されたい。したがって、他の実施形態は、別記の特許請求の範囲内である。

Claims (20)

  1. 誘電体と、
    前記誘電体の上に配置された非カラムＩＩＩ−Ｖドープト半導体層と、
    前記誘電体まで前記半導体層を垂直に通り配置されたカラムＩＩＩ−Ｖ材料を含むアイソレーションバリアと
    を備える、半導体構造。
  2. 前記半導体層が、シリコンであり、かつ前記誘電体の第１の領域の上方の前記半導体層内に配置されたＣＭＯＳトランジスタと前記誘電体の異なる領域の上方に配置されたＩＩＩ−Ｖトランジスタとを有し、前記アイソレーションバリアが、前記カラムＩＩＩ−Ｖトランジスタを前記ＣＭＯＳトランジスタから電気的に分離する、請求項１に記載の半導体構造。
  3. 前記半導体層が、シリコンであり、かつ前記誘電体の第１の領域の上方の前記半導体層内に配置されたシリコントランジスタと前記誘電体の異なる領域の上方に配置されたＩＩＩ−Ｖトランジスタとを有し、前記アイソレーションバリアが、前記カラムＩＩＩ−Ｖトランジスタを前記シリコントランジスタから電気的に分離する、請求項１に記載の半導体構造。
  4. 前記半導体層の上に配置された受動素子と、
    複数の横方向に間隔を空けて配置されたＩＩＩ−Ｖ構造であって、前記受動素子の下に配置され、絶縁層まで前記半導体層を垂直に貫通する、ＩＩＩ−Ｖ構造と
    を含む、請求項１に記載の半導体構造。
  5. 前記半導体層の上に配置された受動素子と、
    前記受動素子の下に配置された複数の横方向に間隔を空けて配置されたＩＩＩ−Ｖ構造であって、絶縁層まで前記半導体層を垂直に貫通する、ＩＩＩ−Ｖ構造と
    を含む、請求項３に記載の半導体構造。
  6. カラムＩＩＩ−Ｖトランジスタデバイス及び非カラムＩＩＩ−Ｖトランジスタデバイスを中に有する半導体構造であって、
    誘電体と、
    前記誘電体の上に配置された非カラムＩＩＩ−Ｖ半導体層であって、前記カラムＩＩＩ−Ｖトランジスタデバイスが前記誘電体の１つの領域の上に形成され、前記非ＩＩＩ−Ｖトランジスタデバイスが前記誘電体の別の領域の真上の前記半導体層の領域内に形成される、非カラムＩＩＩ−Ｖ半導体層と、
    前記誘電体まで前記半導体層を垂直に通り、かつ前記カラムＩＩＩ−Ｖトランジスタデバイスを前記非ＩＩＩ−Ｖトランジスタデバイスから電気的に分離するために前記カラムＩＩＩ−Ｖトランジスタデバイス又は前記非ＩＩＩ−Ｖトランジスタデバイスの周りに配置されたカラムＩＩＩ−Ｖ材料のバリアと
    を備える、半導体構造。
  7. 前記非カラムＩＩＩ−Ｖトランジスタデバイスが、カラムＩＶトランジスタデバイスである、請求項６に記載の半導体構造。
  8. 前記半導体層がシリコンであり、前記カラムＩＶデバイスがシリコントランジスタデバイスである、請求項７に記載の半導体構造。
  9. 前記半導体層内にＣＭＯＳトランジスタデバイスを形成するために前記半導体層内に第２のシリコントランジスタデバイスを含み、前記バリアが、前記ＣＭＯＳトランジスタデバイスを前記カラムＩＩＩ−Ｖトランジスタデバイスから電気的に分離する、請求項８に記載の半導体構造。
  10. 前記半導体層の上に配置された受動素子と、
    前記受動素子の下に配置された複数の横方向に間隔を空けて配置されたＩＩＩ−Ｖ構造であって、絶縁層まで前記半導体層を垂直に貫通する、ＩＩＩ−Ｖ構造と
    を含む、請求項９に記載の半導体構造。
  11. 前記受動素子が、マイクロ波伝送回線である、請求項１０に記載の半導体構造。
  12. 前記マイクロ波伝送回線が、コプレーナ導波路である、請求項１１に記載の半導体構造。
  13. 前記受動素子が、リアクタンス素子である、請求項１２に記載の半導体構造。
  14. 前記リアクタンス素子が、インダクタである、請求項１３に記載の半導体構造。
  15. 前記ＣＭＯＳトランジスタのうちの一方が、前記半導体層のドープした領域内に形成され、前記領域が、前記半導体層のタイプドーパントとは反対のタイプドーパントを有する、請求項１１に記載の半導体構造。
  16. 一対のトランジスタデバイスを有し、前記一対のデバイスのうちの一方がカラムＩＩＩ−Ｖトランジスタデバイスであり、前記一対のトランジスタデバイスのうちの他方が非カラムＩＩＩ−Ｖトランジスタデバイスである半導体構造であって、
    基板と、
    前記基板上に配置された非カラムＩＩＩ−Ｖ半導体層であって、前記カラムＩＩＩ−Ｖトランジスタデバイスが前記基板の１つの領域の上に形成され、前記非ＩＩＩ−Ｖトランジスタデバイスが前記基板の別の領域の上に形成される、非カラムＩＩＩ−Ｖ半導体層と、
    前記半導体層を垂直に通り、かつ前記カラムＩＩＩ−Ｖトランジスタデバイスを前記非ＩＩＩ−Ｖトランジスタデバイスから電気的に分離するために前記一対のトランジスタデバイスのうちの一方の周りに配置されたカラムＩＩＩ−Ｖ材料のバリアと
    を備える、半導体構造。
  17. 前記非カラムＩＩＩ−Ｖトランジスタデバイスが、カラムＩＶトランジスタデバイスである、請求項１６に記載の半導体構造。
  18. 前記半導体層が、シリコンであり、前記カラムＩＶデバイスが、シリコントランジスタデバイスである、請求項１７に記載の半導体構造。
  19. 前記半導体層の上に配置された受動素子と、
    ＩＩＩ−Ｖ構造のメッシュであって、前記ＩＩＩ−Ｖ構造が前記受動素子の下に配置され、前記ＩＩＩ−Ｖ構造が絶縁層まで前記半導体層を垂直に貫通する、ＩＩＩ−Ｖ構造のメッシュと
    を含む、請求項１に記載の半導体構造。
  20. 前記半導体層の上に配置された受動素子と、
    前記受動素子の下に配置されたＩＩＩ−Ｖ構造のメッシュであって、前記ＩＩＩ−Ｖ構造が絶縁層まで前記半導体層を垂直に貫通する、ＩＩＩ−Ｖ構造のメッシュと
    を含む、請求項３に記載の半導体構造。
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