JP6370151B2 - 半導体集積回路装置及びその出力電圧調整方法 - Google Patents
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Description
この半導体集積回路においては、グランド端子105と電源端子106の間に印加される外部電源電圧をPMOS出力素子104及び、抵抗素子102からなる分圧回路103で分圧している。抵抗素子102で分圧した電圧をエラーアンプ101の一入力端子に入力し、基準電圧回路100から生成される一定の基準電圧値と比較してその大小に応じてエラーアンプ101によりPMOS出力素子104の入力電圧を制御し、PMOS出力素子104のソース/ドレイン抵抗を変化させている。結果として出力端子107には、基準電圧回路100の基準電圧値と、分圧回路103の抵抗分圧比に応じた電源電圧依存性のない一定の出力電圧を出力する機能をもつ。この出力電圧は以下の式(1)により計算される。
出力電圧=基準電圧値×分圧回路抵抗分圧比・・・(1)
この出力電圧の調整には抵抗素子102の抵抗値を後に述べる方法で変化させることで分圧回路103の分圧比を変化させ、式(1)に基づいて所望の出力電圧値に設定する。そのため、ターゲットとする出力電圧毎に半導体集積回路の分圧回路に加工・修正が必要となる。
この半導体集積回路においては、電源端子106から入力される電源電圧を抵抗素子102からなる分圧回路103で分圧した電圧に変換し、基準電圧回路100の基準電圧値とコンパレータ108によって比較し、その大小によって出力端子107から電圧信号を出力するというものである。このような機構により電源電圧を監視し、ある一定の電圧以上もしくは以下になった場合にしかるべき処理を行うために信号を出力するような機能の電圧検出器を実現している。
まず、最初に半導体加工工場で仕上がった製品の出力電圧をそのまま測定する(図2(1))。次にその出力電圧に応じてあらかじめ用意された計算式もしくはデータベースに基づき、分圧回路に設置されている多結晶シリコンヒューズをレーザーで加工し出力電圧のトリミングを行う(図2(2))。最後に加工した製品の出力電圧を再度測定し、所望の仕様規格に入っているかどうかを確認する(図2(3))。ここで仕様規格に入っていない製品は出荷不可とする。これ以外にも、出力電圧をモニタリングしながら抵抗体を徐々に加工していき、所望の出力電圧に達すると加工をやめるオンライントリミング法もある。図2の方法はオンライントリミング法に対比してオフライントリミング法と呼ぶ。
基準電圧回路は従来最も基本的な回路では、デプレッション型NMOSトランジスタ402とエンハンス型NMOSトランジスタ401から構成される。図6(1)に示すように、それぞれのトランジスタは、半導体基板1内のP型ウェル領域5上に形成し、ゲート電極6、ゲート酸化膜9、N型ソース/ドレイン領域12をからなり、それぞれの違いは、ゲート酸化膜9下に形成する閾値電圧を決定するための不純物領域において、デプレッション型NMOSトランジスタ402においてはN型チャネル不純物領域10が、エンハンス型NMOSトランジスタ403においてはP型チャネル不純物領域11が形成されているという部分である。そしてそれぞれトランジスタ動作を制御するためのドレイン端子2、ソース端子3、P型ウェル領域の電位を固定するためのボディ端子4を有している。
オフライントリミング法については、
1)測定を2回、加工を1回行う必要があるため工期が長く迅速な送品の妨げとなる。
2)そのための加工や測定のための装置投資負担が膨大となる。
3)図2.3の測定を行って規格外となった製品の再調整が困難であり、歩留まりの低下を抑制する事が難しい。
などである。
調整入力端子と出力電圧端子を備え、電圧及び電流を調整入力端子から印加することで閾値電圧が変動するメモリ素子を含み、このメモリ素子の閾値電圧の変化量に応じて出力電圧を変化させることができる半導体集積回路装置とした。
まず本発明においては、図3、図4の半導体集積回路の中の基準電圧回路100に、外部から印加電圧・電流を入力できる調整入力端子112を加え、図8、図9のようにした。この基準電圧回路内の特定素子をメモリ素子に置き換え、このメモリ素子は、調整入力端子112への外部からの入力電圧・電流に従い、閾値電圧を変化させることができる。そして図1に示す以下に述べる方法で出力電圧を調整する。
次に基準電圧回路内のメモリ素子へ調整入力端子を介して電圧・電流を印加し、メモリ素子の閾値電圧を変化させる(図1(2))。図8、図9のような構成の半導体集積回路では、基準電圧回路から出力する基準電圧値が変化すれば(1)式に従い出力電圧も比例して変化するので、調整入力端子への電圧・電流印加量と出力電圧量は比例する。
また、上記のようなテスト頻度の緩和と共に、レーザートリミング工程も必要としないので、測定装置やレーザー装置などの装置投資抑制効果も高い。
すなわち、基準電圧回路入力端子の電圧をコントロールすることにより、降圧型シリーズレギュレータ回路の出力電圧を任意に変更することができる。この場合、メモリ素子の閾値電圧は入力調整端子を介した電圧調整によって、低くなる方に変化させることになる、すなわち基準電圧回路から出力する基準電圧は高くなる方向、それに応じて出力電圧も高くなる方向に変化させることになるので、入力調整端子による調整前に、本発明の降圧型シリーズレギュレータの出力電圧を要求仕様より低い値になるよう設計しておけば、この入力調整端子による出力電圧調整により、広い範囲の出力電圧要求仕様に対応することができる。
同じように図4の電圧検出回路における基準電圧回路も同様回路で実現することにより、各々の半導体集積回路装置の出力電圧を、基準電圧回路に付属した入力調整端子の電圧コントロールで同様に制御・設定することが可能である。
2 ドレイン端子
3 ソース端子
4 ボディ端子
5 P型ウェル領域
6 ゲート電極
7 フローティングゲート電極
8 コントロールゲート電極
9 ゲート酸化膜
10 N型チャネル不純物領域
11 P型チャネル不純物領域
12 N型ソース/ドレイン領域
100 基準電圧回路
101 エラーアンプ
102 抵抗素子
103 分圧回路
104 PMOS出力素子
105 グラウンド端子
106 電源端子
107 出力端子
108 コンパレータ
109 端子A
110 端子B
111 端子C
112 入力調整端子
200 単位抵抗素子
201 抵抗群1
202 抵抗群2
203 抵抗群3
204 抵抗群4
301 ヒューズ1
302 ヒューズ2
303 ヒューズ3
304 ヒューズ4
401 エンハンス型NMOSトランジスタ
402 デプレッション型NMOSトランジスタ
403 電源端子
404 グラウンド端子
405 基準電圧出力端子
406 入力調整端子
Claims (4)
- 調整入力端子と出力電圧端子を備え、電圧及び電流を前記調整入力端子から印加することで閾値電圧が変動するフローティングゲート電極及びコントロールゲート電極を有するNチャネル型デプレッションMOSトランジスタを含むメモリ素子とフローティングゲート電極を有しないNチャネル型エンハンスMOSトランジスタを含み、前記Nチャネル型デプレッションMOSトランジスタが出力する電流が前記Nチャネル型エンハンスMOSトランジスタに流れ込むことで発生する電圧を基準電圧とする基準電圧回路を有し、
コントロールゲートとソースが接続された状態で前記調整入力端子からドレインに入力される前記電圧及び電流によって発生する前記メモリ素子の閾値電圧の変化に応じて前記基準電圧回路から出力する基準電圧が変化し、その前記基準電圧の変化量に応じて前記出力電圧端子からの出力電圧を変化させることができることを特徴とする半導体集積回路装置。 - 前記基準電圧回路、エラーアンプ、PMOS出力素子、および抵抗からなる分圧回路を含み、
前記PMOS出力素子のソース電極は電源端子に接続され、前記PMOS出力素子のドレイン電極は出力電圧端子に接続され、前記出力電圧端子から出力される出力電圧を前記分圧回路で分圧し、その分圧された電圧と前記基準電圧回路から出力される基準電圧を前記エラーアンプに入力し、前記入力されたおのおのの電圧を比較し、その差に応じて増幅した電圧を前記エラーアンプが出力して前記PMOS出力素子のゲート電極に入力することを特徴とする請求項1記載の半導体集積回路装置。 - 前記メモリ素子を含む基準電圧回路、コンパレータ、および抵抗からなる分圧回路を含み、
電源端子から入力される電源電圧を前記分圧回路で分圧し、その分圧された電圧と前記基準電圧回路から出力される基準電圧を前記コンパレータに入力し、前記入力されたおのおのの電圧を比較し、その差に応じた信号を前記出力電圧端子より出力することを特徴とする請求項1記載の半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置の出力電圧調整方法であり、
調整入力端子を介して電圧及び電流を、フローティングゲート電極及びコントロールゲート電極を有し、コントロールゲートとソースが接続されたNチャネル型デプレッションMOSトランジスタを含むメモリ素子のドレインに入力しながら出力電圧を監視し、前記出力電圧が仕様規格内に入った時点で前記調整入力端子を介して入力する電圧及び電流を止めることで、前記出力電圧を任意に設定する事を特徴とする半導体集積回路装置の出力電圧調整方法。
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