JP3140298B2 - チャージポンプ型d/aコンバータ - Google Patents
チャージポンプ型d/aコンバータInfo
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Description
【0001】(目次) 産業上の利用分野 従来の技術(図7、図8) 発明が解決しようとする課題 課題を解決するための手段(図1) 作用 実施例 (a)一実施例の説明(図2乃至図6) (b)他の実施例の説明 発明の効果
【0002】
【産業上の利用分野】本発明は、制御ループ内でデジタ
ル誤差信号からアナログ制御量を発生するチャージポン
プ型D/Aコンバータに関する。
ル誤差信号からアナログ制御量を発生するチャージポン
プ型D/Aコンバータに関する。
【0003】近年の磁気ディスク及び光磁気ディスク装
置等の記録密度の向上のため、パーシャルレスポンス信
号化(Partial-response signaling)が利用されてい
る。特に、最尤逐次検出によるパーシャルレスポンス信
号化(PRML:Partial-response signaling with ma
ximum-likelihood sequence detection)が好適とされて
いる。
置等の記録密度の向上のため、パーシャルレスポンス信
号化(Partial-response signaling)が利用されてい
る。特に、最尤逐次検出によるパーシャルレスポンス信
号化(PRML:Partial-response signaling with ma
ximum-likelihood sequence detection)が好適とされて
いる。
【0004】このようなパーシャルレスポンス再生シス
テムでは、AGCループやPLLループ内の誤差信号
は、デジタル値で与えられる。このため、簡易な構成に
より、かかるデジタル誤差信号をアナログ制御量に変換
するコンバータが必要とされる。
テムでは、AGCループやPLLループ内の誤差信号
は、デジタル値で与えられる。このため、簡易な構成に
より、かかるデジタル誤差信号をアナログ制御量に変換
するコンバータが必要とされる。
【0005】
【従来の技術】図7及び図8は従来技術の説明図であ
る。パーシャルレスポンス方式に用いられる自動利得制
御回路(AGC回路)は、アナログ量によるフィードバ
ックループの他に、デジタルデータによるフィードバッ
クループを合わせ持つ。又、位相同期回路においても、
デジタルデータによるPLLループを持つ。このデジタ
ルループ内において、デジタルの誤差信号をアナログ制
御量に変換するため、チャージポンプ型D/Aコンバー
タが用いられる。
る。パーシャルレスポンス方式に用いられる自動利得制
御回路(AGC回路)は、アナログ量によるフィードバ
ックループの他に、デジタルデータによるフィードバッ
クループを合わせ持つ。又、位相同期回路においても、
デジタルデータによるPLLループを持つ。このデジタ
ルループ内において、デジタルの誤差信号をアナログ制
御量に変換するため、チャージポンプ型D/Aコンバー
タが用いられる。
【0006】図7に示すように、AGCのデジタルデー
タによる制御ループ内において、制御電圧を作成するた
めには、減算器90により図示しないデジタル等化器を
経て得られる波形の離散データ(デジタル出力)から目
標値(デジタル振幅値)を差し引き、nビットの振幅誤
差信号を得る。この振幅誤差信号をn個のチャージポン
プ91〜9nに入力して、電流値に変換する。
タによる制御ループ内において、制御電圧を作成するた
めには、減算器90により図示しないデジタル等化器を
経て得られる波形の離散データ(デジタル出力)から目
標値(デジタル振幅値)を差し引き、nビットの振幅誤
差信号を得る。この振幅誤差信号をn個のチャージポン
プ91〜9nに入力して、電流値に変換する。
【0007】n個のチャージポンプ91〜9nは、各々
nビットの各ビットの重みに応じた値の電流値に変換す
る。そして、そのn個のチャージポンプ91〜9nの出
力の和が、図示しない低域通過フィルターで電圧に変換
され、AGC制御電圧出力となる。
nビットの各ビットの重みに応じた値の電流値に変換す
る。そして、そのn個のチャージポンプ91〜9nの出
力の和が、図示しない低域通過フィルターで電圧に変換
され、AGC制御電圧出力となる。
【0008】同様に、パーシャルレスポンス方式の位相
同期ループ回路は、図8に示すように、図示しない位相
誤差検出器からの7ビットのデジタルの位相誤差信号の
各々のビット出力を7個のチャージポンプ81〜87に
入力して、ビットの重みに対応する電流値に変換してい
た。そして、7個のチャージポンプ81〜87の出力の
和をフィルター70に入力して、制御電圧に変換し、電
圧制御発振器71を制御していた。
同期ループ回路は、図8に示すように、図示しない位相
誤差検出器からの7ビットのデジタルの位相誤差信号の
各々のビット出力を7個のチャージポンプ81〜87に
入力して、ビットの重みに対応する電流値に変換してい
た。そして、7個のチャージポンプ81〜87の出力の
和をフィルター70に入力して、制御電圧に変換し、電
圧制御発振器71を制御していた。
【0009】一般的に、自動利得制御回路及び位相同期
回路においては、引き込み時のループゲインを定常動作
時よりも高くすることにより、短い時間で目標振幅に到
達するようにしている。又、定常動作時は、ループゲイ
ンを低くすることにより、データの周波数変化による速
い振幅変動に追従することを防止し、モジュレーション
等の遅い振幅変動を吸収するように設計されている。
回路においては、引き込み時のループゲインを定常動作
時よりも高くすることにより、短い時間で目標振幅に到
達するようにしている。又、定常動作時は、ループゲイ
ンを低くすることにより、データの周波数変化による速
い振幅変動に追従することを防止し、モジュレーション
等の遅い振幅変動を吸収するように設計されている。
【0010】従来は、このループゲインの変更手段とし
ては、図7及び図8に示すように、誤差信号の出力デー
タ1ビットにつき1個のチャージポンプ91〜9n又は
81〜87を設けていた。更に、図7に示すように、引
き込み動作/定常動作切替信号により、全ビットのチャ
ージポンプの電流値を、引き込み時は、大きくし、定常
時は小さく切り換える方法がとられていた。
ては、図7及び図8に示すように、誤差信号の出力デー
タ1ビットにつき1個のチャージポンプ91〜9n又は
81〜87を設けていた。更に、図7に示すように、引
き込み動作/定常動作切替信号により、全ビットのチャ
ージポンプの電流値を、引き込み時は、大きくし、定常
時は小さく切り換える方法がとられていた。
【0011】
【発明が解決しようとする課題】しかしながら、従来技
術では、全入力ビットに、各々チャージポンプ回路が必
要なため、回路構成を複雑にするという問題があった。
このため、装置価格が高価となっていた。
術では、全入力ビットに、各々チャージポンプ回路が必
要なため、回路構成を複雑にするという問題があった。
このため、装置価格が高価となっていた。
【0012】本発明の目的は、構成を簡易にするための
チャージポンプ型A/Dコンバータを提供するにある。
チャージポンプ型A/Dコンバータを提供するにある。
【0013】又、本発明の他の目的は、簡易な構成でル
ープゲインを可変にするためのチャージポンプ型A/D
コンバータを提供するにある。
ープゲインを可変にするためのチャージポンプ型A/D
コンバータを提供するにある。
【0014】
【課題を解決するための手段】図1は本発明の原理図で
ある。本発明の請求項1は、制御ループ内において、n
ビットの誤差信号をアナログ量に変換して、制御対象回
路の制御量を発生するチャージポンプ型D/Aコンバー
タにおいて、引き込み/定常動作信号に応じて、電流値
が制御され、且つ各々ビットの重みに応じた電流を出力
するためのm個のチャージポンプ回路26と、前記nビ
ットの誤差信号の内、引き込み時は、上位mビットを選
択し、定常時は、下位mビットを選択して、前記チャー
ジポンプ回路26に出力するためのマルチプレクサ回路
25と有することを特徴とする。
ある。本発明の請求項1は、制御ループ内において、n
ビットの誤差信号をアナログ量に変換して、制御対象回
路の制御量を発生するチャージポンプ型D/Aコンバー
タにおいて、引き込み/定常動作信号に応じて、電流値
が制御され、且つ各々ビットの重みに応じた電流を出力
するためのm個のチャージポンプ回路26と、前記nビ
ットの誤差信号の内、引き込み時は、上位mビットを選
択し、定常時は、下位mビットを選択して、前記チャー
ジポンプ回路26に出力するためのマルチプレクサ回路
25と有することを特徴とする。
【0015】本発明の請求項2は、請求項1のチャージ
ポンプ型D/Aコンバータにおいて、前記制御対象回路
が、可変利得増幅器10であり、前記チャージポンプ回
路26の発生する制御量が、前記可変利得増幅器10の
制御量であることを特徴とする。
ポンプ型D/Aコンバータにおいて、前記制御対象回路
が、可変利得増幅器10であり、前記チャージポンプ回
路26の発生する制御量が、前記可変利得増幅器10の
制御量であることを特徴とする。
【0016】本発明の請求項3は、請求項2のチャージ
ポンプ型D/Aコンバータにおいて、前記制御ループ
は、前記可変利得制御回路10の後段に設けられた(1
+D)フィルター11と、前記フィルター11の出力を
A/D変換するA/Dコンバータ12と、前記A/Dコ
ンバータ12の出力を等化するデジタル等化器13と、
前記等化出力から目標振幅を減算して、nビットの振幅
誤差信号を発生する減算器23とを有することを特徴と
する。
ポンプ型D/Aコンバータにおいて、前記制御ループ
は、前記可変利得制御回路10の後段に設けられた(1
+D)フィルター11と、前記フィルター11の出力を
A/D変換するA/Dコンバータ12と、前記A/Dコ
ンバータ12の出力を等化するデジタル等化器13と、
前記等化出力から目標振幅を減算して、nビットの振幅
誤差信号を発生する減算器23とを有することを特徴と
する。
【0017】本発明の請求項4は、請求項1のチャージ
ポンプ型D/Aコンバータにおいて、前記制御対象回路
が、電圧制御発振器36であり、前記チャージポンプ回
路26の発生する制御量が、前記電圧制御発振器36の
制御量であることを特徴とする。
ポンプ型D/Aコンバータにおいて、前記制御対象回路
が、電圧制御発振器36であり、前記チャージポンプ回
路26の発生する制御量が、前記電圧制御発振器36の
制御量であることを特徴とする。
【0018】本発明の請求項5は、請求項4のチャージ
ポンプ型D/Aコンバータにおいて、前記制御ループ
は、(1+D)フィルター11と、前記フィルター11
の出力を前記電圧制御発振器36のクロックに応じてA
/D変換するA/Dコンバータ12と、前記A/Dコン
バータ12の出力を等化するデジタル等化器13と、前
記等化出力に基づいてnビットの位相誤差信号を発生す
る位相誤差検出器31とを有することを特徴とする。
ポンプ型D/Aコンバータにおいて、前記制御ループ
は、(1+D)フィルター11と、前記フィルター11
の出力を前記電圧制御発振器36のクロックに応じてA
/D変換するA/Dコンバータ12と、前記A/Dコン
バータ12の出力を等化するデジタル等化器13と、前
記等化出力に基づいてnビットの位相誤差信号を発生す
る位相誤差検出器31とを有することを特徴とする。
【0019】
【作用】引き込み時の誤差量が大きい時には、下位ビッ
トによる制御量への影響は少なく、上位ビットによる制
御量への影響が大きい。逆に、定常時の変動が少ない時
には、上位ビットによる制御量への影響は少なく、下位
ビットによる制御量への影響は大きい。このため、引き
込み時には、上位ビットによる制御を行い、定常時のほ
ぼデータ収束して、変動が少ない場合には、下位ビット
による制御を行うようにしても差し支えない。
トによる制御量への影響は少なく、上位ビットによる制
御量への影響が大きい。逆に、定常時の変動が少ない時
には、上位ビットによる制御量への影響は少なく、下位
ビットによる制御量への影響は大きい。このため、引き
込み時には、上位ビットによる制御を行い、定常時のほ
ぼデータ収束して、変動が少ない場合には、下位ビット
による制御を行うようにしても差し支えない。
【0020】本発明は、マルチプレクサ25を設けて、
引き込み時と定常時で、上位ビットと下位ビットとのビ
ット選択を行っている。又、ループゲインを変えるた
め、引き込み時と、定常時とで、チャージポンプ回路2
6の電流値を変化させるようにした。これにより、nビ
ットの入力に対し、それより数の少ないm個のチャージ
ポンプ回路で、デジタルの誤差信号をアナログ制御量に
変換できる。これにより、チャージポンプ回路の数を削
減できる。
引き込み時と定常時で、上位ビットと下位ビットとのビ
ット選択を行っている。又、ループゲインを変えるた
め、引き込み時と、定常時とで、チャージポンプ回路2
6の電流値を変化させるようにした。これにより、nビ
ットの入力に対し、それより数の少ないm個のチャージ
ポンプ回路で、デジタルの誤差信号をアナログ制御量に
変換できる。これにより、チャージポンプ回路の数を削
減できる。
【0021】
(a)一実施例の説明 図2は本発明の一実施例のためのPRML再生回路のブ
ロック図である。図2に示すように、可変利得増幅器
(GCA)10は、磁気ディスクから磁気ヘッドが読み
取ったリード信号を増幅するものである。この可変利得
増幅器10は、外部の制御電圧によりそのゲインを可変
にできる。(1+D)フィルター11は、(1+D)に
相当する波形等化を行うフィルターである。尚、Dは、
1サンプル前に入力したデータを意味し、1+Dは、現
時刻に入力したデータとこれを1サンプリング周期分遅
らせたデータとの和を意味する。
ロック図である。図2に示すように、可変利得増幅器
(GCA)10は、磁気ディスクから磁気ヘッドが読み
取ったリード信号を増幅するものである。この可変利得
増幅器10は、外部の制御電圧によりそのゲインを可変
にできる。(1+D)フィルター11は、(1+D)に
相当する波形等化を行うフィルターである。尚、Dは、
1サンプル前に入力したデータを意味し、1+Dは、現
時刻に入力したデータとこれを1サンプリング周期分遅
らせたデータとの和を意味する。
【0022】nビットA/Dコンバータ12は、(1+
D)フィルター11のアナログ出力をnビットのデジタ
ル出力に変換する。デジタル等化器13は、周知のコサ
インイコライザーで構成されている。デジタル等化器1
3は、ディスクの半径方向のパーシャルレスポンス特性
に応じて信号を自動等化する。
D)フィルター11のアナログ出力をnビットのデジタ
ル出力に変換する。デジタル等化器13は、周知のコサ
インイコライザーで構成されている。デジタル等化器1
3は、ディスクの半径方向のパーシャルレスポンス特性
に応じて信号を自動等化する。
【0023】自動利得制御回路2は、アナログのAGC
ループと、デジタルのAGCループとを有する。振幅検
出器20は、(1+D)フィルター11のアナログ出力
振幅とアナログ目標振幅との差を検出する。切替回路2
1は、アナログのAGCループからデジタルのAGCル
ープに切替えるものである。低域通過フィルター22
は、切替回路21の出力電流を電圧に変換して、可変利
得増幅器10の制御電圧を発生する。
ループと、デジタルのAGCループとを有する。振幅検
出器20は、(1+D)フィルター11のアナログ出力
振幅とアナログ目標振幅との差を検出する。切替回路2
1は、アナログのAGCループからデジタルのAGCル
ープに切替えるものである。低域通過フィルター22
は、切替回路21の出力電流を電圧に変換して、可変利
得増幅器10の制御電圧を発生する。
【0024】減算器23は、デジタル等化器13からの
波形の離散データからデジタルの目標値を減算して、デ
ジタル誤差値を出力する。nビットのチャージポンプ型
D/Aコンバータ24は、nビットのデジタル誤差値を
アナログ電流量に変換して、切替回路21に出力する。
波形の離散データからデジタルの目標値を減算して、デ
ジタル誤差値を出力する。nビットのチャージポンプ型
D/Aコンバータ24は、nビットのデジタル誤差値を
アナログ電流量に変換して、切替回路21に出力する。
【0025】この自動利得制御回路2の動作を説明す
る。先ず、切替回路21を振幅検出器20に接続して、
アナログAGCループを形成する。即ち、振幅検出器2
0の(1+D)フィルター11のアナログ出力からアナ
ログ目標振幅を差し引いたアナログ誤差量を切替回路2
1より低域通過フィルター22に出力する。これによ
り、アナログ誤差量から制御電圧が作成され、可変利得
増幅器10にフィードバックして、振幅制御する。
る。先ず、切替回路21を振幅検出器20に接続して、
アナログAGCループを形成する。即ち、振幅検出器2
0の(1+D)フィルター11のアナログ出力からアナ
ログ目標振幅を差し引いたアナログ誤差量を切替回路2
1より低域通過フィルター22に出力する。これによ
り、アナログ誤差量から制御電圧が作成され、可変利得
増幅器10にフィードバックして、振幅制御する。
【0026】このアナログAGCループによる振幅制御
の後、切替回路21がデジタルAGCループに切り換え
られる。即ち、切替回路21を、チャージポンプ型D/
Aコンバータ24に接続する。従って、減算器23のデ
ジタル等化器13からの波形の離散データからデジタル
の目標値を減算したデジタル誤差値は、チャージポンプ
型D/Aコンバータ24により、アナログ電流量に変換
され、切替回路21に入力する。このアナログ量は低域
通過フィルター22により電圧に変換され、可変利得増
幅器10を制御する。
の後、切替回路21がデジタルAGCループに切り換え
られる。即ち、切替回路21を、チャージポンプ型D/
Aコンバータ24に接続する。従って、減算器23のデ
ジタル等化器13からの波形の離散データからデジタル
の目標値を減算したデジタル誤差値は、チャージポンプ
型D/Aコンバータ24により、アナログ電流量に変換
され、切替回路21に入力する。このアナログ量は低域
通過フィルター22により電圧に変換され、可変利得増
幅器10を制御する。
【0027】次に、位相同期回路3は、デジタル等化器
13のサンプル出力Y(n)を3値判定して、3値判定
出力X(n)を出力する3値判定器30を有する。3値
判定器30は、サンプル値Y(n)を2つのスライスレ
ベルS1、S2と比較して、+1、0、−1の判定値X
(n)に判定するものである。
13のサンプル出力Y(n)を3値判定して、3値判定
出力X(n)を出力する3値判定器30を有する。3値
判定器30は、サンプル値Y(n)を2つのスライスレ
ベルS1、S2と比較して、+1、0、−1の判定値X
(n)に判定するものである。
【0028】位相検出器31は、サンプル出力Y(n)
と3値判定出力X(n)とから位相差Δτ(n)を算出
する。例えば、PRMLのclass−IV用では、この
位相検出器31については、F.Dolivo.W.Scott及びG.Un
gerbock による論文「FAST TIMING RECOVERY FOR PARTI
AL-RESPONSE SIGNALING SYSTEMS 」(1986 IEEE CH2655-
9/89/0000-0573) に示されている。
と3値判定出力X(n)とから位相差Δτ(n)を算出
する。例えば、PRMLのclass−IV用では、この
位相検出器31については、F.Dolivo.W.Scott及びG.Un
gerbock による論文「FAST TIMING RECOVERY FOR PARTI
AL-RESPONSE SIGNALING SYSTEMS 」(1986 IEEE CH2655-
9/89/0000-0573) に示されている。
【0029】即ち、パーシャル等化後のリード信号のサ
ンプリング電圧をY(n)とし、3値判定器30による
3値判定結果をX(n)とすると、位相差Δτ(n)は
下記式で表される。 Δτ(n)=Y(n−1)・X(n)−Y(n)・X
(n−1)
ンプリング電圧をY(n)とし、3値判定器30による
3値判定結果をX(n)とすると、位相差Δτ(n)は
下記式で表される。 Δτ(n)=Y(n−1)・X(n)−Y(n)・X
(n−1)
【0030】周波数比較器32は、磁気ディスクのサー
ボ面から読み取ったサーボ信号の周波数を判定して、周
波数誤差を出力する。マルチプレクサ回路33は、磁気
ディスクのリード時は、位相検出器31の位相誤差を出
力し、磁気ディスクの非リード時は、周波数比較器32
の周波数誤差を出力する。
ボ面から読み取ったサーボ信号の周波数を判定して、周
波数誤差を出力する。マルチプレクサ回路33は、磁気
ディスクのリード時は、位相検出器31の位相誤差を出
力し、磁気ディスクの非リード時は、周波数比較器32
の周波数誤差を出力する。
【0031】チャージポンプ型D/Aコンバータ34
は、マルチプレクサ回路33のデジタル誤差信号をアナ
ログ電流量に変換する。ループフィルタ35は、低域通
過フィルターで構成されている。ループフィルタ35
は、アナログ電流量を電圧に変換して、電圧制御発振器
36を制御する。電圧制御発振器36は、A/Dコンバ
ータ12のサンプルクロック等に利用される同期クロッ
クを発生する。
は、マルチプレクサ回路33のデジタル誤差信号をアナ
ログ電流量に変換する。ループフィルタ35は、低域通
過フィルターで構成されている。ループフィルタ35
は、アナログ電流量を電圧に変換して、電圧制御発振器
36を制御する。電圧制御発振器36は、A/Dコンバ
ータ12のサンプルクロック等に利用される同期クロッ
クを発生する。
【0032】位相同期回路3の動作を説明する。磁気デ
ィスクの非リード時は、マルチプレクサ回路33を周波
数比較器32に接続する。これにより、電圧制御発振器
36は、サーボ信号の周波数に同期したクロックを発生
する。
ィスクの非リード時は、マルチプレクサ回路33を周波
数比較器32に接続する。これにより、電圧制御発振器
36は、サーボ信号の周波数に同期したクロックを発生
する。
【0033】一方、磁気ディスクのリード時は、マルチ
プレクサ回路33を位相検出器31に接続する。これに
より、電圧制御発振器36は、デジタル等化器13のサ
ンプル出力の位相誤差により制御されたクロックを発生
する。
プレクサ回路33を位相検出器31に接続する。これに
より、電圧制御発振器36は、デジタル等化器13のサ
ンプル出力の位相誤差により制御されたクロックを発生
する。
【0034】図3は図2の自動利得制御回路2のチャー
ジポンプ型D/Aコンバータのブロック図、図4はその
動作説明図である。
ジポンプ型D/Aコンバータのブロック図、図4はその
動作説明図である。
【0035】図3に示すように、チャージポンプ型D/
Aコンバータ24には、4個のマルチプレクサ25−1
〜25−4が設けられている。減算器23の出力は、出
力端子1が最上位ビットであり、出力端子8が最下位ビ
ットである。マルチプレクサ25−1は、出力端子1と
5の出力が入力されている。マルチプレクサ25−2
は、出力端子2と6の出力が入力されている。マルチプ
レクサ25−3は、出力端子3と7の出力が入力されて
いる。マルチプレクサ25−4は、出力端子4と8の出
力が入力されている。
Aコンバータ24には、4個のマルチプレクサ25−1
〜25−4が設けられている。減算器23の出力は、出
力端子1が最上位ビットであり、出力端子8が最下位ビ
ットである。マルチプレクサ25−1は、出力端子1と
5の出力が入力されている。マルチプレクサ25−2
は、出力端子2と6の出力が入力されている。マルチプ
レクサ25−3は、出力端子3と7の出力が入力されて
いる。マルチプレクサ25−4は、出力端子4と8の出
力が入力されている。
【0036】各マルチプレクサ25−1〜25−4に
は、初期引き込み/定常動作切替信号が入力されてい
る。そして、切替信号が初期引き込みを示す時は、各マ
ルチプレクサ25−1〜25−4は、各々出力端子1、
2、3、4の出力を選択する。一方、切替信号が定常動
作を示す時は、各マルチプレクサ25−1〜25−4
は、各々出力端子5、6、7、8の出力を選択する。
は、初期引き込み/定常動作切替信号が入力されてい
る。そして、切替信号が初期引き込みを示す時は、各マ
ルチプレクサ25−1〜25−4は、各々出力端子1、
2、3、4の出力を選択する。一方、切替信号が定常動
作を示す時は、各マルチプレクサ25−1〜25−4
は、各々出力端子5、6、7、8の出力を選択する。
【0037】又、チャージポンプ型D/Aコンバータ2
4には、各々マルチプレクサ25−1〜25−4に接続
された4個のチャージポンプ回路26−1〜26−4が
設けられている。このチャージポンプ回路26−1〜2
6−4にも、初期引き込み/定常動作切替信号が入力さ
れている。そして、切替信号が初期引き込みを示す時
は、各チャージポンプ回路26−1〜26−4は、各々
128mA、64mA、32mA、16mAの電流を出
力する。又、切替信号が定常動作を示す時は、各チャー
ジポンプ回路26−1〜26−4は、各々8mA、4m
A、2mA、1mAの電流を出力する。
4には、各々マルチプレクサ25−1〜25−4に接続
された4個のチャージポンプ回路26−1〜26−4が
設けられている。このチャージポンプ回路26−1〜2
6−4にも、初期引き込み/定常動作切替信号が入力さ
れている。そして、切替信号が初期引き込みを示す時
は、各チャージポンプ回路26−1〜26−4は、各々
128mA、64mA、32mA、16mAの電流を出
力する。又、切替信号が定常動作を示す時は、各チャー
ジポンプ回路26−1〜26−4は、各々8mA、4m
A、2mA、1mAの電流を出力する。
【0038】即ち、マルチプレクサ25−1〜25−4
は、初期引き込み時に、上位4ビットを選択し、定常動
作時に、下位4ビットを選択する。又、チャージポンプ
回路26−1〜26−4は、定常時各々下位4ビットの
重みに相当する電流を出力し、初期引き込み時には、そ
の16倍の上位4ビットの重みに相当する電流を出力す
る。
は、初期引き込み時に、上位4ビットを選択し、定常動
作時に、下位4ビットを選択する。又、チャージポンプ
回路26−1〜26−4は、定常時各々下位4ビットの
重みに相当する電流を出力し、初期引き込み時には、そ
の16倍の上位4ビットの重みに相当する電流を出力す
る。
【0039】図4により、この動作を説明する。サンプ
リグモード切替信号がローである時は、切替回路21を
振幅検出器20に接続して、アナログAGCループを形
成する。振幅検出器20の(1+D)フィルター11の
アナログ出力からアナログ目標振幅を差し引いたアナロ
グ誤差量を切替回路21より低域通過フィルター22に
出力する。これにより、アナログ誤差量から制御電圧が
作成され、可変利得増幅器10にフィードバックして、
振幅制御する。
リグモード切替信号がローである時は、切替回路21を
振幅検出器20に接続して、アナログAGCループを形
成する。振幅検出器20の(1+D)フィルター11の
アナログ出力からアナログ目標振幅を差し引いたアナロ
グ誤差量を切替回路21より低域通過フィルター22に
出力する。これにより、アナログ誤差量から制御電圧が
作成され、可変利得増幅器10にフィードバックして、
振幅制御する。
【0040】次に、サンプリングモード切替信号がハイ
となり、デジタルAGCループによるモード(サンプリ
ングモード)を指示する。これにより、切替回路21
を、チャージポンプ型D/Aコンバータ24に接続す
る。これとともに、引き込み/定常動作切替信号がロー
の引き込みモードを指示する。
となり、デジタルAGCループによるモード(サンプリ
ングモード)を指示する。これにより、切替回路21
を、チャージポンプ型D/Aコンバータ24に接続す
る。これとともに、引き込み/定常動作切替信号がロー
の引き込みモードを指示する。
【0041】これにより、マルチプレクサ25−1〜2
5−4は、8ビットの減算器23の出力の内、上位4ビ
ットを選択する。又、チャージポンプ回路26−1〜2
6−4は、上位4ビットの重みに相当する電流を出力す
る。
5−4は、8ビットの減算器23の出力の内、上位4ビ
ットを選択する。又、チャージポンプ回路26−1〜2
6−4は、上位4ビットの重みに相当する電流を出力す
る。
【0042】従って、減算器23のデジタル等化器13
からの波形の離散データからデジタルの目標値を減算し
た8ビットのデジタル誤差値の上位4ビットは、チャー
ジポンプ型D/Aコンバータ24により、アナログ電流
量に変換され、切替回路21に入力する。このアナログ
量は低域通過フィルター22により電圧に変換され、可
変利得増幅器10を制御する。
からの波形の離散データからデジタルの目標値を減算し
た8ビットのデジタル誤差値の上位4ビットは、チャー
ジポンプ型D/Aコンバータ24により、アナログ電流
量に変換され、切替回路21に入力する。このアナログ
量は低域通過フィルター22により電圧に変換され、可
変利得増幅器10を制御する。
【0043】この引き込みの終了後、引き込み/定常動
作切替信号が、ハイの定常動作を指示する。これによ
り、マルチプレクサ25−1〜25−4は、8ビットの
減算器23の出力の内、下位4ビットを選択する。又、
チャージポンプ回路26−1〜26−4は、下位4ビッ
トの重みに相当する電流を出力する。
作切替信号が、ハイの定常動作を指示する。これによ
り、マルチプレクサ25−1〜25−4は、8ビットの
減算器23の出力の内、下位4ビットを選択する。又、
チャージポンプ回路26−1〜26−4は、下位4ビッ
トの重みに相当する電流を出力する。
【0044】これにより、減算器23の8ビットのデジ
タル誤差値の下位4ビットは、チャージポンプ型D/A
コンバータ24により、アナログ電流量に変換され、切
替回路21に入力する。このアナログ量は低域通過フィ
ルター22により電圧に変換され、可変利得増幅器10
を制御する。
タル誤差値の下位4ビットは、チャージポンプ型D/A
コンバータ24により、アナログ電流量に変換され、切
替回路21に入力する。このアナログ量は低域通過フィ
ルター22により電圧に変換され、可変利得増幅器10
を制御する。
【0045】このようにして、チャージポンプ回路の数
を半分にしても、制御ループ内のループゲインを可変に
した自動利得制御が可能となる。
を半分にしても、制御ループ内のループゲインを可変に
した自動利得制御が可能となる。
【0046】図5は図2の位相同期回路3のチャージポ
ンプ型D/Aコンバータのブロック図、図6は図5のチ
ャージポンプ回路の回路図である。
ンプ型D/Aコンバータのブロック図、図6は図5のチ
ャージポンプ回路の回路図である。
【0047】図5に示すように、マルチプレクサ37
は、7ビット入力、4ビット出力のもので構成される。
位相誤差信号は、8ビットであり、7ビットがデータビ
ット、1ビットがサインビットに使用される。サインビ
ットは、7ビットのデータビットの極性を示すものであ
る。マルチプレクサ37には、7ビットのデータビット
と、ビット選択信号が入力される。マルチプレクサ37
は、ビット選択信号に応じて、上位4ビット又は下位4
ビットを選択する。
は、7ビット入力、4ビット出力のもので構成される。
位相誤差信号は、8ビットであり、7ビットがデータビ
ット、1ビットがサインビットに使用される。サインビ
ットは、7ビットのデータビットの極性を示すものであ
る。マルチプレクサ37には、7ビットのデータビット
と、ビット選択信号が入力される。マルチプレクサ37
は、ビット選択信号に応じて、上位4ビット又は下位4
ビットを選択する。
【0048】4個のチャージポンプ回路38−1〜38
−4には、マルチプレクサ37の出力とビット選択信号
とサインビットが入力される。そして、ビット選択信号
が初期引き込みを示す時は、各チャージポンプ回路38
−1〜38−4は、サインビットの極性に従い、各々1
28mA、64mA、32mA、16mAの電流を出力
する。又、ビット選択信号が定常動作を示す時は、各チ
ャージポンプ回路38−1〜38−4は、サインビット
の極性に従い、各々8mA、4mA、2mA、1mAの
電流を出力する。
−4には、マルチプレクサ37の出力とビット選択信号
とサインビットが入力される。そして、ビット選択信号
が初期引き込みを示す時は、各チャージポンプ回路38
−1〜38−4は、サインビットの極性に従い、各々1
28mA、64mA、32mA、16mAの電流を出力
する。又、ビット選択信号が定常動作を示す時は、各チ
ャージポンプ回路38−1〜38−4は、サインビット
の極性に従い、各々8mA、4mA、2mA、1mAの
電流を出力する。
【0049】即ち、マルチプレクサ37は、初期引き込
み時に、上位4ビットを選択し、定常動作時に、下位4
ビットを選択する。又、チャージポンプ回路38−1〜
38−4は、定常時各々下位4ビットの重みに相当する
電流を出力し、初期引き込み時には、その16倍の上位
4ビットの重みに相当する電流を出力する。
み時に、上位4ビットを選択し、定常動作時に、下位4
ビットを選択する。又、チャージポンプ回路38−1〜
38−4は、定常時各々下位4ビットの重みに相当する
電流を出力し、初期引き込み時には、その16倍の上位
4ビットの重みに相当する電流を出力する。
【0050】図6に示すように、各チャージポンプ回路
38は、サインビットとデータビットの論理積をとるア
ンドゲート380と、サインビットを反転する反転回路
381と、反転回路381の出力とデータビットとの論
理積をとるアンドゲート382とを有する。
38は、サインビットとデータビットの論理積をとるア
ンドゲート380と、サインビットを反転する反転回路
381と、反転回路381の出力とデータビットとの論
理積をとるアンドゲート382とを有する。
【0051】更に、各チャージポンプ回路38は、一方
向に電流を流す第1の定電流源383と、アンドゲート
380の出力で開閉する第1のスイッチ回路384と、
一方向に電流を流す第2の電流源386と、アンドゲー
ト382の出力で開閉する第2のスイッチ回路385と
を有する。
向に電流を流す第1の定電流源383と、アンドゲート
380の出力で開閉する第1のスイッチ回路384と、
一方向に電流を流す第2の電流源386と、アンドゲー
ト382の出力で開閉する第2のスイッチ回路385と
を有する。
【0052】各電流源383、386は、スイッチ回路
384、385を介して直列接続されている。そして、
電流源383、386の中点に、コンデンサで構成され
たループフィルタ35が接続されている。電流切替え回
路387は、ビット選択信号に応じて、電流源383、
386の基準電流を供給する。この電流切替え回路38
7は、ビット選択信号が引き込み時を示す時は、ビット
選択信号が定常動作時を示す時に比し、16倍の電流を
流すように、電流源383、386を制御する。
384、385を介して直列接続されている。そして、
電流源383、386の中点に、コンデンサで構成され
たループフィルタ35が接続されている。電流切替え回
路387は、ビット選択信号に応じて、電流源383、
386の基準電流を供給する。この電流切替え回路38
7は、ビット選択信号が引き込み時を示す時は、ビット
選択信号が定常動作時を示す時に比し、16倍の電流を
流すように、電流源383、386を制御する。
【0053】従って、サインビットが正(「1」)を示
す時は、アンドゲート380からのデータビットの出力
により、スイッチ回路384が開閉して、第1の電流源
383から電流が流れる。一方、サインビットが負
(「0」)を示す時は、アンドゲート382からのデー
タビットの出力により、スイッチ回路385が開閉し
て、第2の電流源386方向に電流が流れる。このよう
にして、誤差信号の極性に応じた電流が得られる。
す時は、アンドゲート380からのデータビットの出力
により、スイッチ回路384が開閉して、第1の電流源
383から電流が流れる。一方、サインビットが負
(「0」)を示す時は、アンドゲート382からのデー
タビットの出力により、スイッチ回路385が開閉し
て、第2の電流源386方向に電流が流れる。このよう
にして、誤差信号の極性に応じた電流が得られる。
【0054】次に、位相同期回路3の動作を説明する。
磁気ディスクの非リード時は、マルチプレクサ回路33
を周波数比較器32に接続する。これにより、電圧制御
発振器36は、サーボ信号の周波数に同期したクロック
を発生する。
磁気ディスクの非リード時は、マルチプレクサ回路33
を周波数比較器32に接続する。これにより、電圧制御
発振器36は、サーボ信号の周波数に同期したクロック
を発生する。
【0055】一方、磁気ディスクのリード時は、マルチ
プレクサ回路33を位相検出器31に接続する。これに
より、電圧制御発振器36は、デジタル等化器13のサ
ンプル出力の位相誤差により制御されたクロックを発生
する。この時、ビット選択信号は、最初にローの引き込
みモードを指示する。
プレクサ回路33を位相検出器31に接続する。これに
より、電圧制御発振器36は、デジタル等化器13のサ
ンプル出力の位相誤差により制御されたクロックを発生
する。この時、ビット選択信号は、最初にローの引き込
みモードを指示する。
【0056】これにより、マルチプレクサ37は、7ビ
ットの位相誤差信号の出力の内、上位4ビットを選択す
る。又、チャージポンプ回路38−1〜38−4は、上
位4ビットの重みに相当する電流を出力する。
ットの位相誤差信号の出力の内、上位4ビットを選択す
る。又、チャージポンプ回路38−1〜38−4は、上
位4ビットの重みに相当する電流を出力する。
【0057】従って、7ビットのデジタル誤差値の上位
4ビットは、チャージポンプ型D/Aコンバータ34に
より、アナログ電流量に変換され、フィルタ35により
電圧に変換され、電圧制御発振器36を制御する。
4ビットは、チャージポンプ型D/Aコンバータ34に
より、アナログ電流量に変換され、フィルタ35により
電圧に変換され、電圧制御発振器36を制御する。
【0058】この引き込みの終了後、ビット選択信号
が、ハイの定常動作を指示する。これにより、マルチプ
レクサ37は、7ビットの位相誤差信号の内、下位4ビ
ットを選択する。又、チャージポンプ回路38−1〜3
8−4は、下位4ビットの重みに相当する電流を出力す
る。
が、ハイの定常動作を指示する。これにより、マルチプ
レクサ37は、7ビットの位相誤差信号の内、下位4ビ
ットを選択する。又、チャージポンプ回路38−1〜3
8−4は、下位4ビットの重みに相当する電流を出力す
る。
【0059】これにより、7ビットのデジタル誤差値の
下位4ビットは、チャージポンプ型D/Aコンバータ3
4により、アナログ電流量に変換され、フィルタ35に
より電圧に変換され、電圧制御発振器36を制御する。
下位4ビットは、チャージポンプ型D/Aコンバータ3
4により、アナログ電流量に変換され、フィルタ35に
より電圧に変換され、電圧制御発振器36を制御する。
【0060】(b)他の実施例の説明 上述の実施例の他に、本発明は、次のような変形が可能
である。 誤差信号を8ビットのもので説明したが、他のビット
数のものでも良い。 磁気ディスクの例で説明したが、光磁気ディスク等に
適用することもできる。 以上、本発明を実施例により説明したが、本発明の主旨
の範囲内で種々の変形が可能であり、これらを本発明の
範囲から排除するものではない。
である。 誤差信号を8ビットのもので説明したが、他のビット
数のものでも良い。 磁気ディスクの例で説明したが、光磁気ディスク等に
適用することもできる。 以上、本発明を実施例により説明したが、本発明の主旨
の範囲内で種々の変形が可能であり、これらを本発明の
範囲から排除するものではない。
【0061】
【発明の効果】以上説明したように、本発明によれば、
次の効果を奏する。 マルチプレクサを設けて、上位ビットと下位ビットを
選択して、チャージポンプに入力するようにしたため、
チャージポンプの数を大幅に削減でき、構成が簡易とな
る。 又、チャージポンプの数を削減できるため、安価に構
成できる。
次の効果を奏する。 マルチプレクサを設けて、上位ビットと下位ビットを
選択して、チャージポンプに入力するようにしたため、
チャージポンプの数を大幅に削減でき、構成が簡易とな
る。 又、チャージポンプの数を削減できるため、安価に構
成できる。
【図1】本発明の原理図である。
【図2】本発明の一実施例PRML再生回路のブロック
図である。
図である。
【図3】図2のチャージポンプ型D/Aコンバータのブ
ロック図である。
ロック図である。
【図4】図3の回路の動作説明図である。
【図5】図2のチャージポンプ型D/Aコンバータの他
の例ブロック図である。
の例ブロック図である。
【図6】図5のチャージポンプ回路の回路図である。
【図7】従来技術の説明図(その1)である。
【図8】従来技術の説明図(その2)である。
2 自動利得制御回路 3 位相同期回路 10 可変利得増幅器 24、34 チャージポンプ型D/Aコンバータ 25−1〜25−4 マルチプレクサ 26−1〜26−4 チャージポンプ 36 電圧制御発振器 37 マルチプレクサ 38−1〜38−4 チャージポンプ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 浩幸 山形県東根市大字東根元東根字大森5400 番2(番地なし) 株式会社山形富士通 内 (72)発明者 鐘江 昌英 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平4−213220(JP,A) 特開 昭57−186827(JP,A) (58)調査した分野(Int.Cl.7,DB名) H03M 1/00 - 1/88
Claims (5)
- 【請求項1】 制御ループ内において、nビットの誤差
信号をアナログ量に変換して、制御対象回路の制御量を
発生するチャージポンプ型D/Aコンバータにおいて、 引き込み/定常動作信号に応じて、電流値が制御され、
且つ各々ビットの重みに応じた電流を出力するためのm
個のチャージポンプ回路(26)と、 前記nビットの誤差信号の内、引き込み時は、上位mビ
ットを選択し、定常時は、下位mビットを選択して、前
記チャージポンプ回路(26)に出力するためのマルチ
プレクサ回路(25)と有することを特徴とするチャー
ジポンプ型D/Aコンバータ。 - 【請求項2】 請求項1のチャージポンプ型D/Aコン
バータにおいて、 前記制御対象回路が、可変利得増幅器(10)であり、 前記チャージポンプ回路(26)の発生する制御量が、
前記可変利得増幅器(10)の制御量であることを特徴
とするチャージポンプ型D/Aコンバータ。 - 【請求項3】 請求項2のチャージポンプ型D/Aコン
バータにおいて、 前記制御ループは、前記可変利得制御回路(10)の後
段に設けられた(1+D)フィルター(11)と、前記
フィルター(11)の出力をA/D変換するA/Dコン
バータ(12)と、前記A/Dコンバータ(12)の出
力を等化するデジタル等化器(13)と、前記等化出力
から目標振幅を減算して、nビットの振幅誤差信号を発
生する減算器(23)とを有することを特徴とするチャ
ージポンプ型D/Aコンバータ。 - 【請求項4】 請求項1のチャージポンプ型D/Aコン
バータにおいて、 前記制御対象回路が、電圧制御発振器(36)であり、 前記チャージポンプ回路(26)の発生する制御量が、
前記電圧制御発振器(36)の制御量であることを特徴
とするチャージポンプ型D/Aコンバータ。 - 【請求項5】 請求項4のチャージポンプ型D/Aコン
バータにおいて、 前記制御ループは、(1+D)フィルター(11)と、
前記フィルター(11)の出力を前記電圧制御発振器
(36)のクロックに応じてA/D変換するA/Dコン
バータ(12)と、前記A/Dコンバータ(12)の出
力を等化するデジタル等化器(13)と、前記等化出力
に基づいてnビットの位相誤差信号を発生する位相誤差
検出器(31)とを有することを特徴とするチャージポ
ンプ型D/Aコンバータ。
Priority Applications (11)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06145338A JP3140298B2 (ja) | 1994-06-03 | 1994-06-03 | チャージポンプ型d/aコンバータ |
US08/400,720 US6002538A (en) | 1994-03-18 | 1995-03-08 | PRML regenerating apparatus having adjusted slice levels |
KR1019950005337A KR100186892B1 (ko) | 1994-03-18 | 1995-03-15 | Prml 재생장치 |
DE19549400A DE19549400B4 (de) | 1994-03-18 | 1995-03-17 | PRML-Regenerationsvorrichtung |
DE19549399A DE19549399B4 (de) | 1994-03-18 | 1995-03-17 | Phasensynchronisationsschaltung |
DE19549401A DE19549401C2 (de) | 1994-03-18 | 1995-03-17 | Automatische Verstärkungsregelschaltung in einer PRML-Regenerationsvorrichtung |
DE19549402A DE19549402C2 (de) | 1994-03-18 | 1995-03-17 | Phasensynchronisationsschaltung (PLL) in einer PRML-Regenerationsvorrichtung |
DE19509876A DE19509876C2 (de) | 1994-03-18 | 1995-03-17 | Verfahren und Schaltungsanordnung zur Aufbereitung eines von einem Aufzeichnungsträger wiedergegebenen Signals |
US08/714,009 US5847891A (en) | 1994-03-18 | 1996-09-13 | PRML regenerating apparatus |
US08/714,351 US5825570A (en) | 1994-03-18 | 1996-09-16 | PRML regenerating apparatus having reduced number of charge pump circuits |
US08/715,040 US5841602A (en) | 1994-03-18 | 1996-09-17 | PRML regenerating apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06145338A JP3140298B2 (ja) | 1994-06-03 | 1994-06-03 | チャージポンプ型d/aコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07336228A JPH07336228A (ja) | 1995-12-22 |
JP3140298B2 true JP3140298B2 (ja) | 2001-03-05 |
Family
ID=15382869
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06145338A Expired - Fee Related JP3140298B2 (ja) | 1994-03-18 | 1994-06-03 | チャージポンプ型d/aコンバータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3140298B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4074502B2 (ja) | 2001-12-12 | 2008-04-09 | セイコーエプソン株式会社 | 表示装置用電源回路、表示装置及び電子機器 |
-
1994
- 1994-06-03 JP JP06145338A patent/JP3140298B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH07336228A (ja) | 1995-12-22 |
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