JPH09213938A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH09213938A JPH09213938A JP8013868A JP1386896A JPH09213938A JP H09213938 A JPH09213938 A JP H09213938A JP 8013868 A JP8013868 A JP 8013868A JP 1386896 A JP1386896 A JP 1386896A JP H09213938 A JPH09213938 A JP H09213938A
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】
【課題】ゲート・カットオフ電圧を低くすると駆動電圧
を低くすることが困難となる。 【解決手段】ｎ+ 型シリコン基板１上にドレイン層とな
るｎ+ 型エピタキシャル層２とｎ型エピタキシャル層５
とを設け、このｎ型エピタキシャル層５の表面に選択的
にｐ型ベース層８を設けるが、特にこのｐ型ベース層８
の下層部にｎ+ 型エピタキシャル層２に接するｐ+ 型ベ
ース層４を設ける。
を低くすることが困難となる。 【解決手段】ｎ+ 型シリコン基板１上にドレイン層とな
るｎ+ 型エピタキシャル層２とｎ型エピタキシャル層５
とを設け、このｎ型エピタキシャル層５の表面に選択的
にｐ型ベース層８を設けるが、特にこのｐ型ベース層８
の下層部にｎ+ 型エピタキシャル層２に接するｐ+ 型ベ
ース層４を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に縦型二重拡散ＭＯＳＦＥＴを有
する半導体装置及びその製造方法に関する。
の製造方法に関し、特に縦型二重拡散ＭＯＳＦＥＴを有
する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来の縦型二重拡散ＭＯＳＦＥＴは、図
３に示すような構造になっている。同図において、ドレ
イン領域となるｎ+ 型シリコン基板１上に形成されたｎ
型エピタキシャル層５と、このｎ型エピタキシャル層５
の表面にゲート酸化膜６Ａを介して形成されたゲート電
極７Ａと、このゲート電極７Ａの外側に相当する領域の
ｎ型エピタキシャル層５内に形成されたｐ型ベース層８
と、このｐ型ベース層８内に形成されたｎ+ 型ソース層
１０と、このｐ型ベース層８にコンタクトを取るための
ｐ+ 型バックゲート層９と、ゲート電極７Ａの表面に形
成された層間絶縁膜１１と、ｎ+ 型ソース層１０とｐ+
型バックゲート層９の部分でコンタクトを取るように形
成されたソース電極１２と、このソース電極１２の表面
に形成された表面保護膜１３と、シリコン基板１の下面
に形成されたドレイン電極１４とから主に構成されてい
る。
３に示すような構造になっている。同図において、ドレ
イン領域となるｎ+ 型シリコン基板１上に形成されたｎ
型エピタキシャル層５と、このｎ型エピタキシャル層５
の表面にゲート酸化膜６Ａを介して形成されたゲート電
極７Ａと、このゲート電極７Ａの外側に相当する領域の
ｎ型エピタキシャル層５内に形成されたｐ型ベース層８
と、このｐ型ベース層８内に形成されたｎ+ 型ソース層
１０と、このｐ型ベース層８にコンタクトを取るための
ｐ+ 型バックゲート層９と、ゲート電極７Ａの表面に形
成された層間絶縁膜１１と、ｎ+ 型ソース層１０とｐ+
型バックゲート層９の部分でコンタクトを取るように形
成されたソース電極１２と、このソース電極１２の表面
に形成された表面保護膜１３と、シリコン基板１の下面
に形成されたドレイン電極１４とから主に構成されてい
る。
【０００３】上述した従来の縦型二重拡散ＭＯＳＦＥＴ
では、ドレイン・ソース間耐圧ＢＶDSS を３０Ｖ以下程
度に低耐圧化するためｎ型エピタキシャル層５の比抵抗
ρepi を低減して不純物濃度を高めると、このｎ型エピ
タキシャル層５内に後に形成されるｐ型ベース層８の不
純物濃度が低い為、ｎ+ 型ソース層１０からの空乏層が
ｐ型ベース層８へ伸びパンチスルーを起こし易くなり、
ドレイン・ソース間耐圧ＢＶDSS のばらつきが増加す
る。このため、パンチスルーを起こし難くするようにｐ
型ベース層８の不純物濃度を高めるが、これによりゲー
ト・チャネル領域となるｐ型ベース層８の基板表面近傍
の不純物濃度が高まり、ＭＯＳＦＥＴの駆動電圧となる
ゲート・カットオフ電圧ＶGS(off) が１Ｖ以上に高ま
り、低耐圧でしかも低駆動電圧のＭＯＳＦＥＴを実現す
ることが困難であった。
では、ドレイン・ソース間耐圧ＢＶDSS を３０Ｖ以下程
度に低耐圧化するためｎ型エピタキシャル層５の比抵抗
ρepi を低減して不純物濃度を高めると、このｎ型エピ
タキシャル層５内に後に形成されるｐ型ベース層８の不
純物濃度が低い為、ｎ+ 型ソース層１０からの空乏層が
ｐ型ベース層８へ伸びパンチスルーを起こし易くなり、
ドレイン・ソース間耐圧ＢＶDSS のばらつきが増加す
る。このため、パンチスルーを起こし難くするようにｐ
型ベース層８の不純物濃度を高めるが、これによりゲー
ト・チャネル領域となるｐ型ベース層８の基板表面近傍
の不純物濃度が高まり、ＭＯＳＦＥＴの駆動電圧となる
ゲート・カットオフ電圧ＶGS(off) が１Ｖ以上に高ま
り、低耐圧でしかも低駆動電圧のＭＯＳＦＥＴを実現す
ることが困難であった。
【０００４】この対策として発明者は、特開平−２７６
６６３号公報において図４に示す構造のＭＯＳＦＥＴを
提案した。図４において図３との相違は、ドレイン領域
となるｎ+ 型シリコン基板１上に形成するエピタキシャ
ル層をｎ+ 型エピタキシャル層２とｎ型エピタキシャル
層５とから構成したことである。
６６３号公報において図４に示す構造のＭＯＳＦＥＴを
提案した。図４において図３との相違は、ドレイン領域
となるｎ+ 型シリコン基板１上に形成するエピタキシャ
ル層をｎ+ 型エピタキシャル層２とｎ型エピタキシャル
層５とから構成したことである。
【０００５】
【発明が解決しようとする課題】図４に示した従来の縦
型二重拡散ＭＯＳＦＥＴでは、パンチスルーを起こし難
くするためにｐ型ベース層８の不純物濃度を高める必要
がなく、これによりＭＯＳＦＥＴの駆動電圧となるゲー
ト・カットオフ電圧ＶGS(off) が高くなることはない
が、ドレイン・ソース間耐圧ＢＶDSS はｎ+ 型エピタキ
シャル層２とｐ型ベース層８の不純物濃度で決定される
ため３０Ｖ以下程度に低耐圧化し難く、低耐圧でしかも
低駆動電圧のＭＯＳＦＥＴを実現することが困難であ
る。
型二重拡散ＭＯＳＦＥＴでは、パンチスルーを起こし難
くするためにｐ型ベース層８の不純物濃度を高める必要
がなく、これによりＭＯＳＦＥＴの駆動電圧となるゲー
ト・カットオフ電圧ＶGS(off) が高くなることはない
が、ドレイン・ソース間耐圧ＢＶDSS はｎ+ 型エピタキ
シャル層２とｐ型ベース層８の不純物濃度で決定される
ため３０Ｖ以下程度に低耐圧化し難く、低耐圧でしかも
低駆動電圧のＭＯＳＦＥＴを実現することが困難であ
る。
【０００６】本発明の目的は、縦型二重拡散ＭＯＳＦＥ
Ｔを有する半導体装置において、低耐圧でしかも低駆動
電圧化することができる半導体装置及びその製造方法を
提供することにある。
Ｔを有する半導体装置において、低耐圧でしかも低駆動
電圧化することができる半導体装置及びその製造方法を
提供することにある。
【０００７】
【課題を解決するための手段】第１の発明の半導体装置
は、ドレイン層となる第１導電型半導体基板上に順次設
けられた第１導電型高濃度不純物層からなる第１エピタ
キシャル層と第１導電型低濃度不純物層からなる第２エ
ピタキシャル層と、この第２エピタキシャル層の表面に
選択的に設けられた第２導電型のベース層と、このベー
ス層表面の端部を除く部分に設けられた第１導電型高濃
度不純物層からなるソース層と、このソース層表面の中
央部に設けられ前記ベース層に達する第２導電型高濃度
不純物層からなるバックゲート層とを有する半導体装置
において、前記ベース層の下層部は高濃度不純物層から
なりかつ前記第１エピタキシャル層に接していることを
特徴とするものである。
は、ドレイン層となる第１導電型半導体基板上に順次設
けられた第１導電型高濃度不純物層からなる第１エピタ
キシャル層と第１導電型低濃度不純物層からなる第２エ
ピタキシャル層と、この第２エピタキシャル層の表面に
選択的に設けられた第２導電型のベース層と、このベー
ス層表面の端部を除く部分に設けられた第１導電型高濃
度不純物層からなるソース層と、このソース層表面の中
央部に設けられ前記ベース層に達する第２導電型高濃度
不純物層からなるバックゲート層とを有する半導体装置
において、前記ベース層の下層部は高濃度不純物層から
なりかつ前記第１エピタキシャル層に接していることを
特徴とするものである。
【０００８】第２の発明の半導体装置の製造方法は、第
１導電型半導体基板上に第１導電型高濃度不純物層から
なる第１エピタキシャル層を形成したのち、この第１エ
ピタキシャル層の表面に選択的に第２導電型高濃度不純
物層からなる第１ベース層を形成する工程と、この第１
ベース層を含む全面に第１導電型低濃度不純物層からな
る第２エピタキシャル層と酸化膜と多結晶シリコン膜と
を形成したのち、この多結晶シリコン膜と酸化膜とをパ
ターニングしゲート電極とゲート酸化膜とを形成する工
程と、前記ゲート電極をマスクとし前記第２エピタキシ
ャル層に第２導電型不純物をイオン注入して前記第１ベ
ース層に達する低濃度不純物層からなる第２ベース層を
形成する工程と、この第２ベース層の中央部に第２導電
型高濃度不純物層からなるバックゲート層を形成する工
程と、このバックゲート層の周辺部を含む前記第２ベー
ス層表面に第１導電型高濃度不純物層からなるソースを
形成する工程とを含むことを特徴とするものである。
１導電型半導体基板上に第１導電型高濃度不純物層から
なる第１エピタキシャル層を形成したのち、この第１エ
ピタキシャル層の表面に選択的に第２導電型高濃度不純
物層からなる第１ベース層を形成する工程と、この第１
ベース層を含む全面に第１導電型低濃度不純物層からな
る第２エピタキシャル層と酸化膜と多結晶シリコン膜と
を形成したのち、この多結晶シリコン膜と酸化膜とをパ
ターニングしゲート電極とゲート酸化膜とを形成する工
程と、前記ゲート電極をマスクとし前記第２エピタキシ
ャル層に第２導電型不純物をイオン注入して前記第１ベ
ース層に達する低濃度不純物層からなる第２ベース層を
形成する工程と、この第２ベース層の中央部に第２導電
型高濃度不純物層からなるバックゲート層を形成する工
程と、このバックゲート層の周辺部を含む前記第２ベー
ス層表面に第１導電型高濃度不純物層からなるソースを
形成する工程とを含むことを特徴とするものである。
【０００９】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ）〜（ｃ）及び図２（ａ），
（ｂ）は本発明の一実施の形態を説明する為の工程順に
示した半導体チップの断面図である。
て説明する。図１（ａ）〜（ｃ）及び図２（ａ），
（ｂ）は本発明の一実施の形態を説明する為の工程順に
示した半導体チップの断面図である。
【００１０】まず図１（ａ）に示すように、ｎ+ 型シリ
コン基板１上に１０16〜１０17ｃｍ-3の高濃度不純物を
含み第１のドレイン層となるｎ+ 型エピタキシャル層２
を約４μｍの厚さに形成する。次で全面に熱酸化法によ
り厚さ約２００ｎｍの酸化膜を形成したのちパターニン
グしマスク３を形成する。次で全面にボロンを１０15ｃ
ｍ-2程イオン注入し熱処理して第１のベース層となるｐ
+ 型ベース層４を形成する。
コン基板１上に１０16〜１０17ｃｍ-3の高濃度不純物を
含み第１のドレイン層となるｎ+ 型エピタキシャル層２
を約４μｍの厚さに形成する。次で全面に熱酸化法によ
り厚さ約２００ｎｍの酸化膜を形成したのちパターニン
グしマスク３を形成する。次で全面にボロンを１０15ｃ
ｍ-2程イオン注入し熱処理して第１のベース層となるｐ
+ 型ベース層４を形成する。
【００１１】次に図１（ｂ）に示すように、マスク３を
除去したのちｎ+ 型エピタキシャル層２の表面を含む全
面に１０15〜１０16ｃｍ-3の低濃度不純物を含む第２の
ドレイン層となるｎ型エピタキシャル層５を約５μｍの
厚さに形成する。次で厚さ２０〜５０ｎｍの酸化膜６を
形成したのち、ＣＶＤ法により１０18〜１０19ｃｍ-3の
高濃度不純物を含む多結晶シリコン膜７を形成する。
除去したのちｎ+ 型エピタキシャル層２の表面を含む全
面に１０15〜１０16ｃｍ-3の低濃度不純物を含む第２の
ドレイン層となるｎ型エピタキシャル層５を約５μｍの
厚さに形成する。次で厚さ２０〜５０ｎｍの酸化膜６を
形成したのち、ＣＶＤ法により１０18〜１０19ｃｍ-3の
高濃度不純物を含む多結晶シリコン膜７を形成する。
【００１２】次に図１（ｃ）に示すように、多結晶シリ
コン膜７と酸化膜６とをパターニングしゲート電極７Ａ
及びゲート酸化膜６Ａを形成する。次でこのゲート電極
７Ａをマスクとし全面にボロンを１０13〜１０14ｃｍ-2
イオン注入し熱処理して第２のベース層となるｐ型ベー
ス層８を形成する。
コン膜７と酸化膜６とをパターニングしゲート電極７Ａ
及びゲート酸化膜６Ａを形成する。次でこのゲート電極
７Ａをマスクとし全面にボロンを１０13〜１０14ｃｍ-2
イオン注入し熱処理して第２のベース層となるｐ型ベー
ス層８を形成する。
【００１３】次に図２（ａ）に示すように、全面にフォ
トレジスト膜を形成したのちパターニングし、ｐ型ベー
ス層８の中央部上に開口部を形成する。次で全面にボロ
ンをイオン注入しｐ型ベース層８表面にｐ+ 型バックゲ
ート層９を形成する。次にマスクとして用いたフォトレ
ジスト膜を除去したのち再び全面にフォトレジスト膜を
形成し、パターニングしてバックゲート層９の周辺部を
含むｐ型ベース層８の表面に開口部を形成する。
トレジスト膜を形成したのちパターニングし、ｐ型ベー
ス層８の中央部上に開口部を形成する。次で全面にボロ
ンをイオン注入しｐ型ベース層８表面にｐ+ 型バックゲ
ート層９を形成する。次にマスクとして用いたフォトレ
ジスト膜を除去したのち再び全面にフォトレジスト膜を
形成し、パターニングしてバックゲート層９の周辺部を
含むｐ型ベース層８の表面に開口部を形成する。
【００１４】次で全面にリンを１０16ｃｍ-2程度イオン
注入して熱処理を行い、ｎ+ 型ソース層１０を形成す
る。次でマスクとしてのフォトレジスト膜を除去したの
ちゲート電極７Ａ表面を含む全面にＣＶＤ法により酸化
膜等からなる層間絶縁膜１１を形成する。
注入して熱処理を行い、ｎ+ 型ソース層１０を形成す
る。次でマスクとしてのフォトレジスト膜を除去したの
ちゲート電極７Ａ表面を含む全面にＣＶＤ法により酸化
膜等からなる層間絶縁膜１１を形成する。
【００１５】次に図２（ｂ）に示すように、層間絶縁膜
１１をパターニングしｐ+ 型バックゲート層９及びｎ+
型ソース層１０上に開孔部を形成したのち全面に厚さ約
２μｍのＡｌ膜を堆積してソース電極１２を形成する。
次でソース電極１２上にＰＳＧ膜からなる表面保護膜１
３と、シリコン基板１の下面にＴｉ−Ｎｉ−Ａｇ等から
なるドレイン電極１４を形成して縦型二重拡散ＭＯＳＦ
ＥＴを完成させる。
１１をパターニングしｐ+ 型バックゲート層９及びｎ+
型ソース層１０上に開孔部を形成したのち全面に厚さ約
２μｍのＡｌ膜を堆積してソース電極１２を形成する。
次でソース電極１２上にＰＳＧ膜からなる表面保護膜１
３と、シリコン基板１の下面にＴｉ−Ｎｉ−Ａｇ等から
なるドレイン電極１４を形成して縦型二重拡散ＭＯＳＦ
ＥＴを完成させる。
【００１６】このように構成された本実施の形態によれ
ば、ドレイン・ソース間耐圧ＢＶDSS は高不純物濃度の
ｎ+ 型エピタキシャル層５とｐ+ 型ベース層６で決定さ
れるため、低耐圧化を図るにはこれらの不純物濃度を制
御すればよい。また、ＭＯＳＦＥＴの駆動電圧となるゲ
ート・カットオフ電圧ＶGS(off) はｎ型エピタキシャル
層５の内部にあるｐ型ベース層８の表面近傍の不純物濃
度で決定されるため、ドレイン−ソース間耐圧ＢＶDSS
を決定する部分に依存することな独立に制御でき、低耐
圧（例えば、３０Ｖ以下程度）でしかも低駆動電圧（例
えば、１Ｖ以下程度）のＭＯＳＦＥＴを実現できる。
ば、ドレイン・ソース間耐圧ＢＶDSS は高不純物濃度の
ｎ+ 型エピタキシャル層５とｐ+ 型ベース層６で決定さ
れるため、低耐圧化を図るにはこれらの不純物濃度を制
御すればよい。また、ＭＯＳＦＥＴの駆動電圧となるゲ
ート・カットオフ電圧ＶGS(off) はｎ型エピタキシャル
層５の内部にあるｐ型ベース層８の表面近傍の不純物濃
度で決定されるため、ドレイン−ソース間耐圧ＢＶDSS
を決定する部分に依存することな独立に制御でき、低耐
圧（例えば、３０Ｖ以下程度）でしかも低駆動電圧（例
えば、１Ｖ以下程度）のＭＯＳＦＥＴを実現できる。
【００１７】尚、上記実施の形態においてはドレイン層
をｎ型の場合について説明したが、ｐ型であってもよい
ことは勿論である。
をｎ型の場合について説明したが、ｐ型であってもよい
ことは勿論である。
【００１８】
【発明の効果】本発明の効果は、ドレイン・ソース間耐
圧ＢＶDSS の低耐圧化を図ってもＭＯＳＦＥＴの駆動電
圧となるゲート・カットオフ電圧ＶGS(off) が高くなら
ないということである。これにより、低耐圧でしかも低
駆動電圧のＭＯＳＦＥＴを有する半導体装置を実現でき
るようになる。
圧ＢＶDSS の低耐圧化を図ってもＭＯＳＦＥＴの駆動電
圧となるゲート・カットオフ電圧ＶGS(off) が高くなら
ないということである。これにより、低耐圧でしかも低
駆動電圧のＭＯＳＦＥＴを有する半導体装置を実現でき
るようになる。
【００１９】その理由は、ドレイン・ソース間耐圧ＢＶ
DSS はｎ+ 型エピタキシャル層とｐ+ 型ベース層の不純
物濃度で決定され、またゲート・カットオフ電圧Ｖ
GS(off)はｎ+ 型エピタキシャル層の不純物濃度に関係
なくｎ型エピタキシャル層とｐ型ベース層の不純物濃度
で決定されるため、それぞれ独立に制御できるからであ
る。
DSS はｎ+ 型エピタキシャル層とｐ+ 型ベース層の不純
物濃度で決定され、またゲート・カットオフ電圧Ｖ
GS(off)はｎ+ 型エピタキシャル層の不純物濃度に関係
なくｎ型エピタキシャル層とｐ型ベース層の不純物濃度
で決定されるため、それぞれ独立に制御できるからであ
る。
【図１】本発明の一実施の形態を説明する為の半導体チ
ップの断面図。
ップの断面図。
【図２】本発明の一実施の形態を説明する為の半導体チ
ップの断面図。
ップの断面図。
【図３】従来の半導体装置を説明する為の断面図。
【図４】従来の他の半導体装置を説明する為の断面図。
１ ｎ+ 型シリコン基板 ２ ｎ+ 型エピタキシャル層 ３ マスク ４ ｐ+ 型ベース層 ５ ｎ型エピタキシャル層 ６ 酸化膜 ６Ａ ゲート酸化膜 ７ 多結晶シリコン膜 ７Ａ ゲート電極 ８ ｐ型ベース層 ９ ｐ+ 型バックゲート層 １０ ｎ+ 型ソース層 １１ 層間絶縁膜 １２ ソース電極 １３ 表面保護膜 １４ ドレイン電極
Claims (2)
- 【請求項１】 ドレイン層となる第１導電型半導体基板
上に順次設けられた第１導電型高濃度不純物層からなる
第１エピタキシャル層と第１導電型低濃度不純物層から
なる第２エピタキシャル層と、この第２エピタキシャル
層の表面に選択的に設けられた第２導電型のベース層
と、このベース層表面の端部を除く部分に設けられた第
１導電型高濃度不純物層からなるソース層と、このソー
ス層表面の中央部に設けられ前記ベース層に達する第２
導電型高濃度不純物層からなるバックゲート層とを有す
る半導体装置において、前記ベース層の下層部は高濃度
不純物層からなりかつ前記第１エピタキシャル層に接し
ていることを特徴とする半導体装置。 - 【請求項２】 第１導電型半導体基板上に第１導電型高
濃度不純物層からなる第１エピタキシャル層を形成した
のち、この第１エピタキシャル層の表面に選択的に第２
導電型高濃度不純物層からなる第１ベース層を形成する
工程と、この第１ベース層を含む全面に第１導電型低濃
度不純物層からなる第２エピタキシャル層と酸化膜と多
結晶シリコン膜とを形成したのち、この多結晶シリコン
膜と酸化膜とをパターニングしゲート電極とゲート酸化
膜とを形成する工程と、前記ゲート電極をマスクとし前
記第２エピタキシャル層に第２導電型不純物をイオン注
入して前記第１ベース層に達する低濃度不純物層からな
る第２ベース層を形成する工程と、この第２ベース層の
中央部に第２導電型高濃度不純物層からなるバックゲー
ト層を形成する工程と、このバックゲート層の周辺部を
含む前記第２ベース層表面に第１導電型高濃度不純物層
からなるソース層を形成する工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8013868A JP2834058B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8013868A JP2834058B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH09213938A true JPH09213938A (ja) | 1997-08-15 |
| JP2834058B2 JP2834058B2 (ja) | 1998-12-09 |
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ID=11845227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8013868A Expired - Fee Related JP2834058B2 (ja) | 1996-01-30 | 1996-01-30 | 半導体装置の製造方法 |
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|---|---|
| JP (1) | JP2834058B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000183348A (ja) * | 1998-12-09 | 2000-06-30 | Stmicroelectronics Srl | Ｍｏｓゲ―ト電力装置 |
| EP1160874A2 (de) * | 2000-05-30 | 2001-12-05 | Infineon Technologies AG | Feldeffektgesteuertes, vertikales Halbleiterbauelement |
| CN102254937A (zh) * | 2011-08-08 | 2011-11-23 | 深圳深爱半导体股份有限公司 | 垂直双扩散金属氧化物半导体场效应器件及其制造方法 |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
| US9431481B2 (en) | 2008-09-19 | 2016-08-30 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
-
1996
- 1996-01-30 JP JP8013868A patent/JP2834058B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000183348A (ja) * | 1998-12-09 | 2000-06-30 | Stmicroelectronics Srl | Ｍｏｓゲ―ト電力装置 |
| EP1160874A2 (de) * | 2000-05-30 | 2001-12-05 | Infineon Technologies AG | Feldeffektgesteuertes, vertikales Halbleiterbauelement |
| EP1160874A3 (de) * | 2000-05-30 | 2008-06-11 | Infineon Technologies AG | Feldeffektgesteuertes, vertikales Halbleiterbauelement |
| US8928077B2 (en) | 2007-09-21 | 2015-01-06 | Fairchild Semiconductor Corporation | Superjunction structures for power devices |
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| US9431481B2 (en) | 2008-09-19 | 2016-08-30 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| US8836028B2 (en) | 2011-04-27 | 2014-09-16 | Fairchild Semiconductor Corporation | Superjunction structures for power devices and methods of manufacture |
| CN102254937A (zh) * | 2011-08-08 | 2011-11-23 | 深圳深爱半导体股份有限公司 | 垂直双扩散金属氧化物半导体场效应器件及其制造方法 |
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| Publication number | Publication date |
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