JPH09205120A - 半導体装置の試験方法 - Google Patents
半導体装置の試験方法Info
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- JPH09205120A JPH09205120A JP8032665A JP3266596A JPH09205120A JP H09205120 A JPH09205120 A JP H09205120A JP 8032665 A JP8032665 A JP 8032665A JP 3266596 A JP3266596 A JP 3266596A JP H09205120 A JPH09205120 A JP H09205120A
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- Japan
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- devices
- mercury
- wiring
- test
- bonding pads
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
- Measuring Leads Or Probes (AREA)
Abstract
(57)【要約】
【課題】 個々のデバイスに一度に電圧／電流などのス
トレスを加え、適時、１つ１つのデバイスの電気的特性
を測定できるようにする。 【解決手段】 ウエハ１上の複数のデバイス２のＴＤＤ
Ｂ評価を行う際、水銀配線５でボンディングパッド３を
接続して全デバイス２を並列接続し、定電圧のストレス
をデバイス２の両電極間にプローブニードル４によりボ
ンディングパッド３に当てて加え、一度に多数のデバイ
ス２を試験する。試験後、水銀配線５を溶剤で除去し、
個々のデバイス２のボンディングパッド３にプローブニ
ードル４を接続して、個々のデバイス２の特性を測定す
る。
トレスを加え、適時、１つ１つのデバイスの電気的特性
を測定できるようにする。 【解決手段】 ウエハ１上の複数のデバイス２のＴＤＤ
Ｂ評価を行う際、水銀配線５でボンディングパッド３を
接続して全デバイス２を並列接続し、定電圧のストレス
をデバイス２の両電極間にプローブニードル４によりボ
ンディングパッド３に当てて加え、一度に多数のデバイ
ス２を試験する。試験後、水銀配線５を溶剤で除去し、
個々のデバイス２のボンディングパッド３にプローブニ
ードル４を接続して、個々のデバイス２の特性を測定す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の試験
方法に関し、特に、多数のデバイスを一度に試験し、そ
の後、１つ１つのデバイスを個別に測定する技術に関す
る。
方法に関し、特に、多数のデバイスを一度に試験し、そ
の後、１つ１つのデバイスを個別に測定する技術に関す
る。
【０００２】
【従来の技術】従来、図３に示すように、ウエハ１上に
形成された複数のデバイス２の試験方法は、ボンディン
グパッド３にプローブニードル４などで電極を当て、外
部から電圧／電流のようなストレスを加え、試験を行
い、適時、測定を行う方法をとっていた。
形成された複数のデバイス２の試験方法は、ボンディン
グパッド３にプローブニードル４などで電極を当て、外
部から電圧／電流のようなストレスを加え、試験を行
い、適時、測定を行う方法をとっていた。
【０００３】
【発明が解決しようとする課題】従来は、プローブニー
ドル４を順次移動させて、個々のデバイス２のボンディ
ングパッド３に当てるため、ＴＥＧのようにチップ全面
にパッドがある場合、ウエハ全面を一度にプローブでき
ず、順々に試験を行うため、試験時間が長くかかるとい
う問題があった。
ドル４を順次移動させて、個々のデバイス２のボンディ
ングパッド３に当てるため、ＴＥＧのようにチップ全面
にパッドがある場合、ウエハ全面を一度にプローブでき
ず、順々に試験を行うため、試験時間が長くかかるとい
う問題があった。
【０００４】そこで本発明は、個々のデバイスに一度に
電圧／電流などのストレスを加え、適時、１つ１つのデ
バイスの電気的特性を測定する暫定配線技術による試験
方法を提供することを目的とする。
電圧／電流などのストレスを加え、適時、１つ１つのデ
バイスの電気的特性を測定する暫定配線技術による試験
方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明による半導体装置の試験方法は、ウエハ上に
形成された凹部のボンディングパッドに除去可能に設け
た水銀を用いて、前記ウエハに形成された回路を試験す
ることを特徴とする。
に、本発明による半導体装置の試験方法は、ウエハ上に
形成された凹部のボンディングパッドに除去可能に設け
た水銀を用いて、前記ウエハに形成された回路を試験す
ることを特徴とする。
【０００６】
【作用】本発明においては、試験時のみ、個々のデバイ
スを並列接続する水銀による配線を形成し、試験後、水
銀配線を除去することで、個々のデバイスをプローブテ
ストのリピートで電気的特性の測定ができる。これによ
り、一度に多数のデバイスを同時試験し、個々に測定す
ることができ、試験時間が１／試験サンプル数に短縮で
きる。
スを並列接続する水銀による配線を形成し、試験後、水
銀配線を除去することで、個々のデバイスをプローブテ
ストのリピートで電気的特性の測定ができる。これによ
り、一度に多数のデバイスを同時試験し、個々に測定す
ることができ、試験時間が１／試験サンプル数に短縮で
きる。
【０００７】
【発明の実施の形態】本発明の第１の実施形態を図１を
用いて説明する。図１はＴＤＤＢ試験に適用した場合の
デバイス部分の平面図である。
用いて説明する。図１はＴＤＤＢ試験に適用した場合の
デバイス部分の平面図である。
【０００８】ウエハ１上に形成された複数のデバイス
（ＭＯＳキャパシタ）２のＴＤＤＢ評価を行う場合、定
電圧のストレスをデバイス２の両電極間にプローブニー
ドル４によりボンディングパッド３に当てて加える。
（ＭＯＳキャパシタ）２のＴＤＤＢ評価を行う場合、定
電圧のストレスをデバイス２の両電極間にプローブニー
ドル４によりボンディングパッド３に当てて加える。
【０００９】このとき、ウエハ１上の全デバイス２を並
列接続して定電圧印加しても、電界に影響を与えないの
で、水銀配線５でボンディングパッド３を接続し、全デ
バイス２を並列接続する。
列接続して定電圧印加しても、電界に影響を与えないの
で、水銀配線５でボンディングパッド３を接続し、全デ
バイス２を並列接続する。
【００１０】試験後、水銀配線５を溶剤で除去すれば初
期状態に戻り、個々のデバイス２のボンディングパッド
３にプローブニードル４を接続することで、個々のデバ
イス２の特性が測定できる。
期状態に戻り、個々のデバイス２のボンディングパッド
３にプローブニードル４を接続することで、個々のデバ
イス２の特性が測定できる。
【００１１】この水銀配線５を形成する方法として、一
方のボンディングパッド３と他方のボンディングパッド
３とに跨がる溝部を形成する。その後、溝部と凹部のボ
ンディングパッド３内に水銀を滴下することにより水銀
配線５を形成する。
方のボンディングパッド３と他方のボンディングパッド
３とに跨がる溝部を形成する。その後、溝部と凹部のボ
ンディングパッド３内に水銀を滴下することにより水銀
配線５を形成する。
【００１２】ＴＤＤＢ評価のように２端子間の評価では
なく、簡単な動作回路を形成して試験を行い、その後、
個々のデバイス特性を測定することも可能である。
なく、簡単な動作回路を形成して試験を行い、その後、
個々のデバイス特性を測定することも可能である。
【００１３】本発明の第２の実施形態を図２に基づき説
明する。図２（Ａ）はＴＥＧチップの平面図、図２
（Ｂ）はその試験時の断面図である。
明する。図２（Ａ）はＴＥＧチップの平面図、図２
（Ｂ）はその試験時の断面図である。
【００１４】ＴＥＧチップ６の平面には複数の配線用の
ボンディングパッド７が形成されている。この複数のボ
ンディングパッド７上の全面に水銀８を滴下する。滴下
した水銀８は、水銀自体の表面張力によって全てのボン
ディングパッド７を埋める。なお、水銀８の滴下量は、
水銀自体の表面張力によってボンディングパッド７内の
水銀８が盛り上がった程度の滴下量であればよい。
ボンディングパッド７が形成されている。この複数のボ
ンディングパッド７上の全面に水銀８を滴下する。滴下
した水銀８は、水銀自体の表面張力によって全てのボン
ディングパッド７を埋める。なお、水銀８の滴下量は、
水銀自体の表面張力によってボンディングパッド７内の
水銀８が盛り上がった程度の滴下量であればよい。
【００１５】その後、図２（Ｂ）に示すように、複数の
ワイヤ９を具備したコンタクトボード１０を、水銀８が
滴下されたＴＥＧチップ６上に置く。このコンタクトボ
ード１０は、ＴＥＧチップ６の各々のボンディングパッ
ド７に対応するワイヤ９に接触させる程度に置く。
ワイヤ９を具備したコンタクトボード１０を、水銀８が
滴下されたＴＥＧチップ６上に置く。このコンタクトボ
ード１０は、ＴＥＧチップ６の各々のボンディングパッ
ド７に対応するワイヤ９に接触させる程度に置く。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
一度に多数のデバイスを試験でき、かつ、測定時には接
続した水銀配線を除去して、個々のデバイス特性を測定
できる。これによって、測定項目の欠落なしに、短時間
で多数のデバイス測定が可能となる。
一度に多数のデバイスを試験でき、かつ、測定時には接
続した水銀配線を除去して、個々のデバイス特性を測定
できる。これによって、測定項目の欠落なしに、短時間
で多数のデバイス測定が可能となる。
【図１】本発明の第１の実施形態をＴＤＤＢ試験に適用
した場合のデバイス部分の平面図である。
した場合のデバイス部分の平面図である。
【図２】本発明の第２の実施形態をＴＥＧチップ試験に
適用した場合の、（Ａ）はＴＥＧチップの平面図、
（Ｂ）はその試験時の断面図である。
適用した場合の、（Ａ）はＴＥＧチップの平面図、
（Ｂ）はその試験時の断面図である。
【図３】従来のプローブによるＴＤＤＢ試験におけるデ
バイス部分の平面図である。
バイス部分の平面図である。
１ ウエハ ２ デバイス（ＭＯＳキャパシタ） ３ ボンディングパッド ４ プローブニードル ５ 水銀配線 ６ ＴＥＧチップ ７ ボンディングパッド ８ 水銀 ９ ワイヤ １０ コンタクトボード
Claims (1)
- 【請求項１】 ウエハ上に形成された凹部のボンディン
グパッドに除去可能に設けた水銀を用いて、前記ウエハ
に形成された回路を試験することを特徴とする半導体装
置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8032665A JPH09205120A (ja) | 1996-01-26 | 1996-01-26 | 半導体装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8032665A JPH09205120A (ja) | 1996-01-26 | 1996-01-26 | 半導体装置の試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205120A true JPH09205120A (ja) | 1997-08-05 |
Family
ID=12365173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8032665A Withdrawn JPH09205120A (ja) | 1996-01-26 | 1996-01-26 | 半導体装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205120A (ja) |
-
1996
- 1996-01-26 JP JP8032665A patent/JPH09205120A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030401 |