JP3850712B2 - 積層型半導体装置 - Google Patents
積層型半導体装置 Download PDFInfo
- Publication number
- JP3850712B2 JP3850712B2 JP2001331181A JP2001331181A JP3850712B2 JP 3850712 B2 JP3850712 B2 JP 3850712B2 JP 2001331181 A JP2001331181 A JP 2001331181A JP 2001331181 A JP2001331181 A JP 2001331181A JP 3850712 B2 JP3850712 B2 JP 3850712B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- semiconductor
- stacked
- lowermost
- land portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
- H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
- H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
- H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体チップを有する半導体装置を複数個積層することにより、高機能化、小型化及び薄型化を図るための積層型半導体装置に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化の要求に対応するものとして、また、組立工程の自動化に適合するものとして、ＱＦＰ（Quad Flat Package)型やＢＧＡ（Ball Grid
Allay)型のＣＳＰ（Chip Size Package)式半導体装置が広く用いられている。
【０００３】
これらの半導体装置においては、実装効率を高めるために、半導体装置としてのフィルムキャリア半導体モジュールを複数積み重ねて、電気的に接続したマルチチップ半導体装置が例えば特開平１０−１６３４１４号公報に開示されている。
【０００４】
上記のマルチチップ半導体装置は、図１１に示すように、フィルムキャリア半導体モジュール８８ａ・８８ｂ・８８ｃ・８８ｄが下から順に積層されてなっており、各フィルムキャリア半導体モジュール８８ａ・８８ｂ・８８ｃ・８８ｄの間には各両端にスペーサ９０ａ・９０ｂ・９０ｃ・９０ｄが介装されている。上記各スペーサ９０ａ・９０ｂ・９０ｃ・９０ｄには表面パターン９２ａと裏面パターン９４ａとが形成されており、その両表面パターン９２ａ及び裏面パターン９４ａはスルーホール９６ａに充填された導電性材料にて電気的につながっている。
【０００５】
上記フィルムキャリア半導体モジュール８８ａには、半導体チップ７２ａにバンプ７４ａ…が形成されている。これらバンプ７４ａ…はフィルムキャリアテープ７６ａのインナーリード部８０ａと電気的に接続される。また、これらフィルムキャリア半導体モジュール８８ａの電気接続部分についての露出を防止するために、半導体チップ７２ａの上面及びインナーリード部８０ａを含む半導体チップ７２ａの側部には保護コート樹脂８４ａがコートしてある。
【０００６】
上記フィルムキャリアテープ７６ａは半導体チップ７２ａの外側に張り出しており、その外側端部にアウターリード部８２ａを有している。そして、このアウターリード部８２ａは、上記スペーサ９０ａの表面パターン９２ａ及び裏面パターン９４ａに電気的につながっている。したがって、フィルムキャリア半導体モジュール８８ａ・８８ｂ・８８ｃ・８８ｄの共通信号は、上から下まで同心に設けられた上記部材からなる共通接続端子によって、最下段のフィルムキャリア半導体モジュール８８ａの底面から外部に出力されるようになっている。
【０００７】
なお、上記の説明においては、図１１に示す最下段のフィルムキャリア半導体モジュール８８ａの構成について説明したが、下から第２段目、第３段目、第４段目のフィルムキャリア半導体モジュール８８ｂ・８８ｃ・８８ｄも同様の構成である。
【０００８】
ここで、上記の互いに隣り合う例えばフィルムキャリア半導体モジュール８８ａ・８８ｂ間を電気的に接続するための構成を詳述する。
【０００９】
先ず、フィルムキャリア半導体モジュール８８ｂの接続位置における裏面パターン９４ｂに半田ボールを設け、この半田ボールに対面する位置におけるフィルムキャリア半導体モジュール８８ａのアウターリード部８２ａと該半田ボールとを当接させる。次いで、フィルムキャリア半導体モジュール８８ａ・８８ｂを、それらの厚さ方向にて押圧しながら、半田ボールが軟化する温度に加熱することにより接続層７８ｂが形成される。この結果、この接続層７８ｂによって、上記例えばフィルムキャリア半導体モジュール８８ａ・８８ｂ間が電気的に接続されるものとなっている。同様にして、フィルムキャリア半導体モジュール８８ｂ・８８ｃ・８８ｄ間を接続する。これにより、ＢＧＡ型のＣＳＰ式積層型半導体装置が完成される。
【００１０】
【発明が解決しようとする課題】
ところで、上記従来の積層型半導体装置では、上下間の電気的導通をとる場合、同一信号端子は同じ端子位置にて上下間の電気的導通を確保している。すなわち、この種の積層型半導体装置では、上下のパッケージ間の接続用端子は半導体チップの外側に配列する必要がある。
【００１１】
ここで、メモリデバイス等の半導体チップサイズが大きい半導体装置ではパッケージ外形サイズつまりパッケージ実装面積が、メモリデバイス等の半導体装置以外のパッケージサイズに比べて大きくなる傾向がある。
【００１２】
したがって、上記従来の積層型半導体装置では、上記のメモリデバイスとは別の機能を持つ半導体装置を上記複数個のメモリデバイスの半導体装置と一緒に積層する場合には、次の問題が生じる。
【００１３】
すなわち、メモリデバイスとは別の機能を持つ半導体装置は該メモリデバイスの半導体装置と大きさが異なるので、上述したように、半導体装置の外側部分で同心上に揃えて電気的接続をとるということができない。この結果、メモリデバイスとは別の機能を持つ半導体装置を別の部分に実装しなければならないので、実装基板が大きくなり、携帯機器等の小型化が要求される機器に対する要求を満たすことができないという問題点を有している。
【００１４】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、サイズの異なる半導体装置であっても、最大の大きさを有する半導体装置領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の積層型半導体装置は、上記課題を解決するために、複数個の半導体装置を積層した積層型半導体装置において、上記複数個の半導体装置のうちの最下段の半導体装置を除く上段側の半導体装置に対して上下間で共通して電気的導通を確保して外部出力するための第１共通接続端子が、全ての半導体装置の端部側の一部の領域における同心位置にそれぞれ配設されるとともに、上記複数個の半導体装置のうちの最下段の半導体装置から外部出力するための一部の外部出力端子である第２接続端子は、上記最下段の半導体装置の第１共通接続端子よりも内側に配設されているとともに、上記最下段の半導体装置における上記第２接続端子とは異なる他の外部出力端子は、上記最下段を除く上段側の半導体装置と共通に外部出力するための接続端子として、上記端部側における第１共通接続端子が配設された領域以外の他の領域に配設されていることを特徴としている。なお、半導体装置の上下関係は、表面側又は裏面側のいずれが上下であるかを問わない。すなわち、半導体装置の上下関係は相対的なものであり、最上段に他の半導体装置とは異なる種類の半導体装置を積層することも可能である。
【００１６】
先ず、例えば、メモリデバイス等の半導体装置は、半導体チップの面積が大きいので、その外側に外部接続用の端子が配置される。したがって、同一のメモリデバイス等の半導体装置を複数個積層する場合には、共通信号線として、外部接続用の端子を同心上で接続することによって容易に最下段の半導体装置の外部接続用の端子から共通の出力信号を取り出すことができる。
【００１７】
しかしながら、複数個のメモリデバイス等の半導体装置と、これらとは異なる機能を有する半導体装置とを一緒に積層する場合には、一般に、メモリデバイスとは異なる機能を有する半導体装置の半導体チップはサイズが小さいので、一緒には積層することができない。つまり、共通の出力信号を取り出すことが困難である。
【００１８】
そこで、本発明では、先ず、複数個の半導体装置のうちの最下段の半導体装置を除く上段側の半導体装置に対して上下間で共通して電気的導通を確保して外部出力するための第１共通接続端子は、全ての半導体装置の端部側の同心位置にそれぞれ配設される。したがって、最下段の半導体装置にも、上段側の複数個の半導体装置の電気信号を実装基板に伝えるための第１共通接続端子が設けられる。すなわち、本発明では、最下段の半導体装置に設けられた第１共通接続端子は、上段側の半導体装置からの出力を外部へ出力するための積層用端子として機能するものとなっている。
【００１９】
一方、最下段の半導体装置における外部出力するための第２接続端子は、最下段の半導体装置の第１共通接続端子よりも内側に配設されている。したがって、最下段の半導体装置においては、この内側に配設された第２接続端子から外部へ出力することが可能となる。
【００２０】
この結果、１個の半導体装置の半導体チップサイズが他の半導体装置の半導体チップサイズよりも小さい場合であっても、半導体チップサイズの小さい半導体装置を最下段にして積層しかつ上述のように第１共通接続端子及び第２接続端子を形成することによって、上段側の半導体装置の実装面積を拡大することなく半導体チップサイズの小さい半導体装置を積層することができる。
【００２１】
したがって、サイズの異なる半導体装置であっても、最大の大きさを有する半導体装置領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００２２】
また、本発明の積層型半導体装置は、上記の積層型半導体装置において、上段側に設けられた半導体装置と、最下段の半導体装置又は最下段から連続して積層される半導体装置とは機能が異なることを特徴としている。
【００２３】
上記の発明によれば、上段側に設けられた半導体装置と、最下段の半導体装置又は最下段から連続して積層される半導体装置とは機能が異なるので、例えば、上段側の半導体装置がメモリデバイス機能を有する一方、最下段の半導体装置が液晶コントローラデバイス機能を有するという場合にも、上段側の半導体装置の実装面積を拡大することなく半導体チップサイズの小さい複数個の半導体装置を積層することができる。
【００２４】
また、本発明の積層型半導体装置は、上記の積層型半導体装置において、最下段の半導体装置に備えられたチップサイズよりも大きい半導体チップを備える半導体装置を上段側に含むことを特徴としている。
【００２５】
この結果、例えば、メモリデバイス機能を有する半導体装置と他の機能を有する半導体装置とを積層する場合のように、サイズの異なる複数個の半導体装置であっても、最大の大きさを有する例えばメモリデバイス機能を有する半導体装置領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００２６】
また、本発明の積層型半導体装置は、上記の積層型半導体装置において、複数個の半導体装置のうちのいずれかは、１個の半導体装置に複数個の半導体チップを搭載したものからなっていることを特徴としている。
【００２７】
上記の発明によれば、複数個の半導体装置のうちのいずれかは、１個の半導体装置に複数個の半導体チップを搭載したものからなっているので、例えばフラッシュメモリのメモリ容量を増やすために１個の半導体装置に２個の半導体チップを形成した場合においても、最大の大きさを有する半導体装置領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００２８】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図７に基づいて説明すれば、以下の通りである。
【００２９】
本実施の形態の積層型半導体装置は、図１に示すように、半導体チップサイズの大きい半導体装置１…が上側４段に積層されているとともに、最下段には半導体チップサイズの小さい半導体装置２０が１個設けられている。したがって、５段の積層型半導体装置となっている。ただし、必ずしも５段に限らず、他の複数段であってよい。
【００３０】
上記の上側４段の半導体装置１…は、ここでは、いずれも同一品であり、同じ機能かつ同じ大きさである。また、上記半導体装置１の機能としては、例えば、メモリデバイスである。
【００３１】
一方、半導体装置２０は、上記半導体装置１とは異なった機能を有するものであり、その機能としては、例えば、液晶コントローラデバイスである。
【００３２】
ここで、上述したように、上記の半導体装置２０は、半導体装置１よりも小さい半導体チップサイズを有している。一般的に、メモリデバイス等の機能を有する半導体装置１の半導体チップは、他の機能を有する半導体装置２０に比べてその半導体チップサイズが大きい。
【００３３】
上記の上側４段の半導体装置１…及び最下段の半導体装置２０の構成について説明する。なお、上記の半導体装置１…及び半導体装置２０は、互いに機能が異なるが、その基本的形状は本質的には変わらないため、その共通部分について半導体装置１を用いて説明する。また、最下段の半導体装置２０の異なる部分についてはその後で述べることとする。
【００３４】
本実施の形態の半導体装置１では、図２（ａ）（ｂ）（ｃ）に示すように、絶縁基板２の略中央位置において略矩形に穿設された貫通孔部２ａの内部に半導体チップ３が樹脂封止部４により封止されて設けられている。したがって、本実施の形態の半導体装置１では、半導体チップ３が絶縁基板２の略厚さの範囲内に収められているので、半導体装置１の薄型化を図れるものとなっている。このことは、これら各半導体装置１…を積層した場合にさらに全体の薄型化を図れるものとなる。なお、上記樹脂封止部４は、同図（ｂ）においては、外部端子面側つまり後述する裏面ランド部８ａ側に突出するものとなっているが、必ずしもこれに限らず、後述する表面ランド部８ｂ側に突出するものであってもよい。ただし、この場合には、上段に重ねる半導体装置１がそのような構造を受け入れるようになっている必要がある。
【００３５】
上記の半導体チップ３からはワイヤボンド法により接続されるＡｕワイヤ５が絶縁基板２の裏面側に形成されたターミナル部６に延びている。このターミナル部６からは絶縁基板２の外方に延びるＣｕからなる配線パターン７が配されているとともに、この配線パターン７の先端は絶縁基板２の第１共通接続端子としての裏面ランド部８ａにまで延びている。この裏面ランド部８ａは、半導体装置１の外形周辺に近い位置に形成されている。
【００３６】
上記の絶縁基板２における裏面ランド部８ａの位置には絶縁基板２を貫通するスルーホール部９が形成されており、このスルーホール部９には導電性金属が充填されている。したがって、この導電性金属における絶縁基板２における裏面の露出部が裏面ランド部８ａとなる一方、絶縁基板２における表面の露出部が第１共通接続端子としての表面ランド部８ｂとなる。また、これによって、絶縁基板２における裏面ランド部８ａと表面ランド部８ｂとが電気的に接続されるものとなっている。
【００３７】
上記の絶縁基板２における裏面ランド部８ａには、例えば半田ボール１０が固着されており、積層する半導体装置１・１間及び半導体装置１・２０間や図示しない外部基板との接続に使用されるものとなっている。
【００３８】
一方、積層型半導体装置において最下段に配設される半導体装置２０は、図３（ａ）（ｂ）（ｃ）に示すように、半導体装置１と比較して前記半導体チップ３よりもサイズの小さい半導体チップ２３を有している。ただし、半導体装置２０の絶縁基板２２の大きさは、前記半導体装置１の絶縁基板２と同じ大きさとなっている。
【００３９】
ここで、本実施の形態では、半導体装置２０の両端部には、第１共通接続端子としての第１裏面ランド部２８ａ…及び第１表面ランド部２８ｂ…がそれぞれ設けられている。これら第１裏面ランド部２８ａ…及び第１表面ランド部２８ｂ…は、スルーホール部２９に充填された導電性金属によって導通状態に設けられているとともに、前記半導体装置１の裏面ランド部８ａ及び裏面ランド部８ａと同心位置に設けられている。
【００４０】
すなわち、これら第１裏面ランド部２８ａ及び第１表面ランド部２８ｂは、上段側にて複数個積層される各半導体装置１…の同心位置に設けられた裏面ランド部８ａ及び表面ランド部８ｂにおける電気的導通を、当該同心位置にて最下段の半導体装置２０にまで延ばしたものとなっている。
【００４１】
この結果、複数積層される半導体装置１…において共通して確保される外部出力のための電気的導通は、半導体装置２０の第１裏面ランド部２８ａに形成される半田ボール１０にまで延長され、この半田ボール１０から外部へ出力されるようになっている。したがって、これら第１裏面ランド部２８ａ及び第１表面ランド部２８ｂ並びに半田ボール１０は、半導体装置２０における半導体チップ２３との電気的接続はなく、専ら、上段側に積層される半導体装置１…の電気信号を図示しない実装基板に伝えるための導通用の外部端子としてなっている。
【００４２】
一方、本実施の形態では、半導体装置２０の裏面側における第１裏面ランド部２８ａの内側には第２接続端子としての第２裏面ランド部３１が形成されており、この第２裏面ランド部３１が半導体装置２０の外部出力端子となっている。すなわち、半導体チップ２３に接続されるＡｕワイヤ２５、ターミナル部、及びＣｕからなる配線パターンを通して電気的導通がとられるようになっている。したがって、半導体装置２０の半導体チップ２３からの電気信号は、第２裏面ランド部３１に設けられる半田ボール３０を介して図示しない実装基板に伝達される。
【００４３】
本実施の形態の積層型半導体装置は、上述のように形成された各半導体装置１…を上段側に積層し、半導体装置２０を最下段にしてそれぞれを半田ボール１０…にて固着することにより、図１に示すように、５段に積層した状態で完成する。なお、半導体装置１…・２０の積層においては、絶縁基板２・２２の端子部分に導通用のビアを配置しても良く、又は端子部分から離れた位置にビアがあってもよい。
【００４４】
このようにして形成した積層型半導体装置では、従来、別々に実装していた半導体装置１…・２０を１つのバッケージ内の実装面積内に搭載することが可能となり、携帯機器等の小型化に有効となる。
【００４５】
このように、本実施の形態の積層型半導体装置では、５個の半導体装置１…・２０のうちの最下段の半導体装置２０を除く上段側の半導体装置１…に対して上下間で共通して電気的導通を確保して外部出力するための裏面ランド部８ａ及び表面ランド部８ｂ、並びに第１裏面ランド部２８ａ及び第１表面ランド部２８ｂは、全ての半導体装置１・２０の端部側の同心位置にそれぞれ配設される。
【００４６】
したがって、最下段の半導体装置２０にも、上段側の４個の半導体装置１…の電気信号を実装基板に伝えるための第１裏面ランド部２８ａ及び第１表面ランド部２８ｂが設けられる。すなわち、本実施の形態では、最下段の半導体装置２０に設けられた第１裏面ランド部２８ａ及び第１表面ランド部２８ｂは、上段側の半導体装置１…の出力を外部へ出力するための積層用端子として機能するものとなっている。
【００４７】
一方、最下段の半導体装置２０における外部出力するための第２裏面ランド部３１は、最下段の半導体装置２０の第１裏面ランド部２８ａ及び第１表面ランド部２８ｂよりも内側に配設されている。したがって、最下段の半導体装置２０においては、この内側に配設された第２裏面ランド部３１から外部へ出力することが可能となる。
【００４８】
この結果、１個の半導体装置２０の半導体チップ２３の半導体チップサイズが他の半導体装置１…の半導体チップ３…の半導体チップサイズよりも小さい場合であっても、半導体チップサイズの小さい半導体装置２０を最下段にして積層しかつ上述のように裏面ランド部８ａ及び表面ランド部８ｂ、並びに第１裏面ランド部２８ａ及び第１表面ランド部２８ｂを形成することによって、上段側の半導体装置１…の実装面積を拡大することなく半導体チップサイズの小さい半導体装置２０を積層することができる。
【００４９】
したがって、サイズの異なる半導体装置であっても、最大の大きさを有する半導体装置１の領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００５０】
また、本実施の形態の積層型半導体装置では、上段側に設けられた半導体装置１…と、最下段の半導体装置２０とは機能が異なるので、例えば、上段側の半導体装置１…がメモリデバイス機能を有する一方、最下段の半導体装置２０が液晶コントローラデバイス機能を有するという場合にも、上段側の半導体装置１…の実装面積を拡大することなく半導体チップサイズの小さい半導体装置を積層することができる。
【００５１】
また、本実施の形態の積層型半導体装置では、最下段の半導体装置２０の半導体チップ２３の半導体チップサイズは、上段側に設けられた半導体装置１…の半導体チップ３の半導体チップサイズよりも小さい。
【００５２】
この結果、メモリデバイス機能を有する半導体装置１…と他の機能を有する半導体装置２０とを積層する場合のように、サイズの異なる複数個の半導体装置であっても、最大の大きさを有する例えばメモリデバイス機能を有する半導体装置１の領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００５３】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明の範囲内で種々の変更が可能である。例えば、上記実施の形態では、半導体装置１の半導体チップ３は、同じ大きさのものであったが、各半導体装置１の半導体チップ３は、必ずしも同じ大きさに限らず、例えば、図４（ａ）〜（ｅ）に示すように、各種の大きさを有する半導体チップ３ａ・３ｂ・３ｃ・３ｄであってもよい。すなわち、このように各種の大きさの半導体チップ３ａ・３ｂ・３ｃ・３ｄを有していても、積層したときに、図５に示すように、第１裏面ランド部２８ａ及び第１表面ランド部２８ｂを外側部分に共通して形成し、共通信号として取り出すことができる。
【００５４】
一方、本実施の形態では、図３（ｂ）（ｃ）に示すように、半導体装置２０の第２裏面ランド部３１は、第１裏面ランド部２８ａ及び第１表面ランド部２８ｂの内側において、これら第１裏面ランド部２８ａ及び第１表面ランド部２８ｂと平行にのみ形成されているが、特にこれに限定するものではない。例えば、図６（ａ）（ｂ）（ｃ）に示すように、最下段に配設される半導体装置２０の第２裏面ランド部４１として、第１裏面ランド部２８ａ及び第１表面ランド部２８ｂよりも内側であって、かつ絶縁基板４２の略中央位置において略矩形に穿設された貫通孔部４２ａの周囲に形成することが可能である。この場合には、樹脂封止部２４は、半導体装置２０の中央部のみとし、その周囲４方向に半導体チップ２３の外部端子である第２裏面ランド部４１を配置する。
【００５５】
一方、例えば、最下段の半導体装置２０の出力と上段側の半導体装置１…の出力とを共通して用いることができる場合がある。この場合には、例えば、図７（ａ）（ｂ）（ｃ）に示すように、第１裏面ランド部２８ａ及び第１表面ランド部２８ｂの一部の領域５１の端子について、上段側の半導体装置１…からの電気的導通が共通してとれるように接続する。これによって、領域５１の第１裏面ランド部２８ａ及び第１表面ランド部２８ｂは、上段側の半導体装置１…のみの共通接続端子となる。
【００５６】
一方、他の領域５２の第１裏面ランド部２８ａ及び第１表面ランド部２８ｂについては、その半導体装置２０の半導体チップ２３からの出力も第１裏面ランド部２８ａ及び第１表面ランド部２８ｂに接続する。
【００５７】
これによって、半導体装置２０と半導体装置１とに共通して使用できる信号が有る場合には、他の領域５２の第１裏面ランド部２８ａ及び第１表面ランド部２８ｂを共通信号端子として使用することができる。
【００５８】
〔実施の形態２〕
本発明の他の実施の形態について図８及び図９に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００５９】
本実施の形態の積層型半導体装置では、図８に示すように、最下段の半導体装置２０が２個の半導体チップ２３ａ・２３ｂを縦に搭載したものからなっている。なお、本実施の形態では、半導体装置２０は２個の半導体チップ２３ａ・２３ｂを搭載しているが、必ずしも２個に限らず、他の複数個であってもよい。
【００６０】
また、上記の半導体チップ２３ａ・２３ｂは、縦方向に２個重ねて設けられているが、必ずしもこれに限らず、例えば、図９に示すように、水平方向に２個の半導体チップ２３ｃ・２３ｄを並べることも可能である。なお、この場合には、同図に示すように、２個の半導体チップ２３ｃ・２３ｄの間に、別途に外部接続端子を設けることが可能である。
【００６１】
このように、本実施の形態の積層型半導体装置では、半導体装置２０は２個の半導体チップ２３ａ・２３ｂ又は半導体チップ２３ｃ・２３ｄを搭載したものからなっている。
【００６２】
この結果、例えばフラッシュメモリのメモリ容量を増やすために１個の半導体装置２０に２個の半導体チップ２３ａ・２３ｂ又は半導体チップ２３ｃ・２３ｄを形成した場合においても、最大の大きさを有する半導体装置１…の領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００６３】
なお、本実施の形態の積層型半導体装置では、２個の半導体チップ２３ａ・２３ｂを搭載しているのは、最下段の半導体装置２０であるが、本発明においては必ずしもこれに限らず、例えば、上段側の半導体装置１…のいずれかに複数個の半導体チップを搭載することも可能である。
【００６４】
〔実施の形態３〕
本発明の他の実施の形態について図１０に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１及び実施の形態２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００６５】
本実施の形態の積層型半導体装置は、図１０に示すように、上段の３段が半導体装置１・１・１からなるとともに、下段の２段が半導体装置２０・２０からなっている。すなわち、本実施の形態では、前記実施の形態１及び実施の形態２に示した最下段の半導体装置２０が２個以上の複数個有る場合について説明する。
【００６６】
この場合には、全ての半導体装置１・１・１及び半導体装置２０・２０の端部に第１裏面ランド部２８ａ及び第１表面ランド部２８ｂを設ける。この第１裏面ランド部２８ａ及び第１表面ランド部２８ｂは、上側の半導体装置１…のための第１共通接続端子として機能するものとなっている。
【００６７】
一方、下段の半導体装置２０・２０に対しては、上下間で共通して電気的導通を確保して外部出力するための第２共通接続端子である第２裏面ランド部３１ａ及び第２表面ランド部３１ｂを、上記第１裏面ランド部２８ａ及び第１表面ランド部２８ｂよりも内側の同心位置にそれぞれ設ける。この結果、機能の異なる半導体装置２０・２０が２個存在する場合であっても、第１裏面ランド部２８ａ及び第１表面ランド部２８ｂよりも内側に共通出力端子を形成することによって、機能の異なる半導体装置２０・２０間の導通がとれるものとなっている。
【００６８】
なお、本実施の形態では、このように、半導体装置１・１・１が３段であり、半導体装置２０・２０が２段となっているが、必ずしもこれに限らず、いずれについても他の複数段であってもよい。
【００６９】
このように、本実施の形態の積層型半導体装置では、２個の半導体装置２０・２０の半導体チップ２３・２３の半導体チップサイズが他の３個の半導体装置１…の半導体チップ３…の半導体チップサイズよりも小さい場合には、先ず、３個の半導体装置１…に対して上下間で共通して電気的導通を確保して外部出力するための第１共通接続端子としての裏面ランド部８ａ及び表面ランド部８ｂ、並びに第１裏面ランド部２８ａ及び第１表面ランド部２８ｂが、全ての半導体装置１…・２０・２０の端部側の同心位置にそれぞれ配設される。
【００７０】
また、最下段から連続して積層される半導体装置２０・２０に対して上下間で共通して電気的導通を確保して外部出力するための第２共通接続端子としての第２裏面ランド部３１ａ及び第２表面ランド部３１ｂは、最下段から連続して積層される半導体装置２０・２０における裏面ランド部８ａ及び表面ランド部８ｂ、並びに第１裏面ランド部２８ａ及び第１表面ランド部２８ｂよりも内側の同心位置にそれぞれ設けられている。
【００７１】
したがって、半導体チップサイズの小さい複数個の半導体装置２０・２０を最下段から連続して２段に積層し、かつ上述のように裏面ランド部８ａ及び表面ランド部８ｂ、並びに第１裏面ランド部２８ａ及び第１表面ランド部２８ｂと第２裏面ランド部３１ａ及び第２表面ランド部３１ｂとを形成することによって、上段側の半導体装置１の実装面積を拡大することなく半導体チップサイズの小さい半導体装置２０・２０を積層することができる。
【００７２】
この結果、サイズの異なる複数個の半導体装置１…・２０・２０であっても、最大の大きさを有する半導体装置１の領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００７３】
また、本実施の形態の積層型半導体装置では、上段側に設けられた半導体装置１…と、最下段から連続して積層される半導体装置２０・２０とは機能が異なるものである。
【００７４】
したがって、例えば、上段側の半導体装置１…がメモリデバイス機能を有する一方、最下段から連続して積層される半導体装置２０・２０が液晶コントローラデバイス機能を有するという場合にも、上段側の半導体装置１の実装面積を拡大することなく半導体チップサイズの小さい２個の半導体装置２０・２０を積層することができる。
【００７５】
また、本実施の形態の積層型半導体装置では、最下段から連続して積層される半導体装置２０・２０の半導体チップ２３・２３の半導体チップサイズは、上段側に設けられた半導体装置１…の半導体チップ３・３・３の半導体チップサイズよりも小さい。
【００７６】
この結果、例えば、メモリデバイス機能を有する半導体装置１…と他の機能を有する半導体装置２０・２０とを積層する場合のように、サイズの異なる複数個の半導体装置であっても、最大の大きさを有する例えばメモリデバイス機能を有する半導体装置１の領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００７７】
なお、本実施の形態においても、複数個の半導体装置１…・２０・２０のうちのいずれかは、１個の半導体装置に複数個の半導体チップを搭載することが可能である。
【００７８】
【発明の効果】
本発明の積層型半導体装置は、以上のように、複数個の半導体装置のうちの最下段の半導体装置を除く上段側の半導体装置に対して上下間で共通して電気的導通を確保して外部出力するための第１共通接続端子が、全ての半導体装置の端部側の一部の領域における同心位置にそれぞれ配設されるとともに、上記複数個の半導体装置のうちの最下段の半導体装置から外部出力するための一部の外部出力端子である第２接続端子は、上記最下段の半導体装置の第１共通接続端子よりも内側に配設されているとともに、上記最下段の半導体装置における上記第２接続端子とは異なる他の外部出力端子は、上記最下段を除く上段側の半導体装置と共通に外部出力するための接続端子として、上記端部側における第１共通接続端子が配設された領域以外の他の領域に配設されているものである。
【００７９】
それゆえ、１個の半導体装置の半導体チップサイズが他の半導体装置の半導体チップサイズよりも小さい場合であっても、半導体チップサイズの小さい半導体装置を最下段にして積層しかつ上述のように第１共通接続端子及び第２接続端子を形成することによって、上段側の半導体装置の実装面積を拡大することなく半導体チップサイズの小さい半導体装置を積層することができる。
【００８０】
したがって、サイズの異なる半導体装置であっても、最大の大きさを有する半導体装置領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【図１】 本発明における積層型半導体装置の実施の一形態を示す断面図である。
【図２】 （ａ）は上記積層型半導体装置における１個の半導体装置の構成を示す平面図、（ｂ）は積層型半導体装置における１個の半導体装置の構成を示す断面図、（ｃ）は積層型半導体装置における１個の半導体装置の構成を示す底面図である。
【図３】 （ａ）は最下段の半導体装置の構成を示す平面図、（ｂ）は最下段の半導体装置の構成を示す断面図、（ｃ）は最下段の半導体装置の構成を示す底面図である。
【図４】 （ａ）〜（ｅ）は半導体チップの大きさがそれぞれ異なる場合の各半導体装置の構成を示す平面図である。
【図５】 上記各半導体装置を積層した状態を示す断面図である。
【図６】 （ａ）最下段の半導体装置の変形例を示す平面図、（ｂ）は最下段の半導体装置の変形例を示す断面図、（ｃ）は最下段の半導体装置の変形例を示す底面図である。
【図７】 （ａ）最下段の半導体装置の他の変形例を示す平面図、（ｂ）は最下段の半導体装置の他の変形例を示す断面図、（ｃ）は最下段の半導体装置の他の変形例を示す底面図である。
【図８】 本発明における積層型半導体装置の他の実施の形態を示す断面図である。
【図９】 上記積層型半導体装置の変形例を示す断面図である。
【図１０】 本発明における積層型半導体装置のさらに他の実施の形態を示す断面図である。
【図１１】 従来の積層型半導体装置を示す断面図である。
【符号の説明】
１ 半導体装置
２ 絶縁基板
３ 半導体チップ
８ａ 裏面ランド部（第１共通接続端子）
８ｂ 表面ランド部（第１共通接続端子）
１０ 半田ボール
２０ 半導体装置
２２ 絶縁基板
２３ 半導体チップ
２３ａ 半導体チップ
２３ｂ 半導体チップ
２３ｃ 半導体チップ
２３ｄ 半導体チップ
２８ａ 第１裏面ランド部（第１共通接続端子）
２８ｂ 第１表面ランド部（第１共通接続端子）
３０ 半田ボール
３１ 第２裏面ランド部（第２接続端子）
３１ａ 第２裏面ランド部（第２共通接続端子）
３１ｂ 第２表面ランド部（第２共通接続端子）
【発明の属する技術分野】
本発明は、半導体チップを有する半導体装置を複数個積層することにより、高機能化、小型化及び薄型化を図るための積層型半導体装置に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化の要求に対応するものとして、また、組立工程の自動化に適合するものとして、ＱＦＰ（Quad Flat Package)型やＢＧＡ（Ball Grid
Allay)型のＣＳＰ（Chip Size Package)式半導体装置が広く用いられている。
【０００３】
これらの半導体装置においては、実装効率を高めるために、半導体装置としてのフィルムキャリア半導体モジュールを複数積み重ねて、電気的に接続したマルチチップ半導体装置が例えば特開平１０−１６３４１４号公報に開示されている。
【０００４】
上記のマルチチップ半導体装置は、図１１に示すように、フィルムキャリア半導体モジュール８８ａ・８８ｂ・８８ｃ・８８ｄが下から順に積層されてなっており、各フィルムキャリア半導体モジュール８８ａ・８８ｂ・８８ｃ・８８ｄの間には各両端にスペーサ９０ａ・９０ｂ・９０ｃ・９０ｄが介装されている。上記各スペーサ９０ａ・９０ｂ・９０ｃ・９０ｄには表面パターン９２ａと裏面パターン９４ａとが形成されており、その両表面パターン９２ａ及び裏面パターン９４ａはスルーホール９６ａに充填された導電性材料にて電気的につながっている。
【０００５】
上記フィルムキャリア半導体モジュール８８ａには、半導体チップ７２ａにバンプ７４ａ…が形成されている。これらバンプ７４ａ…はフィルムキャリアテープ７６ａのインナーリード部８０ａと電気的に接続される。また、これらフィルムキャリア半導体モジュール８８ａの電気接続部分についての露出を防止するために、半導体チップ７２ａの上面及びインナーリード部８０ａを含む半導体チップ７２ａの側部には保護コート樹脂８４ａがコートしてある。
【０００６】
上記フィルムキャリアテープ７６ａは半導体チップ７２ａの外側に張り出しており、その外側端部にアウターリード部８２ａを有している。そして、このアウターリード部８２ａは、上記スペーサ９０ａの表面パターン９２ａ及び裏面パターン９４ａに電気的につながっている。したがって、フィルムキャリア半導体モジュール８８ａ・８８ｂ・８８ｃ・８８ｄの共通信号は、上から下まで同心に設けられた上記部材からなる共通接続端子によって、最下段のフィルムキャリア半導体モジュール８８ａの底面から外部に出力されるようになっている。
【０００７】
なお、上記の説明においては、図１１に示す最下段のフィルムキャリア半導体モジュール８８ａの構成について説明したが、下から第２段目、第３段目、第４段目のフィルムキャリア半導体モジュール８８ｂ・８８ｃ・８８ｄも同様の構成である。
【０００８】
ここで、上記の互いに隣り合う例えばフィルムキャリア半導体モジュール８８ａ・８８ｂ間を電気的に接続するための構成を詳述する。
【０００９】
先ず、フィルムキャリア半導体モジュール８８ｂの接続位置における裏面パターン９４ｂに半田ボールを設け、この半田ボールに対面する位置におけるフィルムキャリア半導体モジュール８８ａのアウターリード部８２ａと該半田ボールとを当接させる。次いで、フィルムキャリア半導体モジュール８８ａ・８８ｂを、それらの厚さ方向にて押圧しながら、半田ボールが軟化する温度に加熱することにより接続層７８ｂが形成される。この結果、この接続層７８ｂによって、上記例えばフィルムキャリア半導体モジュール８８ａ・８８ｂ間が電気的に接続されるものとなっている。同様にして、フィルムキャリア半導体モジュール８８ｂ・８８ｃ・８８ｄ間を接続する。これにより、ＢＧＡ型のＣＳＰ式積層型半導体装置が完成される。
【００１０】
【発明が解決しようとする課題】
ところで、上記従来の積層型半導体装置では、上下間の電気的導通をとる場合、同一信号端子は同じ端子位置にて上下間の電気的導通を確保している。すなわち、この種の積層型半導体装置では、上下のパッケージ間の接続用端子は半導体チップの外側に配列する必要がある。
【００１１】
ここで、メモリデバイス等の半導体チップサイズが大きい半導体装置ではパッケージ外形サイズつまりパッケージ実装面積が、メモリデバイス等の半導体装置以外のパッケージサイズに比べて大きくなる傾向がある。
【００１２】
したがって、上記従来の積層型半導体装置では、上記のメモリデバイスとは別の機能を持つ半導体装置を上記複数個のメモリデバイスの半導体装置と一緒に積層する場合には、次の問題が生じる。
【００１３】
すなわち、メモリデバイスとは別の機能を持つ半導体装置は該メモリデバイスの半導体装置と大きさが異なるので、上述したように、半導体装置の外側部分で同心上に揃えて電気的接続をとるということができない。この結果、メモリデバイスとは別の機能を持つ半導体装置を別の部分に実装しなければならないので、実装基板が大きくなり、携帯機器等の小型化が要求される機器に対する要求を満たすことができないという問題点を有している。
【００１４】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、サイズの異なる半導体装置であっても、最大の大きさを有する半導体装置領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の積層型半導体装置は、上記課題を解決するために、複数個の半導体装置を積層した積層型半導体装置において、上記複数個の半導体装置のうちの最下段の半導体装置を除く上段側の半導体装置に対して上下間で共通して電気的導通を確保して外部出力するための第１共通接続端子が、全ての半導体装置の端部側の一部の領域における同心位置にそれぞれ配設されるとともに、上記複数個の半導体装置のうちの最下段の半導体装置から外部出力するための一部の外部出力端子である第２接続端子は、上記最下段の半導体装置の第１共通接続端子よりも内側に配設されているとともに、上記最下段の半導体装置における上記第２接続端子とは異なる他の外部出力端子は、上記最下段を除く上段側の半導体装置と共通に外部出力するための接続端子として、上記端部側における第１共通接続端子が配設された領域以外の他の領域に配設されていることを特徴としている。なお、半導体装置の上下関係は、表面側又は裏面側のいずれが上下であるかを問わない。すなわち、半導体装置の上下関係は相対的なものであり、最上段に他の半導体装置とは異なる種類の半導体装置を積層することも可能である。
【００１６】
先ず、例えば、メモリデバイス等の半導体装置は、半導体チップの面積が大きいので、その外側に外部接続用の端子が配置される。したがって、同一のメモリデバイス等の半導体装置を複数個積層する場合には、共通信号線として、外部接続用の端子を同心上で接続することによって容易に最下段の半導体装置の外部接続用の端子から共通の出力信号を取り出すことができる。
【００１７】
しかしながら、複数個のメモリデバイス等の半導体装置と、これらとは異なる機能を有する半導体装置とを一緒に積層する場合には、一般に、メモリデバイスとは異なる機能を有する半導体装置の半導体チップはサイズが小さいので、一緒には積層することができない。つまり、共通の出力信号を取り出すことが困難である。
【００１８】
そこで、本発明では、先ず、複数個の半導体装置のうちの最下段の半導体装置を除く上段側の半導体装置に対して上下間で共通して電気的導通を確保して外部出力するための第１共通接続端子は、全ての半導体装置の端部側の同心位置にそれぞれ配設される。したがって、最下段の半導体装置にも、上段側の複数個の半導体装置の電気信号を実装基板に伝えるための第１共通接続端子が設けられる。すなわち、本発明では、最下段の半導体装置に設けられた第１共通接続端子は、上段側の半導体装置からの出力を外部へ出力するための積層用端子として機能するものとなっている。
【００１９】
一方、最下段の半導体装置における外部出力するための第２接続端子は、最下段の半導体装置の第１共通接続端子よりも内側に配設されている。したがって、最下段の半導体装置においては、この内側に配設された第２接続端子から外部へ出力することが可能となる。
【００２０】
この結果、１個の半導体装置の半導体チップサイズが他の半導体装置の半導体チップサイズよりも小さい場合であっても、半導体チップサイズの小さい半導体装置を最下段にして積層しかつ上述のように第１共通接続端子及び第２接続端子を形成することによって、上段側の半導体装置の実装面積を拡大することなく半導体チップサイズの小さい半導体装置を積層することができる。
【００２１】
したがって、サイズの異なる半導体装置であっても、最大の大きさを有する半導体装置領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００２２】
また、本発明の積層型半導体装置は、上記の積層型半導体装置において、上段側に設けられた半導体装置と、最下段の半導体装置又は最下段から連続して積層される半導体装置とは機能が異なることを特徴としている。
【００２３】
上記の発明によれば、上段側に設けられた半導体装置と、最下段の半導体装置又は最下段から連続して積層される半導体装置とは機能が異なるので、例えば、上段側の半導体装置がメモリデバイス機能を有する一方、最下段の半導体装置が液晶コントローラデバイス機能を有するという場合にも、上段側の半導体装置の実装面積を拡大することなく半導体チップサイズの小さい複数個の半導体装置を積層することができる。
【００２４】
また、本発明の積層型半導体装置は、上記の積層型半導体装置において、最下段の半導体装置に備えられたチップサイズよりも大きい半導体チップを備える半導体装置を上段側に含むことを特徴としている。
【００２５】
この結果、例えば、メモリデバイス機能を有する半導体装置と他の機能を有する半導体装置とを積層する場合のように、サイズの異なる複数個の半導体装置であっても、最大の大きさを有する例えばメモリデバイス機能を有する半導体装置領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００２６】
また、本発明の積層型半導体装置は、上記の積層型半導体装置において、複数個の半導体装置のうちのいずれかは、１個の半導体装置に複数個の半導体チップを搭載したものからなっていることを特徴としている。
【００２７】
上記の発明によれば、複数個の半導体装置のうちのいずれかは、１個の半導体装置に複数個の半導体チップを搭載したものからなっているので、例えばフラッシュメモリのメモリ容量を増やすために１個の半導体装置に２個の半導体チップを形成した場合においても、最大の大きさを有する半導体装置領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００２８】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図７に基づいて説明すれば、以下の通りである。
【００２９】
本実施の形態の積層型半導体装置は、図１に示すように、半導体チップサイズの大きい半導体装置１…が上側４段に積層されているとともに、最下段には半導体チップサイズの小さい半導体装置２０が１個設けられている。したがって、５段の積層型半導体装置となっている。ただし、必ずしも５段に限らず、他の複数段であってよい。
【００３０】
上記の上側４段の半導体装置１…は、ここでは、いずれも同一品であり、同じ機能かつ同じ大きさである。また、上記半導体装置１の機能としては、例えば、メモリデバイスである。
【００３１】
一方、半導体装置２０は、上記半導体装置１とは異なった機能を有するものであり、その機能としては、例えば、液晶コントローラデバイスである。
【００３２】
ここで、上述したように、上記の半導体装置２０は、半導体装置１よりも小さい半導体チップサイズを有している。一般的に、メモリデバイス等の機能を有する半導体装置１の半導体チップは、他の機能を有する半導体装置２０に比べてその半導体チップサイズが大きい。
【００３３】
上記の上側４段の半導体装置１…及び最下段の半導体装置２０の構成について説明する。なお、上記の半導体装置１…及び半導体装置２０は、互いに機能が異なるが、その基本的形状は本質的には変わらないため、その共通部分について半導体装置１を用いて説明する。また、最下段の半導体装置２０の異なる部分についてはその後で述べることとする。
【００３４】
本実施の形態の半導体装置１では、図２（ａ）（ｂ）（ｃ）に示すように、絶縁基板２の略中央位置において略矩形に穿設された貫通孔部２ａの内部に半導体チップ３が樹脂封止部４により封止されて設けられている。したがって、本実施の形態の半導体装置１では、半導体チップ３が絶縁基板２の略厚さの範囲内に収められているので、半導体装置１の薄型化を図れるものとなっている。このことは、これら各半導体装置１…を積層した場合にさらに全体の薄型化を図れるものとなる。なお、上記樹脂封止部４は、同図（ｂ）においては、外部端子面側つまり後述する裏面ランド部８ａ側に突出するものとなっているが、必ずしもこれに限らず、後述する表面ランド部８ｂ側に突出するものであってもよい。ただし、この場合には、上段に重ねる半導体装置１がそのような構造を受け入れるようになっている必要がある。
【００３５】
上記の半導体チップ３からはワイヤボンド法により接続されるＡｕワイヤ５が絶縁基板２の裏面側に形成されたターミナル部６に延びている。このターミナル部６からは絶縁基板２の外方に延びるＣｕからなる配線パターン７が配されているとともに、この配線パターン７の先端は絶縁基板２の第１共通接続端子としての裏面ランド部８ａにまで延びている。この裏面ランド部８ａは、半導体装置１の外形周辺に近い位置に形成されている。
【００３６】
上記の絶縁基板２における裏面ランド部８ａの位置には絶縁基板２を貫通するスルーホール部９が形成されており、このスルーホール部９には導電性金属が充填されている。したがって、この導電性金属における絶縁基板２における裏面の露出部が裏面ランド部８ａとなる一方、絶縁基板２における表面の露出部が第１共通接続端子としての表面ランド部８ｂとなる。また、これによって、絶縁基板２における裏面ランド部８ａと表面ランド部８ｂとが電気的に接続されるものとなっている。
【００３７】
上記の絶縁基板２における裏面ランド部８ａには、例えば半田ボール１０が固着されており、積層する半導体装置１・１間及び半導体装置１・２０間や図示しない外部基板との接続に使用されるものとなっている。
【００３８】
一方、積層型半導体装置において最下段に配設される半導体装置２０は、図３（ａ）（ｂ）（ｃ）に示すように、半導体装置１と比較して前記半導体チップ３よりもサイズの小さい半導体チップ２３を有している。ただし、半導体装置２０の絶縁基板２２の大きさは、前記半導体装置１の絶縁基板２と同じ大きさとなっている。
【００３９】
ここで、本実施の形態では、半導体装置２０の両端部には、第１共通接続端子としての第１裏面ランド部２８ａ…及び第１表面ランド部２８ｂ…がそれぞれ設けられている。これら第１裏面ランド部２８ａ…及び第１表面ランド部２８ｂ…は、スルーホール部２９に充填された導電性金属によって導通状態に設けられているとともに、前記半導体装置１の裏面ランド部８ａ及び裏面ランド部８ａと同心位置に設けられている。
【００４０】
すなわち、これら第１裏面ランド部２８ａ及び第１表面ランド部２８ｂは、上段側にて複数個積層される各半導体装置１…の同心位置に設けられた裏面ランド部８ａ及び表面ランド部８ｂにおける電気的導通を、当該同心位置にて最下段の半導体装置２０にまで延ばしたものとなっている。
【００４１】
この結果、複数積層される半導体装置１…において共通して確保される外部出力のための電気的導通は、半導体装置２０の第１裏面ランド部２８ａに形成される半田ボール１０にまで延長され、この半田ボール１０から外部へ出力されるようになっている。したがって、これら第１裏面ランド部２８ａ及び第１表面ランド部２８ｂ並びに半田ボール１０は、半導体装置２０における半導体チップ２３との電気的接続はなく、専ら、上段側に積層される半導体装置１…の電気信号を図示しない実装基板に伝えるための導通用の外部端子としてなっている。
【００４２】
一方、本実施の形態では、半導体装置２０の裏面側における第１裏面ランド部２８ａの内側には第２接続端子としての第２裏面ランド部３１が形成されており、この第２裏面ランド部３１が半導体装置２０の外部出力端子となっている。すなわち、半導体チップ２３に接続されるＡｕワイヤ２５、ターミナル部、及びＣｕからなる配線パターンを通して電気的導通がとられるようになっている。したがって、半導体装置２０の半導体チップ２３からの電気信号は、第２裏面ランド部３１に設けられる半田ボール３０を介して図示しない実装基板に伝達される。
【００４３】
本実施の形態の積層型半導体装置は、上述のように形成された各半導体装置１…を上段側に積層し、半導体装置２０を最下段にしてそれぞれを半田ボール１０…にて固着することにより、図１に示すように、５段に積層した状態で完成する。なお、半導体装置１…・２０の積層においては、絶縁基板２・２２の端子部分に導通用のビアを配置しても良く、又は端子部分から離れた位置にビアがあってもよい。
【００４４】
このようにして形成した積層型半導体装置では、従来、別々に実装していた半導体装置１…・２０を１つのバッケージ内の実装面積内に搭載することが可能となり、携帯機器等の小型化に有効となる。
【００４５】
このように、本実施の形態の積層型半導体装置では、５個の半導体装置１…・２０のうちの最下段の半導体装置２０を除く上段側の半導体装置１…に対して上下間で共通して電気的導通を確保して外部出力するための裏面ランド部８ａ及び表面ランド部８ｂ、並びに第１裏面ランド部２８ａ及び第１表面ランド部２８ｂは、全ての半導体装置１・２０の端部側の同心位置にそれぞれ配設される。
【００４６】
したがって、最下段の半導体装置２０にも、上段側の４個の半導体装置１…の電気信号を実装基板に伝えるための第１裏面ランド部２８ａ及び第１表面ランド部２８ｂが設けられる。すなわち、本実施の形態では、最下段の半導体装置２０に設けられた第１裏面ランド部２８ａ及び第１表面ランド部２８ｂは、上段側の半導体装置１…の出力を外部へ出力するための積層用端子として機能するものとなっている。
【００４７】
一方、最下段の半導体装置２０における外部出力するための第２裏面ランド部３１は、最下段の半導体装置２０の第１裏面ランド部２８ａ及び第１表面ランド部２８ｂよりも内側に配設されている。したがって、最下段の半導体装置２０においては、この内側に配設された第２裏面ランド部３１から外部へ出力することが可能となる。
【００４８】
この結果、１個の半導体装置２０の半導体チップ２３の半導体チップサイズが他の半導体装置１…の半導体チップ３…の半導体チップサイズよりも小さい場合であっても、半導体チップサイズの小さい半導体装置２０を最下段にして積層しかつ上述のように裏面ランド部８ａ及び表面ランド部８ｂ、並びに第１裏面ランド部２８ａ及び第１表面ランド部２８ｂを形成することによって、上段側の半導体装置１…の実装面積を拡大することなく半導体チップサイズの小さい半導体装置２０を積層することができる。
【００４９】
したがって、サイズの異なる半導体装置であっても、最大の大きさを有する半導体装置１の領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００５０】
また、本実施の形態の積層型半導体装置では、上段側に設けられた半導体装置１…と、最下段の半導体装置２０とは機能が異なるので、例えば、上段側の半導体装置１…がメモリデバイス機能を有する一方、最下段の半導体装置２０が液晶コントローラデバイス機能を有するという場合にも、上段側の半導体装置１…の実装面積を拡大することなく半導体チップサイズの小さい半導体装置を積層することができる。
【００５１】
また、本実施の形態の積層型半導体装置では、最下段の半導体装置２０の半導体チップ２３の半導体チップサイズは、上段側に設けられた半導体装置１…の半導体チップ３の半導体チップサイズよりも小さい。
【００５２】
この結果、メモリデバイス機能を有する半導体装置１…と他の機能を有する半導体装置２０とを積層する場合のように、サイズの異なる複数個の半導体装置であっても、最大の大きさを有する例えばメモリデバイス機能を有する半導体装置１の領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００５３】
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明の範囲内で種々の変更が可能である。例えば、上記実施の形態では、半導体装置１の半導体チップ３は、同じ大きさのものであったが、各半導体装置１の半導体チップ３は、必ずしも同じ大きさに限らず、例えば、図４（ａ）〜（ｅ）に示すように、各種の大きさを有する半導体チップ３ａ・３ｂ・３ｃ・３ｄであってもよい。すなわち、このように各種の大きさの半導体チップ３ａ・３ｂ・３ｃ・３ｄを有していても、積層したときに、図５に示すように、第１裏面ランド部２８ａ及び第１表面ランド部２８ｂを外側部分に共通して形成し、共通信号として取り出すことができる。
【００５４】
一方、本実施の形態では、図３（ｂ）（ｃ）に示すように、半導体装置２０の第２裏面ランド部３１は、第１裏面ランド部２８ａ及び第１表面ランド部２８ｂの内側において、これら第１裏面ランド部２８ａ及び第１表面ランド部２８ｂと平行にのみ形成されているが、特にこれに限定するものではない。例えば、図６（ａ）（ｂ）（ｃ）に示すように、最下段に配設される半導体装置２０の第２裏面ランド部４１として、第１裏面ランド部２８ａ及び第１表面ランド部２８ｂよりも内側であって、かつ絶縁基板４２の略中央位置において略矩形に穿設された貫通孔部４２ａの周囲に形成することが可能である。この場合には、樹脂封止部２４は、半導体装置２０の中央部のみとし、その周囲４方向に半導体チップ２３の外部端子である第２裏面ランド部４１を配置する。
【００５５】
一方、例えば、最下段の半導体装置２０の出力と上段側の半導体装置１…の出力とを共通して用いることができる場合がある。この場合には、例えば、図７（ａ）（ｂ）（ｃ）に示すように、第１裏面ランド部２８ａ及び第１表面ランド部２８ｂの一部の領域５１の端子について、上段側の半導体装置１…からの電気的導通が共通してとれるように接続する。これによって、領域５１の第１裏面ランド部２８ａ及び第１表面ランド部２８ｂは、上段側の半導体装置１…のみの共通接続端子となる。
【００５６】
一方、他の領域５２の第１裏面ランド部２８ａ及び第１表面ランド部２８ｂについては、その半導体装置２０の半導体チップ２３からの出力も第１裏面ランド部２８ａ及び第１表面ランド部２８ｂに接続する。
【００５７】
これによって、半導体装置２０と半導体装置１とに共通して使用できる信号が有る場合には、他の領域５２の第１裏面ランド部２８ａ及び第１表面ランド部２８ｂを共通信号端子として使用することができる。
【００５８】
〔実施の形態２〕
本発明の他の実施の形態について図８及び図９に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００５９】
本実施の形態の積層型半導体装置では、図８に示すように、最下段の半導体装置２０が２個の半導体チップ２３ａ・２３ｂを縦に搭載したものからなっている。なお、本実施の形態では、半導体装置２０は２個の半導体チップ２３ａ・２３ｂを搭載しているが、必ずしも２個に限らず、他の複数個であってもよい。
【００６０】
また、上記の半導体チップ２３ａ・２３ｂは、縦方向に２個重ねて設けられているが、必ずしもこれに限らず、例えば、図９に示すように、水平方向に２個の半導体チップ２３ｃ・２３ｄを並べることも可能である。なお、この場合には、同図に示すように、２個の半導体チップ２３ｃ・２３ｄの間に、別途に外部接続端子を設けることが可能である。
【００６１】
このように、本実施の形態の積層型半導体装置では、半導体装置２０は２個の半導体チップ２３ａ・２３ｂ又は半導体チップ２３ｃ・２３ｄを搭載したものからなっている。
【００６２】
この結果、例えばフラッシュメモリのメモリ容量を増やすために１個の半導体装置２０に２個の半導体チップ２３ａ・２３ｂ又は半導体チップ２３ｃ・２３ｄを形成した場合においても、最大の大きさを有する半導体装置１…の領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００６３】
なお、本実施の形態の積層型半導体装置では、２個の半導体チップ２３ａ・２３ｂを搭載しているのは、最下段の半導体装置２０であるが、本発明においては必ずしもこれに限らず、例えば、上段側の半導体装置１…のいずれかに複数個の半導体チップを搭載することも可能である。
【００６４】
〔実施の形態３〕
本発明の他の実施の形態について図１０に基づいて説明すれば、以下の通りである。なお、説明の便宜上、前記の実施の形態１及び実施の形態２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
【００６５】
本実施の形態の積層型半導体装置は、図１０に示すように、上段の３段が半導体装置１・１・１からなるとともに、下段の２段が半導体装置２０・２０からなっている。すなわち、本実施の形態では、前記実施の形態１及び実施の形態２に示した最下段の半導体装置２０が２個以上の複数個有る場合について説明する。
【００６６】
この場合には、全ての半導体装置１・１・１及び半導体装置２０・２０の端部に第１裏面ランド部２８ａ及び第１表面ランド部２８ｂを設ける。この第１裏面ランド部２８ａ及び第１表面ランド部２８ｂは、上側の半導体装置１…のための第１共通接続端子として機能するものとなっている。
【００６７】
一方、下段の半導体装置２０・２０に対しては、上下間で共通して電気的導通を確保して外部出力するための第２共通接続端子である第２裏面ランド部３１ａ及び第２表面ランド部３１ｂを、上記第１裏面ランド部２８ａ及び第１表面ランド部２８ｂよりも内側の同心位置にそれぞれ設ける。この結果、機能の異なる半導体装置２０・２０が２個存在する場合であっても、第１裏面ランド部２８ａ及び第１表面ランド部２８ｂよりも内側に共通出力端子を形成することによって、機能の異なる半導体装置２０・２０間の導通がとれるものとなっている。
【００６８】
なお、本実施の形態では、このように、半導体装置１・１・１が３段であり、半導体装置２０・２０が２段となっているが、必ずしもこれに限らず、いずれについても他の複数段であってもよい。
【００６９】
このように、本実施の形態の積層型半導体装置では、２個の半導体装置２０・２０の半導体チップ２３・２３の半導体チップサイズが他の３個の半導体装置１…の半導体チップ３…の半導体チップサイズよりも小さい場合には、先ず、３個の半導体装置１…に対して上下間で共通して電気的導通を確保して外部出力するための第１共通接続端子としての裏面ランド部８ａ及び表面ランド部８ｂ、並びに第１裏面ランド部２８ａ及び第１表面ランド部２８ｂが、全ての半導体装置１…・２０・２０の端部側の同心位置にそれぞれ配設される。
【００７０】
また、最下段から連続して積層される半導体装置２０・２０に対して上下間で共通して電気的導通を確保して外部出力するための第２共通接続端子としての第２裏面ランド部３１ａ及び第２表面ランド部３１ｂは、最下段から連続して積層される半導体装置２０・２０における裏面ランド部８ａ及び表面ランド部８ｂ、並びに第１裏面ランド部２８ａ及び第１表面ランド部２８ｂよりも内側の同心位置にそれぞれ設けられている。
【００７１】
したがって、半導体チップサイズの小さい複数個の半導体装置２０・２０を最下段から連続して２段に積層し、かつ上述のように裏面ランド部８ａ及び表面ランド部８ｂ、並びに第１裏面ランド部２８ａ及び第１表面ランド部２８ｂと第２裏面ランド部３１ａ及び第２表面ランド部３１ｂとを形成することによって、上段側の半導体装置１の実装面積を拡大することなく半導体チップサイズの小さい半導体装置２０・２０を積層することができる。
【００７２】
この結果、サイズの異なる複数個の半導体装置１…・２０・２０であっても、最大の大きさを有する半導体装置１の領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００７３】
また、本実施の形態の積層型半導体装置では、上段側に設けられた半導体装置１…と、最下段から連続して積層される半導体装置２０・２０とは機能が異なるものである。
【００７４】
したがって、例えば、上段側の半導体装置１…がメモリデバイス機能を有する一方、最下段から連続して積層される半導体装置２０・２０が液晶コントローラデバイス機能を有するという場合にも、上段側の半導体装置１の実装面積を拡大することなく半導体チップサイズの小さい２個の半導体装置２０・２０を積層することができる。
【００７５】
また、本実施の形態の積層型半導体装置では、最下段から連続して積層される半導体装置２０・２０の半導体チップ２３・２３の半導体チップサイズは、上段側に設けられた半導体装置１…の半導体チップ３・３・３の半導体チップサイズよりも小さい。
【００７６】
この結果、例えば、メモリデバイス機能を有する半導体装置１…と他の機能を有する半導体装置２０・２０とを積層する場合のように、サイズの異なる複数個の半導体装置であっても、最大の大きさを有する例えばメモリデバイス機能を有する半導体装置１の領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができる。
【００７７】
なお、本実施の形態においても、複数個の半導体装置１…・２０・２０のうちのいずれかは、１個の半導体装置に複数個の半導体チップを搭載することが可能である。
【００７８】
【発明の効果】
本発明の積層型半導体装置は、以上のように、複数個の半導体装置のうちの最下段の半導体装置を除く上段側の半導体装置に対して上下間で共通して電気的導通を確保して外部出力するための第１共通接続端子が、全ての半導体装置の端部側の一部の領域における同心位置にそれぞれ配設されるとともに、上記複数個の半導体装置のうちの最下段の半導体装置から外部出力するための一部の外部出力端子である第２接続端子は、上記最下段の半導体装置の第１共通接続端子よりも内側に配設されているとともに、上記最下段の半導体装置における上記第２接続端子とは異なる他の外部出力端子は、上記最下段を除く上段側の半導体装置と共通に外部出力するための接続端子として、上記端部側における第１共通接続端子が配設された領域以外の他の領域に配設されているものである。
【００７９】
それゆえ、１個の半導体装置の半導体チップサイズが他の半導体装置の半導体チップサイズよりも小さい場合であっても、半導体チップサイズの小さい半導体装置を最下段にして積層しかつ上述のように第１共通接続端子及び第２接続端子を形成することによって、上段側の半導体装置の実装面積を拡大することなく半導体チップサイズの小さい半導体装置を積層することができる。
【００８０】
したがって、サイズの異なる半導体装置であっても、最大の大きさを有する半導体装置領域の範囲内で多段に積層して電気的接続を可能とする積層型半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【図１】 本発明における積層型半導体装置の実施の一形態を示す断面図である。
【図２】 （ａ）は上記積層型半導体装置における１個の半導体装置の構成を示す平面図、（ｂ）は積層型半導体装置における１個の半導体装置の構成を示す断面図、（ｃ）は積層型半導体装置における１個の半導体装置の構成を示す底面図である。
【図３】 （ａ）は最下段の半導体装置の構成を示す平面図、（ｂ）は最下段の半導体装置の構成を示す断面図、（ｃ）は最下段の半導体装置の構成を示す底面図である。
【図４】 （ａ）〜（ｅ）は半導体チップの大きさがそれぞれ異なる場合の各半導体装置の構成を示す平面図である。
【図５】 上記各半導体装置を積層した状態を示す断面図である。
【図６】 （ａ）最下段の半導体装置の変形例を示す平面図、（ｂ）は最下段の半導体装置の変形例を示す断面図、（ｃ）は最下段の半導体装置の変形例を示す底面図である。
【図７】 （ａ）最下段の半導体装置の他の変形例を示す平面図、（ｂ）は最下段の半導体装置の他の変形例を示す断面図、（ｃ）は最下段の半導体装置の他の変形例を示す底面図である。
【図８】 本発明における積層型半導体装置の他の実施の形態を示す断面図である。
【図９】 上記積層型半導体装置の変形例を示す断面図である。
【図１０】 本発明における積層型半導体装置のさらに他の実施の形態を示す断面図である。
【図１１】 従来の積層型半導体装置を示す断面図である。
【符号の説明】
１ 半導体装置
２ 絶縁基板
３ 半導体チップ
８ａ 裏面ランド部（第１共通接続端子）
８ｂ 表面ランド部（第１共通接続端子）
１０ 半田ボール
２０ 半導体装置
２２ 絶縁基板
２３ 半導体チップ
２３ａ 半導体チップ
２３ｂ 半導体チップ
２３ｃ 半導体チップ
２３ｄ 半導体チップ
２８ａ 第１裏面ランド部（第１共通接続端子）
２８ｂ 第１表面ランド部（第１共通接続端子）
３０ 半田ボール
３１ 第２裏面ランド部（第２接続端子）
３１ａ 第２裏面ランド部（第２共通接続端子）
３１ｂ 第２表面ランド部（第２共通接続端子）
Claims (4)
- 複数個の半導体装置を積層した積層型半導体装置において、
上記複数個の半導体装置のうちの最下段の半導体装置を除く上段側の半導体装置に対して上下間で共通して電気的導通を確保して外部出力するための第１共通接続端子が、全ての半導体装置の端部側の一部の領域における同心位置にそれぞれ配設されるとともに、
上記複数個の半導体装置のうちの最下段の半導体装置から外部出力するための一部の外部出力端子である第２接続端子は、上記最下段の半導体装置の第１共通接続端子よりも内側に配設されているとともに、
上記最下段の半導体装置における上記第２接続端子とは異なる他の外部出力端子は、上記最下段を除く上段側の半導体装置と共通に外部出力するための接続端子として、上記端部側における第１共通接続端子が配設された領域以外の他の領域に配設されていることを特徴とする積層型半導体装置。 - 上段側に設けられた半導体装置と、最下段の半導体装置とは機能が異なることを特徴とする請求項１記載の積層型半導体装置。
- 最下段の半導体装置に備えられたチップサイズよりも大きい半導体チップを備える半導体装置を上段側に含むことを特徴とする請求項１又は２記載の積層型半導体装置。
- 複数個の半導体装置のうちのいずれかは、１個の半導体装置に複数個の半導体チップを搭載したものからなっていることを特徴とする請求項１、２又は３記載の積層型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001331181A JP3850712B2 (ja) | 2001-10-29 | 2001-10-29 | 積層型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001331181A JP3850712B2 (ja) | 2001-10-29 | 2001-10-29 | 積層型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003133516A JP2003133516A (ja) | 2003-05-09 |
| JP3850712B2 true JP3850712B2 (ja) | 2006-11-29 |
Family
ID=19146799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001331181A Expired - Fee Related JP3850712B2 (ja) | 2001-10-29 | 2001-10-29 | 積層型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3850712B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006032379A (ja) * | 2004-07-12 | 2006-02-02 | Akita Denshi Systems:Kk | 積層半導体装置及びその製造方法 |
| JP4199724B2 (ja) | 2004-12-03 | 2008-12-17 | エルピーダメモリ株式会社 | 積層型半導体パッケージ |
| JP2007250764A (ja) * | 2006-03-15 | 2007-09-27 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
2001
- 2001-10-29 JP JP2001331181A patent/JP3850712B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003133516A (ja) | 2003-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7495327B2 (en) | Chip stacking structure | |
| US6876074B2 (en) | Stack package using flexible double wiring substrate | |
| US6731009B1 (en) | Multi-die assembly | |
| JP3512657B2 (ja) | 半導体装置 | |
| US6369448B1 (en) | Vertically integrated flip chip semiconductor package | |
| US7411281B2 (en) | Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same | |
| KR100430861B1 (ko) | 배선기판, 반도체장치 및 패키지 스택 반도체장치 | |
| US7755188B2 (en) | Method and apparatus for stacking electrical components using via to provide interconnection | |
| JP2005045251A (ja) | スタック半導体チップｂｇａパッケージ及びその製造方法 | |
| JP2005026680A (ja) | 積層型ボールグリッドアレイパッケージ及びその製造方法 | |
| JP2004172157A (ja) | 半導体パッケージおよびパッケージスタック半導体装置 | |
| US7615858B2 (en) | Stacked-type semiconductor device package | |
| KR20020061812A (ko) | 볼 그리드 어레이형 멀티 칩 패키지와 적층 패키지 | |
| JP2001156251A (ja) | 半導体装置 | |
| US7265441B2 (en) | Stackable single package and stacked multi-chip assembly | |
| JPH0730059A (ja) | マルチチップモジュール | |
| JP2000228468A (ja) | 半導体チップ及び半導体装置 | |
| JP3850712B2 (ja) | 積層型半導体装置 | |
| KR20010063236A (ko) | 적층 패키지와 그 제조 방법 | |
| JP2006202997A (ja) | 半導体装置およびその製造方法 | |
| KR100674411B1 (ko) | 코어볼을 이용한 반도체 패키지 및 그 제조방법 | |
| KR101141707B1 (ko) | 반도체 패키지 및 그 제조 방법 | |
| KR100437821B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| JP2001118954A (ja) | 半導体装置 | |
| KR20040059741A (ko) | 반도체용 멀티 칩 모듈의 패키징 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040618 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060110 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060310 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060310 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060425 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060623 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060829 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060830 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090908 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100908 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110908 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120908 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130908 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |