JP3144089B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JP3144089B2 JP3144089B2 JP04266416A JP26641692A JP3144089B2 JP 3144089 B2 JP3144089 B2 JP 3144089B2 JP 04266416 A JP04266416 A JP 04266416A JP 26641692 A JP26641692 A JP 26641692A JP 3144089 B2 JP3144089 B2 JP 3144089B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、電界効果トランジス
タに関し、特に、高電子移動度トランジスタ（ＨＥＭ
Ｔ）などの所謂Ｔ字型ゲートを有する電界効果トランジ
スタに係わる。
タに関し、特に、高電子移動度トランジスタ（ＨＥＭ
Ｔ）などの所謂Ｔ字型ゲートを有する電界効果トランジ
スタに係わる。
【０００２】
【従来の技術】従来、この種の電界効果トランジスタと
しては、図１４に示すようなリフトオフ方法でゲート電
極が形成されている。即ち、図１４（Ａ）に示すよう
に、半導体層１上に第１レジスト２を塗布し、露光・現
像を行って開口部２ａを形成した後、この開口部２ａを
介しエッチング液によりウェットエッチングを行いリセ
ス３を形成する。そして、第１レジスト２の上に、同図
（Ａ）に示すように、第２レジスト４をパターニングす
る。
しては、図１４に示すようなリフトオフ方法でゲート電
極が形成されている。即ち、図１４（Ａ）に示すよう
に、半導体層１上に第１レジスト２を塗布し、露光・現
像を行って開口部２ａを形成した後、この開口部２ａを
介しエッチング液によりウェットエッチングを行いリセ
ス３を形成する。そして、第１レジスト２の上に、同図
（Ａ）に示すように、第２レジスト４をパターニングす
る。
【０００３】次に、ゲート用金属を蒸着して、第２レジ
スト４上のゲート用金属をリフトオフすることにより、
図１４（Ｂ）に示すようなＴ字形のゲート５が形成され
る。しかしながら、この従来例は、ゲート５の上部幅広
部５Ａが何ら保持されていないため、物理的に支柱部５
Ｂが損傷を受け易く、全体的に機械強度が弱いものであ
った。
スト４上のゲート用金属をリフトオフすることにより、
図１４（Ｂ）に示すようなＴ字形のゲート５が形成され
る。しかしながら、この従来例は、ゲート５の上部幅広
部５Ａが何ら保持されていないため、物理的に支柱部５
Ｂが損傷を受け易く、全体的に機械強度が弱いものであ
った。
【０００４】このような問題の対策方法として、図１５
に示すような製造方法による電界効果トランジスタが知
られている。この方法は、先ず、図１５（Ａ）に示すよ
うに、半導体層１上に絶縁膜６を形成し、この絶縁膜６
の所定位置に開口部６ａを周知の技術を用いて形成す
る。この開口部６ａの開口幅はゲートの支柱部の幅寸法
に設定しておく。
に示すような製造方法による電界効果トランジスタが知
られている。この方法は、先ず、図１５（Ａ）に示すよ
うに、半導体層１上に絶縁膜６を形成し、この絶縁膜６
の所定位置に開口部６ａを周知の技術を用いて形成す
る。この開口部６ａの開口幅はゲートの支柱部の幅寸法
に設定しておく。
【０００５】次に、この開口部６ａを介して半導体層１
にリセス３をウェットエッチングする。そして、図１５
（Ａ）に示すように、レジスト７をパターニングした
後、ゲート用金属を蒸着して、レジスト７上のゲート用
金属をリフトオフすることにより、図１５（Ｂ）に示す
ようなゲート８Ａが形成される。図１６は、リフトオフ
法を用いず、エッチング法を用いる場合を示すものであ
り、ゲート用金属層８の上にレジストパータン９を形成
し、このレジストパータン９をマスクとしてゲート用金
属層８をドライエッチングすることにより、図１５
（Ｂ）と同様のゲートが形成できる。
にリセス３をウェットエッチングする。そして、図１５
（Ａ）に示すように、レジスト７をパターニングした
後、ゲート用金属を蒸着して、レジスト７上のゲート用
金属をリフトオフすることにより、図１５（Ｂ）に示す
ようなゲート８Ａが形成される。図１６は、リフトオフ
法を用いず、エッチング法を用いる場合を示すものであ
り、ゲート用金属層８の上にレジストパータン９を形成
し、このレジストパータン９をマスクとしてゲート用金
属層８をドライエッチングすることにより、図１５
（Ｂ）と同様のゲートが形成できる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな電界効果トランジスタのゲート８Ａは、図１５
（Ｂ）に示すように、ゲート８Ａの上部幅広部８ａ下の
空間が絶縁膜６で埋められるため、ゲートの機械的強度
は増すが、寄生容量Ｃが増大し、電界効果トランジスタ
の高周波特性を低下させる問題点がある。
うな電界効果トランジスタのゲート８Ａは、図１５
（Ｂ）に示すように、ゲート８Ａの上部幅広部８ａ下の
空間が絶縁膜６で埋められるため、ゲートの機械的強度
は増すが、寄生容量Ｃが増大し、電界効果トランジスタ
の高周波特性を低下させる問題点がある。
【０００７】また、上記した従来例においては、リセス
３の幅は第１レジスト２又は絶縁膜６の開口幅で一義的
に決まるため、ゲート長（ゲート支柱の幅）に対してリ
セスの幅の自由度がとれない問題点があった。
３の幅は第１レジスト２又は絶縁膜６の開口幅で一義的
に決まるため、ゲート長（ゲート支柱の幅）に対してリ
セスの幅の自由度がとれない問題点があった。
【０００８】本発明は、このような従来の問題点に着目
して創案されたものであって、Ｔ字型ゲートの機械的強
度を有し、ゲート部の寄生容量の増加を抑制すると共
に、ゲートリセス幅の制御性が向上する電界効果トラン
ジスタの製造方法を得んとするものである。
して創案されたものであって、Ｔ字型ゲートの機械的強
度を有し、ゲート部の寄生容量の増加を抑制すると共
に、ゲートリセス幅の制御性が向上する電界効果トラン
ジスタの製造方法を得んとするものである。
【０００９】
【００１０】
【課題を解決するための手段】そこで本発明は、半導体
層上に第１絶縁層と第２絶縁層を順次形成する工程と、
該第２絶縁層上にレジスト層を形成した後、該レジスト
層に第１の開口を設け、上記第２絶縁層に該第１の開口
に対応する第１の開口部を形成する工程と、上記第１の
開口部をマスクとして上記第１絶縁層に第２の開口部を
形成する工程と、上記第２の開口部をマスクとして上記
半導体層をエッチングし、該半導体層にリセス部を形成
する工程と、該リセス部を形成後、その後形成されるＴ
字型ゲートの上部幅広部の幅と略同幅となるよう上記第
１絶縁層をエッチングする工程と、を有する ことを、そ
の解決方法としている。
層上に第１絶縁層と第２絶縁層を順次形成する工程と、
該第２絶縁層上にレジスト層を形成した後、該レジスト
層に第１の開口を設け、上記第２絶縁層に該第１の開口
に対応する第１の開口部を形成する工程と、上記第１の
開口部をマスクとして上記第１絶縁層に第２の開口部を
形成する工程と、上記第２の開口部をマスクとして上記
半導体層をエッチングし、該半導体層にリセス部を形成
する工程と、該リセス部を形成後、その後形成されるＴ
字型ゲートの上部幅広部の幅と略同幅となるよう上記第
１絶縁層をエッチングする工程と、を有する ことを、そ
の解決方法としている。
【００１１】
【００１２】
【作用】本発明 においては、第１絶縁層の開口部の幅を
制御することにより、それに対応するリセスの幅も制御
可能となる。
制御することにより、それに対応するリセスの幅も制御
可能となる。
【００１３】
【実施例】以下、本発明に係る電界効果トランジスタの
製造方法の詳細を図面に示す実施例に基づいて説明す
る。
製造方法の詳細を図面に示す実施例に基づいて説明す
る。
【００１４】本発明の製造方法で製造された電界効果ト
ランジスタが形成されたチップパターンの平面図は、図
３に示す通りであり、同図中のＡ−Ａ断面図を図１、Ｂ
−Ｂ断面図を図２に示す。
ランジスタが形成されたチップパターンの平面図は、図
３に示す通りであり、同図中のＡ−Ａ断面図を図１、Ｂ
−Ｂ断面図を図２に示す。
【００１５】図１に示すように、本発明の製造方法で製
造された電界効果トランジスタが形成されるエピタキシ
ャル構造は、半絶縁性のＧａＡｓ基板１１上に、順次、
高抵抗なノンドープＧａＡｓでなるバッファ層１２，ノ
ンドープのｎ-−ＩｎＧａＡｓでなるチャネル層１３，
Ｓｉドープのｎ+−ＡｌＧａＡｓでなる電子供給層１
４，Ｓｉドープのｎ+−ＧａＡｓでなるキャップ層１５
が形成されている。
造された電界効果トランジスタが形成されるエピタキシ
ャル構造は、半絶縁性のＧａＡｓ基板１１上に、順次、
高抵抗なノンドープＧａＡｓでなるバッファ層１２，ノ
ンドープのｎ-−ＩｎＧａＡｓでなるチャネル層１３，
Ｓｉドープのｎ+−ＡｌＧａＡｓでなる電子供給層１
４，Ｓｉドープのｎ+−ＧａＡｓでなるキャップ層１５
が形成されている。
【００１６】このような構造に対して、表面よりリセス
１６が形成されている。このリセス１６は、キャップ層
１５を貫通して電子供給層１４を削った構造となってい
る。このリセス１６底部にはＴ字型ゲート１７が立設さ
れ、このＴ字型ゲート１７の上部幅広部１７ａ下面は、
第２絶縁層１９で支持され、この第２絶縁層１９は、キ
ャップ層１５上に形成された第１絶縁層１８上に形成さ
れている。
１６が形成されている。このリセス１６は、キャップ層
１５を貫通して電子供給層１４を削った構造となってい
る。このリセス１６底部にはＴ字型ゲート１７が立設さ
れ、このＴ字型ゲート１７の上部幅広部１７ａ下面は、
第２絶縁層１９で支持され、この第２絶縁層１９は、キ
ャップ層１５上に形成された第１絶縁層１８上に形成さ
れている。
【００１７】また、第１絶縁層１８のゲートの支柱部１
７ｂに臨む端面１８ａは、支柱部１７ｂから離れて位置
し、該支柱部１７ｂの周囲近傍は、中空部２０となって
いる。そして、第１及び第２絶縁層１８，１９の両脇に
は、ソース電極２２とドレイン電極２３が配設されてい
る。なお、図中２１は、２次元電子ガス、１７Ａはゲー
ト電極のパッド部を示している。
７ｂに臨む端面１８ａは、支柱部１７ｂから離れて位置
し、該支柱部１７ｂの周囲近傍は、中空部２０となって
いる。そして、第１及び第２絶縁層１８，１９の両脇に
は、ソース電極２２とドレイン電極２３が配設されてい
る。なお、図中２１は、２次元電子ガス、１７Ａはゲー
ト電極のパッド部を示している。
【００１８】また、図３のＣ−Ｃ断面は、図４に示すよ
うに、ゲート端部の中空部２０は、ゲートの幅広部１７
ａの端部下面に第２絶縁層１９が当接することにより封
止されるため、後述するゲート金属蒸着時の真空のまま
保持される。
うに、ゲート端部の中空部２０は、ゲートの幅広部１７
ａの端部下面に第２絶縁層１９が当接することにより封
止されるため、後述するゲート金属蒸着時の真空のまま
保持される。
【００１９】図５は、オーバーコート絶縁膜２４を堆積
した状態を示す断面図である。
した状態を示す断面図である。
【００２０】このような構成の電界効果トランジスタに
おいては、中空部２０の存在により、Ｔ字型ゲート１７
の上部幅広部１７ａの下が絶縁物で完全に埋められた場
合に比較して、真空と絶縁物の誘電率の違いから寄生容
量が小さくなり、しかもＴ字型ゲート１７の機械的強度
は第２絶縁層１９により支えられているため、強くな
る。また、ＡｌＩｎＡｓ／ＧａＩｎＡｓ系ＨＥＭＴ等の
リセス底部（ＡｌＩｎＡｓ）とパッシベーション膜との
界面に導電層が形成され易い半導体材料を用いる場合
も、本実施例によれば、中空部２０の真空封止構造がと
れるため、上記の導電層が形成されることが防止でき
る。
おいては、中空部２０の存在により、Ｔ字型ゲート１７
の上部幅広部１７ａの下が絶縁物で完全に埋められた場
合に比較して、真空と絶縁物の誘電率の違いから寄生容
量が小さくなり、しかもＴ字型ゲート１７の機械的強度
は第２絶縁層１９により支えられているため、強くな
る。また、ＡｌＩｎＡｓ／ＧａＩｎＡｓ系ＨＥＭＴ等の
リセス底部（ＡｌＩｎＡｓ）とパッシベーション膜との
界面に導電層が形成され易い半導体材料を用いる場合
も、本実施例によれば、中空部２０の真空封止構造がと
れるため、上記の導電層が形成されることが防止でき
る。
【００２１】次に、本実施例の電界効果トランジスタの
製造方法を説明する。
製造方法を説明する。
【００２２】先ず、ＧａＡｓ基板上に順次積層されるバ
ッファ層，チャネル層，電子供給層１４，キャップ層１
５でなるエピタキシャル構造の最上層であるキャップ層
１５上に、ＳｉＯ2をＣＶＤ法にて膜厚０．１〜０．２
μｍに堆積させて第１絶縁層１８を形成し、その上にＳ
ｉＮをＣＶＤ法にて膜厚０．１〜０．２μｍに堆積させ
て第２絶縁膜１９を形成する。次いで、第１，第２絶縁
膜１８，１９をフォトリソグラフィー技術及びエッチン
グ技術を用いて、図６に示すようにパターニングした
後、絶縁層が形成されていないキャップ層１５表面に、
周知の技術を用いてＡｕＧｅ／Ｎｉ構造でなるオーミッ
ク金属を形成して、ソース電極２２及びドレイン電極２
３を形成する。なお、上記第１，第２絶縁層１８，１９
は、後述するエッチング時の選択性を満足するものであ
れば、これらに限定されるものではない。
ッファ層，チャネル層，電子供給層１４，キャップ層１
５でなるエピタキシャル構造の最上層であるキャップ層
１５上に、ＳｉＯ2をＣＶＤ法にて膜厚０．１〜０．２
μｍに堆積させて第１絶縁層１８を形成し、その上にＳ
ｉＮをＣＶＤ法にて膜厚０．１〜０．２μｍに堆積させ
て第２絶縁膜１９を形成する。次いで、第１，第２絶縁
膜１８，１９をフォトリソグラフィー技術及びエッチン
グ技術を用いて、図６に示すようにパターニングした
後、絶縁層が形成されていないキャップ層１５表面に、
周知の技術を用いてＡｕＧｅ／Ｎｉ構造でなるオーミッ
ク金属を形成して、ソース電極２２及びドレイン電極２
３を形成する。なお、上記第１，第２絶縁層１８，１９
は、後述するエッチング時の選択性を満足するものであ
れば、これらに限定されるものではない。
【００２３】次に、図７に示すように、（ＥＢ：電子
線）ポジ型レジスト（例えば、シプレー社製ＳＡＬ１１
０−ＰＬ１）２５を０．３μｍの厚さに形成し、その上
にネガ型レジスト（例えば、日立化成社製ＲＤ２０００
Ｎ）２６を〜１μｍの厚さにコーティングする。そし
て、ネガ型レジスト２６に、Ｔ字型ゲート１７の上部幅
広部１７ａ（及び図３に示すパッド部１７Ａに至るまで
の引出部）に相当するパターン開口Ｐ（〜１μｍ）を形
成する。このとき、ネガ型レジスト２６を開口するた
め、開口部Ｐのポジ型レジスト２５は露光されず、その
まま残る。なお、両レジストの種類は、コーティングの
際に交ざり合わず、各現像時に相互に影響を及ぼさず、
且つ絶縁層１８，１９のエッチング時に耐性のあるもの
であればよい。また、ネガ型レジストの開口断面形状
は、図７に示すように逆テーパ状となるものが望まし
い。
線）ポジ型レジスト（例えば、シプレー社製ＳＡＬ１１
０−ＰＬ１）２５を０．３μｍの厚さに形成し、その上
にネガ型レジスト（例えば、日立化成社製ＲＤ２０００
Ｎ）２６を〜１μｍの厚さにコーティングする。そし
て、ネガ型レジスト２６に、Ｔ字型ゲート１７の上部幅
広部１７ａ（及び図３に示すパッド部１７Ａに至るまで
の引出部）に相当するパターン開口Ｐ（〜１μｍ）を形
成する。このとき、ネガ型レジスト２６を開口するた
め、開口部Ｐのポジ型レジスト２５は露光されず、その
まま残る。なお、両レジストの種類は、コーティングの
際に交ざり合わず、各現像時に相互に影響を及ぼさず、
且つ絶縁層１８，１９のエッチング時に耐性のあるもの
であればよい。また、ネガ型レジストの開口断面形状
は、図７に示すように逆テーパ状となるものが望まし
い。
【００２４】次に、図８に示すように、ネガ型レジスト
２６の開口部Ｐ内のポジ型レジスト２５に電子線直描等
を用いて、Ｐよりも幅の狭い開口部Ｑ（〜０．２μｍ）
を形成し、これをマスクとして第２絶縁層１９を反応性
イオンエッチング（ＲＩＥ）等の異方性ドライエッチン
グを用いて開口する。
２６の開口部Ｐ内のポジ型レジスト２５に電子線直描等
を用いて、Ｐよりも幅の狭い開口部Ｑ（〜０．２μｍ）
を形成し、これをマスクとして第２絶縁層１９を反応性
イオンエッチング（ＲＩＥ）等の異方性ドライエッチン
グを用いて開口する。
【００２５】次に、図９に示すように、ネガ型レジスト
２６の開口部のポジ型レジスト２５を全面露光，現像す
ることにより除去する。この際、ネガ型レジスト２６
は、ポジ型レジスト２５の感光波長を吸収するものが選
定されている。なお、ネガ型レジスト２６の開口断面形
状が逆テーパ状でない場合は、このときの現像時間を調
整して、図９に示す点線のようにアンダーカットを入れ
ることにより、後述するリフトオフが容易になる。
２６の開口部のポジ型レジスト２５を全面露光，現像す
ることにより除去する。この際、ネガ型レジスト２６
は、ポジ型レジスト２５の感光波長を吸収するものが選
定されている。なお、ネガ型レジスト２６の開口断面形
状が逆テーパ状でない場合は、このときの現像時間を調
整して、図９に示す点線のようにアンダーカットを入れ
ることにより、後述するリフトオフが容易になる。
【００２６】次に、図１０に示すように、第２絶縁層１
９の開口部をマスクとして第１絶縁層１８をエッチング
する。このエッチングは、バッファフッ酸（ＨＦ：ＮＨ
3Ｆ＝１：９）等によるウェットエッチングを用い、オ
ーバーエッチング量を調整することにより、後述するリ
セス１６の幅に対応する第１絶縁層の開口幅を調整する
ことができる。
９の開口部をマスクとして第１絶縁層１８をエッチング
する。このエッチングは、バッファフッ酸（ＨＦ：ＮＨ
3Ｆ＝１：９）等によるウェットエッチングを用い、オ
ーバーエッチング量を調整することにより、後述するリ
セス１６の幅に対応する第１絶縁層の開口幅を調整する
ことができる。
【００２７】次いで、図１１に示すように、電子供給層
１４まで達するリセス１６を所定の電界効果トランジス
タのしきい値電圧が得られるようにリセスエッチングす
る。このエッチングには、半導体層がＧａＡｓ，ＡｌＧ
ａＡｓであるため、例えばＨ3ＰＯ4：Ｈ2Ｏ2：Ｈ2Ｏ＝
３：１：１００等のエッチング液が用いられるが、他の
エッチングやドライエッチングでも良い。
１４まで達するリセス１６を所定の電界効果トランジス
タのしきい値電圧が得られるようにリセスエッチングす
る。このエッチングには、半導体層がＧａＡｓ，ＡｌＧ
ａＡｓであるため、例えばＨ3ＰＯ4：Ｈ2Ｏ2：Ｈ2Ｏ＝
３：１：１００等のエッチング液が用いられるが、他の
エッチングやドライエッチングでも良い。
【００２８】次に、再度第１絶縁層１８のエッチングを
上記したエッチングと同条件で行い、図１２に示すよう
に、第１絶縁層１８の開口幅Ｓをネガ型レジスト２６の
開口部Ｐと同程度に広げる。この状態で、ゲートショッ
トキー金属を蒸着し、リフトオフすることにより、図１
３に示す構造を得る。実際には、図５に示すように、更
にオーバーコート絶縁膜２４を堆積し、その他ゲート，
ドレイン，ソースのボンディングパッドメタル等を形成
して完成する。
上記したエッチングと同条件で行い、図１２に示すよう
に、第１絶縁層１８の開口幅Ｓをネガ型レジスト２６の
開口部Ｐと同程度に広げる。この状態で、ゲートショッ
トキー金属を蒸着し、リフトオフすることにより、図１
３に示す構造を得る。実際には、図５に示すように、更
にオーバーコート絶縁膜２４を堆積し、その他ゲート，
ドレイン，ソースのボンディングパッドメタル等を形成
して完成する。
【００２９】上記の製造方法によれば、図３におけるゲ
ート引き出し部Ｂ−Ｂ断面は、図２に示すようになり、
図８においてポジ型レジスト２５をゲート動作部のみに
開口すれば、ゲート動作部以外のゲート金属は、第２絶
縁層１９上に形成されることになり、ゲート引き出し部
による寄生容量は、半導体層上に接して形成される場合
に比較して低減される。
ート引き出し部Ｂ−Ｂ断面は、図２に示すようになり、
図８においてポジ型レジスト２５をゲート動作部のみに
開口すれば、ゲート動作部以外のゲート金属は、第２絶
縁層１９上に形成されることになり、ゲート引き出し部
による寄生容量は、半導体層上に接して形成される場合
に比較して低減される。
【００３０】また、第１絶縁層１８の開口幅を調整する
ことでゲートリセス幅を制御できる利点を有する。
ことでゲートリセス幅を制御できる利点を有する。
【００３１】以上、本発明をＡｌＩｎＡｓ／ＧａＩｎＡ
ｓ系ＨＥＭＴに適用した実施例について説明したが、本
発明は、他の半導体材料を用いる各種の電界効果トラン
ジスタに適用し得るものであり、各種の設計変更が可能
であることは言うまでもない。
ｓ系ＨＥＭＴに適用した実施例について説明したが、本
発明は、他の半導体材料を用いる各種の電界効果トラン
ジスタに適用し得るものであり、各種の設計変更が可能
であることは言うまでもない。
【００３２】また、上記実施例においては、リフトオフ
法を用いた加工を行ったが、ゲートの形成はエッチング
法を用いても勿論可能である。
法を用いた加工を行ったが、ゲートの形成はエッチング
法を用いても勿論可能である。
【００３３】
【発明の効果】以上の説明から明らかなように、本発明
によれば、電界効果トランジスタのＴ字型ゲート電極の
機械的強度を向上する効果を有すると共に、ゲート部の
寄生容量を低減する効果がある。そして、リセス部分
は、真空封止できるため、導電層がリセス界面に形成さ
れるようなパッシベーション膜を用いることが可能とな
る。
によれば、電界効果トランジスタのＴ字型ゲート電極の
機械的強度を向上する効果を有すると共に、ゲート部の
寄生容量を低減する効果がある。そして、リセス部分
は、真空封止できるため、導電層がリセス界面に形成さ
れるようなパッシベーション膜を用いることが可能とな
る。
【００３４】また、本発明によれば、ゲートリセス幅の
制御性を拡大できる効果を有し、さらに、ゲート動作部
以外のゲート金属を第２絶縁層上に形成できるため、半
導体層に接してゲート金属が形成される従来例に比較し
て、寄生容量を大幅に減少させる効果がある。
制御性を拡大できる効果を有し、さらに、ゲート動作部
以外のゲート金属を第２絶縁層上に形成できるため、半
導体層に接してゲート金属が形成される従来例に比較し
て、寄生容量を大幅に減少させる効果がある。
【図１】本発明を適用して製造された電界効果トランジ
スタを示す図３のＡ−Ａ断面図。
スタを示す図３のＡ−Ａ断面図。
【図２】本発明を適用して製造された電界効果トランジ
スタを示す図３のＢ−Ｂ断面図。
スタを示す図３のＢ−Ｂ断面図。
【図３】本発明を適用して製造された電界効果トランジ
スタの平面図。
スタの平面図。
【図４】図３のＣ−Ｃ断面図。
【図５】本発明を適用して製造された電界効果トランジ
スタの完成状態を示す断面図。
スタの完成状態を示す断面図。
【図６】実施例の製造工程を示す断面図。
【図７】実施例の製造工程を示す断面図。
【図８】実施例の製造工程を示す断面図。
【図９】実施例の製造工程を示す断面図。
【図１０】実施例の製造工程を示す断面図。
【図１１】実施例の製造工程を示す断面図。
【図１２】実施例の製造工程を示す断面図。
【図１３】実施例の製造工程を示す断面図。
【図１４】（Ａ）及び（Ｂ）は従来例の工程を示す断面
図。
図。
【図１５】（Ａ）及び（Ｂ）は従来例の工程を示す断面
図。
図。
【図１６】エッチング法を用いた従来例の断面図。
１３…チャネル層 １４…電子供給層 １５…キャップ層 １６…リセス １７…Ｔ字型ゲート １７ａ…上部幅広部 １７ｂ…支柱部 １８…第１絶縁層 １９…第２絶縁層 ２０…中空部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 29/778 H01L 29/812
Claims (1)
- 【請求項１】 半導体層上に第１絶縁層と第２絶縁層を
順次形成する工程と、 該第２絶縁層上にレジスト層を形成した後、該レジスト
層に第１の開口を設け、上記第２絶縁層に該第１の開口
に対応する第１の開口部を形成する工程と、 上記第１の開口部をマスクとして上記第１絶縁層に第２
の開口部を形成する工程と、 上記第２の開口部をマスクとして上記半導体層をエッチ
ングし、該半導体層にリセス部を形成する工程と、 該リセス部を形成後、その後形成されるＴ字型ゲートの
上部幅広部の幅と略同幅となるよう上記第１絶縁層をエ
ッチングする工程と、 を有する電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04266416A JP3144089B2 (ja) | 1992-10-06 | 1992-10-06 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04266416A JP3144089B2 (ja) | 1992-10-06 | 1992-10-06 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120253A JPH06120253A (ja) | 1994-04-28 |
| JP3144089B2 true JP3144089B2 (ja) | 2001-03-07 |
Family
ID=17430635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04266416A Expired - Fee Related JP3144089B2 (ja) | 1992-10-06 | 1992-10-06 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144089B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4284639B2 (ja) | 2002-08-29 | 2009-06-24 | 富士通株式会社 | 半導体装置の製造方法 |
| WO2006080109A1 (ja) * | 2005-01-25 | 2006-08-03 | Fujitsu Limited | Ｍｉｓ構造を有する半導体装置及びその製造方法 |
-
1992
- 1992-10-06 JP JP04266416A patent/JP3144089B2/ja not_active Expired - Fee Related
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|---|---|
| JPH06120253A (ja) | 1994-04-28 |
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