JPH01228133A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01228133A JPH01228133A JP5358788A JP5358788A JPH01228133A JP H01228133 A JPH01228133 A JP H01228133A JP 5358788 A JP5358788 A JP 5358788A JP 5358788 A JP5358788 A JP 5358788A JP H01228133 A JPH01228133 A JP H01228133A
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- etching process
- oxide film
- fine
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000005530 etching Methods 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000001039 wet etching Methods 0.000 claims abstract description 12
- 239000000463 material Substances 0.000 claims description 9
- 239000002184 metal Substances 0.000 abstract description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 3
- 150000004767 nitrides Chemical class 0.000 abstract description 3
- 229960002050 hydrofluoric acid Drugs 0.000 abstract 1
- 238000001312 dry etching Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000005297 pyrex Substances 0.000 description 2
- RZVAJINKPMORJF-UHFFFAOYSA-N Acetaminophen Chemical compound CC(=O)NC1=CC=C(O)C=C1 RZVAJINKPMORJF-UHFFFAOYSA-N 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野]
本発明は半導体装置の製造方法に関し、特に基板へのダ
メージを防止するとともに微小面積のエンチングを可能
とした製造方法に関する。
メージを防止するとともに微小面積のエンチングを可能
とした製造方法に関する。
一般に、半導体装置の製造に際しては、基板やその上に
形成した各種層に対するエツチング工程が行われる。例
えば、電界効果トランジスタのゲート電橋を形成する場
合には、基板上に形成した絶縁膜をエツチングして開口
を設け、この開口を通して基板表面に接触されるゲート
電橋を形成する。また、バイアホールを形成する場合に
は、基板を全厚さに渡ってエツチングしてホールを開設
し、このホールに導電膜を形成して表裏の導電膜を導通
させる。
形成した各種層に対するエツチング工程が行われる。例
えば、電界効果トランジスタのゲート電橋を形成する場
合には、基板上に形成した絶縁膜をエツチングして開口
を設け、この開口を通して基板表面に接触されるゲート
電橋を形成する。また、バイアホールを形成する場合に
は、基板を全厚さに渡ってエツチングしてホールを開設
し、このホールに導電膜を形成して表裏の導電膜を導通
させる。
従来、この種のエツチング技術としては、その微細化の
要求に伴って、レジストや耐エツチング性のある金属を
マスクとして用い、異方性のドライエツチングにて行っ
ている。
要求に伴って、レジストや耐エツチング性のある金属を
マスクとして用い、異方性のドライエツチングにて行っ
ている。
上術した従来のエツチング技術は、加工寸法の精度を高
く保つ必要から異方性のドライエツチングが用いられて
いるが、このエツチング方法では基板がプラズマや反応
性イオン等に晒されるため基板に形成した各種拡散層等
がダメージを受は易く、完成される半導体装置の特性劣
化を招くことになる。特に、ショットキ接合型電界効果
トランジスタでは、能動層にダメージを受けると、ピン
チオフ電圧、ショットキ特性、ゲート耐圧等のバラツキ
が大きくなり、安定した半導体装置の製造ができないと
いう問題となる。
く保つ必要から異方性のドライエツチングが用いられて
いるが、このエツチング方法では基板がプラズマや反応
性イオン等に晒されるため基板に形成した各種拡散層等
がダメージを受は易く、完成される半導体装置の特性劣
化を招くことになる。特に、ショットキ接合型電界効果
トランジスタでは、能動層にダメージを受けると、ピン
チオフ電圧、ショットキ特性、ゲート耐圧等のバラツキ
が大きくなり、安定した半導体装置の製造ができないと
いう問題となる。
このため、従来ではダメージを低減する対策が考えられ
、その1つとしてオーバーエツチング時間を一定にする
方法が提案されているが、エツチング装置自体のエツチ
ングレートのばらつきや、面内のばらつきが生じるため
に、安定した加工を行うことはできない。
、その1つとしてオーバーエツチング時間を一定にする
方法が提案されているが、エツチング装置自体のエツチ
ングレートのばらつきや、面内のばらつきが生じるため
に、安定した加工を行うことはできない。
他方、他の方法として加工をウェットエツチングによっ
て行う方法もあるが、この方法では等方性のエツチング
になるため微細な開口が困難になり、微細寸法のゲート
電極やバイアホールを製造することが難しいという問題
が生じる。
て行う方法もあるが、この方法では等方性のエツチング
になるため微細な開口が困難になり、微細寸法のゲート
電極やバイアホールを製造することが難しいという問題
が生じる。
本発明は基板に対するダメージを防止するとともに、微
細な加工を可能とする半導体装置の製造方法を提供する
ことを目的としている。
細な加工を可能とする半導体装置の製造方法を提供する
ことを目的としている。
本発明の半導体装置の製造方法は、基板やこの上に形成
した各種膜等の被エツチング材を、開口窓を開設したレ
ジスト膜をマスクとしてその途中の厚さまでエツチング
する工程と、エツチングされた被エツチング材の凹部の
内面に被エツチング材とエツチング選択性のある膜を側
壁膜として微細間隙で形成する工程と、この側壁膜をマ
スクとして前記被エツチング材をウェットエツチングす
る工程とを含んでいる。
した各種膜等の被エツチング材を、開口窓を開設したレ
ジスト膜をマスクとしてその途中の厚さまでエツチング
する工程と、エツチングされた被エツチング材の凹部の
内面に被エツチング材とエツチング選択性のある膜を側
壁膜として微細間隙で形成する工程と、この側壁膜をマ
スクとして前記被エツチング材をウェットエツチングす
る工程とを含んでいる。
(作用〕
上述した方法では、エツチングの最終工程を微細間隙の
側壁膜をマスクとしたウェットエツチングで行うことに
なり、エツチングダメージを防止する一方で、微細エツ
チングを実現する。
側壁膜をマスクとしたウェットエツチングで行うことに
なり、エツチングダメージを防止する一方で、微細エツ
チングを実現する。
次に、本発明を図面を参照して説明する。
第1図(a)乃至(e)は本発明の半導体装置の製造方
法の第1実施例を製造工程順に示す断面図であり、ここ
ではショットキ接合型電界効果トランジスタのショット
キゲート電極の製造に適用した例を示している。
法の第1実施例を製造工程順に示す断面図であり、ここ
ではショットキ接合型電界効果トランジスタのショット
キゲート電極の製造に適用した例を示している。
先ず、第1図(a)において、■は半絶縁性基板であり
、この半絶縁性基板1の表面にはイオン注入又はエピタ
キシャル成長にて能動N2を形成している。そして、こ
の上に酸化膜3を形成し、更にこの上にゲート電極を形
成する領域に対応して開口窓を開設したレジスト膜4を
形成している。
、この半絶縁性基板1の表面にはイオン注入又はエピタ
キシャル成長にて能動N2を形成している。そして、こ
の上に酸化膜3を形成し、更にこの上にゲート電極を形
成する領域に対応して開口窓を開設したレジスト膜4を
形成している。
次いで、第1図(b)のように、このレジスト膜4をマ
スクにして異方性のドライエツチングにより酸化膜3を
途中の厚さまでエツチングする。
スクにして異方性のドライエツチングにより酸化膜3を
途中の厚さまでエツチングする。
このエツチングした部分では、1000〜2000人位
の酸化膜が残るようにエツチング時間を制御する。
の酸化膜が残るようにエツチング時間を制御する。
その後、レジスト膜4は除去する。
次いで、第1図(c)のように、残した酸化膜3の厚さ
と略同じ厚さのレジスト又は窒化膜を全面に成長させ、
かつこれをエツチングバックすることにより酸化膜3の
エツチング部分の内側に、前記レジスト膜4の開口窓よ
りも微細寸法の間隙を有する側壁膜5を選択的に形成す
る。
と略同じ厚さのレジスト又は窒化膜を全面に成長させ、
かつこれをエツチングバックすることにより酸化膜3の
エツチング部分の内側に、前記レジスト膜4の開口窓よ
りも微細寸法の間隙を有する側壁膜5を選択的に形成す
る。
しかる上で、第1図(d)のように、バッフアート弗酸
によるウェットエツチングにより酸化膜3を残された厚
さ相当分だけエツチングし、側壁膜5の下側で半絶縁性
基板1の能動層2表面を露呈させる。このエツチングに
際しては、能動層2はウェットエツチング液に接触され
るのみであり、能動層2に対するダメージは殆ど生じな
い。この後、側壁膜5は取り除く。
によるウェットエツチングにより酸化膜3を残された厚
さ相当分だけエツチングし、側壁膜5の下側で半絶縁性
基板1の能動層2表面を露呈させる。このエツチングに
際しては、能動層2はウェットエツチング液に接触され
るのみであり、能動層2に対するダメージは殆ど生じな
い。この後、側壁膜5は取り除く。
そして、第1図(e)のように、ゲート金属6を所要パ
ターンに形成すれば、このゲート金属6は酸化ll13
のエツチングされた部分で能動層2表面にショットキ接
合され、微細なショットキゲート電極が形成される。
ターンに形成すれば、このゲート金属6は酸化ll13
のエツチングされた部分で能動層2表面にショットキ接
合され、微細なショットキゲート電極が形成される。
したがって、この方法によれば、酸化膜3は側壁膜5で
挾まれた微細な領域でウェットエツチングされて能動層
2の表面を露呈させるので、上述したように能動層2に
対するダメージを防止するとともに、ゲート電極6と能
動層2との接合面積を小さくし、微細なゲート電極を形
成できる。
挾まれた微細な領域でウェットエツチングされて能動層
2の表面を露呈させるので、上述したように能動層2に
対するダメージを防止するとともに、ゲート電極6と能
動層2との接合面積を小さくし、微細なゲート電極を形
成できる。
第2図(a)乃至(d)は本発明の第2実施411iを
製造工程順に示す断面図であり、ここでは高周波回路の
接地構造として、寄生インダクタンスを低減させるため
に用いられるバイアホールの形成に本発明を適用した例
を示している。
製造工程順に示す断面図であり、ここでは高周波回路の
接地構造として、寄生インダクタンスを低減させるため
に用いられるバイアホールの形成に本発明を適用した例
を示している。
先ず、第2図(a)のように、表面に接地電極14を含
む所要の電極を形成した半絶縁性基板11を、その裏面
側から厚さ100〜150μm程度まで研磨した後、表
面側を接着剤16によりパイレックス板15等に貼りつ
け固定する。そして、前記接地電極14に相当する基板
の裏面位置に対して、レジスト膜を利用したりソグラフ
ィ技術によってウェットエツチングを行い、基板の半分
値までエツチングする。その後、レジスト膜を取り除き
、裏面全面に酸化膜12を成長させ、更にこのエツチン
グされた領域内に狭い間隙の開口窓を開設したレジスト
膜13を形成する。
む所要の電極を形成した半絶縁性基板11を、その裏面
側から厚さ100〜150μm程度まで研磨した後、表
面側を接着剤16によりパイレックス板15等に貼りつ
け固定する。そして、前記接地電極14に相当する基板
の裏面位置に対して、レジスト膜を利用したりソグラフ
ィ技術によってウェットエツチングを行い、基板の半分
値までエツチングする。その後、レジスト膜を取り除き
、裏面全面に酸化膜12を成長させ、更にこのエツチン
グされた領域内に狭い間隙の開口窓を開設したレジスト
膜13を形成する。
次いで、第2図(b)のように、このレジスト膜13を
マスクにして酸化膜12をドライエンチング又はウェッ
トエツチングにてエツチングし、この酸化膜12を側壁
膜とした狭い領域に基板11の裏面を露呈させる。
マスクにして酸化膜12をドライエンチング又はウェッ
トエツチングにてエツチングし、この酸化膜12を側壁
膜とした狭い領域に基板11の裏面を露呈させる。
更に、第2図(c)のように、前記酸化膜12をマスク
にして基板11の全厚さにわたるウェットエツチングを
行い、前記接地電極14に達するホールを開設する。
にして基板11の全厚さにわたるウェットエツチングを
行い、前記接地電極14に達するホールを開設する。
しかる上で、第2図(d)のように、このホールの内面
を含む基板11の裏面に接地電極17を形成することに
より、ホールを通して表裏の接地電極14.17を電気
的に導通させるバイアホールが完成される。
を含む基板11の裏面に接地電極17を形成することに
より、ホールを通して表裏の接地電極14.17を電気
的に導通させるバイアホールが完成される。
この例では、ホールエツチングを2回の工程に分け、後
半のエツチングでは、酸化膜12の一部を側壁膜として
エツチングを行うため横方向のエツチングが押さえられ
る。その結果、バイアホールの占有面積を小さくできる
という利点がある。
半のエツチングでは、酸化膜12の一部を側壁膜として
エツチングを行うため横方向のエツチングが押さえられ
る。その結果、バイアホールの占有面積を小さくできる
という利点がある。
〔発明の効果]
以上説明したように本発明は、エツチングの最終工程を
微細間隙の側壁膜をマスクとしたウェットエツチングで
行うことにより、エツチングダメージを防止する一方で
、微細エツチングを実現できる。これにより、例えば、
ショットキ接合型電界効果トランジスタにおけるピンチ
オフ電圧、ショットキ特性、ゲート耐圧等を安定に、し
かも制御性よく製造することができる。また、側壁膜の
間隙のコントロールによってサブミクロン単位のエンチ
ングが可能となり、バイアホールを始めとするエツチン
グ領域の占有面積の縮小化が可能となり、チップサイズ
の小型化、高集積化を実現できる。
微細間隙の側壁膜をマスクとしたウェットエツチングで
行うことにより、エツチングダメージを防止する一方で
、微細エツチングを実現できる。これにより、例えば、
ショットキ接合型電界効果トランジスタにおけるピンチ
オフ電圧、ショットキ特性、ゲート耐圧等を安定に、し
かも制御性よく製造することができる。また、側壁膜の
間隙のコントロールによってサブミクロン単位のエンチ
ングが可能となり、バイアホールを始めとするエツチン
グ領域の占有面積の縮小化が可能となり、チップサイズ
の小型化、高集積化を実現できる。
第1図(a)乃至(e)は本発明をゲート電極の製造に
適用した第1実施例を製造工程順に示す断面図、第2図
(a)乃至(d)は本発明をバイアホールの形成に適用
した第2実施例を製造工程順に示す断面図である。 1・・・半絶縁性基板、2・・・能動層、3・・・酸化
膜、4・・・レジスト膜、5・・・側壁膜、6・・・ゲ
ート金属、11・・・半絶縁性基板、12・・・酸化膜
、13・・・レジスト膜14・・・接地電極、15・・
・パイレックス板、16・・・接着剤、17・・・裏面
接地電極。 第1図 75711壁嗅
適用した第1実施例を製造工程順に示す断面図、第2図
(a)乃至(d)は本発明をバイアホールの形成に適用
した第2実施例を製造工程順に示す断面図である。 1・・・半絶縁性基板、2・・・能動層、3・・・酸化
膜、4・・・レジスト膜、5・・・側壁膜、6・・・ゲ
ート金属、11・・・半絶縁性基板、12・・・酸化膜
、13・・・レジスト膜14・・・接地電極、15・・
・パイレックス板、16・・・接着剤、17・・・裏面
接地電極。 第1図 75711壁嗅
Claims (1)
- 1、基板やこの上に形成した各種膜等の被エッチング材
を、開口窓を開設したレジスト膜をマスクとしてその途
中の厚さまでエッチングする工程と、エッチングされた
被エッチング材の凹部の内面に被エッチング材とエッチ
ング選択性のある膜を側壁膜として微細間隙で形成する
工程と、この側壁膜をマスクとして前記被エッチング材
をウェットエッチングする工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5358788A JPH01228133A (ja) | 1988-03-09 | 1988-03-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5358788A JPH01228133A (ja) | 1988-03-09 | 1988-03-09 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01228133A true JPH01228133A (ja) | 1989-09-12 |
Family
ID=12946991
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5358788A Pending JPH01228133A (ja) | 1988-03-09 | 1988-03-09 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01228133A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06326064A (ja) * | 1993-05-14 | 1994-11-25 | Nec Corp | 半導体装置及びその製造方法 |
JPH08162459A (ja) * | 1994-12-08 | 1996-06-21 | Nec Corp | 半導体基板及びその製造方法 |
JPH0963989A (ja) * | 1995-08-18 | 1997-03-07 | Nec Corp | 半導体装置及びその製造方法 |
US6159861A (en) * | 1997-08-28 | 2000-12-12 | Nec Corporation | Method of manufacturing semiconductor device |
JP2003068763A (ja) * | 2001-08-23 | 2003-03-07 | Honda Motor Co Ltd | 半導体装置の製造方法 |
JP2003109971A (ja) * | 2001-09-28 | 2003-04-11 | Honda Motor Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-03-09 JP JP5358788A patent/JPH01228133A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06326064A (ja) * | 1993-05-14 | 1994-11-25 | Nec Corp | 半導体装置及びその製造方法 |
JPH08162459A (ja) * | 1994-12-08 | 1996-06-21 | Nec Corp | 半導体基板及びその製造方法 |
JPH0963989A (ja) * | 1995-08-18 | 1997-03-07 | Nec Corp | 半導体装置及びその製造方法 |
US6159861A (en) * | 1997-08-28 | 2000-12-12 | Nec Corporation | Method of manufacturing semiconductor device |
KR100307986B1 (ko) * | 1997-08-28 | 2002-05-09 | 가네꼬 히사시 | 반도체장치의제조방법 |
JP2003068763A (ja) * | 2001-08-23 | 2003-03-07 | Honda Motor Co Ltd | 半導体装置の製造方法 |
JP2003109971A (ja) * | 2001-09-28 | 2003-04-11 | Honda Motor Co Ltd | 半導体装置の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0448307B1 (en) | Method of producing a conductive element | |
US4295924A (en) | Method for providing self-aligned conductor in a V-groove device | |
JP2762976B2 (ja) | 半導体装置の製造方法 | |
JPH01228133A (ja) | 半導体装置の製造方法 | |
US5338703A (en) | Method for producing a recessed gate field effect transistor | |
US5185278A (en) | Method of making self-aligned gate providing improved breakdown voltage | |
JP2935083B2 (ja) | 薄膜トランジスタの製造方法 | |
JPH10135239A (ja) | 半導体装置の製造方法 | |
JPH065682B2 (ja) | 半導体装置の製造方法 | |
JP2518402B2 (ja) | 半導体装置の製造方法 | |
JPH05299440A (ja) | 半導体装置の製造方法 | |
JP2754202B2 (ja) | 半導体素子の製造方法 | |
JPS63273363A (ja) | 半導体装置の製造方法 | |
KR20020051170A (ko) | 듀얼 게이트 산화막의 제조 방법 | |
KR100672783B1 (ko) | 반도체 소자의 제조 방법 | |
JP2002050757A (ja) | 半導体装置の製造方法 | |
JPS59191333A (ja) | 半導体装置の製造方法 | |
JPH04137737A (ja) | 半導体装置の製造方法 | |
JPH0621432A (ja) | 半導体装置の製造方法 | |
KR100218727B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
JP3597458B2 (ja) | 半導体装置の製造方法 | |
CN111681962A (zh) | 屏蔽栅功率器及其制造方法 | |
JP2003203929A (ja) | 電極の形成方法および電界効果トランジスタ | |
JP2001085447A (ja) | 半導体装置の製造方法 | |
JPH01204476A (ja) | 半導体装置及びその製造方法 |