JPH01228133A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は半導体装置の製造方法に関し、特に基板へのダ
メージを防止するとともに微小面積のエンチングを可能
とした製造方法に関する。

〔従来の技術〕

一般に、半導体装置の製造に際しては、基板やその上に
形成した各種層に対するエツチング工程が行われる。例
えば、電界効果トランジスタのゲート電橋を形成する場
合には、基板上に形成した絶縁膜をエツチングして開口
を設け、この開口を通して基板表面に接触されるゲート
電橋を形成する。また、バイアホールを形成する場合に
は、基板を全厚さに渡ってエツチングしてホールを開設
し、このホールに導電膜を形成して表裏の導電膜を導通
させる。

従来、この種のエツチング技術としては、その微細化の
要求に伴って、レジストや耐エツチング性のある金属を
マスクとして用い、異方性のドライエツチングにて行っ
ている。

〔発明が解決しようとする課題〕

上術した従来のエツチング技術は、加工寸法の精度を高
く保つ必要から異方性のドライエツチングが用いられて
いるが、このエツチング方法では基板がプラズマや反応
性イオン等に晒されるため基板に形成した各種拡散層等
がダメージを受は易く、完成される半導体装置の特性劣
化を招くことになる。特に、ショットキ接合型電界効果
トランジスタでは、能動層にダメージを受けると、ピン
チオフ電圧、ショットキ特性、ゲート耐圧等のバラツキ
が大きくなり、安定した半導体装置の製造ができないと
いう問題となる。

このため、従来ではダメージを低減する対策が考えられ
、その１つとしてオーバーエツチング時間を一定にする
方法が提案されているが、エツチング装置自体のエツチ
ングレートのばらつきや、面内のばらつきが生じるため
に、安定した加工を行うことはできない。

他方、他の方法として加工をウェットエツチングによっ
て行う方法もあるが、この方法では等方性のエツチング
になるため微細な開口が困難になり、微細寸法のゲート
電極やバイアホールを製造することが難しいという問題
が生じる。

本発明は基板に対するダメージを防止するとともに、微
細な加工を可能とする半導体装置の製造方法を提供する
ことを目的としている。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、基板やこの上に形成
した各種膜等の被エツチング材を、開口窓を開設したレ
ジスト膜をマスクとしてその途中の厚さまでエツチング
する工程と、エツチングされた被エツチング材の凹部の
内面に被エツチング材とエツチング選択性のある膜を側
壁膜として微細間隙で形成する工程と、この側壁膜をマ
スクとして前記被エツチング材をウェットエツチングす
る工程とを含んでいる。

（作用〕 上述した方法では、エツチングの最終工程を微細間隙の
側壁膜をマスクとしたウェットエツチングで行うことに
なり、エツチングダメージを防止する一方で、微細エツ
チングを実現する。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図（ａ）乃至（ｅ）は本発明の半導体装置の製造方
法の第１実施例を製造工程順に示す断面図であり、ここ
ではショットキ接合型電界効果トランジスタのショット
キゲート電極の製造に適用した例を示している。

先ず、第１図（ａ）において、■は半絶縁性基板であり
、この半絶縁性基板１の表面にはイオン注入又はエピタ
キシャル成長にて能動Ｎ２を形成している。そして、こ
の上に酸化膜３を形成し、更にこの上にゲート電極を形
成する領域に対応して開口窓を開設したレジスト膜４を
形成している。

次いで、第１図（ｂ）のように、このレジスト膜４をマ
スクにして異方性のドライエツチングにより酸化膜３を
途中の厚さまでエツチングする。

このエツチングした部分では、１０００〜２０００人位
の酸化膜が残るようにエツチング時間を制御する。

その後、レジスト膜４は除去する。

次いで、第１図（ｃ）のように、残した酸化膜３の厚さ
と略同じ厚さのレジスト又は窒化膜を全面に成長させ、
かつこれをエツチングバックすることにより酸化膜３の
エツチング部分の内側に、前記レジスト膜４の開口窓よ
りも微細寸法の間隙を有する側壁膜５を選択的に形成す
る。

しかる上で、第１図（ｄ）のように、バッフアート弗酸
によるウェットエツチングにより酸化膜３を残された厚
さ相当分だけエツチングし、側壁膜５の下側で半絶縁性
基板１の能動層２表面を露呈させる。このエツチングに
際しては、能動層２はウェットエツチング液に接触され
るのみであり、能動層２に対するダメージは殆ど生じな
い。この後、側壁膜５は取り除く。

そして、第１図（ｅ）のように、ゲート金属６を所要パ
ターンに形成すれば、このゲート金属６は酸化ｌｌ１３
のエツチングされた部分で能動層２表面にショットキ接
合され、微細なショットキゲート電極が形成される。

したがって、この方法によれば、酸化膜３は側壁膜５で
挾まれた微細な領域でウェットエツチングされて能動層
２の表面を露呈させるので、上述したように能動層２に
対するダメージを防止するとともに、ゲート電極６と能
動層２との接合面積を小さくし、微細なゲート電極を形
成できる。

第２図（ａ）乃至（ｄ）は本発明の第２実施４１１ｉを
製造工程順に示す断面図であり、ここでは高周波回路の
接地構造として、寄生インダクタンスを低減させるため
に用いられるバイアホールの形成に本発明を適用した例
を示している。

先ず、第２図（ａ）のように、表面に接地電極１４を含
む所要の電極を形成した半絶縁性基板１１を、その裏面
側から厚さ１００〜１５０μｍ程度まで研磨した後、表
面側を接着剤１６によりパイレックス板１５等に貼りつ
け固定する。そして、前記接地電極１４に相当する基板
の裏面位置に対して、レジスト膜を利用したりソグラフ
ィ技術によってウェットエツチングを行い、基板の半分
値までエツチングする。その後、レジスト膜を取り除き
、裏面全面に酸化膜１２を成長させ、更にこのエツチン
グされた領域内に狭い間隙の開口窓を開設したレジスト
膜１３を形成する。

次いで、第２図（ｂ）のように、このレジスト膜１３を
マスクにして酸化膜１２をドライエンチング又はウェッ
トエツチングにてエツチングし、この酸化膜１２を側壁
膜とした狭い領域に基板１１の裏面を露呈させる。

更に、第２図（ｃ）のように、前記酸化膜１２をマスク
にして基板１１の全厚さにわたるウェットエツチングを
行い、前記接地電極１４に達するホールを開設する。

しかる上で、第２図（ｄ）のように、このホールの内面
を含む基板１１の裏面に接地電極１７を形成することに
より、ホールを通して表裏の接地電極１４．１７を電気
的に導通させるバイアホールが完成される。

この例では、ホールエツチングを２回の工程に分け、後
半のエツチングでは、酸化膜１２の一部を側壁膜として
エツチングを行うため横方向のエツチングが押さえられ
る。その結果、バイアホールの占有面積を小さくできる
という利点がある。

〔発明の効果］ 以上説明したように本発明は、エツチングの最終工程を
微細間隙の側壁膜をマスクとしたウェットエツチングで
行うことにより、エツチングダメージを防止する一方で
、微細エツチングを実現できる。これにより、例えば、
ショットキ接合型電界効果トランジスタにおけるピンチ
オフ電圧、ショットキ特性、ゲート耐圧等を安定に、し
かも制御性よく製造することができる。また、側壁膜の
間隙のコントロールによってサブミクロン単位のエンチ
ングが可能となり、バイアホールを始めとするエツチン
グ領域の占有面積の縮小化が可能となり、チップサイズ
の小型化、高集積化を実現できる。

【図面の簡単な説明】

第１図（ａ）乃至（ｅ）は本発明をゲート電極の製造に
適用した第１実施例を製造工程順に示す断面図、第２図
（ａ）乃至（ｄ）は本発明をバイアホールの形成に適用
した第２実施例を製造工程順に示す断面図である。 １・・・半絶縁性基板、２・・・能動層、３・・・酸化
膜、４・・・レジスト膜、５・・・側壁膜、６・・・ゲ
ート金属、１１・・・半絶縁性基板、１２・・・酸化膜
、１３・・・レジスト膜１４・・・接地電極、１５・・
・パイレックス板、１６・・・接着剤、１７・・・裏面
接地電極。 第１図 ７５７１１壁嗅

Claims (1)

【特許請求の範囲】
1. １、基板やこの上に形成した各種膜等の被エッチング材
   を、開口窓を開設したレジスト膜をマスクとしてその途
   中の厚さまでエッチングする工程と、エッチングされた
   被エッチング材の凹部の内面に被エッチング材とエッチ
   ング選択性のある膜を側壁膜として微細間隙で形成する
   工程と、この側壁膜をマスクとして前記被エッチング材
   をウェットエッチングする工程とを含むことを特徴とす
   る半導体装置の製造方法。