JPH09190971A - 半導体ウエハにおけるチップパタンの最適化方法 - Google Patents

半導体ウエハにおけるチップパタンの最適化方法

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JPH09190971A
JPH09190971A JP8268926A JP26892696A JPH09190971A JP H09190971 A JPH09190971 A JP H09190971A JP 8268926 A JP8268926 A JP 8268926A JP 26892696 A JP26892696 A JP 26892696A JP H09190971 A JPH09190971 A JP H09190971A
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wafer
mask
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semiconductor chips
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リュディガー・ヨアヒム・シュトロー
Detlef Dipl Ing Kunert
デトレフ・クネルト
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  • General Physics & Mathematics (AREA)
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  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

(57)【要約】 【課題】 本発明は、半導体ウエハ上にマスクを使用し
て段階的にパタンを印刷するときに半導体チップのパタ
ンを最適化することによって製造コストを低下させるこ
とを目的とする。 【解決手段】 半導体チップ３の製造コストを決定する
量、例えばウエハ上に配置可能なチップの数を最適化す
るための処理方法によってその相対的空間位置が決定さ
れたマスクを使用し、そのマスク上の基準点とウエハ１
上の整列点とを一致させることによってマスクを整列さ
せ、半導体チップ３の相互間の位置が最適化中は固定さ
れた状態に維持されることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マスクによって半
導体チップが印刷されるフォトレジスト被覆半導体ウエ
ハにおいて、半導体チップ、特にＩＣチップのパタンを
最適化する方法に関する。
【０００２】
【従来の技術】そのような方法は、ドイツ特許第DE 32
47 141号明細書において開示されている。この方法は、
ウエハが、半導体チップが印刷されない特定の区域を有
する問題を考慮している。そのような区域は一般的に、
製造者の一部分にとって望ましく、また露光装置を整列
するために必要とされるテストパタンを印刷するために
利用される。これらのテストパタンの周囲の領域におけ
るウエハ区域の損失を減少するために、印刷されるパタ
ン、すなわちステップフィールドは、空白の区域が自由
に使用できるように残される区域の周囲に残らないよう
にするように相互に変化する。
【０００３】ウエハ上の全体のチップパタンを一度に露
光するマスクの形成を含む処理がある。別の処理におい
て、マスクは半導体チップのステップフィールドを設け
ている。その場合において、所定の数の半導体チップを
含むステップフィールドがマスクによってステップ反復
方法でウエハにプリントされるステッパが使用される。
その後、フォトレジストが現像される。これに続いて、
エッチング、イオン注入、等のような予め決められた処
理が行われる。この処理ステップ後、フォトレジストが
ウエハから取除かれて、半導体製造処理の第１のパタニ
ングステップが完了する。同じ方法で、別のパタニング
ステップが行われ、そこではステップフィールドパタン
を生成するためのマスクが、第１のパタニングステップ
における対応するマスクと同様に整列されなければなら
ない。第１のパタニングステップにおいて使用されるマ
スクは一般的に、その長手方向の軸がウエハの長手方向
の軸と一致し、露光されるウエハ区域と重なり合わない
ようにそれが長手方向の軸の方向に移動されるように整
列される。
【０００４】
【発明が解決しようとする課題】本発明の目的は、半導
体チップ当たりの製造コストを減少する方法を提供する
ことである。
【０００５】
【課題を解決するための手段】この目的は、半導体チッ
プの製造コストを決定する量を最適化するための処理方
法によってその相対的な空間的位置が決定されるマスク
における基準点およびウエハにおける整列マークによっ
てマスクを整列させ、相互に関連する半導体チップの位
置が最適化中に固定されたまま維持される上記の型式の
方法によって達成される。
【０００６】本発明の方法において、従来の方法とは異
なり、マスクはウエハの中心に対して可能な限り対照的
に整列されない。本発明によると、整列の前に、半導体
チップの製造コストを決定するそれらの量の最適化が行
われる。この最適化は整列を決定し、その結果半導体チ
ップ当りの製造コストを節約する一層効果的なウエハの
露光が行われる。
【０００７】本発明の第１の実施形態において、マスク
の形成前に最適化が行われる。同時に、ウエハに印刷さ
れる半導体チップに応じたマスクの形態が決定される。
これは、ただ１つのみのマスクが１回で完全なチップパ
タンを印刷するために使用される場合に特に有効であ
る。その場合において、マスクの形態は最適化中に決定
される。ウエハにおけるマスクの位置が定められる時
に、この形態が固定され、それによってどの半導体チッ
プが露光されるウエハ区域に適応できず、マスクから除
外されるかを決定する。
【０００８】本発明の第２の実施形態において、１つ以
上の半導体チップを含んでいるステップフィールドを印
刷するように設計され、ステップフィールドはステップ
反復方法でマスクによってウエハ上に露光される。この
ステップフィールドパタンの場合において、マスクの形
態は固定される。それは半導体チップの数およびチップ
パタンによって決定される。その後ステップフィールド
は、ステップ反復方法において半導体ウエハに印刷され
る。最適化は、第１のマスクの露光の前に行われること
が有効である。したがって次のステップにおけるマスク
の位置は既に固定されている。最適化を行なう際に、ウ
エハ上に配置される全ての半導体チップのラスタは、も
ちろん考慮される。
【０００９】本発明の好ましい実施形態において、製造
コストを決定する量はウエハに配置可能な半導体チップ
の数であり、最適化のためにそれらの最大数が決定され
る。この最適化によって、従来の技術で行われたよう
に、ウエハ上のマスクの対称的な配置によって可能であ
った数よりも、著しく多くの数の半導体チップをウエハ
において形成できることが実験によって発見された。し
たがって半導体チップ１個当りの処理コストは対応して
減少する。
【００１０】本発明の別の実施形態において、製造コス
トを決定する量はステップフィールドの数であり、最適
化によってそれらの最小数が決定される。これは、従来
の対称的な配置と比較して、ステップフィールドの数、
したがってウエハを露光するためにステッパによって行
われるステップ数を著しく減少することが実験によって
発見された。ステッパのステップ数が処理時間を決定す
るので、半導体チップを有するウエハ形成の処理コス
ト、すなわちステッパによって実行されるステップ数の
減少は、ウエハおよびチップ当たりの製造コストを著し
く減少する。所定の処理において、レジストで被覆され
たウエハへチップパタンを露光するための費用が非常に
高い場合には、これは特に明白である。チップを印刷す
るためにどの型式の処理が行われるかに応じて、ステッ
プフィールドの数のみを最小にすることによって、また
はウエハに露光可能なチップの数のみを最大にすること
によって、あるいは両方のパラメータを同時に最適化す
ることによって、ステップフィールドパタンを決定する
ことができる。個々の場合において、所定の処理条件に
おいてどの方法が最もコストを節約するかは当業者によ
って決定することができる。
【００１１】さらに、製造処理によって決定される境界
条件で最適化を行うことは有効である。そのような境界
条件によって、コストをさらに減少させることができ
る。ウエハにおいて、境界条件としてステップフィール
ドが印刷されない除外区域、如何なる場合においてもス
テップフィールドが印刷される露光区域、および／また
はテストパタンが印刷されるテスト区域を決定すること
ができる。個々の場合において、所定の処理においてこ
れらの境界条件の何れが有効であるかは当業者によって
決定することができる。刻み線（inscription ）、ウエ
ハの把持、等のための特定の区域が半導体チップを印刷
するために使用されないならば、除外区域を決定するこ
とは有効である。チップが欠陥を有する、または劣悪な
品質であることが予測される区域を除外して、それらが
使用されないようにすることも可能である。これに対す
る１つの理由は、特にウエハの縁部区域において供給さ
れたフォトレジストの品質が劣悪であるからである。こ
れらの除外区域にチップが印刷されないならば、処理コ
ストはさらに減少される。露光区域として、例えば、ウ
エハに供給されるフォトレジストの安定性を補償するた
めに露光が必要である区域が選択される。パタンを与え
られていない所定のウエハ材料の大きい区域に供給され
る所定の型式のフォトレジストがチップから外れる傾向
があるならば、これは特に都合がよい。処理を実行また
は制御するために特定の処理においてテストパタンが必
要であるならば、テスト区域が効果的に設けられる。
【００１２】都合よく、最適化された等しい量を有する
２つ以上のステップフィールドパタンが決定されるなら
ば、チップからウエハの周囲への距離が最大であるパタ
ンが選択される。したがって、チップは、フォトレジス
トの状態、したがって適切に機能する欠陥の無いチップ
ための状態が最良であるそのウエハの区域に印刷され
る。
【００１３】最適化処理方法は、コンピュータによって
効果的に行われる。これは、ステップフィールドパタン
の非常に正確な最適化を可能にする。ウエハにおける全
ての可能なチップパタン、またはステップフィールドパ
タンを、次々に試すことができる。
【００１４】最適化のための別の量は、半導体チップが
ステップフィールドに纏められているステップフィール
ドの横／縦比である。所定の数のチップに対してステッ
プフィールドの数を減少することができる。
【００１５】別の量として、半導体チップ、特にＩＣチ
ップの横／縦比または面積が最適化されることができ
る。そのような配置において一層多くのＩＣチップを形
成することができる場合には、ＩＣチップを例えば９０
°回転することができる。ウエハにおけるＩＣチップの
数は、ＩＣチップの面積を変更することによっても最大
にすることができる。ＩＣチップが一層大きい面積およ
び適切な縦／横比を有するならば、チップが一層小さい
区域を有する場合よりも、ウエハにおいて一層多くのＩ
Ｃチップを形成できる可能性があることが発見された。
さらに、計算された比に最も近い横／縦比に到達するま
で、ＩＣチップのスイッチングブロックの配置を変更さ
せることができる。
【００１６】ＩＣの製造コストを決定する量を最適化す
るために、マスクは数学的シミュレーションによって段
階的にウエハに対して移動することができ、空間的位置
に応じて記憶され、異なる位置と比較される基準点およ
び整列印の相関位置を介して相関位置を決定することが
できる。これはステップフィールドパタンを最適化する
ための確実な処理方法である。本発明は、ここで添付の
図面を参照して一層詳細に説明される。
【００１７】
【発明の実施の形態】図１は、本発明の方法によって最
適化されるステップフィールドパタンを示している。ウ
エハ１は、刻み線のために確保され、ＩＣチップが形成
されない除外区域２を含んでいる。ウエハ１上にＩＣチ
ップ３が形成され、それらはステップフィールド４内に
配置されている。黒丸の符号によって示されているＩＣ
チップ３は、劣悪な処理状態のために、この場合はウエ
ハ１の周縁に接近し過ぎる位置のために、製造後に使用
するのに不適切なＩＣチップである。
【００１８】図１における本発明の方法の実施形態につ
いて以下で説明する。処理条件に対して適切に選択され
たフォトレジストが、当業者によく知られている処理に
よってウエハ１に供給される。ウエハ１が露光される前
に、ウエハ１に印刷されるステップフィールドパタン６
の最適化がコンピュータによって行われる。これを行う
ために、必要な境界条件がコンピュータに供給される。
これらはウエハ１の直径、ＩＣチップの縦／横比、ステ
ップフィールドの縦／横比、ステップフィールド４が印
刷されない除外区域２、およびプリントされるが使用さ
れないウエハ１の縁部領域である。その後、コンピュー
タによってシミュレーションが行われる。最初に、使用
可能なＩＣチップ３の数が、除外区域２の外側のウエハ
１の区域において最大にされる。これを行うために、最
初にＩＣチップ３はそれらの配置がウエハ１の中心に対
して対称になるように利用可能なウエハ区域７上に形成
される。使用可能なＩＣチップ３の数が決定される。そ
の後、全体的なチップパタンが、予め決められたシステ
ムに基いてウエハ１の中心に対してｘ方向およびｙ方向
の両方に移動される。各これらの位置において、ウエハ
区域７に適合する使用可能なＩＣチップ３の数が決定さ
れ記憶される。異なる位置に対してこれらのＩＣチップ
の数を比較することによって、そのようなＩＣチップ３
の数が最大であるマスクの位置が決定される。
【００１９】その後、このチップパタンのＩＣをステッ
プフィールドに纏める種々の可能性がシミュレートされ
る。各可能性に対して、ステップフィールドの数が決定
される。比較によって、最小数が決定される。その結果
の図１のステップフィールドパタンが得られ、ＩＣチッ
プ３は１６４である。ステッパによって行われるステッ
プの数は４９である。
【００２０】これと比較して、図２は、従来の方法によ
って、すなわち本発明のような最適化を行わずに、同じ
境界条件のもとでウエハに印刷されるパタン、すなわち
ウエハの直径、チップの縦／横比、ステップフィールド
の縦／横比、および除外区域２を示している。ＩＣチッ
プ３が除外区域２に印刷されないように、マスクはｙ方
向のみに移動された。ＩＣチップ３のパタン、またはス
テップフィールドパタン６は、ウエハの中心を通るウエ
ハ１のｙ軸に対して対称である。対称であるにも関わら
ず、この場合かなり少ない数のＩＣチップがウエハ１に
印刷される。使用可能なＩＣチップ３の数は１５４であ
る。ＩＣチップ３をウエハ１へ印刷するためにステッパ
によって行われるステップの数は４３である。したがっ
て、示された例において、ＩＣチップを約１０％多くウ
エハ上に形成することができる。これは、１個のＩＣチ
ップ当たりの製造コストを著しく減少する。
【００２１】最適化されたステップフィールドパタンの
決定後に、ウエハ１はステッパによって予め決められた
ステップ反復方法で露光される。これを行うために、露
光の前に、特にウエハ上の整列マークに対するマスクに
おける基準点に関する必要な情報がステッパに供給され
る。この後に、通常の製造ステップが行われる。露光さ
れたフォトレジストは現像され、酸化処理、イオン注
入、等のような所望の処理ステップが行われ、残留した
フォトレジストはウエハから取除かれる。これによって
第１のパタニングステップが完了する。別のパタニング
ステップが通常の方法で行われ、最初のステップで決定
された位置である、ウエハ上の整列マークに対するマス
クにおける基準点の位置を利用してマスク整列が行われ
る。
【００２２】上記の実施形態の方法は、本発明の１つの
実施形態である。処理条件に応じて、多くの別の実施形
態が考えられる。動作のシーケンスおよび最適化の実行
を変更することも可能である。種々の実行の詳細は当業
者に任される。
【図面の簡単な説明】
【図１】本発明による最適化されたステップフィールド
パタン図。
【図２】同じウエハにおける同じＩＣチップに対する従
来のステップフィールドパタン図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リュディガー・ヨアヒム・シュトロー ドイツ連邦共和国、デー − 79098 フ ライブルク、ローザーシュトラーセ 19 (72)発明者 デトレフ・クネルト ドイツ連邦共和国、デー − 79211 デ ンツリンゲン、モウラヒャー・シュトラー セ 20

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 マスクによって半導体チップを印刷する
    フォトレジスト被覆半導体ウエハにおける半導体チップ
    のパタンを最適化する方法において、 半導体チップの製造コストを決定する量を最適化するた
    めの処理方法によってその相対的空間位置が決定される
    マスク上の基準点およびウエハにおける整列点によって
    マスクを整列させ、半導体チップの相互間の位置が最適
    化中固定された状態に維持されることを特徴とする方
    法。
  2. 【請求項２】 最適化がマスクの形成前に行われ、同時
    に、ウエハ上に印刷される半導体チップに依存するマス
    クの形態が決定される請求項１記載の方法。
  3. 【請求項３】 １つ以上の半導体チップを含んでいるス
    テップフィールドを印刷するように構成され、ステップ
    フィールドがステップ反復方法でマスクによってウエハ
    に印刷される請求項１記載の方法。
  4. 【請求項４】 第１のマスクの露光の前に最適化が行わ
    れる請求項３記載の方法。
  5. 【請求項５】 製造コストを決定する量がウエハ上に配
    置可能な半導体チップの数であり、最適化のためにそれ
    らの最大数が決定される請求項１乃至４記載の何れか１
    項記載の方法。
  6. 【請求項６】 製造コストを決定する量がステップフィ
    ールドの数であり、最適化のために、それらの最小数が
    決定される請求項１乃至５の何れか１項記載の方法。
  7. 【請求項７】 製造処理によって決定される境界条件に
    よって最適化が行われる請求項１乃至６の何れか１項記
    載の方法。
  8. 【請求項８】 境界条件としてステップフィールドが印
    刷されない除外区域、如何なる場合においてもステップ
    フィールドが印刷される露光区域、および／またはテス
    トパタンが印刷されるテスト区域がウエハ上において決
    定される請求項７記載の方法。
  9. 【請求項９】 最適化された等しい量を有する２つ以上
    のステップフィールドパタンが決定され、ウエハの周縁
    からの半導体チップの距離が最大であるパタンが選択さ
    れる請求項１乃至８の何れか１項記載の方法。
  10. 【請求項１０】 最適化が、コンピュータによって行わ
    れる請求項１乃至９の何れか１項記載の方法。
  11. 【請求項１１】 製造コストを決定する別の量がステッ
    プフィールドの横／縦比であり、それに基いて半導体チ
    ップがステップフィールドに纏められる請求項６乃至１
    ０の何れか１項記載の方法。
  12. 【請求項１２】 製造コストを決定する別の量がＩＣチ
    ップの横／縦比または面積である請求項１乃至６の何れ
    か１項記載の方法。
  13. 【請求項１３】 計算された比に最も近いＩＣチップの
    横／縦比に到達するまで、ＩＣチップのスイッチングブ
    ロックの配置が変化される請求項１２記載の方法。
  14. 【請求項１４】 半導体チップの製造コストを決定する
    量を最適化するために、数学的シミュレーションによっ
    てマスクをウエハに対して段階的に移動させ、その相対
    的位置が基準点および整列点の相対的位置によって決定
    され、それらは空間的位置に応じて記憶され、異なる位
    置に対して比較される請求項１０乃至１３の何れか１項
    記載の方法。
JP8268926A 1995-10-10 1996-10-09 半導体ウエハにおけるチップパタンの最適化方法 Pending JPH09190971A (ja)

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DE19537756.7 1995-10-10
EP96113463A EP0768575A3 (de) 1995-10-10 1996-08-22 Verfahren zum Optimieren einer Anordnung von Halbleiterelementen auf einem Halbleiterwafer
DE96113463.2 1996-08-22

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