JPH09186584A - 同期遅延ラインを用いた遅延同期ループ回路 - Google Patents

同期遅延ラインを用いた遅延同期ループ回路

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JPH09186584A
JPH09186584A JP8351608A JP35160896A JPH09186584A JP H09186584 A JPH09186584 A JP H09186584A JP 8351608 A JP8351608 A JP 8351608A JP 35160896 A JP35160896 A JP 35160896A JP H09186584 A JPH09186584 A JP H09186584A
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Abstract

(57)【要約】 【課題】 入力クロックに正確に同期したクロックを効
果的に発生できるように構成された同期遅延ラインを用
いるデジタル遅延同期ループ回路を提供する。 【解決手段】 入力クロックＣＬＫを受けて基準クロッ
クＰＣＬＫ Ｍを出力する遅延バッファＢＤＣと、基準
クロックを遅延するメイン遅延器ＭＤＣと、メイン遅延
器による遅延クロックＤ１を遅延する単位遅延器ＦＵＤ
を縦列接続した第１遅延ラインと、基準クロックを遅延
する単位遅延器ＢＵＤを縦列接続した第２遅延ライン
と、第１遅延ラインによる遅延クロックＤ１〜Ｄｎと基
準クロックとをそれぞれ位相比較し、位相の一致した遅
延クロックに応じたエネーブル信号Ｆ１〜Ｆｎを活性化
させる遅延検出器ＤＤＣと、活性化したエネーブル信号
によりオンして第２遅延ラインから出力されるクロック
のいずれかを出力クロックＰＣＬＫとして伝送するスイ
ッチ手段ＳＷＣと、から構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタル遅延同期
ループ(Digital Delay Locked Loop) 回路に関し、特
に、外部提供のシステムクロックによって駆動される同
期半導体メモリ装置に用いられる内部クロックをシステ
ムクロックに同期させるためのデジタル遅延同期ループ
回路に関するものである。
【０００２】
【従来の技術】外部から供給されるシステムクロックＣ
ＬＫに従い動作する同期半導体メモリ装置は、システム
クロックＣＬＫからチップ内部で必要なクロックＰＣＬ
Ｋを出力するクロックバッファをもっている。即ち、こ
のクロックバッファによるクロックＰＣＬＫがチップ内
各回路へ供給され、システムクロックＣＬＫに同期して
動作することができる。しかしながら、クロックバッフ
ァは単にシステムクロックＣＬＫをバッファリングして
チップ内部で必要とするクロックＰＣＬＫとして供給す
るだけであり、外部のシステムクロックＣＬＫとクロッ
クＰＣＬＫとに遅延差が必然的に発生することになる。
このような位相差が発生すると、チップ内回路の動作は
システムクロックＣＬＫに対しその位相差だけ常に遅く
なることになる。そこで、システムクロックＣＬＫと同
一動作速度を得るための内部クロックＰＣＬＫ、即ち、
外部供給のシステムクロックＣＬＫに完全同期してシス
テムクロックＣＬＫとの位相差が“０”であるクロック
ＰＣＬＫを生成するための研究が継続されている。
【０００３】その解決手法の代表的なものとして、位相
同期ループ（Phase locked loop:ＰＬＬ）や遅延同期ル
ープ（Delay locked loop:ＤＬＬ）を用いて外部システ
ムクロックＣＬＫと内部クロックＰＣＬＫとの間のスキ
ュー(skew)を最小化する技術が提案されている。このう
ちＰＬＬ回路は、図１に示すようにこの分野で既によく
知られた回路である。
【０００４】入力クロックＣＬＫが提供されて出力クロ
ックＰＣＬＫが発生され、これら両クロックＣＬＫ，Ｐ
ＣＬＫが位相検出器１２に入力されると、位相検出器１
２は入力クロックＣＬＫと出力クロックＰＣＬＫとの位
相比較からその位相差を検出し、ループフィルタ１４へ
供給する。ループフィルタ１４は位相差検出信号を低域
ろ波することにより対応するレベルの直流制御電圧Ｖ
（ｔ）を発生し、電圧制御発振器１６へ供給する。そし
て電圧制御発振器１６は、ループフィルタ１４から出力
される制御電圧Ｖ（ｔ）に応じて周波数発振制御され、
内部クロックＰＣＬＫを発生する。
【０００５】この図１の構成をもつＰＬＬ回路は、入力
クロックＣＬＫと出力クロックＰＣＬＫとの位相差が正
の値で発生すると電圧Ｖ（ｔ）のレベルが上昇して電圧
制御発振器１６の発振周期が短くなり、位相差を減少さ
せる。逆に、位相検出器１２による位相差が負の値を有
すると電圧Ｖ（ｔ）のレベルが低下して電圧制御発振器
１６の発振周期が長くなり、位相差を減少させる。従っ
て、システムクロックＣＬＫと内部クロックＰＣＬＫと
が同期する。
【０００６】ＤＬＬ回路の場合は、図１において電圧制
御発振器１６の代わりに、電圧に応じて遅延量が変化す
る電圧制御遅延器(Voltage Controlled Delay)を使用す
ることにより構成される。
【０００７】
【発明が解決しようとする課題】上記従来のＰＬＬやＤ
ＬＬを用いたクロック同期手法には、次にあげるような
短所がある。第一に、システムクロックＣＬＫと内部ク
ロックＰＣＬＫとの同期をとるまでにかかる時間(locki
ng time)が長く、ＳＤＲＡＭ（同期メモリ）に利用する
場合にデータアクセスタイムが長くなる。即ち、スロー
捕捉時間(slow acquisition time) が問題になる。この
ために、システムクロックＣＬＫの周波数が変化する場
合に数μｓの時間を要する結果となっており、動作上の
制約をもたらしている。第二に、このような問題点か
ら、デバイスが動作しないスタンバイ(stand-by)時でも
常に同期動作しなければならないため、スタンバイ電流
の増加要因となっている。第三に、電圧制御発振器や遅
延器の周期や遅延時間より速いか遅い周波数では、ＰＬ
ＬやＤＬＬを使用しない場合よりも遅い内部クロックＰ
ＣＬＫが発生する可能性がある。
【０００８】
【課題を解決するための手段】このような課題を解決す
るために本発明では、外部から供給されるシステムクロ
ックに正確に同期した内部クロックを素早く発生するこ
とができ、スタンバイ電流も抑制可能なように、同期遅
延ライン(Synchrous Delay Line:ＳＤＬ) を用いたデジ
タル遅延同期ループ(Digital Delay Locked Loop) 回路
を提供する。また、一定時間遅延した遅延クロックと遅
延してないクロックとを比較してシステムクロックと内
部クロックとの遅延差を最小化し得る構成の同期遅延ラ
インを用いたデジタル遅延同期ループ回路を提供する。
【０００９】このために本発明の遅延同期ループ回路
は、入力クロックを受けて基準クロックを出力する遅延
バッファと、前記基準クロックを遅延するメイン遅延器
と、該メイン遅延器による遅延クロックを所定時間ずつ
遅延して多数の遅延クロックを出力する単位遅延器を縦
列接続した第１遅延ラインと、前記基準クロックを所定
時間ずつ遅延して多数のクロックを出力する単位遅延器
を縦列接続した第２遅延ラインと、前記第１遅延ライン
から出力される多数の遅延クロックと前記基準クロック
とをそれぞれ位相比較し、位相の一致した遅延クロック
に応じたエネーブル信号を活性化させる遅延位相比較検
出手段と、その活性化したエネーブル信号によりオンし
て前記第２遅延ラインから出力される多数のクロックの
うちのいずれかを出力クロックとして伝送するスイッチ
手段と、から構成されることを特徴とする。
【００１０】遅延位相比較検出手段は、第１遅延ライン
から出力される各遅延クロックを基準クロックの第１論
理でそれぞれラッチし、該ラッチした遅延クロックが第
１論理のときにエネーブル信号を前記基準クロックの第
２論理で活性化させる多数の遅延検出器からなるものと
する。また各遅延検出器は、エネーブル信号を活性化さ
せるときに後段の遅延検出器にエネーブル信号の非活性
化を維持させるキャリ手段を備えるものとする。更に、
入力クロックの周期が第１遅延ラインの遅延時間よりも
長い場合に基準クロックを出力クロックとするバイパス
選択手段を備えるようにしておくとよい。
【００１１】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
【００１２】図２に、本発明による同期遅延ラインを用
いたデジタル遅延同期ループのブロック図を示す。図示
の遅延バッファＢＤＣは、入力クロックＣＬＫを遅延し
て基準クロックＰＣＬＫ＿Ｍとしてバッファリング出力
する。この遅延バッファＢＤＣから出力される基準クロ
ックＰＣＬＫ＿Ｍは、第１遅延ライン中のメイン遅延器
ＭＤＣ、多数の遅延検出器ＤＤＣ１〜ＤＤＣｎ、第２遅
延ライン中の単位遅延器ＢＵＤ１へ入力される。
【００１３】第１遅延ラインは、メイン遅延器ＭＤＣ及
びこれから直列接続された同じ遅延時間をもつ多数の単
位遅延器ＦＵＤ１〜ＦＵＤｎにより構成される。これら
単位遅延器ＦＵＤ１〜ＦＵＤｎは、メイン遅延器ＭＤＣ
から出力される遅延クロックＤ１を遅延して各遅延クロ
ックＤ２〜Ｄｎをそれぞれ出力する。第２遅延ライン
は、単位遅延器ＦＵＤｉ（ｉは自然数）とそれぞれ同じ
遅延時間をもつ多数の単位遅延器ＢＵＤ１〜ＢＵＤｎが
直列接続されて構成される。この第２遅延ラインをなす
各単位遅延器ＢＵＤ１〜ＢＵＤｎの入力端子及び出力端
子と出力クロックＰＣＬＫの出力端子との間には、基準
クロックＰＣＬＫ＿Ｍ或いはこれから所定の単位時間遅
延したクロックＤ１’〜Ｄｎ’のうちの少なくとも１つ
をエネーブル信号Ｆ１〜Ｆｎの活性化に応じて選択し、
出力クロックＰＣＬＫの出力端子へ伝達するスイッチＳ
ＷＣ１〜ＳＷＣｎが設けられている。
【００１４】遅延検出器ＤＤＣ１〜ＤＤＣｎは、基準ク
ロックＰＣＬＫ＿Ｍと、第１遅延ラインをなす単位遅延
器ＦＵＤ１〜ＦＵＤｎからそれぞれ出力される遅延クロ
ックＤｉとをそれぞれ入力して位相を比較する。即ち、
遅延検出器ＤＤＣ１〜ＤＤＣｎは、入力される基準クロ
ックＰＣＬＫ＿Ｍと遅延クロックＤｉの位相が一致した
ときにその遅延クロックＤｉをラッチし、基準クロック
ＰＣＬＫ＿Ｍが“ロウ”の間にエネーブル信号Ｆｉを活
性化させる。そして、この遅延検出器ＤＤＣ１〜ＤＤＣ
ｎから出力されるエネーブル信号Ｆ１〜Ｆｎの活性化に
よってスイッチＳＷＣ１〜ＳＷＣｎが個別的にエネーブ
ルされる。
【００１５】図３は、図２の回路動作を概略的に説明す
るための動作タイミング図である。図３に示すように入
力クロックＣＬＫが印加されると、遅延バッファＢＤＣ
がこれを遅延バッファリングし、図３のようなクロック
パルス形態の基準クロックＰＣＬＫ＿Ｍが出力される。
この基準クロックＰＣＬＫ＿Ｍは遅延バッファＢＤＣの
遅延に相応する遅延時間をもつメイン遅延器ＭＤＣによ
って遅延され、遅延クロックＤ１が出力される。また基
準クロックＰＣＬＫ＿Ｍは、遅延検出器ＤＤＣ１〜ＤＤ
Ｃｎと単位遅延器ＢＵＤ１へも提供される。
【００１６】メイン遅延器ＭＤＣによる遅延クロックＤ
１は、縦列接続された多数の単位遅延器ＦＵＤ１〜ＦＵ
Ｄｎによって単位時間ずつ順次遅延され、図３のような
遅延クロックＤ２，Ｄ３，Ｄ４, …, Ｄｎがそれぞれ発
生する。本例の場合、これら単位遅延器ＦＵＤ１〜ＦＵ
Ｄｎの各遅延時間は統一してある。そして、これら順次
発生する遅延クロックＤ１〜Ｄｎが遅延検出器ＤＤＣ１
〜ＤＤＣｎへそれぞれ入力される。
【００１７】遅延検出器ＤＤＣ１は、遅延バッファＢＤ
Ｃによる基準クロックＰＣＬＫ＿Ｍとメイン遅延器ＭＤ
Ｃによる最初の遅延クロックＤ１とを位相比較し、他の
遅延検出器ＤＤＣ２〜ＤＤＣｎも同様にそれぞれ、基準
クロックＰＣＬＫ＿Ｍと記第１遅延ライン上の単位遅延
器ＦＵＤｉによる各遅延クロックＤ２〜Ｄｎとを位相比
較する。このように基準クロックＰＣＬＫ＿Ｍと遅延ク
ロックＤｉとをそれぞれ位相比較する遅延検出器ＤＤＣ
ｉは、両入力クロックの位相が一致するときに、入力さ
れる遅延クロックＤｉの周期をもつエネーブル信号Ｆｉ
を活性化させる。例えば図３に示すように、第１クロッ
クＰＣＬＫ＿Ｍと単位遅延器ＦＵＤ７による遅延クロッ
クＤ７とが同相になれば、遅延検出器ＤＤＣ７が遅延ク
ロックＤ７をラッチし、これを基準クロックＰＣＬＫ＿
Ｍが論理“ロウ”の期間に出力する。つまり、エネーブ
ル信号Ｆ７が活性化となる。これに従って、エネーブル
信号Ｆ７により制御されるスイッチＳＷＣ７がオンとな
り、単位遅延器ＢＵＤ１〜ＢＵＤ７によって順次遅延さ
れた結果のクロックＤ７’が出力クロックＰＣＬＫの出
力端子へ伝達される。言い換えれば、遅延検出器ＤＤＣ
７によるエネーブル信号Ｆ７に従い、メイン遅延器ＭＤ
Ｃを通さない基準クロックＰＣＬＫ＿Ｍを遅延する第２
遅延ラインの出力クロックＤ１’〜Ｄｎ’のうち、クロ
ックＤ７’が選択されて出力クロックＰＣＬＫとして発
生される。
【００１８】上記のような動作による遅延クロック選択
の結果発生される出力クロックＰＣＬＫは、基準クロッ
クＰＣＬＫ Ｍよりもメイン遅延器ＭＤＣの遅延分だけ
速い信号となり、メイン遅延器ＭＤＣの遅延と遅延バッ
ファＢＤＣの遅延が等しければ究極的に入力クロックＣ
ＬＫと出力クロックＰＣＬＫとの間に遅延はなくなる。
即ち、システムクロックＣＬＫと同相の内部クロックＰ
ＣＬＫを得られるようになる。そして、図２のような構
成を有する回路によれば、出力クロックＰＣＬＫが入力
クロックＣＬＫに同期するまでにかかる時間が３ＣＬＫ
ですむので、スロー捕捉時間の問題と待機時の消費電流
の問題を解消することができる。
【００１９】図４には、図２に示す単位遅延器ＦＵＤ１
〜ＦＵＤｎ，ＢＵＤ１〜ＢＵＤｎ、スイッチＳＷＣ１〜
ＳＷＣｎ、及び遅延検出器ＤＤＣ〜ＤＣＣｎの具体例を
示してある。また図５は、図４に示した同期遅延ライン
の動作を説明するための動作タイミング図であって、図
４に示した遅延バッファＢＤＣから出力される基準クロ
ックＰＣＬＫ＿Ｍと単位遅延器ＦＵＤ１〜ＦＵＤ１０の
出力タイミングを示したものである。
【００２０】図３のような入力クロックＣＬＫが提供さ
れると遅延バッファＢＤＣによる遅延バッファリング
で、図５に示すような基準クロックＰＣＬＫ＿Ｍが出力
される。メイン遅延器ＭＤＣは、基準クロックＰＣＬＫ
＿Ｍを遅延して図５に示すように最初の遅延クロックＤ
１を出力する。このとき一方で、第２遅延ラインに直列
接続された多数の単位遅延器ＢＵＤ１〜ＢＵＤｎが基準
クロックＰＣＬＫ＿Ｍを順次遅延し、それぞれクロック
Ｄ１’〜Ｄｎ’を発生する。これらクロックＤ１’〜Ｄ
ｎ’は、メイン遅延器ＭＤＣの遅延を経ない、つまり遅
延クロックＤ１〜Ｄｎに先立つ信号であり、スイッチＳ
ＷＣ１〜ＳＷＣｎがオンスイッチされれば出力クロック
ＰＣＬＫとして伝送される。
【００２１】メイン遅延器ＭＤＣから出力される遅延ク
ロックＤ１は、２つの直列インバータからなる多数の単
位遅延器ＦＵＤ１〜ＦＵＤｎの縦列接続遅延ラインを通
じて順次遅延され、図５のようなその他の遅延クロック
Ｄ２〜Ｄ１０が発生される。これら単位遅延器ＦＵＤ１
〜ＦＵＤｎを経てそれぞれ出力される遅延クロックＤ１
〜Ｄｎは、最初の遅延検出器ＤＤＣ１を除いたその他の
遅延検出器ＤＤＣ２〜ＤＤＣｎ内の伝送ゲートＴ１に供
給される。
【００２２】遅延検出器ＤＤＣ２〜ＤＤＣｎ内の伝送ゲ
ートＴ１は、一般的なＣＭＯＳ伝送ゲートで、そのＮＭ
ＯＳゲートが基準クロックＰＣＬＫ＿Ｍで制御されると
共にＰＭＯＳゲートが基準クロックＰＣＬＫ＿Ｍをイン
バータＩＮＴで反転させて制御されている。これら遅延
検出器ＤＤＣ２〜ＤＤＣｎ内の伝送ゲートＴ１により、
基準クロックＰＣＬＫ＿Ｍに応じて転送される遅延クロ
ックＤ１〜Ｄｎは、第１ラッチ回路ＬＴ１でラッチされ
る。即ち、遅延バッファＢＤＣから出力される基準クロ
ックＰＣＬＫ＿Ｍが論理“ハイ”のときに単位遅延器Ｆ
ＵＤ１〜ＦＵＤｎによる遅延クロックＤ２〜Ｄｎが転送
され、多数の遅延検出器ＤＤＣ２〜ＤＤＣｎ内の第１ラ
ッチ回路ＬＴ１にラッチされる。
【００２３】第１ラッチ回路ＬＴ１の出力側には、基準
クロックＰＣＬＫ＿Ｍが論理“ロウ”のときにオンとな
る伝送ゲートＴ２が接続されている。そして、該伝送ゲ
ートＴ２を介し転送される信号を反転ラッチする第２ラ
ッチ回路ＬＴ２が設けられ、この第２ラッチ回路ＬＴ２
の出力は、スイッチＳＷＣ２〜ＳＷＣｎをオンオフ制御
するキャリ発生器ＣＲのクロック入力端子Ｂへ提供され
る。
【００２４】キャリ発生器ＣＲは、キャリ入力端子Ａと
クロック入力端子Ｂの論理がそれぞれ“ハイ”、“ロ
ウ”のときにエネーブル信号Ｆ２〜Ｆｎを活性化させ、
更にキャリ出力端子ＣＲ０１，ＣＲ０２，……を非活性
とする。このようなキャリ発生器ＣＲの動作真理値表を
下記表１に示す。キャリ出力端子ＣＲ０ｉは、次段の遅
延検出器ＤＤＣｉ＋１内のキャリ発生器ＣＲのキャリ入
力端子Ａ及び遅延検出器ＤＤＣ２〜ＤＤＣｎに１ずつ設
けられたＮＯＲゲートＮＯＲの入力へ接続される。
【表１】
【００２５】このように構成された遅延検出器ＤＤＣ２
〜ＤＤＣｎは、単位遅延器ＦＵＤ２〜ＦＵＤｎから出力
される遅延クロックＤ２〜Ｄｎを基準クロックＰＣＬＫ
＿Ｍが論理“ハイ”のときにラッチし、そして、基準ク
ロックＰＣＬＫ＿Ｍの論理“ロウ”期間で、論理“ハ
イ”ラッチされた遅延クロックＤｉに対応する単位遅延
器ＢＵＤｉによるクロックＤｉ’と出力クロックＰＣＬ
Ｋの出力端子とをつなぐエネーブル信号Ｆｉをエネーブ
ルさせることが分かる。このときに、エネーブル信号Ｆ
ｉが活性化されると、その後続のエネーブル信号Ｆｉ＋
１，Ｆｉ＋２，…，Ｆｉ＋ｎはキャリ発生器ＣＲの働き
によって非活性化される。
【００２６】一方、図４の構成中の一番目に位置した遅
延検出器ＤＤＣ１はバイパス選択手段として作動し、使
用者の選択によって動作させられるようにしてある。例
えば、外部クロックＣＬＫの周期が第１及び第２遅延ラ
イン上の遅延時間より長い場合、ヒューズＦＵＳＥ１，
ＦＵＳＥ２の切断選択によって動作が決定される。ヒュ
ーズＦＵＳＥ１，ＦＵＳＥ２は、外部クロックＣＬＫの
周期が第１及び第２遅延ライン上の遅延時間より短い場
合には切断され、逆の場合には切断されない。次に、ヒ
ューズＦＵＳＥ１，ＦＵＳＥ２が切断されていない状態
で、遅延ラインの遅延時間より長い周期の外部クロック
ＣＬＫが入力される動作過程を説明する。
【００２７】基準クロックＰＣＬＫ＿Ｍが論理“ロウ”
になると、多数の遅延検出器ＤＤＣ２〜ＤＤＣｎのいず
れかのキャリ端子ＣＲ０ｉが活性状態となって対応する
ＮＯＲゲートＮＯＲが論理“ハイ”を出力することによ
り、遅延検出器ＤＤＣ１内の第１ラッチ回路ＬＴ１が初
期化される。この状態で基準クロックＰＣＬＫ＿Ｍが論
理“ハイ”に遷移すると、インバータＩＮＴの出力によ
りＰＭＯＳトランジスタＰＭＯＳがターンオンして第１
ラッチ回路ＬＴ１の出力が論理“ハイ”になる。そし
て、基準クロックＰＣＬＫ＿Ｍが論理“ロウ”に遷移す
ると、遅延検出器ＤＤＣ１内の伝送ゲートＴ２が第１ラ
ッチ回路ＬＴ１のラッチ出力を転送して第２ラッチ回路
ＬＴ２が反転ラッチを行い、これに応じてスイッチＳＷ
Ｃ１がターンオンする。従って、遅延ラインの遅延時間
よりも外部クロックＣＬＫの周期が長くなる場合には、
基準クロックＰＣＬＫ＿Ｍが直に出力クロックＰＣＬＫ
としてバイパスされることが分かる。
【００２８】図６は、図４に示す構成の回路の動作をシ
ミュレーションした結果を示すものである。同図を参照
すると、外部システムクロックＣＬＫと内部クロックＰ
ＣＬＫとの位相が同期するのにかかる時間は、システム
クロックＣＬＫの３周期で満足されることが分かる。
【００２９】
【発明の効果】本発明によれば、同期遅延ラインを用い
て一定時間遅延した遅延クロックと遅延しないクロック
とを比較して入力クロックと出力クロックとの位相差を
最小化することでロック時間が短くなり、特に、ＳＤＲ
ＡＭに適用した場合にそのアクセスタイムを向上させる
ことができる。
【図面の簡単な説明】
【図１】従来の位相同期ループ回路のブロック図。
【図２】本発明によるデジタル遅延同期ループ回路のブ
ロック図。
【図３】図２の回路の動作タイミングを示した信号波形
図。
【図４】本発明によるデジタル遅延同期ループ回路の具
体例を示した回路図。
【図５】図４の同期遅延ラインの動作タイミングを示し
た信号波形図。
【図６】本発明によるデジタル遅延同期ループ回路の実
験結果を示すグラフ。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 入力クロックを受けて基準クロックを出
    力する遅延バッファと、前記基準クロックを遅延するメ
    イン遅延器と、該メイン遅延器による遅延クロックを所
    定時間ずつ遅延して多数の遅延クロックを出力する単位
    遅延器を縦列接続した第１遅延ラインと、前記基準クロ
    ックを所定時間ずつ遅延して多数のクロックを出力する
    単位遅延器を縦列接続した第２遅延ラインと、前記第１
    遅延ラインから出力される多数の遅延クロックと前記基
    準クロックとをそれぞれ位相比較し、位相の一致した遅
    延クロックに応じたエネーブル信号を活性化させる遅延
    位相比較検出手段と、その活性化したエネーブル信号に
    よりオンして前記第２遅延ラインから出力される多数の
    クロックのうちのいずれかを出力クロックとして伝送す
    るスイッチ手段と、から構成されることを特徴とする遅
    延同期ループ回路。
  2. 【請求項２】 遅延位相比較検出手段は、第１遅延ライ
    ンから出力される各遅延クロックを基準クロックの第１
    論理でそれぞれラッチし、該ラッチした遅延クロックが
    第１論理のときにエネーブル信号を前記基準クロックの
    第２論理で活性化させる多数の遅延検出器からなる請求
    項１記載の遅延同期ループ回路。
  3. 【請求項３】 各遅延検出器は、エネーブル信号を活性
    化させるときに後段の遅延検出器にエネーブル信号の非
    活性化を維持させるキャリ手段を備える請求項２記載の
    遅延同期ループ回路。
  4. 【請求項４】 入力クロックの周期が第１遅延ラインの
    遅延時間よりも長い場合に基準クロックを出力クロック
    とするバイパス選択手段を備える請求項１〜３のいずれ
    か１項に記載の遅延同期ループ回路。
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