JP2748938B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2748938B2 JP2748938B2 JP63142726A JP14272688A JP2748938B2 JP 2748938 B2 JP2748938 B2 JP 2748938B2 JP 63142726 A JP63142726 A JP 63142726A JP 14272688 A JP14272688 A JP 14272688A JP 2748938 B2 JP2748938 B2 JP 2748938B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MISFETを備えた半導体集積回路装置に関
し、特に、外部電極から流入するサージ電流によって前
記MISFETが破壊されるのを防止する保護素子を備えた半
導体集積回路装置に適用して有効な技術に関するもので
ある。
し、特に、外部電極から流入するサージ電流によって前
記MISFETが破壊されるのを防止する保護素子を備えた半
導体集積回路装置に適用して有効な技術に関するもので
ある。
半導体集積回路装置には、ボンディングパッドから流
入したサージ電流によって内部のMISFETが破壊されるの
を防止するために保護素子が設けられている。この保護
素子は、例えばＮチャネルMISFETを使って、そのドレイ
ンをボンディングパッドに接続し、ソースを接地線に接
続し、さらにゲート電極を接地線に接続してダイオード
形態に構成したものである。サージ電流は、ドレインと
半導体基板の間の表面ブレイクダウンあるいは接合ブレ
イクダウンによって半導体基板に放出される。なお、内
部のMISFETをサージ電流から保護する技術は、特開昭62
-65360号公報に記載されている。
入したサージ電流によって内部のMISFETが破壊されるの
を防止するために保護素子が設けられている。この保護
素子は、例えばＮチャネルMISFETを使って、そのドレイ
ンをボンディングパッドに接続し、ソースを接地線に接
続し、さらにゲート電極を接地線に接続してダイオード
形態に構成したものである。サージ電流は、ドレインと
半導体基板の間の表面ブレイクダウンあるいは接合ブレ
イクダウンによって半導体基板に放出される。なお、内
部のMISFETをサージ電流から保護する技術は、特開昭62
-65360号公報に記載されている。
本発明者は、前記MISFETの界面ブレイクダウンあるい
はサーフェイスブレイクダウンを使った保護素子を検討
した結果、次の問題点を見出した。
はサーフェイスブレイクダウンを使った保護素子を検討
した結果、次の問題点を見出した。
すなわち、前記接合ブレイクダウンは、単位面積当り
の電流容量が小さいため、接合ブレイクダウンを起した
ときに前記ドレイン自身が破壊され易い。一方、表面ブ
レイクダウンは、単位面積当りの電流容量は大きいが、
それが半導体基板の表面の極めて薄い部分で起るため、
やはり表面ブレイクダウンを起す部分が破壊され易い。
このように保護素子自身が破壊されてしまうと、再びサ
ージ電流が流入したときに内部のMISFETが破壊されてし
まうという問題点があった。
の電流容量が小さいため、接合ブレイクダウンを起した
ときに前記ドレイン自身が破壊され易い。一方、表面ブ
レイクダウンは、単位面積当りの電流容量は大きいが、
それが半導体基板の表面の極めて薄い部分で起るため、
やはり表面ブレイクダウンを起す部分が破壊され易い。
このように保護素子自身が破壊されてしまうと、再びサ
ージ電流が流入したときに内部のMISFETが破壊されてし
まうという問題点があった。
本発明の目的は、サージ電流によって内部のMISFETが
破壊されるのを防止して半導体集積回路装置の信頼性を
向上することにある。
破壊されるのを防止して半導体集積回路装置の信頼性を
向上することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
すなわち、外部電極から流入する過大電流によって回
路を構成するMISFTが破壊されるのを防止する保護素子
を備えた半導体集積回路装置において、前記保護素子と
して、第１導電型の半導体基板主面に第２導電型の２つ
の半導体領域を近接して設け、一方の半導体領域を前記
外部電極に接続し、他方の半導体領域を電源配線に接続
し、前記一方の半導体領域と他方の半導体領域との間の
パンチスルー耐圧が前記一方の半導体領域と半導体基板
との間の接合耐圧より低く設定した構造にしたものであ
る。
路を構成するMISFTが破壊されるのを防止する保護素子
を備えた半導体集積回路装置において、前記保護素子と
して、第１導電型の半導体基板主面に第２導電型の２つ
の半導体領域を近接して設け、一方の半導体領域を前記
外部電極に接続し、他方の半導体領域を電源配線に接続
し、前記一方の半導体領域と他方の半導体領域との間の
パンチスルー耐圧が前記一方の半導体領域と半導体基板
との間の接合耐圧より低く設定した構造にしたものであ
る。
上述した手段によれば、外部電極から流入したサージ
電流は、前記外部電極に接続された第１半導体領域から
電源配線に接続された第２半導体領域へ放出される。こ
のとき、前記パンチスルーで形成されたチャネルの断面
の単位面積当りの電流容量が大きく、かつそのチャネル
の断面積が大きいので、保護素子自身が破壊されること
なく、内部のMISFETをサージ電流から保護することがで
きる。したがって、半導体集積回路装置の信頼性を向上
することができる。
電流は、前記外部電極に接続された第１半導体領域から
電源配線に接続された第２半導体領域へ放出される。こ
のとき、前記パンチスルーで形成されたチャネルの断面
の単位面積当りの電流容量が大きく、かつそのチャネル
の断面積が大きいので、保護素子自身が破壊されること
なく、内部のMISFETをサージ電流から保護することがで
きる。したがって、半導体集積回路装置の信頼性を向上
することができる。
以下、本発明の実施例Ｉの半導体集積回路装置を図面
を用いて説明する。
を用いて説明する。
第１図は、本発明の実施例Ｉの半導体集積回路装置の
中に構成されている入力保護回路の等価回路、 第２図は、前記本発明の一実施例の半導体集積回路装
置の中に構成されている出力保護回路の等価回路、 第３図は、第１図に示した入力保護回路を構成してい
る保護素子の平面図、 第４図は、第３図のIV-IV切断線における断面図であ
る。
中に構成されている入力保護回路の等価回路、 第２図は、前記本発明の一実施例の半導体集積回路装
置の中に構成されている出力保護回路の等価回路、 第３図は、第１図に示した入力保護回路を構成してい
る保護素子の平面図、 第４図は、第３図のIV-IV切断線における断面図であ
る。
第１図に示すように、本実施例の半導体集積回路装置
の入力保護回路は、抵抗素子R1,R2と、クランプMISFETC
Qn1,CQn2,CQn3とで構成されている。PADはボンディング
パッドであり、半導体集積回路装置の外部電極として使
用される。前記クランプMISFETCQn1は、ＮチャネルMISF
ETのソース，ドレインに相当する２つの半導体領域のう
ちの一方を電源電位Vcc例えば5Vの配線に接続し、他方
の半導体領域を抵抗素子R1を介してボンディングパッド
PADに接続し、ゲート電極を接地電位Vss例えば0Vの配線
に接続して構成したものである。クランプMISFETCQn2
は、ＮチャネルMISFETのソース，ドレインに相当する２
つの半導体領域のうちの一方を抵抗素子R1を介してボン
ディングパッドPADに接続し、他方の半導体領域を接地
電位Vssの配線に接続し、ゲート電極をやはり接地電位V
ssの配線に接続して構成したものである。クランプMISF
ETCQn3は、ＮチャネルMISFETのソース，ドレインに相当
する２つの半導体領域のうちの一方を抵抗素子R2さらに
抵抗素子R1と介してボンディングパッドPADに接続し、
他方の半導体領域を接地電位Vssの配線に接続し、ゲー
ト電極をやはり接地電位Vssの配線に接続して構成した
ものである。Qp1はＰチャネルMISFET、Qn1はＮチャネル
MISFETであり、これらで入力バッファ（インバータ）を
構成している。
の入力保護回路は、抵抗素子R1,R2と、クランプMISFETC
Qn1,CQn2,CQn3とで構成されている。PADはボンディング
パッドであり、半導体集積回路装置の外部電極として使
用される。前記クランプMISFETCQn1は、ＮチャネルMISF
ETのソース，ドレインに相当する２つの半導体領域のう
ちの一方を電源電位Vcc例えば5Vの配線に接続し、他方
の半導体領域を抵抗素子R1を介してボンディングパッド
PADに接続し、ゲート電極を接地電位Vss例えば0Vの配線
に接続して構成したものである。クランプMISFETCQn2
は、ＮチャネルMISFETのソース，ドレインに相当する２
つの半導体領域のうちの一方を抵抗素子R1を介してボン
ディングパッドPADに接続し、他方の半導体領域を接地
電位Vssの配線に接続し、ゲート電極をやはり接地電位V
ssの配線に接続して構成したものである。クランプMISF
ETCQn3は、ＮチャネルMISFETのソース，ドレインに相当
する２つの半導体領域のうちの一方を抵抗素子R2さらに
抵抗素子R1と介してボンディングパッドPADに接続し、
他方の半導体領域を接地電位Vssの配線に接続し、ゲー
ト電極をやはり接地電位Vssの配線に接続して構成した
ものである。Qp1はＰチャネルMISFET、Qn1はＮチャネル
MISFETであり、これらで入力バッファ（インバータ）を
構成している。
ボンディングパッドPADから入ったサージ電流は、抵
抗素子R1によって減衰させられた後、クランプMISFETCQ
n1を通して電源電位Vccの配線に放出され、またクラン
プMISFETCQn2を通して接地電位Vssの配線に放出され
る。そして、それらクランプMISFETCQn1,CQn2で放出し
きれなかった分が、抵抗素子R2で減衰された後クランプ
MISFETCQn3を通して接地電位Vssの配線あるいは半導体
基板（ｐ-型）へ放出される。これにより、内部のＰチ
ャネルMISFETQp1あるいはＮチャネルMISFETQn1の破壊が
防止される。
抗素子R1によって減衰させられた後、クランプMISFETCQ
n1を通して電源電位Vccの配線に放出され、またクラン
プMISFETCQn2を通して接地電位Vssの配線に放出され
る。そして、それらクランプMISFETCQn1,CQn2で放出し
きれなかった分が、抵抗素子R2で減衰された後クランプ
MISFETCQn3を通して接地電位Vssの配線あるいは半導体
基板（ｐ-型）へ放出される。これにより、内部のＰチ
ャネルMISFETQp1あるいはＮチャネルMISFETQn1の破壊が
防止される。
次に、本実施例の半導体集積回路装置に備えられてい
る出力保護回路は、第２図に示すように、クランプMISF
ETCQn4とクランプMISFETCQn5とで構成されている。クラ
ンプMISFETはＮチャネルMISFETのソース，ドレインに相
当する２つの半導体領域のうち一方の半導体領域を電源
電位Vccの配線に接続し、他方の半導体領域をボンディ
ングパッドPADに接続し、ゲート電極を接地電位Vssの配
線に接続して構成されている。クランプMISFETCQn5は、
ＮチャネルMISFETのソース，ドレインに相当する２つの
半導体領域のうち一方の半導体領域をボンディングパッ
ドPADに接続し、他方の半導体領域を接地電位Vssの配線
に接続し、ゲート電極を接地電位Vssの配線に接続して
構成したものである。Qp2はＰチャネルMISFETであり、Q
n2はＮチャネルMISFETである。
る出力保護回路は、第２図に示すように、クランプMISF
ETCQn4とクランプMISFETCQn5とで構成されている。クラ
ンプMISFETはＮチャネルMISFETのソース，ドレインに相
当する２つの半導体領域のうち一方の半導体領域を電源
電位Vccの配線に接続し、他方の半導体領域をボンディ
ングパッドPADに接続し、ゲート電極を接地電位Vssの配
線に接続して構成されている。クランプMISFETCQn5は、
ＮチャネルMISFETのソース，ドレインに相当する２つの
半導体領域のうち一方の半導体領域をボンディングパッ
ドPADに接続し、他方の半導体領域を接地電位Vssの配線
に接続し、ゲート電極を接地電位Vssの配線に接続して
構成したものである。Qp2はＰチャネルMISFETであり、Q
n2はＮチャネルMISFETである。
ボンディングパッドPADから入ってきたサージ電流
は、クランプMISFETCQn4によって電源電位Vccの配線に
放出され、またクランプMISFETCQn5によって接地電位Vs
sの配線に放出される。これにより、内部のＰチャネルM
ISFETQp2及びＮチャネルMISFETQn2の破壊が防止され
る。
は、クランプMISFETCQn4によって電源電位Vccの配線に
放出され、またクランプMISFETCQn5によって接地電位Vs
sの配線に放出される。これにより、内部のＰチャネルM
ISFETQp2及びＮチャネルMISFETQn2の破壊が防止され
る。
次に、第１図に示した入力保護回路を構成している抵
抗素子R1,R2、クランプMISFETCQn1〜CQn3の具体的な構
成を第３図及び第４図を用いて説明する。
抗素子R1,R2、クランプMISFETCQn1〜CQn3の具体的な構
成を第３図及び第４図を用いて説明する。
第３図及び第４図に示すように、ボンディングパッド
PADは、抵抗素子R1の一端に接続されており、アルミニ
ウム膜等で構成されている。抵抗素子R1,R2は、ｐ-型単
結晶シリコンからなる半導体基板１の主面のｎ+型半導
体領域からなっている。８は第１層目のパッシベーショ
ン膜７及び半導体基板１の表面の薄い酸化シリコン膜５
を除去して形成した接続孔である。
PADは、抵抗素子R1の一端に接続されており、アルミニ
ウム膜等で構成されている。抵抗素子R1,R2は、ｐ-型単
結晶シリコンからなる半導体基板１の主面のｎ+型半導
体領域からなっている。８は第１層目のパッシベーショ
ン膜７及び半導体基板１の表面の薄い酸化シリコン膜５
を除去して形成した接続孔である。
第１図のクランプMISFETCQn2は、半導体基板１の主面
に離隔して設けられた２つのｎ+型半導体領域４と、こ
のｎ+半導体領域４の表面の薄い酸化シリコン膜５と、
半導体基板１の主面の前記ｎ+半導体領域４の間の酸化
シリコン膜からなるフィールド絶縁膜2Aと、このフィー
ルド絶縁膜2Aの下のｐ型半導体領域3Aと、第１層目のパ
ッシベーション膜７の上のアルミニウム膜からなるシー
ルド層（ゲート電極に相当する）9Dと、パッシベーショ
ン膜７のシールド層9Dの下の部分とで構成されている。
シールド層9Dは、フィールド絶縁膜2Aの真上に配置され
ている。パッシベーション膜７はCVDによる酸化シリコ
ン膜等からなっている。２つのうちの一方のｎ+型半導
体領域４は、アルミニウム膜からなる配線9Aによって抵
抗素子R1の端部に接続されている。前記と異なるｎ+型
半導体領域４は、アルミニウム膜からなる接地電位Vss
の配線9Bに接続されている。シールド層9Dは、配線9Bと
一体に形成されて、常に接地電位Vssに固定されるよう
になっている。ここで、２つのｎ+型半導体領域４の離
隔距離は、それらの間のパンチスルー耐圧が、ｎ+半導
体領域４と半導体基板１の間の表面ブレークダウン耐圧
より低くなるように設定されている。ｎ+型半導体領域
４の表面ブレークダウン耐圧は、そのｎ+型半導体領域
４の不純物濃度と半導体基板１の不純物濃度等によって
異り、例えばｎ+型半導体領域４の不純物濃度が１×10
16／cm3程度のとき15V程度である。そして、この表面ブ
レークダウン耐圧15Vのとき、前記２つのｎ+型半導体領
域４の間の距離を0.8〜1.0μｍに設定すると、前記２つ
のｎ+型半導体領域４の間のパンチスルー耐圧を9V程度
に設定できる。前記シールド層9Bは、第２層目のパッシ
ベーション膜10、第３層目のパッシベーション膜（最終
保護膜）11がチャージアップしたときに、その電荷によ
って２つのｎ+型半導体領域４の間のしきい値が低くな
って、クランプMISFETCQn2が誤動作するのを防止するた
めに、シールド層9Bの下を前記パッシベーション膜10,1
1の電荷からシールドするためのものである。なお、パ
ッシベーション膜10,11は、例えば酸化シリコン膜やリ
ンシリケートガラス（PSG）膜あるいは塗布ガラス（SO
G）膜を使って構成した積層膜からなっている。
に離隔して設けられた２つのｎ+型半導体領域４と、こ
のｎ+半導体領域４の表面の薄い酸化シリコン膜５と、
半導体基板１の主面の前記ｎ+半導体領域４の間の酸化
シリコン膜からなるフィールド絶縁膜2Aと、このフィー
ルド絶縁膜2Aの下のｐ型半導体領域3Aと、第１層目のパ
ッシベーション膜７の上のアルミニウム膜からなるシー
ルド層（ゲート電極に相当する）9Dと、パッシベーショ
ン膜７のシールド層9Dの下の部分とで構成されている。
シールド層9Dは、フィールド絶縁膜2Aの真上に配置され
ている。パッシベーション膜７はCVDによる酸化シリコ
ン膜等からなっている。２つのうちの一方のｎ+型半導
体領域４は、アルミニウム膜からなる配線9Aによって抵
抗素子R1の端部に接続されている。前記と異なるｎ+型
半導体領域４は、アルミニウム膜からなる接地電位Vss
の配線9Bに接続されている。シールド層9Dは、配線9Bと
一体に形成されて、常に接地電位Vssに固定されるよう
になっている。ここで、２つのｎ+型半導体領域４の離
隔距離は、それらの間のパンチスルー耐圧が、ｎ+半導
体領域４と半導体基板１の間の表面ブレークダウン耐圧
より低くなるように設定されている。ｎ+型半導体領域
４の表面ブレークダウン耐圧は、そのｎ+型半導体領域
４の不純物濃度と半導体基板１の不純物濃度等によって
異り、例えばｎ+型半導体領域４の不純物濃度が１×10
16／cm3程度のとき15V程度である。そして、この表面ブ
レークダウン耐圧15Vのとき、前記２つのｎ+型半導体領
域４の間の距離を0.8〜1.0μｍに設定すると、前記２つ
のｎ+型半導体領域４の間のパンチスルー耐圧を9V程度
に設定できる。前記シールド層9Bは、第２層目のパッシ
ベーション膜10、第３層目のパッシベーション膜（最終
保護膜）11がチャージアップしたときに、その電荷によ
って２つのｎ+型半導体領域４の間のしきい値が低くな
って、クランプMISFETCQn2が誤動作するのを防止するた
めに、シールド層9Bの下を前記パッシベーション膜10,1
1の電荷からシールドするためのものである。なお、パ
ッシベーション膜10,11は、例えば酸化シリコン膜やリ
ンシリケートガラス（PSG）膜あるいは塗布ガラス（SO
G）膜を使って構成した積層膜からなっている。
第３図及び第４図には、第１図のクランプMISFETCQn1
および第２図のクランプMISFETCQn4,CQn5が示されてい
ないが、クランプMISFETCQ1,CQn4,CQn5のそれぞれの構
造は、前記クランプMISFETCQn2と同じである。
および第２図のクランプMISFETCQn4,CQn5が示されてい
ないが、クランプMISFETCQ1,CQn4,CQn5のそれぞれの構
造は、前記クランプMISFETCQn2と同じである。
クランプMIFETCQn3は、半導体基板１の主面の２つの
ｎ+型半導体領域４と、半導体基板１の上の薄い酸化シ
リコン膜（ゲート絶縁膜）５と、例えば多結晶シリコン
膜の上にタングステンシリサイド（WSi2）膜を積層した
２層膜からなるゲート電極６とで構成されている。２つ
のうちの一方のｎ+型半導体領域４は、アルミニウム膜
からなる配線9Cを介して抵抗素子R2の一端に接続されて
いる。他方のｎ+型半導体領域４は接地電位Vssの配線9B
に接続されている。ゲート電極６もやはり配線9Bに接続
されている。ゲート電極６は第１図に示した内部のMISF
ETQp1,Qn1及び第２図に示したＰチャネルMISFETQp2,Nチ
ャネルMISFETQn2のゲート電極６と同じ工程で形成され
たものであり、そのゲート長は1.3μｍ程度になってい
る。なお、内部のＮチャネルMISFETQn1及び第２図に示
したＮチャネルMISFETQn2は、ソース，ドレインのチャ
ネル領域側の端部がその他の部分より低濃度にされたい
わゆるLDD（Lightly Doped Drain）構造のMISFETであ
る。クランプMIFETCQn3のゲート電極６の側部に設けら
れているサイドウォール12は、前記内部のＮチャネルMI
SFETQn1のゲート電極６の側部にサイドウォール12を形
成するときに同時に形成されたものであり、例えばCVD
により酸化シリコン膜からなっている。配線9Cは、第１
図のＰチャネルMISFETQp1及びＮチャネルMISFETQn1のゲ
ート電極に接続されている。２は酸化シリコン膜からな
るフィールド絶縁膜であり、この下にはｐ型チャネルス
トッパ領域３が形成されている。前記クランプMISFETCQ
n2のフィールド絶縁膜2Aの下のｐ型半導体領域3Aは、ｐ
型チャネルストッパ領域３と同じ工程で形成したもので
ある。
ｎ+型半導体領域４と、半導体基板１の上の薄い酸化シ
リコン膜（ゲート絶縁膜）５と、例えば多結晶シリコン
膜の上にタングステンシリサイド（WSi2）膜を積層した
２層膜からなるゲート電極６とで構成されている。２つ
のうちの一方のｎ+型半導体領域４は、アルミニウム膜
からなる配線9Cを介して抵抗素子R2の一端に接続されて
いる。他方のｎ+型半導体領域４は接地電位Vssの配線9B
に接続されている。ゲート電極６もやはり配線9Bに接続
されている。ゲート電極６は第１図に示した内部のMISF
ETQp1,Qn1及び第２図に示したＰチャネルMISFETQp2,Nチ
ャネルMISFETQn2のゲート電極６と同じ工程で形成され
たものであり、そのゲート長は1.3μｍ程度になってい
る。なお、内部のＮチャネルMISFETQn1及び第２図に示
したＮチャネルMISFETQn2は、ソース，ドレインのチャ
ネル領域側の端部がその他の部分より低濃度にされたい
わゆるLDD（Lightly Doped Drain）構造のMISFETであ
る。クランプMIFETCQn3のゲート電極６の側部に設けら
れているサイドウォール12は、前記内部のＮチャネルMI
SFETQn1のゲート電極６の側部にサイドウォール12を形
成するときに同時に形成されたものであり、例えばCVD
により酸化シリコン膜からなっている。配線9Cは、第１
図のＰチャネルMISFETQp1及びＮチャネルMISFETQn1のゲ
ート電極に接続されている。２は酸化シリコン膜からな
るフィールド絶縁膜であり、この下にはｐ型チャネルス
トッパ領域３が形成されている。前記クランプMISFETCQ
n2のフィールド絶縁膜2Aの下のｐ型半導体領域3Aは、ｐ
型チャネルストッパ領域３と同じ工程で形成したもので
ある。
次に、サージ電流が入ったときのクランプMISFETCQn
1,CQ2,CQn3の動作を説明する。
1,CQ2,CQn3の動作を説明する。
ボンディングパッドPADから抵抗素子R1,配線9Aを通っ
てクランプMISFETCQn2の一方のｎ+型半導体領域４にサ
ージ電流が入ると、このｎ+型半導体領域４から半導体
基板１及びｐ型半導体領域3Aへ空乏層が大きく延び、配
線9Bが接続されているｎ+型半導体領域４との間でパン
チスルーが起る。このパンチスルーによって形成された
チャネルを通して、クランプMISFETCQn2はサージ電流を
配線9Bへ放出する。クランプMISFETCQn1では、配線9Aが
接続されている一方のｎ+型半導体領域４からパンチス
ルーによって形成された他方のｎ+型半導体領域４すな
わち電源電位Vccの配線が接続されているｎ+型半導体領
域４へサージ電流を放出する。なお、クランプMISFETCQ
n2（CQn1も同じ）は、一方のｎ+型半導体領域４に入っ
たサージ電流をパンチスルーによって他方のｎ+型半導
体領域４へ放出できる構造のものであればよいので、最
少構成要件としては、ｐ-型半導体基板１と、適正な距
離だけ離隔された２つのｎ+型半導体領域４のみがあれ
ばよい。
てクランプMISFETCQn2の一方のｎ+型半導体領域４にサ
ージ電流が入ると、このｎ+型半導体領域４から半導体
基板１及びｐ型半導体領域3Aへ空乏層が大きく延び、配
線9Bが接続されているｎ+型半導体領域４との間でパン
チスルーが起る。このパンチスルーによって形成された
チャネルを通して、クランプMISFETCQn2はサージ電流を
配線9Bへ放出する。クランプMISFETCQn1では、配線9Aが
接続されている一方のｎ+型半導体領域４からパンチス
ルーによって形成された他方のｎ+型半導体領域４すな
わち電源電位Vccの配線が接続されているｎ+型半導体領
域４へサージ電流を放出する。なお、クランプMISFETCQ
n2（CQn1も同じ）は、一方のｎ+型半導体領域４に入っ
たサージ電流をパンチスルーによって他方のｎ+型半導
体領域４へ放出できる構造のものであればよいので、最
少構成要件としては、ｐ-型半導体基板１と、適正な距
離だけ離隔された２つのｎ+型半導体領域４のみがあれ
ばよい。
次に、前記クランプMISFETCQn3の動作を説明する。ク
ランプMISFETCQn3は、ボンディングパッドPADから抵抗
素子R1,配線9A,抵抗素子R2,配線9Cを通ってｎ+型半導体
領域４に入ったサージ電流を、このｎ+型半導体領域４
の表面ブレイクダウンによって半導体基板１中へ放出す
る。なお、図示されていないが、第２層目のパッシベー
ション膜10と第３層目のパッシベーション膜11の間に
は、アルミニウム膜からなる第３層目の配線が介在して
いる。
ランプMISFETCQn3は、ボンディングパッドPADから抵抗
素子R1,配線9A,抵抗素子R2,配線9Cを通ってｎ+型半導体
領域４に入ったサージ電流を、このｎ+型半導体領域４
の表面ブレイクダウンによって半導体基板１中へ放出す
る。なお、図示されていないが、第２層目のパッシベー
ション膜10と第３層目のパッシベーション膜11の間に
は、アルミニウム膜からなる第３層目の配線が介在して
いる。
〔発明の実施例II） 第５図は、本発明の実施例IIの半導体集積回路装置の
保護素子の平面図であり、第１図の等価回路に示された
クランプMISFETCQn2の平面図である。
保護素子の平面図であり、第１図の等価回路に示された
クランプMISFETCQn2の平面図である。
第６図は、第５図のVI-VI切断線における断面図であ
る。
る。
本実施例IIのクランプMISFETCQn2は、半導体基板１の
主面に離隔して設けられた２つのｎ+型半導体領域４
と、半導体基板１のそれらｎ+型半導体領域４の間の部
分と、半導体基板１の表面の薄い酸化シリコン膜（ゲー
ト絶縁膜）５と、酸化シリコン膜５の上のゲート電極６
と、ゲート電極６の上のパッシベーション膜７と、パッ
シベーション膜７の上のシールド層9Dとで構成されてい
る。ゲート電極６はどの配線にも接続されておらず、電
気的にフローティングにされている。そして、２つのｎ
+型半導体領域４は、ゲート電極６に対してセルフアラ
インでイオン打ち込みによって形成したものである。２
つのｎ+型半導体領域４の離隔距離は、内部のMISFETQp
1,Qn1又はQp2,Qn2のソース，ドレインの離隔距離が1.2
μｍ程度のとき、0.8〜1.0μｍ程度に設定する。こうす
ることにより、２つのｎ+型半導体領域４の間のパンチ
スルー耐圧をｎ+型半導体領域４の表面ブレイクダウン
電圧より低くしている。このクランプMISFETCQn2は、前
記実施例ＩのクランプMISFETCQn2と同様に、２つのｎ+
型半導体領域４の間のパンチスルーでサージ電流の放出
を行う。なお、第１図に示したクランプMISFETCQn1及び
第２図に示したクランプMISFETCQn4,CQn5も同様の構造
になっている。第１図のクランプMISFETCQn3は、前記実
施例Ｉで説明したクランプMISFETCQn3と同じ構造になっ
ている。
主面に離隔して設けられた２つのｎ+型半導体領域４
と、半導体基板１のそれらｎ+型半導体領域４の間の部
分と、半導体基板１の表面の薄い酸化シリコン膜（ゲー
ト絶縁膜）５と、酸化シリコン膜５の上のゲート電極６
と、ゲート電極６の上のパッシベーション膜７と、パッ
シベーション膜７の上のシールド層9Dとで構成されてい
る。ゲート電極６はどの配線にも接続されておらず、電
気的にフローティングにされている。そして、２つのｎ
+型半導体領域４は、ゲート電極６に対してセルフアラ
インでイオン打ち込みによって形成したものである。２
つのｎ+型半導体領域４の離隔距離は、内部のMISFETQp
1,Qn1又はQp2,Qn2のソース，ドレインの離隔距離が1.2
μｍ程度のとき、0.8〜1.0μｍ程度に設定する。こうす
ることにより、２つのｎ+型半導体領域４の間のパンチ
スルー耐圧をｎ+型半導体領域４の表面ブレイクダウン
電圧より低くしている。このクランプMISFETCQn2は、前
記実施例ＩのクランプMISFETCQn2と同様に、２つのｎ+
型半導体領域４の間のパンチスルーでサージ電流の放出
を行う。なお、第１図に示したクランプMISFETCQn1及び
第２図に示したクランプMISFETCQn4,CQn5も同様の構造
になっている。第１図のクランプMISFETCQn3は、前記実
施例Ｉで説明したクランプMISFETCQn3と同じ構造になっ
ている。
次に、本実施例IIのクランプMISFETCQn2の電気的な動
作を説明する。
作を説明する。
第７図は、第４図及び第６図に示したクランプMISFET
CQn2にサージ電流が入ったときの電気的な動作を説明す
るための断面図である。
CQn2にサージ電流が入ったときの電気的な動作を説明す
るための断面図である。
第７図に示すように、２つのうちの一方がｎ+型半導
体領域４にサージ電圧ＶSURが加ると、そのｎ+型半導体
領域４から半導体基板１の中へ空乏層Depが大きく延び
て、他方のｎ+型半導体領域４の周囲の空乏層Depと接合
する。すなわち、サージ電圧ＶSURによって２つのｎ+型
半導体領域４の間がパンチスルーを起す。このパンチス
ルーを起した部分がチャネルとなって、サージ電流Ｉ
SURが流れる。このとき、前記パンチスルーは半導体基
板１の表面よりも深い部分で生じ、しかもそれによって
形成されるチャネルの断面積は、ｎ+型半導体領域４の
表面ブレイクダウンのときのチャネルの断面積よりもず
っと大きい。このため、サージ電流によって破壊される
ことのない電流容量の大きなクランプMISFET（保護素
子）CQn2を得ることができる。
体領域４にサージ電圧ＶSURが加ると、そのｎ+型半導体
領域４から半導体基板１の中へ空乏層Depが大きく延び
て、他方のｎ+型半導体領域４の周囲の空乏層Depと接合
する。すなわち、サージ電圧ＶSURによって２つのｎ+型
半導体領域４の間がパンチスルーを起す。このパンチス
ルーを起した部分がチャネルとなって、サージ電流Ｉ
SURが流れる。このとき、前記パンチスルーは半導体基
板１の表面よりも深い部分で生じ、しかもそれによって
形成されるチャネルの断面積は、ｎ+型半導体領域４の
表面ブレイクダウンのときのチャネルの断面積よりもず
っと大きい。このため、サージ電流によって破壊される
ことのない電流容量の大きなクランプMISFET（保護素
子）CQn2を得ることができる。
次に、クランプMISFETCQn2のｎ+型半導体領域４の形
成方法を説明する。他のクランプMISFETCQn1CQ4,CQn5
は、クランプMISFETCQn2と同じ方法で形成するので、説
明を省略する。
成方法を説明する。他のクランプMISFETCQn1CQ4,CQn5
は、クランプMISFETCQn2と同じ方法で形成するので、説
明を省略する。
第８図及び第９図は、第５図及び第６図に示したクラ
ンプMISFETCQn2の製造工程における断面図である。
ンプMISFETCQn2の製造工程における断面図である。
前記クランプMISFETCQn2は、第８図に示すように、ｐ
-型半導体基板１にフィールド絶縁膜２、ｐ型チャネル
ストッパ領域３、ゲート絶縁膜５を形成した後、例えば
CVDによって半導体基板１上に多結晶シリコン膜を形成
し、この上にさらにタングステンシリサイド（WSi2）膜
等の高融点金属膜を形成する。そして、これら高融点金
属膜及び多結晶シリコン膜を反応性イオンエッチング等
の異方性のドライエッチングでパターニングして、ゲー
ト電極６を形成する。20はゲート電極６をパターニング
するときのマスクであり、レジスト膜からなっている。
このマスク20は、ゲート電極６をパターニングした後除
去する。ここで、異方性のドライエッチングは加工精度
が非常に高いので、マスク20と、パターニングされたゲ
ート電極６との寸法の誤差をほとんど生じずにゲート電
極６を形成することができる。前記ゲート電極６を形成
した後、第９図に示すように、ゲート電極６をマスクに
して、イオン打込み21によって半導体基板１の主面にｎ
型不純物22、例えばリン（Ｐ）又はヒ素（As）を導入す
る。不純物濃度は、１×1016／cm3程度にする。このイ
オン打ち込みは、LDD構造のＮチャネルMISFETのソー
ス，ドレインの低濃度層を形成するためのイオン打ち込
みと兼ねることができる。すなわち、前記ソース，ドレ
インの低濃度層を形成するためのイオン打ち込み工程を
利用して、クランプMISFETCQn2領域へ低濃度のイオン打
ち込みを行う。この後、クランプMISFETCQn2領域以外を
レジスト膜からなるマスクで覆い、クランプMISFETCQn
領域へイオン打ち込みを行って不純物濃度を１×1016／
cm3程度にする。イオン打ち込みの後、レジスト膜から
なるマスクを除去する。この後、半導体基板１をアニー
ルして不純物22を拡散してｎ+型半導体領域４を形成す
る。このように、ｎ+型半導体領域４はゲート電極６に
対してセルフアラインで形成することができる。またｎ
+型半導体領域４の横方向への広がりは、アニール温度
と時間を制御することによって正確に調整することがで
きる。
-型半導体基板１にフィールド絶縁膜２、ｐ型チャネル
ストッパ領域３、ゲート絶縁膜５を形成した後、例えば
CVDによって半導体基板１上に多結晶シリコン膜を形成
し、この上にさらにタングステンシリサイド（WSi2）膜
等の高融点金属膜を形成する。そして、これら高融点金
属膜及び多結晶シリコン膜を反応性イオンエッチング等
の異方性のドライエッチングでパターニングして、ゲー
ト電極６を形成する。20はゲート電極６をパターニング
するときのマスクであり、レジスト膜からなっている。
このマスク20は、ゲート電極６をパターニングした後除
去する。ここで、異方性のドライエッチングは加工精度
が非常に高いので、マスク20と、パターニングされたゲ
ート電極６との寸法の誤差をほとんど生じずにゲート電
極６を形成することができる。前記ゲート電極６を形成
した後、第９図に示すように、ゲート電極６をマスクに
して、イオン打込み21によって半導体基板１の主面にｎ
型不純物22、例えばリン（Ｐ）又はヒ素（As）を導入す
る。不純物濃度は、１×1016／cm3程度にする。このイ
オン打ち込みは、LDD構造のＮチャネルMISFETのソー
ス，ドレインの低濃度層を形成するためのイオン打ち込
みと兼ねることができる。すなわち、前記ソース，ドレ
インの低濃度層を形成するためのイオン打ち込み工程を
利用して、クランプMISFETCQn2領域へ低濃度のイオン打
ち込みを行う。この後、クランプMISFETCQn2領域以外を
レジスト膜からなるマスクで覆い、クランプMISFETCQn
領域へイオン打ち込みを行って不純物濃度を１×1016／
cm3程度にする。イオン打ち込みの後、レジスト膜から
なるマスクを除去する。この後、半導体基板１をアニー
ルして不純物22を拡散してｎ+型半導体領域４を形成す
る。このように、ｎ+型半導体領域４はゲート電極６に
対してセルフアラインで形成することができる。またｎ
+型半導体領域４の横方向への広がりは、アニール温度
と時間を制御することによって正確に調整することがで
きる。
すなわち、ｎ+型半導体領域４の離隔距離において、
設計寸法と実際に形成された後の誤差が少く、正確な値
を得ることができるので、２つのｎ+型半導体領域４の
間のパンチスルー耐圧が正確になり、信頼性の高いクラ
ンプMISFETCQn2を得ることができる。第１図に示した他
のクランプMISFETCQn1及び第２図に示したクランプMISF
ETCQn4,CQn5も同様に形成されるので、信頼性の高いも
のが得られる。
設計寸法と実際に形成された後の誤差が少く、正確な値
を得ることができるので、２つのｎ+型半導体領域４の
間のパンチスルー耐圧が正確になり、信頼性の高いクラ
ンプMISFETCQn2を得ることができる。第１図に示した他
のクランプMISFETCQn1及び第２図に示したクランプMISF
ETCQn4,CQn5も同様に形成されるので、信頼性の高いも
のが得られる。
以上、説明したように、本発明の実施例Ｉのクランプ
MISFETによれば、半導体基板１の上の外部電極（ボンデ
ィングパッドPAD）に接続されたMISFET（Qp1,Qn1又はQp
2,Qn2）と、前記外部電極から流入したサージ電流で前
記MISFETが破壊されるのを防止する保護素子（クランプ
MISFETCQn1,Cqn2又はCQn4,CQn5）とを備えた半導体集積
回路装置において、前記保護素子は、前記半導体基板１
の主面に設けられかつ前記半導体基板と反対導電型で前
記外部電極（ボンディングパッドPAD）に接続される第
１半導体領域４と、前記半導体基板の主面の前記第１半
導体領域と異る部分に設けられ、前記半導体基板と反対
導電型でかつ半導体集積回路装置の電源配線（Vccの配
線又はVssの配線）に接続される第２半導体領域４と、
前記半導体基板の前記第１半導体領域と第２半導体領域
の間の領域とからなり、それら第１半導体領域と第２半
導体領域の間のパンチスルー耐圧が前記第１半導体領域
と半導体基板の間の接合耐圧より低く設定される構造に
したことにより、外部電極から流入したサージ電流は、
前記外部電極に接続された第１半導体領域から電源配線
に接続された第２半導体領域へ放出される。このとき、
前記パンチスルーで形成されたチャネルの断面の単位面
積当りの電流容量が大きく、かつそのチャネルの断面が
大きいので、保護素子自身が破壊されることなく、内部
のMISFETをサージ電流から保護することができる。した
がって、保護素子自身が破壊されることなく、サージ電
流からMISFETを保護することができ、半導体集積回路装
置の信頼性を向上することができる。
MISFETによれば、半導体基板１の上の外部電極（ボンデ
ィングパッドPAD）に接続されたMISFET（Qp1,Qn1又はQp
2,Qn2）と、前記外部電極から流入したサージ電流で前
記MISFETが破壊されるのを防止する保護素子（クランプ
MISFETCQn1,Cqn2又はCQn4,CQn5）とを備えた半導体集積
回路装置において、前記保護素子は、前記半導体基板１
の主面に設けられかつ前記半導体基板と反対導電型で前
記外部電極（ボンディングパッドPAD）に接続される第
１半導体領域４と、前記半導体基板の主面の前記第１半
導体領域と異る部分に設けられ、前記半導体基板と反対
導電型でかつ半導体集積回路装置の電源配線（Vccの配
線又はVssの配線）に接続される第２半導体領域４と、
前記半導体基板の前記第１半導体領域と第２半導体領域
の間の領域とからなり、それら第１半導体領域と第２半
導体領域の間のパンチスルー耐圧が前記第１半導体領域
と半導体基板の間の接合耐圧より低く設定される構造に
したことにより、外部電極から流入したサージ電流は、
前記外部電極に接続された第１半導体領域から電源配線
に接続された第２半導体領域へ放出される。このとき、
前記パンチスルーで形成されたチャネルの断面の単位面
積当りの電流容量が大きく、かつそのチャネルの断面が
大きいので、保護素子自身が破壊されることなく、内部
のMISFETをサージ電流から保護することができる。した
がって、保護素子自身が破壊されることなく、サージ電
流からMISFETを保護することができ、半導体集積回路装
置の信頼性を向上することができる。
また、本発明の実施例IIのクランプMISFETによれば、
設計寸法との誤差が小さいゲート電極６に対して２つの
ｎ+型半導体領域４がセルフアラインで形成されるの
で、それら２つのｎ+型半導体領域４の間隔を正確に設
定できる。これにより、パンチスルー耐圧のバラツキの
少ない信頼性の高いクランプMISFETを得ることができ
る。
設計寸法との誤差が小さいゲート電極６に対して２つの
ｎ+型半導体領域４がセルフアラインで形成されるの
で、それら２つのｎ+型半導体領域４の間隔を正確に設
定できる。これにより、パンチスルー耐圧のバラツキの
少ない信頼性の高いクランプMISFETを得ることができ
る。
以上、本発明を実施例にもとずき具体的に説明した
が、本発明は前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とはいうまでもない。
が、本発明は前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々変更可能であるこ
とはいうまでもない。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
外部電極から流入したサージ電流は、単位面積当りの
電流容量が大きくまた断面積の大きなチャネルが形成さ
れるパンチスルーで、前記外部電極に接続された第１半
導体領域から電源配線に接続された第２半導体領域へ放
出される。このため、保護素子自身が破壊されることな
く、サージ電流からMISFETを保護することができ、半導
体集積回路装置の信頼性を向上することができる。
電流容量が大きくまた断面積の大きなチャネルが形成さ
れるパンチスルーで、前記外部電極に接続された第１半
導体領域から電源配線に接続された第２半導体領域へ放
出される。このため、保護素子自身が破壊されることな
く、サージ電流からMISFETを保護することができ、半導
体集積回路装置の信頼性を向上することができる。
第１図は、本発明の実施例Ｉの半導体集積回路装置の中
に構成されている入力保護回路の等価回路、 第２図は、前記本発明の一実施例の半導体集積回路装置
の中に構成されている出力保護回路の等価回路、 第３図は、第１図に示した入力保護回路を構成している
保護素子の平面図、 第４図は、第３図のIV-IV切断線における断面図、 第５図は、本発明の実施例IIの半導体集積回路装置の保
護素子の平面図、 第６図は、第５図のVI-VI切断線における断面図、 第７図は、第５図及び第６図に示したクランプMISFETCQ
n2にサージ電流が入ったときの電気的な動作を説明する
ための断面図、 第８図及び第９図は、第５図及び第６図に示したクラン
プMISFETCQn2の製造工程における断面図である。 図中、PAD……ボンディングパッド、R1,R2……抵抗素
子、CQn1,CQn2,CQn3,CQn4,CQn5……クランプMISFET、Qp
1,Qp2,Qn1,Qn2……MISFET、１……ｐ-型半導体基板、2,
2A……フィールド絶縁膜、3,3A……ｐ型チャネルストッ
パ領域、４……ｎ+型半導体領域、５……薄い酸化シリ
コン膜、６……ゲート電極、9D……シールド層（アルミ
ニウム）。
に構成されている入力保護回路の等価回路、 第２図は、前記本発明の一実施例の半導体集積回路装置
の中に構成されている出力保護回路の等価回路、 第３図は、第１図に示した入力保護回路を構成している
保護素子の平面図、 第４図は、第３図のIV-IV切断線における断面図、 第５図は、本発明の実施例IIの半導体集積回路装置の保
護素子の平面図、 第６図は、第５図のVI-VI切断線における断面図、 第７図は、第５図及び第６図に示したクランプMISFETCQ
n2にサージ電流が入ったときの電気的な動作を説明する
ための断面図、 第８図及び第９図は、第５図及び第６図に示したクラン
プMISFETCQn2の製造工程における断面図である。 図中、PAD……ボンディングパッド、R1,R2……抵抗素
子、CQn1,CQn2,CQn3,CQn4,CQn5……クランプMISFET、Qp
1,Qp2,Qn1,Qn2……MISFET、１……ｐ-型半導体基板、2,
2A……フィールド絶縁膜、3,3A……ｐ型チャネルストッ
パ領域、４……ｎ+型半導体領域、５……薄い酸化シリ
コン膜、６……ゲート電極、9D……シールド層（アルミ
ニウム）。
Claims (2)
- 【請求項１】外部電極から流入する過大電流によって回
路を構成するMISFETが破壊されるのを防止する保護素子
を備えた半導体集積回路装置において、 前記保護素子として、第１導電型の半導体基板主面に第
２導電型の２つの近接した半導体領域及びこの２つの半
導体領域間の半導体基板主面に絶縁膜を介してゲートを
設け、一方の半導体領域を前記外部電極に接続し、他方
の半導体領域を電源配線に接続し、前記一方の半導体領
域と他方の半導体領域との間のパンチスルー耐圧が前記
一方の半導体領域と半導体基板との間の接合耐圧より低
く設定され、前記ゲート上に絶縁膜を介してシールド層
が設けられていることを特徴とする半導体集積回路装
置。 - 【請求項２】前記半導体基板の前記第１半導体領域と第
２半導体領域の間に位置する半導体基板主面にフィール
ド絶縁膜が設けられ、このフィールド絶縁膜上に前記ゲ
ート電極が設けられていることを特徴とする請求項１に
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142726A JP2748938B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142726A JP2748938B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH021983A JPH021983A (ja) | 1990-01-08 |
| JP2748938B2 true JP2748938B2 (ja) | 1998-05-13 |
Family
ID=15322158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63142726A Expired - Fee Related JP2748938B2 (ja) | 1988-06-09 | 1988-06-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2748938B2 (ja) |
Families Citing this family (4)
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|---|---|---|---|---|
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| JP5586819B2 (ja) * | 2006-04-06 | 2014-09-10 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| KR100756539B1 (ko) * | 2007-07-10 | 2007-09-10 | 주식회사 동우기술단 | 수로를 포함한 도로분리구조물의 안전진단대 |
| KR101357602B1 (ko) * | 2011-12-29 | 2014-02-06 | 옵티멀파워디자인 주식회사 | 래치업 방지 정전기 보호회로 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5578573A (en) * | 1978-12-08 | 1980-06-13 | Toshiba Corp | Input-protection circuit of mos-type semiconductor device |
| JPS61296773A (ja) * | 1985-06-26 | 1986-12-27 | Toshiba Corp | 入力保護回路 |
| JPS6269660A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 静電保護回路 |
| JP2541518B2 (ja) * | 1986-06-25 | 1996-10-09 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS63102366A (ja) * | 1986-10-20 | 1988-05-07 | Toshiba Corp | 半導体装置 |
-
1988
- 1988-06-09 JP JP63142726A patent/JP2748938B2/ja not_active Expired - Fee Related
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|---|---|
| JPH021983A (ja) | 1990-01-08 |
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