JPH09167487A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH09167487A JPH09167487A JP8323962A JP32396296A JPH09167487A JP H09167487 A JPH09167487 A JP H09167487A JP 8323962 A JP8323962 A JP 8323962A JP 32396296 A JP32396296 A JP 32396296A JP H09167487 A JPH09167487 A JP H09167487A
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Abstract
(57)【要約】
【課題】 従来より集積性に優れたサブワードライン構
造の半導体メモリ装置を提供する。 【解決手段】 ワードラインデコーダ240-1,240-2,WDD1
〜6 がメモリブロック220,222 の上下に配置され、行ア
ドレスＡＤIIに応じて制御信号φX1〜6 を発生する。行
デコーダ210 は行アドレスＡＤＩに応じてメインのワー
ドライン信号を発生する。ドライバブロック230-1 はサ
ブワードラインドライバSWD1,2を含み、制御信号φX1,2
及びワードライン信号に応じてメモリブロック220 の奇
数番目サブワードラインSWL1,3を駆動する。ドライバブ
ロック230-2 はサブワードラインドライバSWD3,4を含
み、制御信号φX3,4及びワードライン信号に応じてメモ
リブロック220 の偶数番目サブワードラインSWL2,4を駆
動する。各サブワードラインドライバを４本のワードラ
インの占有面積まで拡大することが可能で、つまり各サ
ブワードラインドライバをワードラインピッチの４倍ま
で拡張することができる。
造の半導体メモリ装置を提供する。 【解決手段】 ワードラインデコーダ240-1,240-2,WDD1
〜6 がメモリブロック220,222 の上下に配置され、行ア
ドレスＡＤIIに応じて制御信号φX1〜6 を発生する。行
デコーダ210 は行アドレスＡＤＩに応じてメインのワー
ドライン信号を発生する。ドライバブロック230-1 はサ
ブワードラインドライバSWD1,2を含み、制御信号φX1,2
及びワードライン信号に応じてメモリブロック220 の奇
数番目サブワードラインSWL1,3を駆動する。ドライバブ
ロック230-2 はサブワードラインドライバSWD3,4を含
み、制御信号φX3,4及びワードライン信号に応じてメモ
リブロック220 の偶数番目サブワードラインSWL2,4を駆
動する。各サブワードラインドライバを４本のワードラ
インの占有面積まで拡大することが可能で、つまり各サ
ブワードラインドライバをワードラインピッチの４倍ま
で拡張することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するもので、特に、マルチワードラインを駆動するド
ライバ回路を具備するメモリ装置に関する。
関するもので、特に、マルチワードラインを駆動するド
ライバ回路を具備するメモリ装置に関する。
【０００２】集積回路の半導体メモリ上で、メモリセル
領域が大部分の空間を占め、メモリセル数によって該当
メモリ装置の記憶容量が決定される。ＤＲＡＭ（Ｄynam
icＲandom Ａccess Ｍemory ）で、行デコーダ及び
列デコーダはアドレス信号に応じて特定メモリセルを選
択する機能をする。従って、６４ＭＢないし２５６ＭＢ
あるいはそれ以上の記憶容量を持つＤＲＡＭで、行デコ
ーダ及び列デコーダを構成するトランジスタが集積度を
増加させることにおいて障害要因として作用している。
領域が大部分の空間を占め、メモリセル数によって該当
メモリ装置の記憶容量が決定される。ＤＲＡＭ（Ｄynam
icＲandom Ａccess Ｍemory ）で、行デコーダ及び
列デコーダはアドレス信号に応じて特定メモリセルを選
択する機能をする。従って、６４ＭＢないし２５６ＭＢ
あるいはそれ以上の記憶容量を持つＤＲＡＭで、行デコ
ーダ及び列デコーダを構成するトランジスタが集積度を
増加させることにおいて障害要因として作用している。
【０００３】ＤＲＡＭにマルチビットテスト機能が提供
される際、並列テストのためにはビトライン対当たりに
一つの列デコーダが必要する。従って、相対的に容易す
るように列デコーダドライバの設計ができる。だが、メ
モリセルに接続されるワードラインに対しては、各ワー
ドライン当りに二つの行デコーダが必要し、複数個のワ
ードラインドライバ回路が行デコーダの出力に応じてメ
モリセルに接続されたワードラインを駆動する。従っ
て、これらのワードラインドライバ回路のレイアウトが
高集積の装置を製造することにおいて制限要所として作
用している。
される際、並列テストのためにはビトライン対当たりに
一つの列デコーダが必要する。従って、相対的に容易す
るように列デコーダドライバの設計ができる。だが、メ
モリセルに接続されるワードラインに対しては、各ワー
ドライン当りに二つの行デコーダが必要し、複数個のワ
ードラインドライバ回路が行デコーダの出力に応じてメ
モリセルに接続されたワードラインを駆動する。従っ
て、これらのワードラインドライバ回路のレイアウトが
高集積の装置を製造することにおいて制限要所として作
用している。
【０００４】その上、該当デコーダの出力ライン上の電
圧が上昇しはじめた後からワードラインを充電させるこ
とに所要される時間がＤＲＡＭのアクセス時間（access
time）に大きな影響を及ぼす。従って、ワードライン充
電時間を減少させるからアクセスタイムを減少させるこ
とができる。
圧が上昇しはじめた後からワードラインを充電させるこ
とに所要される時間がＤＲＡＭのアクセス時間（access
time）に大きな影響を及ぼす。従って、ワードライン充
電時間を減少させるからアクセスタイムを減少させるこ
とができる。
【０００５】
【発明が解決しようとする課題】一方、メモリセル装置
の集積度を増加させるためには、ワードラインピッチを
減らすことが必要である。しかし、メモリ装置が高集積
化されるほど各ワードラインに接続されるメモリセルの
個数が増加し、それによってもっと大きな駆動力を持つ
ワードラインドライバ回路が必要することになる。とく
に、ワードラインドライバ回路を構成するトランジスタ
がもっと大きな電流駆動力を持つようになると各トラン
ジスタが占める面積はもっと大きくなるようになる。従
って、装置の集積度を増加するためには、ワードライン
ドライバ回路がもっと大きな電流駆動力を持たなければ
ならない反面にワードラインに直交する方向にワードラ
インドライバ回路の垂直の大きさを減らすことが必要す
る。しかし、駆動能力の増加のためにはドライバ回路の
面積拡大を必要とするために上のような要求は同時に解
決することが非常に困る。
の集積度を増加させるためには、ワードラインピッチを
減らすことが必要である。しかし、メモリ装置が高集積
化されるほど各ワードラインに接続されるメモリセルの
個数が増加し、それによってもっと大きな駆動力を持つ
ワードラインドライバ回路が必要することになる。とく
に、ワードラインドライバ回路を構成するトランジスタ
がもっと大きな電流駆動力を持つようになると各トラン
ジスタが占める面積はもっと大きくなるようになる。従
って、装置の集積度を増加するためには、ワードライン
ドライバ回路がもっと大きな電流駆動力を持たなければ
ならない反面にワードラインに直交する方向にワードラ
インドライバ回路の垂直の大きさを減らすことが必要す
る。しかし、駆動能力の増加のためにはドライバ回路の
面積拡大を必要とするために上のような要求は同時に解
決することが非常に困る。
【０００６】このような問題を解決するための技術の中
の一つとしては、アメリカ特許番号５，４１６，７４８
号にはデュアルワードライン構造の半導体メモリ装置が
開示されたことがある。図１には前記のデュアルワード
ライン構造ＤＲＡＭの例が図示されている。図示された
ことのように、前記のＤＲＡＭは複数個のメモリアレイ
ブロック１００−１，１００−２，…，１００−ｎを具
備している。各メモリアレイブロックは同一な構成を持
つので図示の便宜上、図面にはメモリアレイブロック１
００−１の構成だけが図示されている。
の一つとしては、アメリカ特許番号５，４１６，７４８
号にはデュアルワードライン構造の半導体メモリ装置が
開示されたことがある。図１には前記のデュアルワード
ライン構造ＤＲＡＭの例が図示されている。図示された
ことのように、前記のＤＲＡＭは複数個のメモリアレイ
ブロック１００−１，１００−２，…，１００−ｎを具
備している。各メモリアレイブロックは同一な構成を持
つので図示の便宜上、図面にはメモリアレイブロック１
００−１の構成だけが図示されている。
【０００７】メモリアレイブロック１００−１は行方向
に配列されるものとともに行デコーダ１１０に接続され
た複数個のメーンワードラインＭＷＬ−１〜ＭＷＬ−ｎ
を具備している。このデコーダ１１０は一部の行アドレ
ス信号ＡＤＩに応じて複数個のメーンワードラインＭＷ
Ｌの中の一つを選択する。このように選択されたメーン
ワードラインはハイレベルに駆動される。隣接した二つ
のメーンワードラインＭＷＬ１とＭＷＬ２の間に位置す
る各サブワードラインドライバＳＷＤは二つの行とＭ個
の列内に配列される。各サブワードラインドライバの入
力ノードは対応するメーンワードラインに連結され前記
のドライバの出力ノードは対応するサブワードラインＳ
ＷＬ及び電源ノード（node）に接続される。
に配列されるものとともに行デコーダ１１０に接続され
た複数個のメーンワードラインＭＷＬ−１〜ＭＷＬ−ｎ
を具備している。このデコーダ１１０は一部の行アドレ
ス信号ＡＤＩに応じて複数個のメーンワードラインＭＷ
Ｌの中の一つを選択する。このように選択されたメーン
ワードラインはハイレベルに駆動される。隣接した二つ
のメーンワードラインＭＷＬ１とＭＷＬ２の間に位置す
る各サブワードラインドライバＳＷＤは二つの行とＭ個
の列内に配列される。各サブワードラインドライバの入
力ノードは対応するメーンワードラインに連結され前記
のドライバの出力ノードは対応するサブワードラインＳ
ＷＬ及び電源ノード（node）に接続される。
【０００８】又、メモリアレイブロック１００−１は各
々の列のサブワードラインドライバに対応するように配
置される複数個のワードラインデコーダドライバ（ＷＤ
Ｄ）１５０−１〜１５０−３を具備している。各ワード
ラインデコーダＷＤＤは同一な行に配列されたサブワー
ドラインドライバの中の奇数番目のドライバの出力ノー
ドに共通的に接続される第１の電源電圧の出力ノードと
偶数番目のドライバの出力ノードに共通的に接続される
第２の電源電圧の出力ノードを具備している。また、前
記のワードラインデコーダドライバは第１ないし第３の
アドレス入力ノードを具備している。又、メモリアレイ
ブロック１００−１はワードラインデコーダ（ＷＤ）１
４０を具備している。前記のワードラインデコーダ１４
０は他の一部の行アドレス信号にＡＤIIに応じて自身の
出力ノードがハイレベルになるようにする。
々の列のサブワードラインドライバに対応するように配
置される複数個のワードラインデコーダドライバ（ＷＤ
Ｄ）１５０−１〜１５０−３を具備している。各ワード
ラインデコーダＷＤＤは同一な行に配列されたサブワー
ドラインドライバの中の奇数番目のドライバの出力ノー
ドに共通的に接続される第１の電源電圧の出力ノードと
偶数番目のドライバの出力ノードに共通的に接続される
第２の電源電圧の出力ノードを具備している。また、前
記のワードラインデコーダドライバは第１ないし第３の
アドレス入力ノードを具備している。又、メモリアレイ
ブロック１００−１はワードラインデコーダ（ＷＤ）１
４０を具備している。前記のワードラインデコーダ１４
０は他の一部の行アドレス信号にＡＤIIに応じて自身の
出力ノードがハイレベルになるようにする。
【０００９】各メモリアレイブロックで、メモリセルア
レイ１２０−１，１２０−２及び１２０−３は各サブワ
ードラインドライバのグループの右側に配置され、各メ
ーンワードラインＭＷＬ１（あるいはＭＷＬ２）は二つ
のサブワードラインＳＷＬ１及びＳＷＬ２に分割され
る。各サブワードラインは各メモリセルアレイを通じて
延長する。サブワードラインドライバＳＷＤはメモリセ
ルアレイ内のサブワードラインＳＷＬ０及びＳＷＬ１を
駆動する。
レイ１２０−１，１２０−２及び１２０−３は各サブワ
ードラインドライバのグループの右側に配置され、各メ
ーンワードラインＭＷＬ１（あるいはＭＷＬ２）は二つ
のサブワードラインＳＷＬ１及びＳＷＬ２に分割され
る。各サブワードラインは各メモリセルアレイを通じて
延長する。サブワードラインドライバＳＷＤはメモリセ
ルアレイ内のサブワードラインＳＷＬ０及びＳＷＬ１を
駆動する。
【００１０】行デコーダ１１０からの選択信号によって
少なくとも一つのメーンワードラインが活性化される
際、活性化されたメーンワードラインが一定な電位に上
昇するが、その際、サブワードラインドライバが動作可
能な状態になる。しかし、前記のドライバ全てが選択さ
れることではない。駆動信号ΦＸ１及びΦＸ２の論理組
合によって動作可能な状態にある少なくとも一つのサブ
ワードラインドライバが選択される。従って、選択され
たサブワードラインドライバ回路によってサブワードラ
インＳＷＬ０及びＳＷＬ１の中の少なくとも一つが一定
な電位に上昇するようになる。
少なくとも一つのメーンワードラインが活性化される
際、活性化されたメーンワードラインが一定な電位に上
昇するが、その際、サブワードラインドライバが動作可
能な状態になる。しかし、前記のドライバ全てが選択さ
れることではない。駆動信号ΦＸ１及びΦＸ２の論理組
合によって動作可能な状態にある少なくとも一つのサブ
ワードラインドライバが選択される。従って、選択され
たサブワードラインドライバ回路によってサブワードラ
インＳＷＬ０及びＳＷＬ１の中の少なくとも一つが一定
な電位に上昇するようになる。
【００１１】だが、上のような構成を持ったメモリ装置
で、集積度が増加したとしても各サブワードラインドラ
イバの大きさを縮小することには限界がある。又、この
ような構造では、サブワードラインドライバの大きさに
よってサブワードラインピッチが決定される。従って、
前記のように分割されたワードライン構造を使用して集
積度の増加を図ってもメーンワードラインピッチとサブ
ワードラインピッチを充分に減らすことができないよう
になる。結局、従来の分割ワードライン構造はもっと高
い集積度の装置を製造することには不充分である。
で、集積度が増加したとしても各サブワードラインドラ
イバの大きさを縮小することには限界がある。又、この
ような構造では、サブワードラインドライバの大きさに
よってサブワードラインピッチが決定される。従って、
前記のように分割されたワードライン構造を使用して集
積度の増加を図ってもメーンワードラインピッチとサブ
ワードラインピッチを充分に減らすことができないよう
になる。結局、従来の分割ワードライン構造はもっと高
い集積度の装置を製造することには不充分である。
【００１２】本発明の目的は改善された半導体メモリ装
置を提供することである。
置を提供することである。
【００１３】本発明の他の目的は集積度の改善ができる
構造を持った半導体メモリ装置を提供することである。
構造を持った半導体メモリ装置を提供することである。
【００１４】本発明の他の目的は単一メーンワードライ
ンに対して少なくとも四つのサブワードラインが配列さ
れる半導体メモリ装置を提供することである。
ンに対して少なくとも四つのサブワードラインが配列さ
れる半導体メモリ装置を提供することである。
【００１５】本発明のその他の目的はサブワードライン
デコーダドライバ回路が各メモリセルブロックの上部と
下部に分割され、配置される構造を持った半導体メモリ
装置を提供することである。
デコーダドライバ回路が各メモリセルブロックの上部と
下部に分割され、配置される構造を持った半導体メモリ
装置を提供することである。
【００１６】
【課題を解決するための手段】前記の目的を達成するた
めの本発明の一つの特徴によれば、半導体メモリ装置
は、メモリセルアレイを含み、前記メモリセルアレイが
このアレイを通じて延長されている複数個の奇数番目ま
た偶数番目のサブワードラインを持っているメモリセル
ブロックと、前記メモリセルブロックの一方の側に配置
されており、第１の行アドレスを入力してそれからこれ
に応じて複数個の第１の制御信号を発生する第１のデコ
ーディング手段と、前記メモリセルブロックの他方の側
に配置されており、前記第１の行アドレスを入力してこ
れに応じて複数個の第２の制御信号を発生する第２のデ
コーディング手段と、第２の行アドレスを入力してまた
これに応じてワードライン信号を発生する行デコーダ
と、前記メモリセルアレイに隣接した第１の複数個のサ
ブワードライン駆動回路を含み、前記第１の複数個のサ
ブワードライン駆動回路の各々は前記メモリセルアレイ
の各々の奇数番目のサブワードラインに接続されてお
り、前記第１の複数個のサブワードライン駆動回路は前
記第１及び第２の制御信号の奇数番目の制御信号と前記
ワードライン信号に応じて前記各々の奇数番目サブワー
ドラインを駆動する第１のドライバブロックと、前記第
１のドライバブロックに対向する前記メモリセルアレイ
に隣接する第２の複数個のサブワードライン駆動回路を
含み、前記第２の複数個のサブワードライン駆動回路の
各々は前記メモリセルアレイの各々の偶数番目のサブワ
ードラインに接続されており、前記第２の複数個のサブ
ワードライン駆動回路は前記第１及び第２の制御信号の
偶数番目の制御信号と前記ワードライン信号に応じて前
記各々の偶数番目のサブワードラインを駆動する、第２
のドライバブロックとを備える。
めの本発明の一つの特徴によれば、半導体メモリ装置
は、メモリセルアレイを含み、前記メモリセルアレイが
このアレイを通じて延長されている複数個の奇数番目ま
た偶数番目のサブワードラインを持っているメモリセル
ブロックと、前記メモリセルブロックの一方の側に配置
されており、第１の行アドレスを入力してそれからこれ
に応じて複数個の第１の制御信号を発生する第１のデコ
ーディング手段と、前記メモリセルブロックの他方の側
に配置されており、前記第１の行アドレスを入力してこ
れに応じて複数個の第２の制御信号を発生する第２のデ
コーディング手段と、第２の行アドレスを入力してまた
これに応じてワードライン信号を発生する行デコーダ
と、前記メモリセルアレイに隣接した第１の複数個のサ
ブワードライン駆動回路を含み、前記第１の複数個のサ
ブワードライン駆動回路の各々は前記メモリセルアレイ
の各々の奇数番目のサブワードラインに接続されてお
り、前記第１の複数個のサブワードライン駆動回路は前
記第１及び第２の制御信号の奇数番目の制御信号と前記
ワードライン信号に応じて前記各々の奇数番目サブワー
ドラインを駆動する第１のドライバブロックと、前記第
１のドライバブロックに対向する前記メモリセルアレイ
に隣接する第２の複数個のサブワードライン駆動回路を
含み、前記第２の複数個のサブワードライン駆動回路の
各々は前記メモリセルアレイの各々の偶数番目のサブワ
ードラインに接続されており、前記第２の複数個のサブ
ワードライン駆動回路は前記第１及び第２の制御信号の
偶数番目の制御信号と前記ワードライン信号に応じて前
記各々の偶数番目のサブワードラインを駆動する、第２
のドライバブロックとを備える。
【００１７】一形態において、前記メモリセルアレイは
第１、第２、第３及び第４のサブワードラインを具備
し、前記第１のドライバブロックは前記第１のサブワー
ドラインに接続された第１のサブワードライン駆動回路
と前記第３のサブワードラインに接続された第２のサブ
ワードライン駆動回路を具備し、また前記第２のドライ
バブロックは前記第２のサブワードラインに接続された
第１のサブワードライン駆動回路と前記第４のサブワー
ドラインに接続された第２のサブワードライン駆動回路
を具備する。
第１、第２、第３及び第４のサブワードラインを具備
し、前記第１のドライバブロックは前記第１のサブワー
ドラインに接続された第１のサブワードライン駆動回路
と前記第３のサブワードラインに接続された第２のサブ
ワードライン駆動回路を具備し、また前記第２のドライ
バブロックは前記第２のサブワードラインに接続された
第１のサブワードライン駆動回路と前記第４のサブワー
ドラインに接続された第２のサブワードライン駆動回路
を具備する。
【００１８】一形態において、前記第１のデコーディン
グ手段は前記入力された行アドレスに応じて第１及び第
２のデコーディング信号を発生し、前記第２のデコーデ
ィング手段は前記入力された行アドレスに応じて第３及
び第４のデコーディング信号を発生し、それから前記第
１のドライバブロックの前記第１及び第２のサブワード
ライン駆動回路は前記第１及び第３のデコーディング信
号に各々応じ、そして前記第２のドライバブロックの前
記第１及び第２のサブワードライン駆動回路は前記第２
及び第４のデコーディング信号に各々応じる。
グ手段は前記入力された行アドレスに応じて第１及び第
２のデコーディング信号を発生し、前記第２のデコーデ
ィング手段は前記入力された行アドレスに応じて第３及
び第４のデコーディング信号を発生し、それから前記第
１のドライバブロックの前記第１及び第２のサブワード
ライン駆動回路は前記第１及び第３のデコーディング信
号に各々応じ、そして前記第２のドライバブロックの前
記第１及び第２のサブワードライン駆動回路は前記第２
及び第４のデコーディング信号に各々応じる。
【００１９】本発明の他の特徴によると、半導体メモリ
装置は、第１及び第２のメモリセルアレイを具備するメ
モリセルブロックと、前記メモリセルブロックの上部側
に配置されており、第１の行アドレスを入力し、それか
らこれに応じて第１、第２及び第３の制御信号を発生す
る第１のデコーディング手段と、前記メモリセルブロッ
クの下部側に配置されており、前記第１の行アドレスを
入力し、またこれに応じて第４、第５及び第６の制御信
号を発生する第２のデコーディング手段と、少なくとも
一つのメーンワードラインと、前記少なくとも一つのメ
ーンワードラインに対応し、各々の前記第１のメモリセ
ルアレイを通じて延長されている第１の複数個のサブワ
ードラインと、前記少なくとも一つのメーンワードライ
ンに対応し、各々の前記第２のメモリセルアレイを通じ
て延長されている第２の複数個のサブワードラインと、
前記第１及び第２のメモリセルアレイの間に配置されて
いる第１の複数個のサブワードライン駆動回路を具備す
る第１のドライバブロックと、前記第１のメモリセルア
レイに対向する前記第１のメモリセルアレイに隣接して
配置されている第２の複数個のサブワードライン駆動回
路を具備する第２のドライバブロックと、前記第２のメ
モリセルアレイに対向する前記第２のメモリセルアレイ
に隣接して配置されている第３の複数個のサブワードラ
イン駆動回路を具備する第３のドライバブロックと、を
備え、前記第１のドライバブロックの第１及び第２のサ
ブワードライン駆動回路は前記第１及び第２のメモリセ
ルアレイ各々の第２及び第４のサブワードラインに各々
接続されており、前記第１サブワードライン駆動回路は
前記第２の制御信号と前記少なくとも一つのメーンワー
ドライン上にある信号に応じて前記第１及び第２のメモ
リセルアレイの第２のサブワードラインを駆動し、そし
て前記第２のサブワードライン駆動回路は前記第４の制
御信号と前記少なくとも一つのメーンワードライン上に
ある信号に応じて前記第１及び第２のメモリセルアレイ
の第４のサブワードラインを駆動し、前記第２のドライ
バブロックの第１及び第２のサブワードライン駆動回路
は前記第１のメモリセルアレイの第１及び第３のサブワ
ードラインに各々接続されており、前記第１のサブワー
ドライン駆動回路は前記第１の制御信号と前記少なくと
も一つのメーンワードライン上にある信号に応じて前記
第１のメモリセルアレイの前記第１のサブワードライン
を駆動し、そして前記第２のサブワードライン駆動回路
は前記第４の制御信号と前記少なくとも一つのメーンワ
ードライン上にある信号に応じて前記第１のメモリセル
アレイの第４のサブワードラインを駆動し、前記第３の
ドライバブロックの第１及び第２のサブワードライン駆
動回路は前記第２のメモリセルアレイの第１及び第３の
サブワードラインに各々接続されており、前記第１のサ
ブワードライン駆動回路は前記第３の制御信号と前記少
なくとも一つのメーンワードライン上にある信号に応じ
て前記第２のメモリセルアレイの前記第１のサブワード
ライン駆動し、そして前記第２のサブワードライン駆動
回路は前記第６の制御信号と前記少なくとも一つのメー
ンワードライン上にある信号に応じて前記第２のメモリ
セルアレイの第３のサブワードラインを駆動することを
特徴とする。
装置は、第１及び第２のメモリセルアレイを具備するメ
モリセルブロックと、前記メモリセルブロックの上部側
に配置されており、第１の行アドレスを入力し、それか
らこれに応じて第１、第２及び第３の制御信号を発生す
る第１のデコーディング手段と、前記メモリセルブロッ
クの下部側に配置されており、前記第１の行アドレスを
入力し、またこれに応じて第４、第５及び第６の制御信
号を発生する第２のデコーディング手段と、少なくとも
一つのメーンワードラインと、前記少なくとも一つのメ
ーンワードラインに対応し、各々の前記第１のメモリセ
ルアレイを通じて延長されている第１の複数個のサブワ
ードラインと、前記少なくとも一つのメーンワードライ
ンに対応し、各々の前記第２のメモリセルアレイを通じ
て延長されている第２の複数個のサブワードラインと、
前記第１及び第２のメモリセルアレイの間に配置されて
いる第１の複数個のサブワードライン駆動回路を具備す
る第１のドライバブロックと、前記第１のメモリセルア
レイに対向する前記第１のメモリセルアレイに隣接して
配置されている第２の複数個のサブワードライン駆動回
路を具備する第２のドライバブロックと、前記第２のメ
モリセルアレイに対向する前記第２のメモリセルアレイ
に隣接して配置されている第３の複数個のサブワードラ
イン駆動回路を具備する第３のドライバブロックと、を
備え、前記第１のドライバブロックの第１及び第２のサ
ブワードライン駆動回路は前記第１及び第２のメモリセ
ルアレイ各々の第２及び第４のサブワードラインに各々
接続されており、前記第１サブワードライン駆動回路は
前記第２の制御信号と前記少なくとも一つのメーンワー
ドライン上にある信号に応じて前記第１及び第２のメモ
リセルアレイの第２のサブワードラインを駆動し、そし
て前記第２のサブワードライン駆動回路は前記第４の制
御信号と前記少なくとも一つのメーンワードライン上に
ある信号に応じて前記第１及び第２のメモリセルアレイ
の第４のサブワードラインを駆動し、前記第２のドライ
バブロックの第１及び第２のサブワードライン駆動回路
は前記第１のメモリセルアレイの第１及び第３のサブワ
ードラインに各々接続されており、前記第１のサブワー
ドライン駆動回路は前記第１の制御信号と前記少なくと
も一つのメーンワードライン上にある信号に応じて前記
第１のメモリセルアレイの前記第１のサブワードライン
を駆動し、そして前記第２のサブワードライン駆動回路
は前記第４の制御信号と前記少なくとも一つのメーンワ
ードライン上にある信号に応じて前記第１のメモリセル
アレイの第４のサブワードラインを駆動し、前記第３の
ドライバブロックの第１及び第２のサブワードライン駆
動回路は前記第２のメモリセルアレイの第１及び第３の
サブワードラインに各々接続されており、前記第１のサ
ブワードライン駆動回路は前記第３の制御信号と前記少
なくとも一つのメーンワードライン上にある信号に応じ
て前記第２のメモリセルアレイの前記第１のサブワード
ライン駆動し、そして前記第２のサブワードライン駆動
回路は前記第６の制御信号と前記少なくとも一つのメー
ンワードライン上にある信号に応じて前記第２のメモリ
セルアレイの第３のサブワードラインを駆動することを
特徴とする。
【００２０】
【発明の実施の形態】次は本発明の適切な実施形態が図
示された添附図面を参照して本発明に対して詳細に説明
する。勿論、本発明はここで開示される形態だけに限定
されるものではなく多様な形態に実施ができる。その後
の説明で同一な構成要所は同一な参照番号によって参照
される。
示された添附図面を参照して本発明に対して詳細に説明
する。勿論、本発明はここで開示される形態だけに限定
されるものではなく多様な形態に実施ができる。その後
の説明で同一な構成要所は同一な参照番号によって参照
される。
【００２１】図２は本発明による半導体メモリ装置の好
適な実施形態を見せていることである。図２に図示され
たことのように、メモリ装置は複数個のメモリセルブロ
ック２００−１，２００−２，２００−３，…，２００
−ｎを具備している。各メモリセルブロックは行アドレ
ス信号ＡＤＩを解読する行デコーダ２１０、ビットライ
ンに対して垂直する方向に配列されるメモリセルアレイ
２２０及び２２２、またサブワードラインドライバＳＷ
Ｄ１〜ＳＷＤ６を具備している。第１及び第２のメモリ
セルアレイ２２０及び２２２は左側及び右側に並列に位
置し、前記の第１、第２及び第３の駆動ブロック２３０
−１，２３０−２及び２３０−３内には多数個のサブワ
ードラインドライバが配置されている。第１の駆動ブロ
ック２３０−１は第２の駆動ブロック２３０−２に対向
する第１のメモリセルアレイ２２０に隣接して配置され
る。第２の駆動ブロック２３０−２は第１及び第２のメ
モリセルアレイ２２０及び２３０の間に配置される。第
３の駆動ブロック２３０−３は第２のドライバブロック
２３０−２に対向する第２のメモリセルアレイ２２２に
隣接して配置される。第１ないし第３の駆動ブロック内
のサブワードラインドライバＳＷＤ１〜ＳＷＤ６は駆動
信号ΦＸ１〜ΦＸ６に応じて選択的に活性化される。こ
の駆動信号はワードラインデコーダ２４０−１及び２４
０−２からの制御信号ΦＤ１，ΦＤ２，ΦＤ３及びΦＤ
４を解読するワードラインデコーダドライバＷＤＤ１〜
ＷＤＤ６によって発生される。ワードラインデコーダは
メモリセルブロック２００−１の上部及び下部の全てに
各々配置される。前記のワードラインデコーダは行アド
レスＡＤIIを解読して制御信号ΦＤ１，ΦＤ２，ΦＤ３
及びΦＤ４を発生する。ワードラインデコーダ２４０−
１及びワードラインデコーダドライバＷＤＤ１〜ＷＤＤ
３はメモリセルブロック２００−１の上部に配置され、
ワードラインデコーダ２４０−２及びワードラインデコ
ーダドライバＷＤＤ４〜ＷＤＤ６は前記のメモリセルブ
ロック２００−１の下部に配置される。
適な実施形態を見せていることである。図２に図示され
たことのように、メモリ装置は複数個のメモリセルブロ
ック２００−１，２００−２，２００−３，…，２００
−ｎを具備している。各メモリセルブロックは行アドレ
ス信号ＡＤＩを解読する行デコーダ２１０、ビットライ
ンに対して垂直する方向に配列されるメモリセルアレイ
２２０及び２２２、またサブワードラインドライバＳＷ
Ｄ１〜ＳＷＤ６を具備している。第１及び第２のメモリ
セルアレイ２２０及び２２２は左側及び右側に並列に位
置し、前記の第１、第２及び第３の駆動ブロック２３０
−１，２３０−２及び２３０−３内には多数個のサブワ
ードラインドライバが配置されている。第１の駆動ブロ
ック２３０−１は第２の駆動ブロック２３０−２に対向
する第１のメモリセルアレイ２２０に隣接して配置され
る。第２の駆動ブロック２３０−２は第１及び第２のメ
モリセルアレイ２２０及び２３０の間に配置される。第
３の駆動ブロック２３０−３は第２のドライバブロック
２３０−２に対向する第２のメモリセルアレイ２２２に
隣接して配置される。第１ないし第３の駆動ブロック内
のサブワードラインドライバＳＷＤ１〜ＳＷＤ６は駆動
信号ΦＸ１〜ΦＸ６に応じて選択的に活性化される。こ
の駆動信号はワードラインデコーダ２４０−１及び２４
０−２からの制御信号ΦＤ１，ΦＤ２，ΦＤ３及びΦＤ
４を解読するワードラインデコーダドライバＷＤＤ１〜
ＷＤＤ６によって発生される。ワードラインデコーダは
メモリセルブロック２００−１の上部及び下部の全てに
各々配置される。前記のワードラインデコーダは行アド
レスＡＤIIを解読して制御信号ΦＤ１，ΦＤ２，ΦＤ３
及びΦＤ４を発生する。ワードラインデコーダ２４０−
１及びワードラインデコーダドライバＷＤＤ１〜ＷＤＤ
３はメモリセルブロック２００−１の上部に配置され、
ワードラインデコーダ２４０−２及びワードラインデコ
ーダドライバＷＤＤ４〜ＷＤＤ６は前記のメモリセルブ
ロック２００−１の下部に配置される。
【００２２】又、第１の複数個のビットラインは第１の
メモリセルアレイ２２０を通じて列方向に延長し、第２
の複数個のビットラインは第２のメモリセルアレイ２２
２を通じて列方向に延長する。第１の駆動ブロック２３
０−１のサブワードラインドライバＳＷＤ１及びＳＷＤ
２は相互間の行方向に並列に、またメーンワードライン
ＭＷＬに垂直する方向に配置される。第２の駆動ブロッ
ク２３０−２のサブワードラインドライバＳＷＤ３及び
ＳＷＤ４も相互間の行方向に並列に、またメーンワード
ラインＭＷＬに垂直する方向に配置される。又、第３の
駆動ブロック２３０−３のサブワードラインドライバＳ
ＷＤ５及びＳＷＤ６も相互間の行方向に並列にまたメー
ンワードラインＭＷＬに垂直する方向に配置される。
メモリセルアレイ２２０を通じて列方向に延長し、第２
の複数個のビットラインは第２のメモリセルアレイ２２
２を通じて列方向に延長する。第１の駆動ブロック２３
０−１のサブワードラインドライバＳＷＤ１及びＳＷＤ
２は相互間の行方向に並列に、またメーンワードライン
ＭＷＬに垂直する方向に配置される。第２の駆動ブロッ
ク２３０−２のサブワードラインドライバＳＷＤ３及び
ＳＷＤ４も相互間の行方向に並列に、またメーンワード
ラインＭＷＬに垂直する方向に配置される。又、第３の
駆動ブロック２３０−３のサブワードラインドライバＳ
ＷＤ５及びＳＷＤ６も相互間の行方向に並列にまたメー
ンワードラインＭＷＬに垂直する方向に配置される。
【００２３】前記の第１及び第３の駆動ブロック２３０
−１及び２３０−３で、メーンワードラインＭＷＬは各
メモリセルアレイに対してサブワードラインドライバＳ
ＷＤ１，ＳＷＤ２，ＳＷＤ５及びＳＷＤ６を通じて二つ
のサブワードラインＳＷＬ１及びＳＷＬ３に分ける。ま
た、前記のメーンワードラインは第２の駆動ブロック２
３０−２のサブワードラインドライバＳＷＤ３及びＳＷ
Ｄ４によって二つのサブワードラインＳＷＬ２及びＳＷ
Ｌ４に分ける。
−１及び２３０−３で、メーンワードラインＭＷＬは各
メモリセルアレイに対してサブワードラインドライバＳ
ＷＤ１，ＳＷＤ２，ＳＷＤ５及びＳＷＤ６を通じて二つ
のサブワードラインＳＷＬ１及びＳＷＬ３に分ける。ま
た、前記のメーンワードラインは第２の駆動ブロック２
３０−２のサブワードラインドライバＳＷＤ３及びＳＷ
Ｄ４によって二つのサブワードラインＳＷＬ２及びＳＷ
Ｌ４に分ける。
【００２４】図２に図示されたことのように、第２の駆
動ブロック２３０−２のサブワードラインドライバＳＷ
Ｄ３及びＳＷＤ４は第１及び第２のメモリセルアレイ２
２０及び２２２の間に並列に配置される。第１の駆動ブ
ロック２３０−１のサブワードラインドライバＳＷＤ１
及びＳＷＤ２は対向する第２のメモリセルアレイ２２２
に隣接して相互間、並列に配置される。第３の駆動ブロ
ック２３０−３のサブワードラインドライバＳＷＤ５及
びＳＷＤ６は第２のドライバブロック２３０−２に対向
する前記の第２のメモリセルアレイ２２２に隣接して並
列に配置される。もう一度言えば、各サブワードライン
のためのサブワードラインドライバＳＷＤ１〜ＳＷＤ６
は二つの隣接したメーンワードライン間にビットライン
方向に配置される。この例で、サブワードラインドライ
バは多数個のワードライン駆動トランジスタを具備す
る。この駆動トランジスタはＭＯＳＦＥＴで構成され
る。
動ブロック２３０−２のサブワードラインドライバＳＷ
Ｄ３及びＳＷＤ４は第１及び第２のメモリセルアレイ２
２０及び２２２の間に並列に配置される。第１の駆動ブ
ロック２３０−１のサブワードラインドライバＳＷＤ１
及びＳＷＤ２は対向する第２のメモリセルアレイ２２２
に隣接して相互間、並列に配置される。第３の駆動ブロ
ック２３０−３のサブワードラインドライバＳＷＤ５及
びＳＷＤ６は第２のドライバブロック２３０−２に対向
する前記の第２のメモリセルアレイ２２２に隣接して並
列に配置される。もう一度言えば、各サブワードライン
のためのサブワードラインドライバＳＷＤ１〜ＳＷＤ６
は二つの隣接したメーンワードライン間にビットライン
方向に配置される。この例で、サブワードラインドライ
バは多数個のワードライン駆動トランジスタを具備す
る。この駆動トランジスタはＭＯＳＦＥＴで構成され
る。
【００２５】もっと具体的に、第１及び第２のメモリセ
ルアレイ２２０及び２２２各々の偶数番目のワードライ
ンＳＷＬ２及びＳＷＬ４は第２駆動のブロック２３０−
２まで延長し、またサブワードラインドライバＳＷＤ３
及びＳＷＤ４に各々に共通的に接続される。すなわち、
メモリセルアレイ２２０及び２２２のサブワードライン
ＳＷＬ２は第２の駆動ブロック２３０−２のサブワード
ラインドライバＳＷＤ３に共通的に連結され、メモリセ
ルアレイ２２０及び２２２のサブワードラインＳＷＬ４
は第２の駆動ブロック２３０−２のサブワードラインド
ライバＳＷＤ４に共通的に連結される。
ルアレイ２２０及び２２２各々の偶数番目のワードライ
ンＳＷＬ２及びＳＷＬ４は第２駆動のブロック２３０−
２まで延長し、またサブワードラインドライバＳＷＤ３
及びＳＷＤ４に各々に共通的に接続される。すなわち、
メモリセルアレイ２２０及び２２２のサブワードライン
ＳＷＬ２は第２の駆動ブロック２３０−２のサブワード
ラインドライバＳＷＤ３に共通的に連結され、メモリセ
ルアレイ２２０及び２２２のサブワードラインＳＷＬ４
は第２の駆動ブロック２３０−２のサブワードラインド
ライバＳＷＤ４に共通的に連結される。
【００２６】第１のメモリセルアレイ２２０の奇数番目
ワードラインＳＷＬ１及びＳＷＬ３は第１の駆動ブロッ
ク２３０−１のサブワードラインドライバＳＷＤ１及び
ＳＷＤ２に各々接続される。図示されたことのように、
第１のメモリセルアレイ２２０のサブワードラインＳＷ
Ｌ３は偶数番目サブワードラインＳＷＬ２及びＳＷＬ４
の間に配置され、第１の駆動ブロック２３０−１のサブ
ワードラインドライバＳＷＤ２に接続される。前記の第
１のメモリセルアレイ２２０のサブワードラインＳＷＬ
１は偶数番目のサブワードラインＳＷＬ２の上に配置さ
れ第１の駆動ブロック２３０−１のサブワードラインド
ライバＳＷＤ１に接続される。
ワードラインＳＷＬ１及びＳＷＬ３は第１の駆動ブロッ
ク２３０−１のサブワードラインドライバＳＷＤ１及び
ＳＷＤ２に各々接続される。図示されたことのように、
第１のメモリセルアレイ２２０のサブワードラインＳＷ
Ｌ３は偶数番目サブワードラインＳＷＬ２及びＳＷＬ４
の間に配置され、第１の駆動ブロック２３０−１のサブ
ワードラインドライバＳＷＤ２に接続される。前記の第
１のメモリセルアレイ２２０のサブワードラインＳＷＬ
１は偶数番目のサブワードラインＳＷＬ２の上に配置さ
れ第１の駆動ブロック２３０−１のサブワードラインド
ライバＳＷＤ１に接続される。
【００２７】第２のメモリセルアレイ２２２の奇数番目
のサブワードラインＳＷＬ１及びＳＷＬ３各々は第３の
駆動ブロック２３０−３まで延長する。とくに、前記の
サブワードラインＳＷＬ３はサブワードラインドライバ
ＳＷＤ６に接続され、このサブワードラインは偶数番目
のサブワードラインＳＷＬ２とＳＷＬ４の間に配置され
る。第２のメモリセルアレイ２２２のサブワードライン
ＳＷＬ１は偶数番目のサブワードラインＳＷＬ２上に配
置され、第３の駆動ブロック２３０−３のサブワードラ
インドライバＳＷＤ５に接続される。
のサブワードラインＳＷＬ１及びＳＷＬ３各々は第３の
駆動ブロック２３０−３まで延長する。とくに、前記の
サブワードラインＳＷＬ３はサブワードラインドライバ
ＳＷＤ６に接続され、このサブワードラインは偶数番目
のサブワードラインＳＷＬ２とＳＷＬ４の間に配置され
る。第２のメモリセルアレイ２２２のサブワードライン
ＳＷＬ１は偶数番目のサブワードラインＳＷＬ２上に配
置され、第３の駆動ブロック２３０−３のサブワードラ
インドライバＳＷＤ５に接続される。
【００２８】図２に図示されたことのように、メモリセ
ルアレイブロック２００−１はワードライン駆動領域の
２５０−１と２５０−２の間に配置される。各ワードラ
イン駆動領域は一つのワードラインデコーダとサブワー
ドライン駆動ブロック個数に対応する個数のワードライ
ンデコーダドライバ回路を持つ。
ルアレイブロック２００−１はワードライン駆動領域の
２５０−１と２５０−２の間に配置される。各ワードラ
イン駆動領域は一つのワードラインデコーダとサブワー
ドライン駆動ブロック個数に対応する個数のワードライ
ンデコーダドライバ回路を持つ。
【００２９】メモリセルブロック２００−１の上部に位
置するワードライン駆動領域２５０−１で、ワードライ
ンデコーダ２４０−１は行アドレス信号ＡＤIIを解読し
て制御信号ΦＤ１及びΦＤ２を発生する。ワードライン
デコーダドライバＷＤＤ１及びＷＤＤ３は制御信号ΦＤ
１に応じてサブワードラインドライバＳＷＤ１及びＳＷ
Ｄ５を各々駆動する。ワードラインデコーダドライバＷ
ＤＤ２は制御信号ΦＤ２に応じてしてサブワードライン
ドライバＳＷＤ３を駆動する。
置するワードライン駆動領域２５０−１で、ワードライ
ンデコーダ２４０−１は行アドレス信号ＡＤIIを解読し
て制御信号ΦＤ１及びΦＤ２を発生する。ワードライン
デコーダドライバＷＤＤ１及びＷＤＤ３は制御信号ΦＤ
１に応じてサブワードラインドライバＳＷＤ１及びＳＷ
Ｄ５を各々駆動する。ワードラインデコーダドライバＷ
ＤＤ２は制御信号ΦＤ２に応じてしてサブワードライン
ドライバＳＷＤ３を駆動する。
【００３０】メモリセルブロック２００−１の下部に位
置するワードライン駆動領域２５０−２で、ワードライ
ンデコーダ２４０−２は行アドレス信号ＡＤIIを解読し
て制御信号ΦＤ３及びΦＤ４を発生する。ワードライン
デコーダドライバＷＤＤ４及びＷＤＤ６は制御信号ΦＤ
３に応じてサブワードラインドライバＳＷＤ２及びＳＷ
Ｄ６を各々駆動する。ワードラインデコーダドライバＷ
ＤＤ５は制御信号ΦＤ４に応じてサブワードラインドラ
イバＳＷＤ４を駆動する。その上、前記のワードライン
駆動領域の２５０−２は前記の第１のメモリセルブロッ
ク２００−１の次に位置する第２のメモリセルブロック
２００−２の上部ワードライン駆動領域の機能をする。
図示されたことのように、ワードラインデコーダ２４０
−２は行アドレス信号ＡＤIIを解読して制御信号ΦＤ３
及びΦＤ４を発生する。ワードラインデコーダドライバ
ＷＤＤ４及びＷＤＤ６は制御信号ΦＤ３に応じて前記の
第２のメモリセルブロック２００−２のサブワードライ
ンドライバＳＷＤ２及びＳＷＤ６を各々駆動する。ワー
ドラインデコーダドライバＷＤＤ５は制御信号ΦＤ４に
応じて前記の第２のメモリセルブロック２００−２のサ
ブワードラインドライバＳＷＤ４を駆動する。
置するワードライン駆動領域２５０−２で、ワードライ
ンデコーダ２４０−２は行アドレス信号ＡＤIIを解読し
て制御信号ΦＤ３及びΦＤ４を発生する。ワードライン
デコーダドライバＷＤＤ４及びＷＤＤ６は制御信号ΦＤ
３に応じてサブワードラインドライバＳＷＤ２及びＳＷ
Ｄ６を各々駆動する。ワードラインデコーダドライバＷ
ＤＤ５は制御信号ΦＤ４に応じてサブワードラインドラ
イバＳＷＤ４を駆動する。その上、前記のワードライン
駆動領域の２５０−２は前記の第１のメモリセルブロッ
ク２００−１の次に位置する第２のメモリセルブロック
２００−２の上部ワードライン駆動領域の機能をする。
図示されたことのように、ワードラインデコーダ２４０
−２は行アドレス信号ＡＤIIを解読して制御信号ΦＤ３
及びΦＤ４を発生する。ワードラインデコーダドライバ
ＷＤＤ４及びＷＤＤ６は制御信号ΦＤ３に応じて前記の
第２のメモリセルブロック２００−２のサブワードライ
ンドライバＳＷＤ２及びＳＷＤ６を各々駆動する。ワー
ドラインデコーダドライバＷＤＤ５は制御信号ΦＤ４に
応じて前記の第２のメモリセルブロック２００−２のサ
ブワードラインドライバＳＷＤ４を駆動する。
【００３１】各メモリセルアレイのメモリセルはサブワ
ードライン及びビットラインの交叉点に位置する。万
一、フォールデッドビットライン(folded bit line) 構
造が使用されれば、全ての交叉点ごとにメモリセルが配
置されない。その代わり、各ビットラインにはダミーセ
ル(dummy cell)が接続されてＶcc／２の基準の電圧を供
給する。図２に図示されたことのように、行デコーダ２
１０は行アドレスＡＤＩを解読してメーンワードライン
が選択的にハイレベルになるようにする。
ードライン及びビットラインの交叉点に位置する。万
一、フォールデッドビットライン(folded bit line) 構
造が使用されれば、全ての交叉点ごとにメモリセルが配
置されない。その代わり、各ビットラインにはダミーセ
ル(dummy cell)が接続されてＶcc／２の基準の電圧を供
給する。図２に図示されたことのように、行デコーダ２
１０は行アドレスＡＤＩを解読してメーンワードライン
が選択的にハイレベルになるようにする。
【００３２】これからは、図２を参照して、本実施形態
による分割された多数個のワードラインを持った半導体
メモリ装置の動作に対して説明する。説明の便宜上、各
メモリセルは一定な電位に接続された電荷貯蔵用のキャ
パシタと、このキャパシタとビットラインの間に接続さ
れるＭＯＳトランジスタなどのトランスファゲート(tra
sfer gate)を具備することに想定する。前記のトランス
ファゲートはあらかじめよく知られていることのように
ストレージキャパシタからビットラインに電荷を伝達す
る役割をする。
による分割された多数個のワードラインを持った半導体
メモリ装置の動作に対して説明する。説明の便宜上、各
メモリセルは一定な電位に接続された電荷貯蔵用のキャ
パシタと、このキャパシタとビットラインの間に接続さ
れるＭＯＳトランジスタなどのトランスファゲート(tra
sfer gate)を具備することに想定する。前記のトランス
ファゲートはあらかじめよく知られていることのように
ストレージキャパシタからビットラインに電荷を伝達す
る役割をする。
【００３３】データがメモリセルから読出される際、行
デコーダ２１０によって行アドレスＡＤＩが解読され、
前記の行アドレスに対応するメーンワードラインが選択
される。図２の行デコーダ２１０が一つのメーンワード
ラインを具備することに図示されているが実際には多数
のメーンワードラインが前記の行デコーダ２１０に接続
され、前記の行アドレスに応じて、前記の行アドレスに
対応するメーンワードラインＭＷＬが活性化される。活
性化されたメーンワードラインＭＷＬ（この際、メーン
ワードラインは一定な電位に上昇される）によって駆動
ブロックのサブワードラインドライバが動作可能な状態
になる。だが、前記のドライバ全てが選択されることで
はない。駆動信号ΦＸ１〜ΦＸ６の論理組合によって動
作可能な状態にある少なくとも一つのサブワードライン
ドライバが選択される。前記の駆動信号はワードライン
デコーダ２４０−１及び２４０−２からの制御信号ΦＤ
１，ΦＤ２，ΦＤ３及びΦＤ４に応じて動作するワード
ラインデコーダドライバＷＤＤ１〜ＷＤＤ６から出力さ
れる。従って、選択されたサブワードラインドライバ回
路によってサブワードラインＳＷＬ１〜ＳＷＬ４の中の
少なくとも一つが一定な電位に上昇するようになる。読
出動作の間に、サブワードラインが一定な電位に上昇す
れば、選択されたサブワードラインに接続されたメモリ
セルのデータは対応するビットラインに伝達される。
デコーダ２１０によって行アドレスＡＤＩが解読され、
前記の行アドレスに対応するメーンワードラインが選択
される。図２の行デコーダ２１０が一つのメーンワード
ラインを具備することに図示されているが実際には多数
のメーンワードラインが前記の行デコーダ２１０に接続
され、前記の行アドレスに応じて、前記の行アドレスに
対応するメーンワードラインＭＷＬが活性化される。活
性化されたメーンワードラインＭＷＬ（この際、メーン
ワードラインは一定な電位に上昇される）によって駆動
ブロックのサブワードラインドライバが動作可能な状態
になる。だが、前記のドライバ全てが選択されることで
はない。駆動信号ΦＸ１〜ΦＸ６の論理組合によって動
作可能な状態にある少なくとも一つのサブワードライン
ドライバが選択される。前記の駆動信号はワードライン
デコーダ２４０−１及び２４０−２からの制御信号ΦＤ
１，ΦＤ２，ΦＤ３及びΦＤ４に応じて動作するワード
ラインデコーダドライバＷＤＤ１〜ＷＤＤ６から出力さ
れる。従って、選択されたサブワードラインドライバ回
路によってサブワードラインＳＷＬ１〜ＳＷＬ４の中の
少なくとも一つが一定な電位に上昇するようになる。読
出動作の間に、サブワードラインが一定な電位に上昇す
れば、選択されたサブワードラインに接続されたメモリ
セルのデータは対応するビットラインに伝達される。
【００３４】要すると、サブワードラインＳＷＬ１が一
定な電位に上昇するようにするためには、駆動信号ΦＸ
１及びΦＸ５によってメーンワードラインに接続された
サブワードラインドライバＳＷＤ１及びＳＷＤ５が選択
される。第１及び第２のメモリセルアレイのサブワード
ラインＳＷＬ２を選択するためには、駆動信号ΦＸ３に
よってサブワードラインドライバＳＷＤ３が選択され、
それで前記のサブワードラインＳＷＬ２が一定な電位に
上昇するようになる。第１及び第２のメモリセルアレイ
のサブワードラインＳＷＬ４を選択するためには、駆動
信号ΦＸ４によってサブワードラインドライバＳＷＤ４
が選択されて前記のサブワードラインＳＷＬ４が一定な
電位に上昇するようになる。第１及び第２のメモリセル
アレイのサブワードラインＳＷＬ１は駆動信号ΦＸ１及
びΦＸ５に応じるサブワードラインドライバＳＷＤ１及
びＳＷＤ５によって活性化できるし、サブワードライン
ＳＷＬ３は駆動信号ΦＸ２及びΦＸ６に応じるサブワー
ドラインドライバＳＷＤ２及びＳＷＤ６によって活性化
ができる。
定な電位に上昇するようにするためには、駆動信号ΦＸ
１及びΦＸ５によってメーンワードラインに接続された
サブワードラインドライバＳＷＤ１及びＳＷＤ５が選択
される。第１及び第２のメモリセルアレイのサブワード
ラインＳＷＬ２を選択するためには、駆動信号ΦＸ３に
よってサブワードラインドライバＳＷＤ３が選択され、
それで前記のサブワードラインＳＷＬ２が一定な電位に
上昇するようになる。第１及び第２のメモリセルアレイ
のサブワードラインＳＷＬ４を選択するためには、駆動
信号ΦＸ４によってサブワードラインドライバＳＷＤ４
が選択されて前記のサブワードラインＳＷＬ４が一定な
電位に上昇するようになる。第１及び第２のメモリセル
アレイのサブワードラインＳＷＬ１は駆動信号ΦＸ１及
びΦＸ５に応じるサブワードラインドライバＳＷＤ１及
びＳＷＤ５によって活性化できるし、サブワードライン
ＳＷＬ３は駆動信号ΦＸ２及びΦＸ６に応じるサブワー
ドラインドライバＳＷＤ２及びＳＷＤ６によって活性化
ができる。
【００３５】前述したことのように、サブワードライン
ドライバ回路は三つのブロック２３０−１，２３０−２
及び２３０−３に分割される。第１の駆動ブロック２３
０−１はメモリセルアレイ２２０の左側に位置し、第２
の駆動ブロック２３０−２はメモリセルアレイ２２０と
２２２の間に、そして第３の駆動ブロック２３０−３は
メモリセルアレイブロック２２２の右側に位置する。各
駆動ブロックは相互間並列にまたビットライン方向に配
置される二つのサブワードラインドライバを持つ。サブ
ワードラインドライバＳＷＤ１及びＳＷＤ２は第１のメ
モリセルアレイ２２０の奇数番目サブワードラインＳＷ
Ｌ１及びＳＷＬ３を各々駆動する。また、サブワードラ
インドライバＳＷＤ３及びＳＷＤ４はメモリセルアレイ
２２０及び２２２各々の偶数番目サブワードラインＳＷ
Ｌ２及びＳＷＬ４を各々駆動する。
ドライバ回路は三つのブロック２３０−１，２３０−２
及び２３０−３に分割される。第１の駆動ブロック２３
０−１はメモリセルアレイ２２０の左側に位置し、第２
の駆動ブロック２３０−２はメモリセルアレイ２２０と
２２２の間に、そして第３の駆動ブロック２３０−３は
メモリセルアレイブロック２２２の右側に位置する。各
駆動ブロックは相互間並列にまたビットライン方向に配
置される二つのサブワードラインドライバを持つ。サブ
ワードラインドライバＳＷＤ１及びＳＷＤ２は第１のメ
モリセルアレイ２２０の奇数番目サブワードラインＳＷ
Ｌ１及びＳＷＬ３を各々駆動する。また、サブワードラ
インドライバＳＷＤ３及びＳＷＤ４はメモリセルアレイ
２２０及び２２２各々の偶数番目サブワードラインＳＷ
Ｌ２及びＳＷＬ４を各々駆動する。
【００３６】本実施形態によると、各サブワードライン
ドライバ回路の垂直の大きさを四つのワードラインによ
って占有される空間まで拡大することが可能になる。す
なわち、各サブワードラインドライバ回路の垂直大きさ
をワードラインピッチの４倍まで拡張することができる
ようになる。
ドライバ回路の垂直の大きさを四つのワードラインによ
って占有される空間まで拡大することが可能になる。す
なわち、各サブワードラインドライバ回路の垂直大きさ
をワードラインピッチの４倍まで拡張することができる
ようになる。
【００３７】
【発明の効果】本発明によると、サブワードラインドラ
イバ回路の面積を増加させることとあるいはワードライ
ンピッチを減少させることが可能になる。その結果、メ
モリセルサイズの縮小がなくても装置の集積度を増加さ
せることができる。
イバ回路の面積を増加させることとあるいはワードライ
ンピッチを減少させることが可能になる。その結果、メ
モリセルサイズの縮小がなくても装置の集積度を増加さ
せることができる。
【００３８】更に、サブワードラインデコーダドライバ
が各メモリセルブロックの両端部に分散配置されるため
にワードラインデコーダドライバによって占有される面
積を最小化させるようになる。これもまた装置の集積度
の増加に寄与することが大きい。
が各メモリセルブロックの両端部に分散配置されるため
にワードラインデコーダドライバによって占有される面
積を最小化させるようになる。これもまた装置の集積度
の増加に寄与することが大きい。
【図１】従来のＤＲＡＭのレイアウト図。
【図２】本発明によるＤＲＡＭのレイアウト図。
Claims (14)
- 【請求項１】 メモリセルアレイを含み、前記メモリセ
ルアレイはこのアレイを通じて延長されている複数個の
奇数番目、また偶数番目のサブワードラインを持ってい
るメモリセルブロックと、 前記メモリセルブロックの一方の側に配置されており、
第１の行アドレスを入力し、そしてこれに応じて複数個
の第１の制御信号を発生する第１のデコーディング手段
と、 前記メモリセルブロックの他方の側に配置されており、
前記第１の行アドレスを入力してまたこれに応じて複数
個の第２の制御信号を発生する第２のデコーディング手
段と、 第２の行アドレスを入力し、そしてこれに応じてワード
ライン信号を発生する行デコーダと、 前記メモリセルアレイに隣接した第１の複数個のサブワ
ードライン駆動回路を含み、前記第１の複数個のサブワ
ードライン駆動回路の各々は前記メモリセルアレイの各
々の奇数番目のサブワードラインに接続されており、前
記第１の複数個のサブワードライン駆動回路は前記第１
及び第２の制御信号の奇数番目の制御信号と前記ワード
ライン信号に応じて前記各々の奇数番目サブワードライ
ンを駆動する、第１のドライバブロックと、 前記第１のドライバブロックに対向する前記のメモリセ
ルアレイに隣接する第２の複数個のサブワードライン駆
動回路を含み、前記第２の複数個のサブワードライン駆
動回路の各々は前記メモリセルアレイの各々の偶数番目
のサブワードラインに接続されており、前記第２の複数
個のサブワードライン駆動回路は前記第１及び第２の制
御信号の偶数番目の制御信号と前記ワードライン信号に
応じて前記各々の偶数番目サブワードラインを駆動す
る、第２のドライバブロックと、を備えたことを特徴と
する半導体メモリ装置。 - 【請求項２】 前記メモリセルアレイは第１、第２、第
３及び第４のサブワードラインを具備し、前記第１のド
ライバブロックは前記第１のサブワードラインに接続さ
れた第１のサブワードライン駆動回路と前記第３のサブ
ワードラインに接続された第２のサブワードライン駆動
回路を具備し、また前記第２のドライバブロックは前記
第２のサブワードラインに接続された第１のサブワード
ライン駆動回路と前記第４のサブワードラインに接続さ
れた第２のサブワードライン駆動回路を具備する請求項
１記載の半導体メモリ装置。 - 【請求項３】 前記第１のデコーディング手段は前記入
力された行アドレスに応じて第１及び第２のデコーディ
ング信号を発生し、前記第２のデコーディング手段は前
記入力された行アドレスに応じて第３及び第４のデコー
ディング信号を発生し、そして前記第１のドライバブロ
ックの前記第１及び第２のサブワードライン駆動回路は
前記第１及び第３のデコーディング信号に各々に応じ、
それから前記第２のドライバブロックの前記第１及び第
２のサブワードライン駆動回路は前記第２及び第４のデ
コーディング信号に各々に応じる請求項２記載の半導体
メモリ装置。 - 【請求項４】 前記メモリセルアレイの偶数番目及び奇
数番目のサブワードラインは平行し、前記偶数番目のサ
ブワードラインが前記奇数番目のサブワードラインの間
に挾んでいる請求項１記載の半導体メモリ装置。 - 【請求項５】 前記第１のメモリセルアレイに対向する
前記第２ドライバブロックに隣接する第２のメモリセル
アレイを附加し、前記第２のメモリセルアレイはこれを
通じて延長されている第２の複数個の奇数番目、また偶
数番目のサブワードラインを具備し、前記第２の複数個
のサブワードライン駆動回路の各々は前記第２のメモリ
セルアレイの各々の偶数番目のサブワードラインに接続
されており、そして前記第２の複数個のサブワードライ
ン駆動回路は前記偶数番目のデコーディング信号と前記
ワードライン信号に応じて前記第２のメモリセルアレイ
の前記各々の偶数番目サブワードラインを駆動し、そし
て、前記第２のドライバブロックに対向する前記第２の
メモリセルアレイに隣接する第３の複数個のサブワード
ライン駆動回路を具備する第３のドライバブロックを附
加し、前記第３の複数個のサブワードライン駆動回路の
各々は前記第２のメモリセルアレイの各奇数番目のサブ
ワードラインに接続されており、それから前記第３の複
数個のサブワードライン駆動回路は前記奇数番目デコー
ディング信号と前記ワードライン信号に応じて前記各々
の奇数番目のサブワードラインを駆動する請求項１記載
の半導体メモリ装置。 - 【請求項６】 前記メモリセルアレイの複数個のメモリ
セルは前記サブワードラインに対応することに接続され
ている請求項１記載の半導体メモリ装置。 - 【請求項７】 前記メモリセルアレイの前記サブワード
ラインは各々のサブワードライン駆動回路を通じて一定
な電位ノードに接続されている請求項１記載の半導体メ
モリ装置。 - 【請求項８】 前記第１及び第２の複数個の前記サブワ
ードライン駆動回路は互いに対して並列にそれから少な
くとも一つのメーンワードラインに垂直の方向に配置さ
れている請求項１記載の半導体メモリ装置。 - 【請求項９】 前記メモリセルアレイを通じて延長され
ている第１の複数個のビットラインを附加する請求項１
記載の半導体メモリ装置。 - 【請求項１０】 第１及び第２メモリセルアレイを具備
するメモリセルブロックと、 前記メモリセルブロックの上部側に配置されており、第
１の行アドレスを入力し、それからこれに応じて第１、
第２及び第３の制御信号を発生する第１のデコーディン
グ手段と、 前記メモリセルブロックの下部側に配置されており、前
記第１の行アドレスを入力し、そしてこれに応じて第
４、第５及び第６の制御信号を発生する第２のデコーデ
ィング手段と、 少なくとも一つのメーンワードラインと、 前記少なくとも一つのメーンワードラインに対応し、各
々の前記第１のメモリセルアレイを通じて延長されてい
る第１の複数個のサブワードラインと、 前記少なくとも一つのメーンワードラインに対応し、各
々の前記第２のメモリセルアレイを通じて延長されてい
る第２の複数個のサブワードラインと、 前記第１及び第２のメモリセルアレイの間に配置されて
いる第１の複数個のサブワードライン駆動回路を具備す
る第１のドライバブロックと、 前記第１のメモリセルアレイに対向する前記第１のメモ
リセルアレイに隣接して配置されている第２の複数個の
サブワードライン駆動回路を具備する第２のドライバブ
ロックと、 前記第２のメモリセルアレイに対向する前記第２のメモ
リセルアレイに隣接して配置されている第３の複数個の
サブワードライン駆動回路を具備する第３のドライバブ
ロックと、を備え、 前記第１のドライバブロックの第１及び第２のサブワー
ドライン駆動回路は前記第１及び第２のメモリセルアレ
イの各々の第２及び第４のサブワードラインに各々に接
続されており、前記第１のサブワードライン駆動回路は
前記第２の制御信号と前記少なくとも一つのメーンワー
ドライン上にある信号に応じて前記第１及び第２のメモ
リセルアレイの第２のサブワードラインを駆動し、そし
て前記第２のサブワードライン駆動回路は前記第４の制
御信号と前記少なくとも一つのメーンワードライン上に
ある信号に応じて前記第１及び第２のメモリセルアレイ
の第４のサブワードラインを駆動し、 前記第２のドライバブロックの第１及び第２のサブワー
ドライン駆動回路は前記第１のメモリセルアレイの第１
及び第３のサブワードラインに各々接続されており、前
記第１のサブワードライン駆動回路は前記第１の制御信
号と前記少なくとも一つのメーンワードライン上にある
信号に応じて前記第１のメモリセルアレイの前記第１の
サブワードラインを駆動し、それから前記第２のサブワ
ードライン駆動回路は前記第４の制御信号と前記少なく
とも一つのメーンワードライン上にある信号に応じて前
記第１のメモリセルアレイの第４のサブワードラインを
駆動し、 前記第３のドライバブロックの第１及び第２のサブワー
ドライン駆動回路は前記第２のメモリセルアレイの第１
及び第３のサブワードラインに各々接続されており、前
記第１のサブワードライン駆動回路は前記第３の制御信
号と前記少なくとも一つのメーンワードライン上にある
信号に応じて前記第２のメモリセルアレイの前記第１の
サブワードラインを駆動し、そして前記第２のサブワー
ドライン駆動回路は前記第６の制御信号と前記少なくと
も一つのメーンワードライン上にある信号に応じて前記
第２のメモリセルアレイの第３のサブワードラインを駆
動することを特徴とする半導体メモリ装置。 - 【請求項１１】 前記各々のメモリセルアレイ内にある
複数個のメモリセルは前記サブワードラインの中、対応
することに接続されている請求項１０記載の半導体メモ
リ装置。 - 【請求項１２】 前記第１及び第２のメモリセルアレイ
の中、一つにある前記サブワードラインは対応するサブ
ワードライン駆動回路を通じて一定な電位ノードに接続
されている請求項１０記載の半導体メモリ装置。 - 【請求項１３】 前記各々のドライバブロックの前記第
１及び第２のサブワードライン駆動回路は互いに対して
並列にまた前記少なくとも一つのメーンワードラインに
対しては垂直の方向に配置されている請求項１０記載の
半導体メモリ装置。 - 【請求項１４】 前記第１のメモリセルアレイを通じて
延長されている第１の複数個のビトラインと、前記第２
のメモリセルアレイを通じて延長されている第２の複数
個のビトラインを附加する請求項１０記載の半導体メモ
リ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950046459A KR100205007B1 (ko) | 1995-12-04 | 1995-12-04 | 멀티-워드라인 드라이버를 갖는 반도체 메모리장치 |
| KR1995P46459 | 1995-12-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09167487A true JPH09167487A (ja) | 1997-06-24 |
Family
ID=19437620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8323962A Pending JPH09167487A (ja) | 1995-12-04 | 1996-12-04 | 半導体メモリ装置 |
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| Country | Link |
|---|---|
| US (1) | US6118722A (ja) |
| JP (1) | JPH09167487A (ja) |
| KR (1) | KR100205007B1 (ja) |
| DE (1) | DE19650303B4 (ja) |
| GB (1) | GB2307997B (ja) |
| TW (1) | TW310429B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6658609B1 (en) | 1998-11-20 | 2003-12-02 | Fujitsu Limited | Semiconductor memory device with a test mode |
| JP2006196161A (ja) * | 2005-01-12 | 2006-07-27 | Samsung Electronics Co Ltd | 省エネルギー性ワードラインイネーブル信号ラインの配置構造を有する半導体メモリ装置及び該ワードラインイネーブル信号ラインの配置方法 |
| JP2007052913A (ja) * | 1995-11-09 | 2007-03-01 | Hitachi Ltd | 半導体記憶装置 |
| JPWO2005088642A1 (ja) * | 2004-03-11 | 2008-02-21 | 富士通株式会社 | 半導体メモリ |
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| KR100334573B1 (ko) * | 2000-01-05 | 2002-05-03 | 윤종용 | 계층적인 워드 라인 구조를 갖는 반도체 메모리 장치 |
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- 1995-12-04 KR KR1019950046459A patent/KR100205007B1/ko not_active IP Right Cessation
-
1996
- 1996-12-02 TW TW085114874A patent/TW310429B/zh not_active IP Right Cessation
- 1996-12-02 GB GB9625048A patent/GB2307997B/en not_active Expired - Fee Related
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- 1996-12-04 DE DE19650303A patent/DE19650303B4/de not_active Expired - Fee Related
- 1996-12-04 JP JP8323962A patent/JPH09167487A/ja active Pending
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