JP2004055099A - 差動増幅回路およびそれを用いた半導体記憶装置 - Google Patents
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Abstract
【課題】増幅率の大きな差動増幅回路及びそのような差動増幅回路を用いた半導体記憶装置を提供する。
【解決手段】差動増幅回路は、一対のＰ型トランジスタＰ１およびＰ２と、一対のエンハンスメント型ＮチャネルＭＯＳトランジスタＮ１およびＮ２とで構成する。Ｐ型トランジスタＰ１およびＰ２は、それぞれのゲートが他のドレインに接続（クロスカップル接続）する。Ｎ型トランジスタＮ１およびＮ２のゲートには、一定電圧ＶＧ（Ｖｔｈ≦ＶＧ≦Ｖｄｄ）を印加する。入力端子Ｄと入力端子ＤＣには、大きさの異なる電流が入力され、Ｎ型トランジスタＮ１とＮ２は、それを流れる電流に応じた電圧を、それぞれ出力端子Ｑ、ＱＣに発生させる。また、この差動増幅回路を半導体記憶装置のデータ読み出しのためのセンスアンプとして用いる。
【選択図】 図１
【解決手段】差動増幅回路は、一対のＰ型トランジスタＰ１およびＰ２と、一対のエンハンスメント型ＮチャネルＭＯＳトランジスタＮ１およびＮ２とで構成する。Ｐ型トランジスタＰ１およびＰ２は、それぞれのゲートが他のドレインに接続（クロスカップル接続）する。Ｎ型トランジスタＮ１およびＮ２のゲートには、一定電圧ＶＧ（Ｖｔｈ≦ＶＧ≦Ｖｄｄ）を印加する。入力端子Ｄと入力端子ＤＣには、大きさの異なる電流が入力され、Ｎ型トランジスタＮ１とＮ２は、それを流れる電流に応じた電圧を、それぞれ出力端子Ｑ、ＱＣに発生させる。また、この差動増幅回路を半導体記憶装置のデータ読み出しのためのセンスアンプとして用いる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、差動増幅回路およびそれを用いた半導体記憶装置に関し、特に、増幅率の大きな差動増幅回路およびそれを用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
スタティックＲＡＭなどの半導体記憶装置において、メモリセル内のデータを読み出す際には、そのメモリセルに接続されたビット線対に電流が流れる。このビット線対を流れる電流は、メモリセル内のデータが「Ｈ」レベルか「Ｌ」レベルかに応じて、いずれかが大きくなるが、その電流の差は微小なので、微小な電流の差を増幅するためのセンスアンプとして差動増幅回路が用いられる。
【０００３】
このような半導体記憶装置に使用されている差動増幅回路には、たとえば、特開平７−２３０６９４号公報に記載されているものがある。
【０００４】
図１３は、この差動増幅器の基本構成を示す。同図に示すように、差動増幅回路は、１対のＰチャンネルＭＯＳトランジスタ（以下、Ｐ型トランジスタ）Ｐ１００およびＰ１０１と、１対のＮチャネルＭＯＳトランジスタ（以下、Ｎ型トランジスタ）Ｎ１００およびＮ１０１とで構成される。
【０００５】
Ｐ型トランジスタＰ１００およびＰ１０１は、それぞれのゲートが他のドレインに接続（クロスカップル接続）されている。Ｎ型トランジスタＮ１００およびＮ型トランジスタＮ１０１は、それぞれ、ダイオード接続されている。
【０００６】
入力端子Ｄは、Ｐ型トランジスタＰ１００のソースに接続され、入力端子ＤＣは、Ｐ型トランジスタＰ１０１のソースに接続されている。出力端子Ｑは、Ｎ型トランジスタＮ１００のドレインおよびＰ型トランジスタＰ１００のドレインに共通接続され、出力端子ＱＣは、Ｎ型トランジスタＮ１０１のドレインおよびＰ型トランジスタＰ１０１のドレインに共通接続されている。
【０００７】
入力端子Ｄと入力端子ＤＣとには、それぞれ電流Ｉ１とＩ２とが入力される。ここでは、電流Ｉ１の方が、電流Ｉ２よりも大きいものとする。電流Ｉ１は、Ｐ型トランジスタＰ１００およびＮ型トランジスタＮ１００を通って流れ、電流Ｉ２は、Ｐ型トランジスタＰ１０１およびＮ型トランジスタＮ１０１を通って流れる。
【０００８】
クロスカップル接続されたＰ型トランジスタＰ１００およびＰ１０１による正帰還動作が行われる。入力端子Ｄから、電流Ｉ１＝Ｉの電流が流れ、入力端子ＤＣから、電流Ｉ２＝Ｉ−ｄＩの電流が流れたときには、この電流値に応じて、出力端子ＱにＶ、出力端子ＱＣにＶ−ｄＶの電圧が発生する。そして、このｄＶが十分大きいと、出力端子Ｑを「Ｈ」レベル、出力端子ＱＣを「Ｌ」レベルに判別することができる。そして、この出力端子対の電圧レベルより、メモリセル内のデータが「Ｈ」か「Ｌ」かを判別することができる。
【０００９】
以上のように、従来の差動増幅回路は、入力される電流値の差を、出力端子対の電圧レベルの差として増幅することができる。そして、このような差動増幅回路を半導体記憶装置のセンスアンプとして用いると、メモリセルからデータを読み出す際に、ビット線対を流れる電流の差を、出力端子対の電圧レベルの差に増幅するので、増幅された電圧レベルにより、メモリセル内のデータが「Ｌ」であるのか、「Ｈ」であるのかを判別することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、このような従来の差動増幅回路では、入力電流差ｄＩに対する出力電圧差ｄＶの比である増幅率が十分ではない。
【００１１】
その理由は、ダイオード接続されたＮ型トランジスタの特性による。
図１４は、ダイオード接続されたＮ型トランジスタの電流−電圧特性を示す。特性曲線の傾きは、同図のように急峻なため、ドレイン電流の差ｄＩが小さいときには、ドレイン・ソース電圧の差ｄＶも小さい。したがって、入力電流差ｄＩが小さいと、出力電圧差ｄＶも小さくなる。
【００１２】
この差動増幅回路をＳＲＡＭのセンスアンプに用いた場合に、入力電流差ｄＩは０〜１００μＡとなるが、この電流差に対する出力電圧差ｄＶは、Ｖｄｄの約３０％でありきわめて微小なので、出力端子対のいずれの電圧レベルが「Ｌ」または「Ｈ」であるのかを正常に判別することができない。その結果、Ｐ型トランジスタＰ１００およびＰ１０１による正帰還動作が繰り返されて、ｄＶがより大きな値になるまでは、出力端子対の電圧レベルが判別できず、メモリセルからのデータの読み取り速度が遅くなる。
【００１３】
そこで、本発明は、増幅率の大きな差動増幅回路およびそのような差動増幅回路を用いた半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
以上の目的を達成するために、この発明に係わる差動増幅回路は、第１および第２の入力端子と、第１および第２の出力端子と、ソースには前記第１の入力端子が接続され、ドレインには前記第１の出力端子が接続され、ゲートには前記第２の出力端子が接続された第１のＰ型トランジスタと、ソースには前記第２の入力端子が接続され、ドレインには前記第２の出力端子が接続され、ゲートには前記第１の出力端子が接続された第２のＰ型トランジスタと、ソースが接地され、ドレインには前記第１の出力端子が接続され、ゲートには第１の電位が印加された第１のＮ型トランジスタと、ソースが接地され、ドレインには前記第２の出力端子が接続され、ゲートには前記第１の電位が印加された第２のＮ型トランジスタとを備え、前記第１の電位は、前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタを導通状態にさせる電位とする。
【００１５】
好ましくは、前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタは、ディプレッション型とする。
【００１６】
好ましくは、前記差動増幅回路は、増幅非活性時には、前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタのゲートに印加される電位は、前記第１の電位の代わりに、前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタを非導通状態とする電位である第２の電位とする。
【００１７】
好ましくは、前記差動増幅回路は、第１の制御信号が入力され、前記第１の電位または第２の電位を前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタのゲートに出力するインバータ回路を含み、前記インバータ回路は、増幅活性時には、接地電位からなる第１の制御信号が入力されて、第１の電位を出力し、増幅非活性時には、電源電位からなる第１の制御信号が入力されて、第２の電位を出力する。
【００１８】
好ましくは、前記差動増幅回路は、さらに、第３のＮ型トランジスタを含み、前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタのソースは、接地される代わりに、前記第３のＮ型トランジスタのドレインに接続され、前記第３のＮ型トランジスタは、ソースが接地され、ドレインには前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタのソースが接続され、ゲートには第２の制御信号が入力され、前記第２の制御信号は、増幅活性化時には、前記第３のＮ型トランジスタを導通状態にさせる第３の電位であり、増幅非活性化時には、前記第３のＮ型トランジスタを非導通状態にさせる第４の電位とする。
【００１９】
好ましくは、前記差動増幅回路は、さらに、前記第１のＰ型トランジスタに並列に接続された第３のＰ型トランジスタと、前記第２のＰ型トランジスタに並列に接続された第４のＰ型トランジスタとを含み、前記第３のＰ型トランジスタと前記第４のＰ型トランジスタのそれぞれのゲートには、第３の制御信号が入力され、前記第３の制御信号は、増幅活性開始時には、前記第３のＰ型トランジスタおよび前記第４のＰ型トランジスタを導通状態にさせる第５の電位であり、前記第１の出力端子と前記第２の出力端子との電圧差が安定する第１増幅時間経過後には、前記第３のＰ型トランジスタおよび前記第４のＰ型トランジスタを非導通状態にさせる第６の電位とする。
【００２０】
好ましくは、前記第３の制御信号は、前記第６の電位になった後、前記第１の出力端子と前記第２の出力端子との電圧差が安定する第２増幅時間経過後には、前記第１の入力端子から入力される第１の入力電流と前記第２の入力端子から入力される第２の入力電流の大きさが逆転する前に、前記第５の電位とする。
【００２１】
また、この発明の半導体記憶装置は、メモリセルからのデータの読み出しのためのセンスアンプを備えた半導体記憶装置において、前記センスアンプとして、前記差動増幅回路を適用する。
【００２２】
好ましくは、前記半導体記憶装置は、さらに、外部よりクロック信号と、読出し／書込み信号とが入力され、読出し／書込み信号が、読出しを指示するものであるときに、クロック信号に同期させて、電源電位からなる第１の制御信号を出力し、その他の場合には、接地電位からなる第１の制御信号を出力する増幅制御手段を備える。
【００２３】
好ましくは、前記半導体記憶装置は、さらに、外部よりクロック信号と、読出し／書込み信号が入力され、読出し／書込み信号が、読出しを指示するものであるときに、クロック信号に同期させて、前記第３の電位からなる第２の制御信号を出力し、その他の場合には、前記第４の電位からなる第２の制御信号を出力する増幅制御手段を備える。
【００２４】
好ましくは、前記半導体記憶装置は、さらに、外部よりクロック信号と、読出し／書込み信号が入力され、読出し／書込み信号が、読出しを指示するものであるときに、クロック信号の立ち上がり時から前記第１増幅時間だけ前記第５の電位からなる第３の制御信号を出力し、その他の場合には、前記第６の電位からなる第３の制御信号を出力する増幅制御手段を備える。
【００２５】
好ましくは、前記半導体記憶装置は、ビット線に対応して設けられた負荷トランジスタと、メモリセルへのデータの書込み時には、前記負荷トランジスタのすべてを非導通状態にし、メモリセルからのデータの読出し時には、読出しを行なうメモリセルに接続されたビット線対に接続された前記負荷トランジスタのみを導通状態にし、その他の前記負荷トランジスタを非導通状態にする負荷制御手段を備える。
【００２６】
好ましくは、前記負荷制御手段は、外部よりクロック信号と、読出し／書込み信号とが入力され、読出し／書込み信号が、書込みを指示するものであるときに、クロック信号に、同期させて、第１の論理状態を示す負荷制御信号を出力し、その他の場合には、第２の論理状態を示す負荷制御信号を出力する負荷制御信号生成手段と、ビット線対に対応して設けられた論理手段とを備え、前記論理手段は、対応するビット線対が選択される場合には第２の論理状態を示し非選択の場合には第１の論理状態を示す選択信号と、前記負荷制御信号との論理和信号を生成し、前記論理和信号と前記クロック信号との論理積信号を生成し、前記論理積信号を前記ビット線対に接続された前記負荷トランジスタのゲートに出力する。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態について、図面を用いて説明する。
【００２８】
（第１の実施形態）
図１は、本実施の形態に係わる差動増幅回路を示す。
【００２９】
この差動増幅回路は、１対のＰチャンネルＭＯＳトランジスタ（以下、Ｐ型トランジスタ）Ｐ１およびＰ２と、１対のＮチャネルＭＯＳトランジスタ（以下、Ｎ型トランジスタ）Ｎ１およびＮ２とで構成される。本実施の形態では、Ｐ型トランジスタＰ１およびＰ２と、Ｎ型トランジスタＮ１およびＮ２は、エンハンスメント型として説明する。
【００３０】
Ｐ型トランジスタＰ１およびＰ２は、それぞれのゲートが他のドレインに接続（クロスカップル接続）されている。
【００３１】
Ｎ型トランジスタＮ１およびＮ２は、本実施の形態の特徴部分であり、それぞれのソースが接地されており、ゲートには、Ｎ型トランジスタＮ１およびＮ２をオン状態で動作させるために、外部より一定電圧ＶＧ（Ｖｔｈ≦ＶＧ≦Ｖｄｄ）が印加されている。ここで、Ｖｄｄは、この差動増幅回路の電源電圧を示す。Ｖｔｈは、Ｎ型トランジスタＮ１およびＮ２がオン状態であるための最小の電圧である。ＶＧは、この範囲であればいずれでもよいが、Ｎ型トランジスタＮ１およびＮ２を飽和状態で導通するものがより望ましい。
【００３２】
Ｎ型トランジスタＮ１およびＮ２は、それを流れる電流に応じた電圧を、それぞれ出力端子Ｑ、ＱＣに発生させる。
【００３３】
入力端子Ｄ、入力端子ＤＣは、それぞれ、Ｐ型トランジスタＰ１、Ｐ２のソースに接続されている。出力端子Ｑは、Ｎ型トランジスタＮ１のドレインおよびＰ型トランジスタＰ１のドレインに共通接続され、出力端子ＱＣは、Ｎ型トランジスタＮ２のドレインおよびＰ型トランジスタＰ２のドレインに共通接続されている。
【００３４】
次に、この差動増幅回路の動作を説明する。
まず、入力端子Ｄと入力端子ＤＣとには、それぞれ電流Ｉ１とＩ２とが入力される。ここでは、電流Ｉ１の方が、電流Ｉ２よりも大きいものとする。
【００３５】
電流Ｉ１は、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１を通って流れ、電流Ｉ２は、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２を通って流れる。Ｎ型トランジスタＮ１を流れる電流Ｉ１の方が、Ｎ型トランジスタＮ２を流れる電流Ｉ２よりも大きいので、出力端子Ｑの電圧Ｖ１は、出力端子ＱＣの電圧Ｖ２よりも大きくなる。
【００３６】
ここで、出力端子Ｑの大きな電圧Ｖ１は、Ｐ型トランジスタＰ２のゲートに印加されているので、正帰還動作により、Ｐ型トランジスタＰ２の駆動力は減少し、電流Ｉ２は、さらに小さくなる。
【００３７】
一方、出力端子ＱＣの小さな電圧Ｖ２は、Ｐ型トランジスタＰ１のゲートに印加されるので、正帰還動作により、Ｐ型トランジスタＰ１の駆動力は増加し、電流Ｉ１は、さらに大きくなる。
【００３８】
入力端子Ｄから、電流Ｉ１＝Ｉの電流が流れ、入力端子ＤＣから、電流Ｉ２＝Ｉ−ｄＩの電流が流れているときには、この電流値に応じて、出力端子Ｑに電圧Ｖ、出力端子ＱＣに電圧Ｖ−ｄＶが発生する。本実施の形態では、従来技術で説明した差動増幅回路と異なり、このｄＶが十分に大きいため、出力端子Ｑを「Ｈ」レベル、出力端子ＱＣを「Ｌ」レベルとして判別することができる。
【００３９】
ｄＶが必要な程度大きくなる理由を以下に説明する。
図２は、ゲート電圧を固定した場合のＮ型トランジスタの電流−電圧特性を示す。同図の特性曲線の傾きは、図１４に示す特性曲線の傾きと比べて緩やかなので、ドレイン電流Ｉｄの差ｄＩに対して、ドレイン・ソース電圧Ｖｄの差ｄＶは大きいという特性を示している。
【００４０】
本実施の形態では、Ｎ型トランジスタＮ１およびＮ２のゲートは、ダイオード接続するのではなく、一定電圧ＶＧを印加しているので、図２に示すような電流−電圧特性を示す。この差動増幅回路をＳＲＡＭのセンスアンプに用いた場合に、入力電流差ｄＩは０〜１００μＡとなるが、この電流差に対する出力電圧差ｄＶは、Ｖｄｄの約５０％であり十分に大きく、出力端子対のいずれの電圧レベルが「Ｌ」または「Ｈ」であるのかを正常に判別することができる。
【００４１】
以上のように、本実施の形態に係わる差動増幅回路によれば、Ｎ型トランジスタＮ１およびＮ２のゲートに一定電圧を印加することによって、増幅率を大きくすることができる。
【００４２】
なお、本実施の形態では、Ｐ型トランジスタＰ１およびＰ２やＮ型トランジスタＮ１およびＮ２として、エンハンスメント型のＭＯＳトランジスタを用いたが、ディプレッション型のＭＯＳトランジスタであってもよい。
【００４３】
特に、Ｐ型トランジスタＰ１およびＰ２については、ディプレッション型ＭＯＳトランジスタにすると、次のような利点がある。すなわち、この差動増幅回路では、増幅時に、出力端子ＱおよびＱＣの電圧が高くなると、Ｐ型トランジスタＰ１およびＰ２の駆動力は小さくなり、増幅が遅くなるという問題がある。ディプレッション型のＭＯＳトランジスタは、エンハンスメント型のＭＯＳトランジスタよりも、同じゲート電圧に対して、駆動力が大きいという特性を有するので、Ｐ型トランジスタＰ１およびＰ２を、ディプレッション型にすることで、増幅をはやくすることができる。
【００４４】
また、本実施の形態では、Ｎ型トランジスタＮ１およびＮ２のゲートに印加する電圧ＶＧとして差動増幅回路の電源Ｖｄｄ以下としたが、これに限定されるものではなく、Ｖｄｄ以上の外部電源の電圧を印加するものとしてもよい。
【００４５】
また、ＶＧとしてＶｔｈ以上としたが、Ｖｔｈは、Ｎ型トランジスタＮ１およびＮ２がエンハンメント型であれば、正の値なので、ＶＧに正の電位を印加することが必要になるが、Ｎ１およびＮ２がディプレッション型であれば、負の値となるので、ＶＧに接地電位や負の電位を印加してもよい。
【００４６】
（第２の実施形態）
図３は、本実施の形態に係わる差動増幅回路を示す。同図に示す差動増幅回路は、図１に示す第１の実施形態と同様に、クロスカップル接続されたＰ型トランジスタＰ１およびＰ２を含む。しかしながら、第１の実施形態では、Ｎ型トランジスタＮ１およびＮ２のゲートには、一定の電圧が印加されていたが、本実施の形態では、Ｎ型トランジスタＮ１およびＮ２のゲートは、ＣＭＯＳインバータ回路ＩＶ５に接続される。
【００４７】
このＣＭＯＳインバータ回路ＩＶ５は、エンハンスメント型のＰ型トランジスタＰ５とエンハンスメント型Ｎ型トランジスタＮ５とからなり、Ｐ型トランジスタＰ５のソースには、ＶＧが印加され、Ｎ型トランジスタＮ５のソースは接地されている。ＣＭＯＳインバータ回路ＩＶ５は、「Ｌ」レベルの制御信号ＳＥＣが入力される場合には、ＶＧを出力し、「Ｈ」レベルの制御信号ＳＥＣが入力される場合には、接地電位を出力する。
【００４８】
この差動増幅回路の動作を説明する。
増幅動作を行なう場合には、外部より制御信号ＳＥＣを「Ｌ」レベルに設定する。これにより、Ｎ型トランジスタＮ１およびＮ２のゲートには、ＶＧが印加される。したがって、図１と同じ増幅動作が行われる。
【００４９】
増幅動作を行わない場合には、外部より制御信号ＳＥＣを「Ｈ」レベルに設定する。これにより、Ｎ型トランジスタＮ１およびＮ２のゲートには、接地電位が印加される。その結果、Ｎ型トランジスタＮ１およびＮ２は、オフ状態となるので、これらのトランジスタを通って、消費電流が流れない。
【００５０】
以上のように、本実施の形態に係わる差動増幅回路によれば、第１の実施形態と同様に増幅率を大きくすることができることに加えて、増幅動作を行わないときには、消費電流が流れないので消費電力を低減することができる。
【００５１】
なお、本実施の形態では、Ｎ型トランジスタＮ１およびＮ２としてエンハンスメント型を想定したため、ＣＭＯＳインバータ回路ＩＶ５は、「Ｈ」レベルの制御信号ＳＥＣが入力される場合には、出力する電位を接地電位としたが、より一般的には、出力する電位は、Ｎ型トランジスタＮ１およびＮ２をオフ状態にする電位であればよい。
【００５２】
（第３の実施形態）
図４は、本実施の形態に係わる差動増幅回路を示す。同図に示す差動増幅回路は、図１に示す第１の実施形態に係わる差動増幅回路と同様に、クロスカップル接続されたＰ型トランジスタＰ１およびＰ２を含む。しかしながら、図１に示す第１の実施形態に係わる差動増幅回路では、Ｎ型トランジスタＮ１およびＮ２のソースは、それぞれ接地されていたが、本実施の形態では、Ｎ型トランジスタＮ１およびＮ２のソースは、接地されるのではなく、エンハンスメント型Ｎ型トランジスタＮ６のドレインに共通接続される。そして、このＮ型トランジスタＮ６のゲートには外部より制御信号ＳＥを印加し、ソースを接地する。
【００５３】
この差動増幅回路の動作を説明する。
増幅動作を行なう場合には、外部より制御信号ＳＥを「Ｈ」レベルに設定する。これにより、Ｎ型トランジスタＮ６はオン状態になり、第１の実施形態と同じようにして増幅が行われる。
【００５４】
一方、増幅動作を行わない場合には、外部より制御信号ＳＥを「Ｌ」レベルに設定する。これにより、Ｎ型トランジスタＮ６はオフ状態になるので、Ｎ型トランジスタＮ６を通って、消費電流が流れない。
【００５５】
以上のように、本実施の形態に係わる差動増幅回路によれば、第１の実施形態と同様に増幅率を大きくすることができることに加えて、増幅動作を行わないときには、消費電流が流れないので消費電力を低減することもできる。
【００５６】
（第４の実施形態）
図５は、本実施の形態に係わる差動増幅回路を示す。同図に示す差動増幅回路は、図１に示す第１の実施形態に係わる差動増幅回路と同様に、クロスカップル接続されたＰ型トランジスタＰ１およびＰ２を含む。本実施の形態では、さらに、Ｐ型トランジスタＰ１およびＰ２に、それぞれ、エンハンスメント型Ｐ型トランジスタＰ３およびＰ４が並列接続されている。そして、このＰ型トランジスタＰ３およびＰ４のゲートには、外部より制御信号ＩＮＣが印加される。
【００５７】
この制御信号ＩＮＣにより、増幅開始時には、Ｐ型トランジスタＰ３およびＰ４はオン状態にされる。これは、第１の実施形態のように、増幅開始時に、Ｎ型トランジスタＮ１およびＮ２への電流のルートがＰ型トランジスタＰ１およびＰ２だけだとすると、増幅開始時に、出力端子ＱおよびＱＣの電圧が高い場合には、Ｐ型トランジスタＰ１またはＰ２の駆動力が低くなって、電流が流れにくい状態が生じる。そのような状態にあるときには、Ｎ型トランジスタＮ１およびＮ２への大きさの異なる電流の流れが遅くなり、出力端子対Ｑ、ＱＣに電圧差が生じるまでに時間を要し、その結果、正帰還作用により電圧差ｄＶが得られるまでの時間が長くなる。
【００５８】
本実施の形態では、増幅開始時にＰ型トランジスタＰ３およびＰ４によるＮ型トランジスタＮ１およびＮ２への電流のルートを確保することで、増幅開始時にＮ型トランジスタＮ１およびＮ２へ大きさの異なる電流がはやく流れるようにして、出力端子対Ｑ、ＱＣに電圧差を迅速に生じさせることができる。これにより、その後、Ｐ型トランジスタＰ３およびＰ４をオフ状態にしても、既に、出力端子対に十分な電圧差ｄＶ′が得られているので、正帰還作用により、さらに大きな電圧差ｄＶが得られるまでの時間は短くなる。
【００５９】
この差動増幅回路の動作を図６に示すタイミングチャートを参照しつつ、説明する。
【００６０】
まず、時刻ｔ１において、外部より制御信号ＩＮＣを「Ｌ」レベルに設定して、Δｔ時間だけ、第１段階の増幅を行なう。ここで、Δｔは、第１段階の増幅に要する時間を意味し、第１増幅時間とよぶ。
【００６１】
電流Ｉ１は、Ｐ型トランジスタＰ１およびＰ３を経由して、Ｎ型トランジスタＮ１に流れ、電流Ｉ２は、Ｐ型トランジスタＰ２およびＰ４を経由して、Ｎ型トランジスタＮ２に流れる。
【００６２】
この差動増幅回路では、図１に示す差動増幅回路と異なり、クロスカップル接続されたＰ型トランジスタＰ１またはＰ２を通るルート以外にも、Ｐ型トランジスタＰ３またはＰ４のルートでも電流が流れる。そのため、安定状態では、電流Ｉ２＝Ｉ−ｄＩ′（ｄＩ′＜ｄＩ）となり、電流Ｉ２は、図１の差動増幅回路の、安定時の電流Ｉ２（＝Ｉ−ｄＩ）よりも大きい。一方、電流Ｉ１＝Ｉとし、図１の差動増幅回路の安定時の電流Ｉ１と等しいものとする。これは、図１の差動増幅回路では、安定状態では、Ｐ型トランジスタＰ１の駆動力が十分大きく、電流Ｉ１が十分に大きいため、本実施の形態でルートを増やしても、電流Ｉ１が変化しないためである。このような電流の大きさに応じて、出力端子Ｑに電圧Ｖ１＝Ｖが発生し、出力端子ＱＣに電圧Ｖ２＝Ｖ−ｄＶ′（ｄＶ′＜ｄＶ）が発生する。
【００６３】
次に、安定状態に達した後の時刻ｔ２（＝ｔ１＋Δｔ）において、外部より制御信号ＩＮＣを「Ｈ」レベルに設定して、Δｔｓだけ、第２段階の増幅を行なう。ここで、Δｔｓは、第２段階の増幅に要する時間を意味し、第２増幅時間とよぶ。これにより、Ｐ型トランジスタＰ３とＰ４はオフ状態となるので、電流Ｉ１は、Ｐ型トランジスタＰ１のみを経由してＮ型トランジスタＮ１に流れ、電流Ｉ２は、Ｐ型トランジスタＰ２のみを経由してＮ型トランジスタＮ２に流れる。その結果、安定状態では、図１に示す差動増幅回路と同じ増幅率となる。つまり、出力端子Ｑに電圧Ｖ１＝Ｖが発生し、出力端子ＱＣに電圧Ｖ２＝Ｖ−ｄＶが発生する。
【００６４】
次に、時刻ｔ３（＝ｔ２＋Δｔｓ）において、外部より制御信号ＩＮＣを「Ｌ」レベルに設定する。これにより、再び、Ｐ型トランジスタＰ３およびＰ４がオン状態となり、安定状態では、出力端子Ｑの電圧Ｖ１＝Ｖとなり、出力端子ＱＣの電圧Ｖ２＝Ｖ−ｄＶ′（ｄＶ′＜ｄＶ）にもどる。
【００６５】
次に、時刻ｔ４において、電流Ｉ１とＩ２の電流の大きさが逆転しはじめると、電圧Ｖ１とＶ２の大きさも逆転しはじめる。
【００６６】
次に、時刻ｔ５において、外部より制御信号ＩＮＣを「Ｈ」レベルに設定する。これにより、Ｐ型トランジスタＰ３およびＰ４がオフ状態となり、安定状態では、出力端子Ｑの電圧Ｖ１＝Ｖ−ｄＶとなり、出力端子ＱＣの電圧Ｖ２＝Ｖとなる。
【００６７】
以上のように、本実施の形態に係わる差動増幅回路によれば、第１の実施形態と同様に増幅率を大きくすることができることに加えて、以下の特徴がある。
【００６８】
増幅開始時に、Ｐ型トランジスタＰ３およびＰ４をオン状態にすることにより、増幅開始時に、Ｎ型トランジスタＮ１およびＮ２への電流がはやく流れるので、増幅に要する時間を短くすることができる。
【００６９】
さらに、電流の大きさが反転する場合に、電流の大きさが反転する時刻よりも前に、電圧差をｄＶ′と小さくしておくことにより、電圧の大きさを短時間に反転させることができる。
【００７０】
（第５の実施形態）
図７は、本実施の形態に係わるスタティックランダムアクセスメモリ（以下、ＳＲＡＭと称す）の構成を示すブロック図である。
【００７１】
ＳＲＡＭは、行列状に配置された複数のメモリセルＭ１〜Ｍ８と、メモリセルＭ１〜Ｍ４を選択するためのワード線ＷＬ１と、メモリセルＭ５〜Ｍ８を選択するためのワード線ＷＬ２と、メモリセルＭ１、Ｍ５に接続されたビット線対Ｂ１、Ｂ１Ｃと、メモリセルＭ２、Ｍ６に接続されたビット線対Ｂ２、Ｂ２Ｃと、メモリセルＭ３、Ｍ７に接続されたビット線対Ｂ３、Ｂ３Ｃと、メモリセルＭ４、Ｍ８に接続されたビット線対Ｂ４、Ｂ４Ｃとを備える。
【００７２】
メモリセルは、インバータＩＶ１、ＩＶ２をクロスカップル接続させたフリップフロップと、トランスファゲートＮ１１およびＮ１２とからなる。２つの記憶ノードＮＤ１およびＮＤ１Ｃは、（Ｌ、Ｈ）または（Ｈ、Ｌ）の双安定状態を保持する。記憶ノードＮＤ１が「Ｈ」レベルで、記憶ノードＮＤ１Ｃが「Ｌ」レベルのときには、１ビットデータ「１」がこのメモリセルに記憶されており、記憶ノードＮＤ１が「Ｌ」レベルで、記憶ノードＮＤ１Ｃが「Ｈ」レベルのときには、１ビットデータ「０」がこのメモリセルに記憶されている。
【００７３】
また、このＳＲＡＭは、ビット線Ｂ１〜Ｂ４Ｃに接続されるＰ型負荷トランジスタＰ１１〜Ｐ１８と、ビット線対の間に接続されたＰ型イコライズトランジスタＰ３１〜Ｐ３４と、ビット線Ｂ１〜Ｂ４Ｃに接続されたトランスファゲートＰ２１〜Ｐ２８と、トランスファゲートＰ２１〜Ｐ２８に接続されたデータ線対ＤＬ、ＤＬＣと、トランスファゲートＰ２１〜Ｐ２８のゲートに接続されるカラム選択線ＤＹ１〜ＤＹ４とを備える。
【００７４】
さらに、このＳＲＡＭは、ロウデコーダ１１と、カラムデコーダ１２と、制御回路１３と、読出し／書込み回路１４とを備える。
【００７５】
ロウデコーダ１１は、外部から与えられるアドレス信号Ｘおよびクロック信号Ｔにしたがって、複数のワード線のうちのいずれかのワード線を活性化レベル「Ｈ」に立ち上げる。
【００７６】
カラムデコーダ１２は、外部から与えられるカラムアドレス信号Ｙ０、Ｙ１およびクロック信号Ｔにしたがって、複数のカラム選択線ＤＹ１〜ＤＹ４のうちのいずれかのカラム選択線を活性化レベル「Ｌ」にする。
【００７７】
図８は、制御回路１３の構成を示す。同図に示すように、制御回路１３は、ＡＮＤゲート１５と、遅延回路１６と、インバータ１７と、ＮＡＮＤゲート１８と、インバータ１９と、ＡＮＤゲート２０とで構成される。制御回路１３には、クロック信号Ｔと書込み信号ＷＥＣを入力し、制御信号ＣＴ１、ＣＴ２、ＣＴ３を出力する。ここで、遅延回路１６は、制御信号ＣＴ１をΔｔだけ遅延させるもので、たとえば複数段のインバータの直列回路で構成される。ここで、Δｔは、第４の実施形態で説明した、第１増幅時間である。
【００７８】
この制御回路１３に入力される信号（Ｔ、ＷＥＣ）と出力される信号（ＣＴ１、ＣＴ２、ＣＴ３）との関係を図９に示す。同図において、クロック信号Ｔが「Ｈ」レベルで、書込み信号ＷＥＣが「Ｈ」レベルのときには、ＣＴ２は、遅延回路による遅延時間Δｔだけ、「Ｌ」レベルとなるが、Δｔ経過後には、「Ｈ」レベルとなる。
【００７９】
図１０は、読出し／書込み回路１４の構成を示す。読出し／書込み回路１４は、クロック信号Ｔと制御信号ＣＴ１、ＣＴ２、およびＣＴ３とにしたがって、外部からの入出力データ信号ＤＱに応じて、いずれかのメモリセルにデータを書込み、いずれかのメモリセルから出力されたデータに応じて、入出力データ信号ＤＱを生成して外部に出力する。読出し／書込み回路１４は、書込みドライバ２１と、センスアンプ２２と、Ｒ−Ｓフリップフロップ２３とからなる。
【００８０】
書込みドライバ２１は、制御信号ＣＴ３が「Ｈ」レベルのとき（すなわち書込み信号ＷＥＣが「Ｌ」レベルで、クロック信号Ｔが「Ｈ」レベルのとき）に活性化する。書込みドライバ２１は、活性化時には、データ入出力信号ＤＱに基づいて、データ線対ＤＬ、ＤＬＣの一方を「Ｈ」レベルに設定し、他方を「Ｌ」レベルに設定することで、いずれかのメモリセルにデータを書込む。
【００８１】
センスアンプ２２は、本実施の形態の特徴部分であり、第４の実施形態で説明したように、増幅率を大きくし、増幅率を段階的に変化させるために、Ｐ型トランジスタＰ１、Ｐ２、Ｐ３、およびＰ４とＮ型トランジスタＮ１およびＮ２とを含み、さらに、第２の実施形態で説明したように、増幅動作を行なわないときに消費電流が流れないようにするために、Ｎ型トランジスタＮ６を含む差動増幅回路である。さらに、このセンスアンプ２２は、イコライズトランジスタＰ８、Ｐ９を含む。
【００８２】
このセンスアンプ２２は、制御信号ＣＴ１、ＣＴ２とクロック信号Ｔとにより以下のように制御される。
【００８３】
制御信号ＣＴ１が「Ｈ」レベルのとき（すなわち書込み信号ＷＥＣが「Ｈ」レベルで、クロック信号Ｔが「Ｈ」レベルのとき）に、増幅動作が活性化される。
【００８４】
また、制御信号ＣＴ２により、Ｐ型トランジスタＰ３およびＰ４が制御される。つまり、制御信号ＣＴ２が「Ｌ」レベルになるΔｔ時間だけ、Ｐ型トランジスタＰ３およびＰ４はオン状態となり、その後、制御信号ＣＴ２が「Ｈ」レベルとなると、Ｐ型トランジスタＰ３およびＰ４はオフ状態となる。
【００８５】
また、クロック信号Ｔにより、トランスファゲートＰ８およびＰ９は制御される。つまり、クロック信号Ｔが「Ｌ」レベルのときには、トランスファゲートＰ８およびＰ９はオン状態となり、入力端子対Ｄ、ＤＣの電圧および出力端子対Ｑ、ＱＣの電圧は、イコライズされる。クロック信号Ｔが「Ｈ」レベルのときには、トランスファゲートＰ８およびＰ９はオフ状態となり、増幅動作が活性化される。
【００８６】
次に、このセンスアンプ２２に入力される電流について説明する。
図７に示すメモリセル内のデータが「１」の場合に、記憶ノードＮＤ１が「Ｈ」レベルで、記憶ノードＮＤ１Ｃが「Ｌ」レベルである。
【００８７】
この場合に、電源Ｖｄｄから負荷トランジスタＰ１１を介してビット線Ｂ１に流れる電流のほとんどすべてが、トランスファゲートＰ２１とデータ線ＤＬを介してセンスアンプ２２に流れる。
【００８８】
一方、電源Ｖｄｄから負荷トランジスタＰ１２を介してビット線Ｂ１Ｃに流れる電流は、記憶ノードＮＤ１Ｃが「Ｌ」レベルのため、その一部がメモリセルＭ１に流れ込み、残りの電流がトランスファゲートＰ２２とデータ線ＤＬＣを介してセンスアンプ２２に流れる。
【００８９】
したがって、メモリセル内のデータが「１」の場合に、このデータを読み出すときには、データ線ＤＬを流れる電流の方がデータ線ＤＬＣを流れる電流よりも大きくなる。そして、この電流の大きさの違いを、差動増幅回路が増幅して出力する。
【００９０】
一方、メモリセル内のデータが「０」の場合に、このデータを読み出すときには、データ線ＤＬＣを流れる電流の方がデータ線ＤＬを流れる電流よりも大きくなる。
【００９１】
図１０に示すセンスアンプ２２は、データ線ＤＬおよびＤＬＣより入力端子対Ｄ、ＤＣに入力される電流の大きさの差を増幅して、出力端子対Ｑ、ＱＣに電圧Ｖ１、Ｖ２を発生させる。センスアンプ２２により、データ線ＤＬより入力される電流の方がデータ線ＤＬＣより入力される電流よりも大きい場合には、出力端子Ｑの電圧Ｖ１は、「Ｈ」レベルとなり、出力端子ＱＣの電圧Ｖ２は、「Ｌ」レベルとなる。逆に、データ線ＤＬＣより入力される電流の方がデータ線ＤＬより入力される電流よりも大きい場合には、出力端子Ｑの電圧Ｖ１は、「Ｌ」レベルとなり、出力端子ＱＣの電圧Ｖ２は、「Ｈ」レベルとなる。
【００９２】
Ｒ−Ｓフリップフロップ２３は、電圧Ｖ１、Ｖ２のレベルに応じたデータ入出力信号ＤＱを出力する。すなわち、Ｒ−Ｓフリップフロップ２３は、Ｖ１＞Ｖ２（メモリセル内のデータが「１」）の場合には、「Ｈ」レベルのデータ入出力信号ＤＱを出力し、Ｖ１＜Ｖ２（メモリセル内のデータが「０」）の場合には、「Ｌ」レベルのデータ入出力信号ＤＱを出力する。
【００９３】
次に、このＳＲＡＭの動作について図１１のタイミングチャートを参照しつつ、説明する。
【００９４】
まず、メモリセルに対して書込みを行なうときの動作について説明する。ここでは、メモリセルＭ１に対してデータ「１」の書込みを行なう場合について説明する。
【００９５】
まず、書込み時には、外部より書込み信号ＷＥＣが「Ｌ」レベルに設定される。
【００９６】
そして、時刻ｔ１１において、外部よりクロック信号Ｔが「Ｈ」レベルに設定される。クロック信号Ｔが「Ｈ」レベルになることによって、イコライズトランジスタＰ３１〜Ｐ３４は、オフ状態となる。
【００９７】
また、ロウデコーダ１１は、クロック信号Ｔに同期させて、ワード線ＷＬ１を「Ｈ」レベルに設定する。また、カラムデコーダ１２は、クロック信号Ｔに同期させて、カラム選択線ＤＹ１を「Ｌ」レベルに設定する。ワード線ＷＬ１が「Ｈ」レベルになり、カラム選択線ＤＹ１が「Ｌ」レベルになることによって、トランスファゲートＮ１１、Ｎ１２、Ｐ２１、およびＰ２２は、オン状態となって、メモリセルＭ１が選択される。
【００９８】
また、制御回路１３は、書込み信号ＷＥＣが「Ｌ」レベルの場合には、クロック信号Ｔに同期させて、制御信号ＣＴ３を「Ｈ」レベルに立ち上げる。制御信号ＣＴ３が「Ｈ」レベルになることによって、負荷トランジスタＰ１１〜Ｐ１８は、オフ状態となるとともに、書込みドライバ２１は、活性化される。
【００９９】
書込みドライバ２１は、外部より「Ｈ」レベルのデータ入出力信号ＤＱが送られてくると、データ線ＤＬに「Ｈ」レベルの電圧を印加し、データ線ＤＬＣに「Ｌ」レベルの電圧を印加する。
【０１００】
次に、時刻ｔ１２において、外部よりクロック信号Ｔが「Ｌ」レベルに設定される。クロック信号Ｔが「Ｌ」レベルになると、ロウデコーダ１１は、ワード線ＷＬ１を「Ｌ」レベルに設定し、カラムデコーダ１２は、カラム選択線ＤＹ１を「Ｈ」レベルに設定し、制御回路１１は、制御信号ＣＴ３を「Ｌ」レベルに設定する。これにより、書込みドライバ２１は、非活性化し、トランスファゲートＮ１１、Ｎ１２、Ｐ１１、およびＰ１２はオフ状態となり、イコライズトランジスタＰ３１〜Ｐ３４は、オン状態となって、書込み動作は終了する。
【０１０１】
次に、メモリセルに対して読出しを行なうときの動作について説明する。
ここでは、メモリセルＭ１からデータ「１」を読み出す場合を説明する。
【０１０２】
まず、外部より書込み信号ＷＥＣが「Ｈ」レベルに設定される。
そして、時刻ｔ１３において、外部よりクロック信号Ｔが「Ｈ」レベルに設定される。これにより、書込み時と同様に、トランスファゲートＮ１１、Ｎ１２、Ｐ２１、およびＰ２２は、オン状態となって、メモリセルＭ１が選択されるとともに、イコライズトランジスタＰ３１〜Ｐ３４は、オフ状態となる。
【０１０３】
また、制御回路１３は、書込み信号ＷＥＣが「Ｈ」レベルの場合には、クロック信号Ｔに同期させて、制御信号ＣＴ１を「Ｈ」レベルに立ち上げる。これにより、差動増幅回路が増幅活性化される。制御回路１３は、読出し時と異なり、制御信号ＣＴ３を「Ｈ」レベルに立ち上げないので、負荷トランジスタＰ１１〜Ｐ１８は、オン状態となる。
【０１０４】
また、制御回路１３は、時刻ｔ１３〜ｔ１４（ｔ１４＝ｔ１３＋Δｔ）の間、制御信号ＣＴ２を「Ｌ」レベルに立ち下げる。
【０１０５】
センスアンプ２２のトランジスタは、設定された制御信号やクロック信号に応じて、以下の状態になる。イコライズトランジスタＰ８およびＰ９は、クロック信号Ｔが「Ｈ」レベルなので、オフ状態となる。Ｎ型トランジスタＮ６は、制御信号ＣＴ１が「Ｈ」レベルなので、オン状態となる。Ｐ型トランジスタＰ３およびＰ４は、制御信号ＣＴ２が「Ｌ」レベルなので、オン状態となる。その結果、このセンスアンプ２２は、第４の実施形態における２段階で増幅動作を行なう場合の第１段階の動作を行なう。
【０１０６】
次に、時刻ｔ１４になると、制御回路１３は、制御信号ＣＴ２を「Ｈ」レベルに設定する。これにより、センスアンプ２２のＰ型トランジスタＰ３およびＰ４は、オフ状態となる。その結果、このセンスアンプ２２は、第４の実施形態における２段階で増幅動作を行なう場合の第２段階の動作を行なう。
【０１０７】
次に、時刻ｔ１５において、外部よりクロック信号Ｔが「Ｌ」レベルに設定される。クロック信号Ｔが「Ｌ」レベルになると、ロウデコーダ１１は、ワード線ＷＬ１を「Ｌ」レベルに設定し、カラムデコーダ１２は、カラム選択線ＤＹ１を「Ｈ」レベルに設定し、制御回路１１は、制御信号ＣＴ１を「Ｌ」レベルに設定する。これにより、トランスファゲートＮ１１、Ｎ１２、Ｐ１１、およびＰ１２はオフ状態となり、イコライズトランジスタＰ３１〜Ｐ３４は、オン状態となり、センスアンプ２２のイコライズトランジスタＰ８およびＰ９は、オン状態となって、読出し動作は終了する。
【０１０８】
以上のように、本実施の形態に係わる半導体記憶装置によれば、Ｎ型トランジスタＮ１およびＮ２に一定電圧ＶＧを印加した増幅率の高い差動増幅回路を用いたので、メモリセルのデータの読み取り精度が高くなる。
【０１０９】
また、この差動増幅回路は、第２の実施形態で説明したように、読出し動作中（クロックＴが「Ｈ」レベルで、書込み信号ＷＥＣが「Ｈ」レベル）以外は、Ｎ型トランジスタＮ６がオフ状態となり、消費電流が流れないので、消費電力を低減することができる。
【０１１０】
さらに、この差動増幅回路は、第４の実施形態で説明したように、増幅開始時に、Ｐ型トランジスタＰ３およびＰ４をオン状態にして、その後、Ｐ型トランジスタＰ３およびＰ４をオフ状態にするので、迅速に増幅を行なうことができる。
【０１１１】
なお、異なるメモリセルからデータを連続して読出す場合には、メモリセル内のデータが異なると、差動増幅回路へ入力される電流対の大きさが反転する場合もあるので、第４の実施形態のように、入力される電流対の大きさの逆転が起こる前、すなわち、選択するメモリセルを切り替える前に、Ｐ型トランジスタＰ３およびＰ４をオン状態に戻すものとしてもよい。
【０１１２】
また、本実施の形態では、第２の実施形態と第４の実施形態を組み合わせた差動増幅器を用いたが、これに限定するものではない。第１の実施形態のものでも、第３の実施形態のものでもよく、また、第１〜第４の実施形態を任意に組み合わせたものであってもよい。
【０１１３】
（第６の実施形態）
図１２は、本実施の形態に係わる半導体記憶装置の構成を示す。
【０１１４】
本実施の形態に係わる半導体記憶装置では、図７に示す第５の実施形態に変わる半導体記憶装置に、ＯＲ−ＡＮＤ回路４１〜４４が追加されている。
【０１１５】
ＯＲ−ＡＮＤ回路４１は、カラム選択線ＤＹ１と制御信号ＣＴ３とクロック信号Ｔより、負荷トランジスタＰ１１、Ｐ１２のゲートにゲート制御信号ＣＧ１を与える。ＯＲ−ＡＮＤ回路４２は、カラム選択線ＤＹ２と制御信号ＣＴ３とクロック信号Ｔより、負荷トランジスタＰ１３、Ｐ１４のゲートにゲート制御信号ＣＧ２を与える。ＯＲ−ＡＮＤ回路４３は、カラム選択線ＤＹ３と制御信号ＣＴ３とクロック信号Ｔより、負荷トランジスタＰ１５、Ｐ１６のゲートにゲート制御信号ＣＧ３を与える。ＯＲ−ＡＮＤ回路４４は、カラム選択線ＤＹ４と制御信号ＣＴ３とクロック信号Ｔより、負荷トランジスタＰ１７、Ｐ１８のゲートにゲート制御信号ＣＧ４を与える。
【０１１６】
まず、メモリセルＭ１への書込み時のＯＲ−ＡＮＤ回路４１〜４４と負荷トランジスタＰ１１〜Ｐ１８の動作について説明する。
【０１１７】
第５の実施形態で説明したように、メモリセルＭ１への書込み時には、クロック信号Ｔと制御信号ＣＴ３が「Ｈ」レベルに設定され、カラム選択線ＤＹ１が「Ｌ」レベル、カラム選択線ＤＹ２〜ＤＹ４が「Ｈ」レベルに設定される。したがって、ＯＲ−ＡＮＤ回路４１〜４４のすべての出力ＣＧ１〜ＣＧ４が「Ｈ」レベルになる。
【０１１８】
これにより、すべての負荷トランジスタＰ１１〜Ｐ１８はオフ状態となる。よって、書込み時には、負荷トランジスタを介して、消費電流が流れないので、消費電力を低減できる。
【０１１９】
次に、メモリセルＭ１からの読出し時のＯＲ−ＡＮＤ回路４１〜４４と負荷トランジスタＰ１１〜Ｐ１８の動作について説明する。
【０１２０】
第５の実施形態で説明したように、メモリセルＭ１への読出し時には、クロック信号Ｔが「Ｈ」レベルに設定され、制御信号ＣＴ３が「Ｌ」レベルに設定され、カラム選択線ＤＹ１が「Ｌ」レベル、カラム選択線ＤＹ２〜ＤＹ４が「Ｈ」レベルに設定される。したがって、ＯＲ−ＡＮＤ回路４１の出力ＣＧ１が「Ｌ」レベルとなり、ＯＲ−ＡＮＤ回路４２〜４４の出力ＣＧ２〜ＣＧ４は「Ｈ」レベルとなる。
【０１２１】
これにより、負荷トランジスタＰ１１およびＰ１２のみがオン状態となり、その他の負荷トランジスタＰ１３〜Ｐ１８はオフ状態となる。よって、読出し時には、選択したメモリセルのデータの値を表わす電流のみが流れ、その他の消費電流が流れないので、消費電力を低減できる。
【０１２２】
以上にように、本実施の形態に係わる半導体記憶装置によれば、ＯＲ−ＡＮＤ回路を用いて、負荷トランジスタのゲートを制御することによって、メモリセルのデータの値を表わすために必要不可欠な電流のみが流れ、無駄な消費電流が流れないので、消費電力を低減することができる。
【０１２３】
なお、本実施の形態に係わる半導体記憶装置では、第５の実施形態で説明した差動増幅回路（第２の実施形態と第４の実施形態を組み合わせたもの）が用いられているものとして説明したが、その他の実施形態の差動増幅回路でもよい。さらに、本実施の形態は、差動増幅回路でなく、負荷トランジスタの制御を特徴としているので、第１〜第４の実施形態以外の従来の差動増幅回路を用いるものとしてもよい。
【０１２４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２５】
【発明の効果】
以上の説明から明らかなように、本発明に係わる半導体記憶装置は、第１および第２の入力端子と、第１および第２の出力端子と、ソースには第１の入力端子が接続され、ドレインには第１の出力端子が接続され、ゲートには第２の出力端子が接続された第１のＰ型トランジスタと、ソースには第２の入力端子が接続されて、ドレインには第２の出力端子が接続され、ゲートには第１の出力端子が接続された第２のＰ型トランジスタと、ソースが接地され、ドレインには第１の出力端子が接続され、ゲートには第１の電位が印加された第１のＮ型トランジスタと、ソースが接地され、ドレインには第２の出力端子が接続され、ゲートには前記第１の電位が印加された第２のＮ型トランジスタとを備え、前記第１の電位は、前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタを導通状態にさせる電位である。
【０１２６】
これにより、第１のＮ型トランジスタおよび第２のＮ型トランジスタのゲートには、一定電圧が印加され、ドレイン電流の差に対するソース・ドレイン電圧の差の比率を大きくすることができ、この差動増幅回路の増幅率を大きくすることができる。
【０１２７】
また、第１のＮ型トランジスタおよび第２のＮ型トランジスタを、ディプレッション型にすることで、増幅をはやくすることができる。
【０１２８】
また、増幅非活性時には、第１のＮ型トランジスタと第２のＮ型トランジスタをオフ状態とするので、増幅非活性時には、無駄な消費電流が流れず、消費電力を低減できる。
【０１２９】
また、第１のＮ型トランジスタと第２のＮ型トランジスタのソースに、第３のＮ型トランジスタとを共通接続し、増幅非活性時には、第３のＮ型トランジスタをオフ状態とするので、増幅非活性時には、無駄な消費電流が流れず、消費電力を低減できる。
【０１３０】
また、第１のＰ型トランジスタと第２のＰ型トランジスタに、それぞれ第３のＰ型トランジスタ、第４のＰ型トランジスタを並列接続し、増幅活性開始時には、第３のＰ型トランジスタおよび第４のＰ型トランジスタをオン状態とするので、出力端子対に電圧差を短時間に発生させることができ、この状態で、第３のＰ型トランジスタおよび第４のＰ型トランジスタをオフ状態にすることによって、短時間で、大きな増幅率が得られる。
【０１３１】
また、第１の入力電流の大きさと第２の入力電流の大きさが反転する場合において、反転する前に、第３のＰ型トランジスタと第４のＰ型トランジスタをオン状態として、出力端子対の電圧差を小さくしておくことで、第１の出力端子と第２の出力端子の電圧を短時間に反転させることができる。
【０１３２】
また、本発明は、上述の差動増幅回路を半導体記憶装置のセンスアンプとして使用することにより、メモリセルのデータの読み出しに際して、ビット線対を流れる微小な電流の差を大きな電圧差として増幅を行なうことができ、これにより、メモリのデータの読み出し精度を高くすることができる。
【０１３３】
また、本発明の半導体記憶装置内の増幅制御手段は、外部からの読出し／書込み信号とクロック信号に応じて、第１の制御信号、第２の制御信号、または第３の制御信号を生成して差動増幅回路に出力するので、差動増幅回路を適切に制御することができる。
【０１３４】
また、本発明は、上述の半導体記憶装置において、メモリセルへのデータの書込み時には、すべての負荷トランジスタをオフ状態にし、メモリセルからのデータの読み出し時には、読み出しを行なうメモリセルに接続されたビット線対に対応する負荷トランジスタのみをオン状態とするので、メモリセルの読み出し時に必要な電流以外には、無駄な消費電流が流れないので、消費電力を低減することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる差動増幅回路の構成を示す図である。
【図２】ゲート電圧を固定した場合のＮ型トランジスタの電流−電圧特性を示す図である。
【図３】第２の実施形態に係わる差動増幅回路の構成を示す図である。
【図４】第３の実施形態に係わる差動増幅回路の構成を示す図である。
【図５】第４の実施形態に係わる差動増幅回路の構成を示す図である。
【図６】第４の実施形態に係わる差動増幅回路の動作を説明するためのタイミングチャート図である。
【図７】第５の実施形態に係わるＳＲＡＭの構成を示す図である。
【図８】制御回路の構成を示す図である。
【図９】制御回路に入力される信号と出力される信号との関係を示す図である。
【図１０】読出し／書込み回路１４の回路構成を示す図である。
【図１１】第５の実施形態に係わるＳＲＡＭの動作を説明するためのタイミングチャート図である。
【図１２】第６の実施形態に係わる半導体記憶装置の構成を示す図である。
【図１３】従来の差動増幅器の基本構成を示す図である。
【図１４】ダイオード接続されたＮ型トランジスタの電流−電圧特性を示す図である。
【符号の説明】
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ１００，Ｐ１０１ Ｐ型トランジスタ、Ｎ１，Ｎ２，Ｎ１００，Ｎ１０１，Ｎ５，Ｎ６ Ｎ型トランジスタ、Ｐ１１〜Ｐ１８ 負荷トランジスタ、Ｐ２１〜Ｐ２８，Ｎ１１，Ｎ１２ トランスファゲート、Ｐ３１〜Ｐ３４，Ｐ８，Ｐ９ イコライズトランジスタ、Ｍ１〜Ｍ８ メモリセル、ＩＶ１，ＩＶ２，ＩＶ５，１７，１９ インバータ、１１ ロウデコーダ、１２ カラムデコーダ、１３ 制御回路、１４ 読出し／書込み回路、１５，２０ ＡＮＤ回路、１６ 遅延回路、１８ ＮＡＮＤ回路、２１ 書込みドライバ、２２ 差動増幅回路、２３ Ｒ−Ｓフリップフロップ、４１〜４４ ＯＲ−ＡＮＤ回路、ＷＬ１，ＷＬ２ ワード線、ＤＹ１〜ＤＹ４ カラム選択線、Ｂ１〜Ｂ４，Ｂ１Ｃ〜Ｂ４Ｃ ビット線、ＤＬ，ＤＬＣ データ線、ＩＮＣ，ＳＥＣ，ＳＥ，ＣＴ１，ＣＴ２，ＣＴ３ 制御信号、Ｔ クロック信号、ＷＥＣ 書込み信号、Ｘ，Ｙ，Ｙ０ アドレス信号、ＤＱ データ入出力信号、Ｄ，ＤＣ 入力端子、Ｑ，ＱＣ 出力端子、Ｉ１，Ｉ２ 電流、Ｖ１，Ｖ２，ＶＧ，Ｖｄｄ 電圧。
【発明の属する技術分野】
本発明は、差動増幅回路およびそれを用いた半導体記憶装置に関し、特に、増幅率の大きな差動増幅回路およびそれを用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
スタティックＲＡＭなどの半導体記憶装置において、メモリセル内のデータを読み出す際には、そのメモリセルに接続されたビット線対に電流が流れる。このビット線対を流れる電流は、メモリセル内のデータが「Ｈ」レベルか「Ｌ」レベルかに応じて、いずれかが大きくなるが、その電流の差は微小なので、微小な電流の差を増幅するためのセンスアンプとして差動増幅回路が用いられる。
【０００３】
このような半導体記憶装置に使用されている差動増幅回路には、たとえば、特開平７−２３０６９４号公報に記載されているものがある。
【０００４】
図１３は、この差動増幅器の基本構成を示す。同図に示すように、差動増幅回路は、１対のＰチャンネルＭＯＳトランジスタ（以下、Ｐ型トランジスタ）Ｐ１００およびＰ１０１と、１対のＮチャネルＭＯＳトランジスタ（以下、Ｎ型トランジスタ）Ｎ１００およびＮ１０１とで構成される。
【０００５】
Ｐ型トランジスタＰ１００およびＰ１０１は、それぞれのゲートが他のドレインに接続（クロスカップル接続）されている。Ｎ型トランジスタＮ１００およびＮ型トランジスタＮ１０１は、それぞれ、ダイオード接続されている。
【０００６】
入力端子Ｄは、Ｐ型トランジスタＰ１００のソースに接続され、入力端子ＤＣは、Ｐ型トランジスタＰ１０１のソースに接続されている。出力端子Ｑは、Ｎ型トランジスタＮ１００のドレインおよびＰ型トランジスタＰ１００のドレインに共通接続され、出力端子ＱＣは、Ｎ型トランジスタＮ１０１のドレインおよびＰ型トランジスタＰ１０１のドレインに共通接続されている。
【０００７】
入力端子Ｄと入力端子ＤＣとには、それぞれ電流Ｉ１とＩ２とが入力される。ここでは、電流Ｉ１の方が、電流Ｉ２よりも大きいものとする。電流Ｉ１は、Ｐ型トランジスタＰ１００およびＮ型トランジスタＮ１００を通って流れ、電流Ｉ２は、Ｐ型トランジスタＰ１０１およびＮ型トランジスタＮ１０１を通って流れる。
【０００８】
クロスカップル接続されたＰ型トランジスタＰ１００およびＰ１０１による正帰還動作が行われる。入力端子Ｄから、電流Ｉ１＝Ｉの電流が流れ、入力端子ＤＣから、電流Ｉ２＝Ｉ−ｄＩの電流が流れたときには、この電流値に応じて、出力端子ＱにＶ、出力端子ＱＣにＶ−ｄＶの電圧が発生する。そして、このｄＶが十分大きいと、出力端子Ｑを「Ｈ」レベル、出力端子ＱＣを「Ｌ」レベルに判別することができる。そして、この出力端子対の電圧レベルより、メモリセル内のデータが「Ｈ」か「Ｌ」かを判別することができる。
【０００９】
以上のように、従来の差動増幅回路は、入力される電流値の差を、出力端子対の電圧レベルの差として増幅することができる。そして、このような差動増幅回路を半導体記憶装置のセンスアンプとして用いると、メモリセルからデータを読み出す際に、ビット線対を流れる電流の差を、出力端子対の電圧レベルの差に増幅するので、増幅された電圧レベルにより、メモリセル内のデータが「Ｌ」であるのか、「Ｈ」であるのかを判別することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、このような従来の差動増幅回路では、入力電流差ｄＩに対する出力電圧差ｄＶの比である増幅率が十分ではない。
【００１１】
その理由は、ダイオード接続されたＮ型トランジスタの特性による。
図１４は、ダイオード接続されたＮ型トランジスタの電流−電圧特性を示す。特性曲線の傾きは、同図のように急峻なため、ドレイン電流の差ｄＩが小さいときには、ドレイン・ソース電圧の差ｄＶも小さい。したがって、入力電流差ｄＩが小さいと、出力電圧差ｄＶも小さくなる。
【００１２】
この差動増幅回路をＳＲＡＭのセンスアンプに用いた場合に、入力電流差ｄＩは０〜１００μＡとなるが、この電流差に対する出力電圧差ｄＶは、Ｖｄｄの約３０％でありきわめて微小なので、出力端子対のいずれの電圧レベルが「Ｌ」または「Ｈ」であるのかを正常に判別することができない。その結果、Ｐ型トランジスタＰ１００およびＰ１０１による正帰還動作が繰り返されて、ｄＶがより大きな値になるまでは、出力端子対の電圧レベルが判別できず、メモリセルからのデータの読み取り速度が遅くなる。
【００１３】
そこで、本発明は、増幅率の大きな差動増幅回路およびそのような差動増幅回路を用いた半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
以上の目的を達成するために、この発明に係わる差動増幅回路は、第１および第２の入力端子と、第１および第２の出力端子と、ソースには前記第１の入力端子が接続され、ドレインには前記第１の出力端子が接続され、ゲートには前記第２の出力端子が接続された第１のＰ型トランジスタと、ソースには前記第２の入力端子が接続され、ドレインには前記第２の出力端子が接続され、ゲートには前記第１の出力端子が接続された第２のＰ型トランジスタと、ソースが接地され、ドレインには前記第１の出力端子が接続され、ゲートには第１の電位が印加された第１のＮ型トランジスタと、ソースが接地され、ドレインには前記第２の出力端子が接続され、ゲートには前記第１の電位が印加された第２のＮ型トランジスタとを備え、前記第１の電位は、前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタを導通状態にさせる電位とする。
【００１５】
好ましくは、前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタは、ディプレッション型とする。
【００１６】
好ましくは、前記差動増幅回路は、増幅非活性時には、前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタのゲートに印加される電位は、前記第１の電位の代わりに、前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタを非導通状態とする電位である第２の電位とする。
【００１７】
好ましくは、前記差動増幅回路は、第１の制御信号が入力され、前記第１の電位または第２の電位を前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタのゲートに出力するインバータ回路を含み、前記インバータ回路は、増幅活性時には、接地電位からなる第１の制御信号が入力されて、第１の電位を出力し、増幅非活性時には、電源電位からなる第１の制御信号が入力されて、第２の電位を出力する。
【００１８】
好ましくは、前記差動増幅回路は、さらに、第３のＮ型トランジスタを含み、前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタのソースは、接地される代わりに、前記第３のＮ型トランジスタのドレインに接続され、前記第３のＮ型トランジスタは、ソースが接地され、ドレインには前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタのソースが接続され、ゲートには第２の制御信号が入力され、前記第２の制御信号は、増幅活性化時には、前記第３のＮ型トランジスタを導通状態にさせる第３の電位であり、増幅非活性化時には、前記第３のＮ型トランジスタを非導通状態にさせる第４の電位とする。
【００１９】
好ましくは、前記差動増幅回路は、さらに、前記第１のＰ型トランジスタに並列に接続された第３のＰ型トランジスタと、前記第２のＰ型トランジスタに並列に接続された第４のＰ型トランジスタとを含み、前記第３のＰ型トランジスタと前記第４のＰ型トランジスタのそれぞれのゲートには、第３の制御信号が入力され、前記第３の制御信号は、増幅活性開始時には、前記第３のＰ型トランジスタおよび前記第４のＰ型トランジスタを導通状態にさせる第５の電位であり、前記第１の出力端子と前記第２の出力端子との電圧差が安定する第１増幅時間経過後には、前記第３のＰ型トランジスタおよび前記第４のＰ型トランジスタを非導通状態にさせる第６の電位とする。
【００２０】
好ましくは、前記第３の制御信号は、前記第６の電位になった後、前記第１の出力端子と前記第２の出力端子との電圧差が安定する第２増幅時間経過後には、前記第１の入力端子から入力される第１の入力電流と前記第２の入力端子から入力される第２の入力電流の大きさが逆転する前に、前記第５の電位とする。
【００２１】
また、この発明の半導体記憶装置は、メモリセルからのデータの読み出しのためのセンスアンプを備えた半導体記憶装置において、前記センスアンプとして、前記差動増幅回路を適用する。
【００２２】
好ましくは、前記半導体記憶装置は、さらに、外部よりクロック信号と、読出し／書込み信号とが入力され、読出し／書込み信号が、読出しを指示するものであるときに、クロック信号に同期させて、電源電位からなる第１の制御信号を出力し、その他の場合には、接地電位からなる第１の制御信号を出力する増幅制御手段を備える。
【００２３】
好ましくは、前記半導体記憶装置は、さらに、外部よりクロック信号と、読出し／書込み信号が入力され、読出し／書込み信号が、読出しを指示するものであるときに、クロック信号に同期させて、前記第３の電位からなる第２の制御信号を出力し、その他の場合には、前記第４の電位からなる第２の制御信号を出力する増幅制御手段を備える。
【００２４】
好ましくは、前記半導体記憶装置は、さらに、外部よりクロック信号と、読出し／書込み信号が入力され、読出し／書込み信号が、読出しを指示するものであるときに、クロック信号の立ち上がり時から前記第１増幅時間だけ前記第５の電位からなる第３の制御信号を出力し、その他の場合には、前記第６の電位からなる第３の制御信号を出力する増幅制御手段を備える。
【００２５】
好ましくは、前記半導体記憶装置は、ビット線に対応して設けられた負荷トランジスタと、メモリセルへのデータの書込み時には、前記負荷トランジスタのすべてを非導通状態にし、メモリセルからのデータの読出し時には、読出しを行なうメモリセルに接続されたビット線対に接続された前記負荷トランジスタのみを導通状態にし、その他の前記負荷トランジスタを非導通状態にする負荷制御手段を備える。
【００２６】
好ましくは、前記負荷制御手段は、外部よりクロック信号と、読出し／書込み信号とが入力され、読出し／書込み信号が、書込みを指示するものであるときに、クロック信号に、同期させて、第１の論理状態を示す負荷制御信号を出力し、その他の場合には、第２の論理状態を示す負荷制御信号を出力する負荷制御信号生成手段と、ビット線対に対応して設けられた論理手段とを備え、前記論理手段は、対応するビット線対が選択される場合には第２の論理状態を示し非選択の場合には第１の論理状態を示す選択信号と、前記負荷制御信号との論理和信号を生成し、前記論理和信号と前記クロック信号との論理積信号を生成し、前記論理積信号を前記ビット線対に接続された前記負荷トランジスタのゲートに出力する。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態について、図面を用いて説明する。
【００２８】
（第１の実施形態）
図１は、本実施の形態に係わる差動増幅回路を示す。
【００２９】
この差動増幅回路は、１対のＰチャンネルＭＯＳトランジスタ（以下、Ｐ型トランジスタ）Ｐ１およびＰ２と、１対のＮチャネルＭＯＳトランジスタ（以下、Ｎ型トランジスタ）Ｎ１およびＮ２とで構成される。本実施の形態では、Ｐ型トランジスタＰ１およびＰ２と、Ｎ型トランジスタＮ１およびＮ２は、エンハンスメント型として説明する。
【００３０】
Ｐ型トランジスタＰ１およびＰ２は、それぞれのゲートが他のドレインに接続（クロスカップル接続）されている。
【００３１】
Ｎ型トランジスタＮ１およびＮ２は、本実施の形態の特徴部分であり、それぞれのソースが接地されており、ゲートには、Ｎ型トランジスタＮ１およびＮ２をオン状態で動作させるために、外部より一定電圧ＶＧ（Ｖｔｈ≦ＶＧ≦Ｖｄｄ）が印加されている。ここで、Ｖｄｄは、この差動増幅回路の電源電圧を示す。Ｖｔｈは、Ｎ型トランジスタＮ１およびＮ２がオン状態であるための最小の電圧である。ＶＧは、この範囲であればいずれでもよいが、Ｎ型トランジスタＮ１およびＮ２を飽和状態で導通するものがより望ましい。
【００３２】
Ｎ型トランジスタＮ１およびＮ２は、それを流れる電流に応じた電圧を、それぞれ出力端子Ｑ、ＱＣに発生させる。
【００３３】
入力端子Ｄ、入力端子ＤＣは、それぞれ、Ｐ型トランジスタＰ１、Ｐ２のソースに接続されている。出力端子Ｑは、Ｎ型トランジスタＮ１のドレインおよびＰ型トランジスタＰ１のドレインに共通接続され、出力端子ＱＣは、Ｎ型トランジスタＮ２のドレインおよびＰ型トランジスタＰ２のドレインに共通接続されている。
【００３４】
次に、この差動増幅回路の動作を説明する。
まず、入力端子Ｄと入力端子ＤＣとには、それぞれ電流Ｉ１とＩ２とが入力される。ここでは、電流Ｉ１の方が、電流Ｉ２よりも大きいものとする。
【００３５】
電流Ｉ１は、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１を通って流れ、電流Ｉ２は、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２を通って流れる。Ｎ型トランジスタＮ１を流れる電流Ｉ１の方が、Ｎ型トランジスタＮ２を流れる電流Ｉ２よりも大きいので、出力端子Ｑの電圧Ｖ１は、出力端子ＱＣの電圧Ｖ２よりも大きくなる。
【００３６】
ここで、出力端子Ｑの大きな電圧Ｖ１は、Ｐ型トランジスタＰ２のゲートに印加されているので、正帰還動作により、Ｐ型トランジスタＰ２の駆動力は減少し、電流Ｉ２は、さらに小さくなる。
【００３７】
一方、出力端子ＱＣの小さな電圧Ｖ２は、Ｐ型トランジスタＰ１のゲートに印加されるので、正帰還動作により、Ｐ型トランジスタＰ１の駆動力は増加し、電流Ｉ１は、さらに大きくなる。
【００３８】
入力端子Ｄから、電流Ｉ１＝Ｉの電流が流れ、入力端子ＤＣから、電流Ｉ２＝Ｉ−ｄＩの電流が流れているときには、この電流値に応じて、出力端子Ｑに電圧Ｖ、出力端子ＱＣに電圧Ｖ−ｄＶが発生する。本実施の形態では、従来技術で説明した差動増幅回路と異なり、このｄＶが十分に大きいため、出力端子Ｑを「Ｈ」レベル、出力端子ＱＣを「Ｌ」レベルとして判別することができる。
【００３９】
ｄＶが必要な程度大きくなる理由を以下に説明する。
図２は、ゲート電圧を固定した場合のＮ型トランジスタの電流−電圧特性を示す。同図の特性曲線の傾きは、図１４に示す特性曲線の傾きと比べて緩やかなので、ドレイン電流Ｉｄの差ｄＩに対して、ドレイン・ソース電圧Ｖｄの差ｄＶは大きいという特性を示している。
【００４０】
本実施の形態では、Ｎ型トランジスタＮ１およびＮ２のゲートは、ダイオード接続するのではなく、一定電圧ＶＧを印加しているので、図２に示すような電流−電圧特性を示す。この差動増幅回路をＳＲＡＭのセンスアンプに用いた場合に、入力電流差ｄＩは０〜１００μＡとなるが、この電流差に対する出力電圧差ｄＶは、Ｖｄｄの約５０％であり十分に大きく、出力端子対のいずれの電圧レベルが「Ｌ」または「Ｈ」であるのかを正常に判別することができる。
【００４１】
以上のように、本実施の形態に係わる差動増幅回路によれば、Ｎ型トランジスタＮ１およびＮ２のゲートに一定電圧を印加することによって、増幅率を大きくすることができる。
【００４２】
なお、本実施の形態では、Ｐ型トランジスタＰ１およびＰ２やＮ型トランジスタＮ１およびＮ２として、エンハンスメント型のＭＯＳトランジスタを用いたが、ディプレッション型のＭＯＳトランジスタであってもよい。
【００４３】
特に、Ｐ型トランジスタＰ１およびＰ２については、ディプレッション型ＭＯＳトランジスタにすると、次のような利点がある。すなわち、この差動増幅回路では、増幅時に、出力端子ＱおよびＱＣの電圧が高くなると、Ｐ型トランジスタＰ１およびＰ２の駆動力は小さくなり、増幅が遅くなるという問題がある。ディプレッション型のＭＯＳトランジスタは、エンハンスメント型のＭＯＳトランジスタよりも、同じゲート電圧に対して、駆動力が大きいという特性を有するので、Ｐ型トランジスタＰ１およびＰ２を、ディプレッション型にすることで、増幅をはやくすることができる。
【００４４】
また、本実施の形態では、Ｎ型トランジスタＮ１およびＮ２のゲートに印加する電圧ＶＧとして差動増幅回路の電源Ｖｄｄ以下としたが、これに限定されるものではなく、Ｖｄｄ以上の外部電源の電圧を印加するものとしてもよい。
【００４５】
また、ＶＧとしてＶｔｈ以上としたが、Ｖｔｈは、Ｎ型トランジスタＮ１およびＮ２がエンハンメント型であれば、正の値なので、ＶＧに正の電位を印加することが必要になるが、Ｎ１およびＮ２がディプレッション型であれば、負の値となるので、ＶＧに接地電位や負の電位を印加してもよい。
【００４６】
（第２の実施形態）
図３は、本実施の形態に係わる差動増幅回路を示す。同図に示す差動増幅回路は、図１に示す第１の実施形態と同様に、クロスカップル接続されたＰ型トランジスタＰ１およびＰ２を含む。しかしながら、第１の実施形態では、Ｎ型トランジスタＮ１およびＮ２のゲートには、一定の電圧が印加されていたが、本実施の形態では、Ｎ型トランジスタＮ１およびＮ２のゲートは、ＣＭＯＳインバータ回路ＩＶ５に接続される。
【００４７】
このＣＭＯＳインバータ回路ＩＶ５は、エンハンスメント型のＰ型トランジスタＰ５とエンハンスメント型Ｎ型トランジスタＮ５とからなり、Ｐ型トランジスタＰ５のソースには、ＶＧが印加され、Ｎ型トランジスタＮ５のソースは接地されている。ＣＭＯＳインバータ回路ＩＶ５は、「Ｌ」レベルの制御信号ＳＥＣが入力される場合には、ＶＧを出力し、「Ｈ」レベルの制御信号ＳＥＣが入力される場合には、接地電位を出力する。
【００４８】
この差動増幅回路の動作を説明する。
増幅動作を行なう場合には、外部より制御信号ＳＥＣを「Ｌ」レベルに設定する。これにより、Ｎ型トランジスタＮ１およびＮ２のゲートには、ＶＧが印加される。したがって、図１と同じ増幅動作が行われる。
【００４９】
増幅動作を行わない場合には、外部より制御信号ＳＥＣを「Ｈ」レベルに設定する。これにより、Ｎ型トランジスタＮ１およびＮ２のゲートには、接地電位が印加される。その結果、Ｎ型トランジスタＮ１およびＮ２は、オフ状態となるので、これらのトランジスタを通って、消費電流が流れない。
【００５０】
以上のように、本実施の形態に係わる差動増幅回路によれば、第１の実施形態と同様に増幅率を大きくすることができることに加えて、増幅動作を行わないときには、消費電流が流れないので消費電力を低減することができる。
【００５１】
なお、本実施の形態では、Ｎ型トランジスタＮ１およびＮ２としてエンハンスメント型を想定したため、ＣＭＯＳインバータ回路ＩＶ５は、「Ｈ」レベルの制御信号ＳＥＣが入力される場合には、出力する電位を接地電位としたが、より一般的には、出力する電位は、Ｎ型トランジスタＮ１およびＮ２をオフ状態にする電位であればよい。
【００５２】
（第３の実施形態）
図４は、本実施の形態に係わる差動増幅回路を示す。同図に示す差動増幅回路は、図１に示す第１の実施形態に係わる差動増幅回路と同様に、クロスカップル接続されたＰ型トランジスタＰ１およびＰ２を含む。しかしながら、図１に示す第１の実施形態に係わる差動増幅回路では、Ｎ型トランジスタＮ１およびＮ２のソースは、それぞれ接地されていたが、本実施の形態では、Ｎ型トランジスタＮ１およびＮ２のソースは、接地されるのではなく、エンハンスメント型Ｎ型トランジスタＮ６のドレインに共通接続される。そして、このＮ型トランジスタＮ６のゲートには外部より制御信号ＳＥを印加し、ソースを接地する。
【００５３】
この差動増幅回路の動作を説明する。
増幅動作を行なう場合には、外部より制御信号ＳＥを「Ｈ」レベルに設定する。これにより、Ｎ型トランジスタＮ６はオン状態になり、第１の実施形態と同じようにして増幅が行われる。
【００５４】
一方、増幅動作を行わない場合には、外部より制御信号ＳＥを「Ｌ」レベルに設定する。これにより、Ｎ型トランジスタＮ６はオフ状態になるので、Ｎ型トランジスタＮ６を通って、消費電流が流れない。
【００５５】
以上のように、本実施の形態に係わる差動増幅回路によれば、第１の実施形態と同様に増幅率を大きくすることができることに加えて、増幅動作を行わないときには、消費電流が流れないので消費電力を低減することもできる。
【００５６】
（第４の実施形態）
図５は、本実施の形態に係わる差動増幅回路を示す。同図に示す差動増幅回路は、図１に示す第１の実施形態に係わる差動増幅回路と同様に、クロスカップル接続されたＰ型トランジスタＰ１およびＰ２を含む。本実施の形態では、さらに、Ｐ型トランジスタＰ１およびＰ２に、それぞれ、エンハンスメント型Ｐ型トランジスタＰ３およびＰ４が並列接続されている。そして、このＰ型トランジスタＰ３およびＰ４のゲートには、外部より制御信号ＩＮＣが印加される。
【００５７】
この制御信号ＩＮＣにより、増幅開始時には、Ｐ型トランジスタＰ３およびＰ４はオン状態にされる。これは、第１の実施形態のように、増幅開始時に、Ｎ型トランジスタＮ１およびＮ２への電流のルートがＰ型トランジスタＰ１およびＰ２だけだとすると、増幅開始時に、出力端子ＱおよびＱＣの電圧が高い場合には、Ｐ型トランジスタＰ１またはＰ２の駆動力が低くなって、電流が流れにくい状態が生じる。そのような状態にあるときには、Ｎ型トランジスタＮ１およびＮ２への大きさの異なる電流の流れが遅くなり、出力端子対Ｑ、ＱＣに電圧差が生じるまでに時間を要し、その結果、正帰還作用により電圧差ｄＶが得られるまでの時間が長くなる。
【００５８】
本実施の形態では、増幅開始時にＰ型トランジスタＰ３およびＰ４によるＮ型トランジスタＮ１およびＮ２への電流のルートを確保することで、増幅開始時にＮ型トランジスタＮ１およびＮ２へ大きさの異なる電流がはやく流れるようにして、出力端子対Ｑ、ＱＣに電圧差を迅速に生じさせることができる。これにより、その後、Ｐ型トランジスタＰ３およびＰ４をオフ状態にしても、既に、出力端子対に十分な電圧差ｄＶ′が得られているので、正帰還作用により、さらに大きな電圧差ｄＶが得られるまでの時間は短くなる。
【００５９】
この差動増幅回路の動作を図６に示すタイミングチャートを参照しつつ、説明する。
【００６０】
まず、時刻ｔ１において、外部より制御信号ＩＮＣを「Ｌ」レベルに設定して、Δｔ時間だけ、第１段階の増幅を行なう。ここで、Δｔは、第１段階の増幅に要する時間を意味し、第１増幅時間とよぶ。
【００６１】
電流Ｉ１は、Ｐ型トランジスタＰ１およびＰ３を経由して、Ｎ型トランジスタＮ１に流れ、電流Ｉ２は、Ｐ型トランジスタＰ２およびＰ４を経由して、Ｎ型トランジスタＮ２に流れる。
【００６２】
この差動増幅回路では、図１に示す差動増幅回路と異なり、クロスカップル接続されたＰ型トランジスタＰ１またはＰ２を通るルート以外にも、Ｐ型トランジスタＰ３またはＰ４のルートでも電流が流れる。そのため、安定状態では、電流Ｉ２＝Ｉ−ｄＩ′（ｄＩ′＜ｄＩ）となり、電流Ｉ２は、図１の差動増幅回路の、安定時の電流Ｉ２（＝Ｉ−ｄＩ）よりも大きい。一方、電流Ｉ１＝Ｉとし、図１の差動増幅回路の安定時の電流Ｉ１と等しいものとする。これは、図１の差動増幅回路では、安定状態では、Ｐ型トランジスタＰ１の駆動力が十分大きく、電流Ｉ１が十分に大きいため、本実施の形態でルートを増やしても、電流Ｉ１が変化しないためである。このような電流の大きさに応じて、出力端子Ｑに電圧Ｖ１＝Ｖが発生し、出力端子ＱＣに電圧Ｖ２＝Ｖ−ｄＶ′（ｄＶ′＜ｄＶ）が発生する。
【００６３】
次に、安定状態に達した後の時刻ｔ２（＝ｔ１＋Δｔ）において、外部より制御信号ＩＮＣを「Ｈ」レベルに設定して、Δｔｓだけ、第２段階の増幅を行なう。ここで、Δｔｓは、第２段階の増幅に要する時間を意味し、第２増幅時間とよぶ。これにより、Ｐ型トランジスタＰ３とＰ４はオフ状態となるので、電流Ｉ１は、Ｐ型トランジスタＰ１のみを経由してＮ型トランジスタＮ１に流れ、電流Ｉ２は、Ｐ型トランジスタＰ２のみを経由してＮ型トランジスタＮ２に流れる。その結果、安定状態では、図１に示す差動増幅回路と同じ増幅率となる。つまり、出力端子Ｑに電圧Ｖ１＝Ｖが発生し、出力端子ＱＣに電圧Ｖ２＝Ｖ−ｄＶが発生する。
【００６４】
次に、時刻ｔ３（＝ｔ２＋Δｔｓ）において、外部より制御信号ＩＮＣを「Ｌ」レベルに設定する。これにより、再び、Ｐ型トランジスタＰ３およびＰ４がオン状態となり、安定状態では、出力端子Ｑの電圧Ｖ１＝Ｖとなり、出力端子ＱＣの電圧Ｖ２＝Ｖ−ｄＶ′（ｄＶ′＜ｄＶ）にもどる。
【００６５】
次に、時刻ｔ４において、電流Ｉ１とＩ２の電流の大きさが逆転しはじめると、電圧Ｖ１とＶ２の大きさも逆転しはじめる。
【００６６】
次に、時刻ｔ５において、外部より制御信号ＩＮＣを「Ｈ」レベルに設定する。これにより、Ｐ型トランジスタＰ３およびＰ４がオフ状態となり、安定状態では、出力端子Ｑの電圧Ｖ１＝Ｖ−ｄＶとなり、出力端子ＱＣの電圧Ｖ２＝Ｖとなる。
【００６７】
以上のように、本実施の形態に係わる差動増幅回路によれば、第１の実施形態と同様に増幅率を大きくすることができることに加えて、以下の特徴がある。
【００６８】
増幅開始時に、Ｐ型トランジスタＰ３およびＰ４をオン状態にすることにより、増幅開始時に、Ｎ型トランジスタＮ１およびＮ２への電流がはやく流れるので、増幅に要する時間を短くすることができる。
【００６９】
さらに、電流の大きさが反転する場合に、電流の大きさが反転する時刻よりも前に、電圧差をｄＶ′と小さくしておくことにより、電圧の大きさを短時間に反転させることができる。
【００７０】
（第５の実施形態）
図７は、本実施の形態に係わるスタティックランダムアクセスメモリ（以下、ＳＲＡＭと称す）の構成を示すブロック図である。
【００７１】
ＳＲＡＭは、行列状に配置された複数のメモリセルＭ１〜Ｍ８と、メモリセルＭ１〜Ｍ４を選択するためのワード線ＷＬ１と、メモリセルＭ５〜Ｍ８を選択するためのワード線ＷＬ２と、メモリセルＭ１、Ｍ５に接続されたビット線対Ｂ１、Ｂ１Ｃと、メモリセルＭ２、Ｍ６に接続されたビット線対Ｂ２、Ｂ２Ｃと、メモリセルＭ３、Ｍ７に接続されたビット線対Ｂ３、Ｂ３Ｃと、メモリセルＭ４、Ｍ８に接続されたビット線対Ｂ４、Ｂ４Ｃとを備える。
【００７２】
メモリセルは、インバータＩＶ１、ＩＶ２をクロスカップル接続させたフリップフロップと、トランスファゲートＮ１１およびＮ１２とからなる。２つの記憶ノードＮＤ１およびＮＤ１Ｃは、（Ｌ、Ｈ）または（Ｈ、Ｌ）の双安定状態を保持する。記憶ノードＮＤ１が「Ｈ」レベルで、記憶ノードＮＤ１Ｃが「Ｌ」レベルのときには、１ビットデータ「１」がこのメモリセルに記憶されており、記憶ノードＮＤ１が「Ｌ」レベルで、記憶ノードＮＤ１Ｃが「Ｈ」レベルのときには、１ビットデータ「０」がこのメモリセルに記憶されている。
【００７３】
また、このＳＲＡＭは、ビット線Ｂ１〜Ｂ４Ｃに接続されるＰ型負荷トランジスタＰ１１〜Ｐ１８と、ビット線対の間に接続されたＰ型イコライズトランジスタＰ３１〜Ｐ３４と、ビット線Ｂ１〜Ｂ４Ｃに接続されたトランスファゲートＰ２１〜Ｐ２８と、トランスファゲートＰ２１〜Ｐ２８に接続されたデータ線対ＤＬ、ＤＬＣと、トランスファゲートＰ２１〜Ｐ２８のゲートに接続されるカラム選択線ＤＹ１〜ＤＹ４とを備える。
【００７４】
さらに、このＳＲＡＭは、ロウデコーダ１１と、カラムデコーダ１２と、制御回路１３と、読出し／書込み回路１４とを備える。
【００７５】
ロウデコーダ１１は、外部から与えられるアドレス信号Ｘおよびクロック信号Ｔにしたがって、複数のワード線のうちのいずれかのワード線を活性化レベル「Ｈ」に立ち上げる。
【００７６】
カラムデコーダ１２は、外部から与えられるカラムアドレス信号Ｙ０、Ｙ１およびクロック信号Ｔにしたがって、複数のカラム選択線ＤＹ１〜ＤＹ４のうちのいずれかのカラム選択線を活性化レベル「Ｌ」にする。
【００７７】
図８は、制御回路１３の構成を示す。同図に示すように、制御回路１３は、ＡＮＤゲート１５と、遅延回路１６と、インバータ１７と、ＮＡＮＤゲート１８と、インバータ１９と、ＡＮＤゲート２０とで構成される。制御回路１３には、クロック信号Ｔと書込み信号ＷＥＣを入力し、制御信号ＣＴ１、ＣＴ２、ＣＴ３を出力する。ここで、遅延回路１６は、制御信号ＣＴ１をΔｔだけ遅延させるもので、たとえば複数段のインバータの直列回路で構成される。ここで、Δｔは、第４の実施形態で説明した、第１増幅時間である。
【００７８】
この制御回路１３に入力される信号（Ｔ、ＷＥＣ）と出力される信号（ＣＴ１、ＣＴ２、ＣＴ３）との関係を図９に示す。同図において、クロック信号Ｔが「Ｈ」レベルで、書込み信号ＷＥＣが「Ｈ」レベルのときには、ＣＴ２は、遅延回路による遅延時間Δｔだけ、「Ｌ」レベルとなるが、Δｔ経過後には、「Ｈ」レベルとなる。
【００７９】
図１０は、読出し／書込み回路１４の構成を示す。読出し／書込み回路１４は、クロック信号Ｔと制御信号ＣＴ１、ＣＴ２、およびＣＴ３とにしたがって、外部からの入出力データ信号ＤＱに応じて、いずれかのメモリセルにデータを書込み、いずれかのメモリセルから出力されたデータに応じて、入出力データ信号ＤＱを生成して外部に出力する。読出し／書込み回路１４は、書込みドライバ２１と、センスアンプ２２と、Ｒ−Ｓフリップフロップ２３とからなる。
【００８０】
書込みドライバ２１は、制御信号ＣＴ３が「Ｈ」レベルのとき（すなわち書込み信号ＷＥＣが「Ｌ」レベルで、クロック信号Ｔが「Ｈ」レベルのとき）に活性化する。書込みドライバ２１は、活性化時には、データ入出力信号ＤＱに基づいて、データ線対ＤＬ、ＤＬＣの一方を「Ｈ」レベルに設定し、他方を「Ｌ」レベルに設定することで、いずれかのメモリセルにデータを書込む。
【００８１】
センスアンプ２２は、本実施の形態の特徴部分であり、第４の実施形態で説明したように、増幅率を大きくし、増幅率を段階的に変化させるために、Ｐ型トランジスタＰ１、Ｐ２、Ｐ３、およびＰ４とＮ型トランジスタＮ１およびＮ２とを含み、さらに、第２の実施形態で説明したように、増幅動作を行なわないときに消費電流が流れないようにするために、Ｎ型トランジスタＮ６を含む差動増幅回路である。さらに、このセンスアンプ２２は、イコライズトランジスタＰ８、Ｐ９を含む。
【００８２】
このセンスアンプ２２は、制御信号ＣＴ１、ＣＴ２とクロック信号Ｔとにより以下のように制御される。
【００８３】
制御信号ＣＴ１が「Ｈ」レベルのとき（すなわち書込み信号ＷＥＣが「Ｈ」レベルで、クロック信号Ｔが「Ｈ」レベルのとき）に、増幅動作が活性化される。
【００８４】
また、制御信号ＣＴ２により、Ｐ型トランジスタＰ３およびＰ４が制御される。つまり、制御信号ＣＴ２が「Ｌ」レベルになるΔｔ時間だけ、Ｐ型トランジスタＰ３およびＰ４はオン状態となり、その後、制御信号ＣＴ２が「Ｈ」レベルとなると、Ｐ型トランジスタＰ３およびＰ４はオフ状態となる。
【００８５】
また、クロック信号Ｔにより、トランスファゲートＰ８およびＰ９は制御される。つまり、クロック信号Ｔが「Ｌ」レベルのときには、トランスファゲートＰ８およびＰ９はオン状態となり、入力端子対Ｄ、ＤＣの電圧および出力端子対Ｑ、ＱＣの電圧は、イコライズされる。クロック信号Ｔが「Ｈ」レベルのときには、トランスファゲートＰ８およびＰ９はオフ状態となり、増幅動作が活性化される。
【００８６】
次に、このセンスアンプ２２に入力される電流について説明する。
図７に示すメモリセル内のデータが「１」の場合に、記憶ノードＮＤ１が「Ｈ」レベルで、記憶ノードＮＤ１Ｃが「Ｌ」レベルである。
【００８７】
この場合に、電源Ｖｄｄから負荷トランジスタＰ１１を介してビット線Ｂ１に流れる電流のほとんどすべてが、トランスファゲートＰ２１とデータ線ＤＬを介してセンスアンプ２２に流れる。
【００８８】
一方、電源Ｖｄｄから負荷トランジスタＰ１２を介してビット線Ｂ１Ｃに流れる電流は、記憶ノードＮＤ１Ｃが「Ｌ」レベルのため、その一部がメモリセルＭ１に流れ込み、残りの電流がトランスファゲートＰ２２とデータ線ＤＬＣを介してセンスアンプ２２に流れる。
【００８９】
したがって、メモリセル内のデータが「１」の場合に、このデータを読み出すときには、データ線ＤＬを流れる電流の方がデータ線ＤＬＣを流れる電流よりも大きくなる。そして、この電流の大きさの違いを、差動増幅回路が増幅して出力する。
【００９０】
一方、メモリセル内のデータが「０」の場合に、このデータを読み出すときには、データ線ＤＬＣを流れる電流の方がデータ線ＤＬを流れる電流よりも大きくなる。
【００９１】
図１０に示すセンスアンプ２２は、データ線ＤＬおよびＤＬＣより入力端子対Ｄ、ＤＣに入力される電流の大きさの差を増幅して、出力端子対Ｑ、ＱＣに電圧Ｖ１、Ｖ２を発生させる。センスアンプ２２により、データ線ＤＬより入力される電流の方がデータ線ＤＬＣより入力される電流よりも大きい場合には、出力端子Ｑの電圧Ｖ１は、「Ｈ」レベルとなり、出力端子ＱＣの電圧Ｖ２は、「Ｌ」レベルとなる。逆に、データ線ＤＬＣより入力される電流の方がデータ線ＤＬより入力される電流よりも大きい場合には、出力端子Ｑの電圧Ｖ１は、「Ｌ」レベルとなり、出力端子ＱＣの電圧Ｖ２は、「Ｈ」レベルとなる。
【００９２】
Ｒ−Ｓフリップフロップ２３は、電圧Ｖ１、Ｖ２のレベルに応じたデータ入出力信号ＤＱを出力する。すなわち、Ｒ−Ｓフリップフロップ２３は、Ｖ１＞Ｖ２（メモリセル内のデータが「１」）の場合には、「Ｈ」レベルのデータ入出力信号ＤＱを出力し、Ｖ１＜Ｖ２（メモリセル内のデータが「０」）の場合には、「Ｌ」レベルのデータ入出力信号ＤＱを出力する。
【００９３】
次に、このＳＲＡＭの動作について図１１のタイミングチャートを参照しつつ、説明する。
【００９４】
まず、メモリセルに対して書込みを行なうときの動作について説明する。ここでは、メモリセルＭ１に対してデータ「１」の書込みを行なう場合について説明する。
【００９５】
まず、書込み時には、外部より書込み信号ＷＥＣが「Ｌ」レベルに設定される。
【００９６】
そして、時刻ｔ１１において、外部よりクロック信号Ｔが「Ｈ」レベルに設定される。クロック信号Ｔが「Ｈ」レベルになることによって、イコライズトランジスタＰ３１〜Ｐ３４は、オフ状態となる。
【００９７】
また、ロウデコーダ１１は、クロック信号Ｔに同期させて、ワード線ＷＬ１を「Ｈ」レベルに設定する。また、カラムデコーダ１２は、クロック信号Ｔに同期させて、カラム選択線ＤＹ１を「Ｌ」レベルに設定する。ワード線ＷＬ１が「Ｈ」レベルになり、カラム選択線ＤＹ１が「Ｌ」レベルになることによって、トランスファゲートＮ１１、Ｎ１２、Ｐ２１、およびＰ２２は、オン状態となって、メモリセルＭ１が選択される。
【００９８】
また、制御回路１３は、書込み信号ＷＥＣが「Ｌ」レベルの場合には、クロック信号Ｔに同期させて、制御信号ＣＴ３を「Ｈ」レベルに立ち上げる。制御信号ＣＴ３が「Ｈ」レベルになることによって、負荷トランジスタＰ１１〜Ｐ１８は、オフ状態となるとともに、書込みドライバ２１は、活性化される。
【００９９】
書込みドライバ２１は、外部より「Ｈ」レベルのデータ入出力信号ＤＱが送られてくると、データ線ＤＬに「Ｈ」レベルの電圧を印加し、データ線ＤＬＣに「Ｌ」レベルの電圧を印加する。
【０１００】
次に、時刻ｔ１２において、外部よりクロック信号Ｔが「Ｌ」レベルに設定される。クロック信号Ｔが「Ｌ」レベルになると、ロウデコーダ１１は、ワード線ＷＬ１を「Ｌ」レベルに設定し、カラムデコーダ１２は、カラム選択線ＤＹ１を「Ｈ」レベルに設定し、制御回路１１は、制御信号ＣＴ３を「Ｌ」レベルに設定する。これにより、書込みドライバ２１は、非活性化し、トランスファゲートＮ１１、Ｎ１２、Ｐ１１、およびＰ１２はオフ状態となり、イコライズトランジスタＰ３１〜Ｐ３４は、オン状態となって、書込み動作は終了する。
【０１０１】
次に、メモリセルに対して読出しを行なうときの動作について説明する。
ここでは、メモリセルＭ１からデータ「１」を読み出す場合を説明する。
【０１０２】
まず、外部より書込み信号ＷＥＣが「Ｈ」レベルに設定される。
そして、時刻ｔ１３において、外部よりクロック信号Ｔが「Ｈ」レベルに設定される。これにより、書込み時と同様に、トランスファゲートＮ１１、Ｎ１２、Ｐ２１、およびＰ２２は、オン状態となって、メモリセルＭ１が選択されるとともに、イコライズトランジスタＰ３１〜Ｐ３４は、オフ状態となる。
【０１０３】
また、制御回路１３は、書込み信号ＷＥＣが「Ｈ」レベルの場合には、クロック信号Ｔに同期させて、制御信号ＣＴ１を「Ｈ」レベルに立ち上げる。これにより、差動増幅回路が増幅活性化される。制御回路１３は、読出し時と異なり、制御信号ＣＴ３を「Ｈ」レベルに立ち上げないので、負荷トランジスタＰ１１〜Ｐ１８は、オン状態となる。
【０１０４】
また、制御回路１３は、時刻ｔ１３〜ｔ１４（ｔ１４＝ｔ１３＋Δｔ）の間、制御信号ＣＴ２を「Ｌ」レベルに立ち下げる。
【０１０５】
センスアンプ２２のトランジスタは、設定された制御信号やクロック信号に応じて、以下の状態になる。イコライズトランジスタＰ８およびＰ９は、クロック信号Ｔが「Ｈ」レベルなので、オフ状態となる。Ｎ型トランジスタＮ６は、制御信号ＣＴ１が「Ｈ」レベルなので、オン状態となる。Ｐ型トランジスタＰ３およびＰ４は、制御信号ＣＴ２が「Ｌ」レベルなので、オン状態となる。その結果、このセンスアンプ２２は、第４の実施形態における２段階で増幅動作を行なう場合の第１段階の動作を行なう。
【０１０６】
次に、時刻ｔ１４になると、制御回路１３は、制御信号ＣＴ２を「Ｈ」レベルに設定する。これにより、センスアンプ２２のＰ型トランジスタＰ３およびＰ４は、オフ状態となる。その結果、このセンスアンプ２２は、第４の実施形態における２段階で増幅動作を行なう場合の第２段階の動作を行なう。
【０１０７】
次に、時刻ｔ１５において、外部よりクロック信号Ｔが「Ｌ」レベルに設定される。クロック信号Ｔが「Ｌ」レベルになると、ロウデコーダ１１は、ワード線ＷＬ１を「Ｌ」レベルに設定し、カラムデコーダ１２は、カラム選択線ＤＹ１を「Ｈ」レベルに設定し、制御回路１１は、制御信号ＣＴ１を「Ｌ」レベルに設定する。これにより、トランスファゲートＮ１１、Ｎ１２、Ｐ１１、およびＰ１２はオフ状態となり、イコライズトランジスタＰ３１〜Ｐ３４は、オン状態となり、センスアンプ２２のイコライズトランジスタＰ８およびＰ９は、オン状態となって、読出し動作は終了する。
【０１０８】
以上のように、本実施の形態に係わる半導体記憶装置によれば、Ｎ型トランジスタＮ１およびＮ２に一定電圧ＶＧを印加した増幅率の高い差動増幅回路を用いたので、メモリセルのデータの読み取り精度が高くなる。
【０１０９】
また、この差動増幅回路は、第２の実施形態で説明したように、読出し動作中（クロックＴが「Ｈ」レベルで、書込み信号ＷＥＣが「Ｈ」レベル）以外は、Ｎ型トランジスタＮ６がオフ状態となり、消費電流が流れないので、消費電力を低減することができる。
【０１１０】
さらに、この差動増幅回路は、第４の実施形態で説明したように、増幅開始時に、Ｐ型トランジスタＰ３およびＰ４をオン状態にして、その後、Ｐ型トランジスタＰ３およびＰ４をオフ状態にするので、迅速に増幅を行なうことができる。
【０１１１】
なお、異なるメモリセルからデータを連続して読出す場合には、メモリセル内のデータが異なると、差動増幅回路へ入力される電流対の大きさが反転する場合もあるので、第４の実施形態のように、入力される電流対の大きさの逆転が起こる前、すなわち、選択するメモリセルを切り替える前に、Ｐ型トランジスタＰ３およびＰ４をオン状態に戻すものとしてもよい。
【０１１２】
また、本実施の形態では、第２の実施形態と第４の実施形態を組み合わせた差動増幅器を用いたが、これに限定するものではない。第１の実施形態のものでも、第３の実施形態のものでもよく、また、第１〜第４の実施形態を任意に組み合わせたものであってもよい。
【０１１３】
（第６の実施形態）
図１２は、本実施の形態に係わる半導体記憶装置の構成を示す。
【０１１４】
本実施の形態に係わる半導体記憶装置では、図７に示す第５の実施形態に変わる半導体記憶装置に、ＯＲ−ＡＮＤ回路４１〜４４が追加されている。
【０１１５】
ＯＲ−ＡＮＤ回路４１は、カラム選択線ＤＹ１と制御信号ＣＴ３とクロック信号Ｔより、負荷トランジスタＰ１１、Ｐ１２のゲートにゲート制御信号ＣＧ１を与える。ＯＲ−ＡＮＤ回路４２は、カラム選択線ＤＹ２と制御信号ＣＴ３とクロック信号Ｔより、負荷トランジスタＰ１３、Ｐ１４のゲートにゲート制御信号ＣＧ２を与える。ＯＲ−ＡＮＤ回路４３は、カラム選択線ＤＹ３と制御信号ＣＴ３とクロック信号Ｔより、負荷トランジスタＰ１５、Ｐ１６のゲートにゲート制御信号ＣＧ３を与える。ＯＲ−ＡＮＤ回路４４は、カラム選択線ＤＹ４と制御信号ＣＴ３とクロック信号Ｔより、負荷トランジスタＰ１７、Ｐ１８のゲートにゲート制御信号ＣＧ４を与える。
【０１１６】
まず、メモリセルＭ１への書込み時のＯＲ−ＡＮＤ回路４１〜４４と負荷トランジスタＰ１１〜Ｐ１８の動作について説明する。
【０１１７】
第５の実施形態で説明したように、メモリセルＭ１への書込み時には、クロック信号Ｔと制御信号ＣＴ３が「Ｈ」レベルに設定され、カラム選択線ＤＹ１が「Ｌ」レベル、カラム選択線ＤＹ２〜ＤＹ４が「Ｈ」レベルに設定される。したがって、ＯＲ−ＡＮＤ回路４１〜４４のすべての出力ＣＧ１〜ＣＧ４が「Ｈ」レベルになる。
【０１１８】
これにより、すべての負荷トランジスタＰ１１〜Ｐ１８はオフ状態となる。よって、書込み時には、負荷トランジスタを介して、消費電流が流れないので、消費電力を低減できる。
【０１１９】
次に、メモリセルＭ１からの読出し時のＯＲ−ＡＮＤ回路４１〜４４と負荷トランジスタＰ１１〜Ｐ１８の動作について説明する。
【０１２０】
第５の実施形態で説明したように、メモリセルＭ１への読出し時には、クロック信号Ｔが「Ｈ」レベルに設定され、制御信号ＣＴ３が「Ｌ」レベルに設定され、カラム選択線ＤＹ１が「Ｌ」レベル、カラム選択線ＤＹ２〜ＤＹ４が「Ｈ」レベルに設定される。したがって、ＯＲ−ＡＮＤ回路４１の出力ＣＧ１が「Ｌ」レベルとなり、ＯＲ−ＡＮＤ回路４２〜４４の出力ＣＧ２〜ＣＧ４は「Ｈ」レベルとなる。
【０１２１】
これにより、負荷トランジスタＰ１１およびＰ１２のみがオン状態となり、その他の負荷トランジスタＰ１３〜Ｐ１８はオフ状態となる。よって、読出し時には、選択したメモリセルのデータの値を表わす電流のみが流れ、その他の消費電流が流れないので、消費電力を低減できる。
【０１２２】
以上にように、本実施の形態に係わる半導体記憶装置によれば、ＯＲ−ＡＮＤ回路を用いて、負荷トランジスタのゲートを制御することによって、メモリセルのデータの値を表わすために必要不可欠な電流のみが流れ、無駄な消費電流が流れないので、消費電力を低減することができる。
【０１２３】
なお、本実施の形態に係わる半導体記憶装置では、第５の実施形態で説明した差動増幅回路（第２の実施形態と第４の実施形態を組み合わせたもの）が用いられているものとして説明したが、その他の実施形態の差動増幅回路でもよい。さらに、本実施の形態は、差動増幅回路でなく、負荷トランジスタの制御を特徴としているので、第１〜第４の実施形態以外の従来の差動増幅回路を用いるものとしてもよい。
【０１２４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１２５】
【発明の効果】
以上の説明から明らかなように、本発明に係わる半導体記憶装置は、第１および第２の入力端子と、第１および第２の出力端子と、ソースには第１の入力端子が接続され、ドレインには第１の出力端子が接続され、ゲートには第２の出力端子が接続された第１のＰ型トランジスタと、ソースには第２の入力端子が接続されて、ドレインには第２の出力端子が接続され、ゲートには第１の出力端子が接続された第２のＰ型トランジスタと、ソースが接地され、ドレインには第１の出力端子が接続され、ゲートには第１の電位が印加された第１のＮ型トランジスタと、ソースが接地され、ドレインには第２の出力端子が接続され、ゲートには前記第１の電位が印加された第２のＮ型トランジスタとを備え、前記第１の電位は、前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタを導通状態にさせる電位である。
【０１２６】
これにより、第１のＮ型トランジスタおよび第２のＮ型トランジスタのゲートには、一定電圧が印加され、ドレイン電流の差に対するソース・ドレイン電圧の差の比率を大きくすることができ、この差動増幅回路の増幅率を大きくすることができる。
【０１２７】
また、第１のＮ型トランジスタおよび第２のＮ型トランジスタを、ディプレッション型にすることで、増幅をはやくすることができる。
【０１２８】
また、増幅非活性時には、第１のＮ型トランジスタと第２のＮ型トランジスタをオフ状態とするので、増幅非活性時には、無駄な消費電流が流れず、消費電力を低減できる。
【０１２９】
また、第１のＮ型トランジスタと第２のＮ型トランジスタのソースに、第３のＮ型トランジスタとを共通接続し、増幅非活性時には、第３のＮ型トランジスタをオフ状態とするので、増幅非活性時には、無駄な消費電流が流れず、消費電力を低減できる。
【０１３０】
また、第１のＰ型トランジスタと第２のＰ型トランジスタに、それぞれ第３のＰ型トランジスタ、第４のＰ型トランジスタを並列接続し、増幅活性開始時には、第３のＰ型トランジスタおよび第４のＰ型トランジスタをオン状態とするので、出力端子対に電圧差を短時間に発生させることができ、この状態で、第３のＰ型トランジスタおよび第４のＰ型トランジスタをオフ状態にすることによって、短時間で、大きな増幅率が得られる。
【０１３１】
また、第１の入力電流の大きさと第２の入力電流の大きさが反転する場合において、反転する前に、第３のＰ型トランジスタと第４のＰ型トランジスタをオン状態として、出力端子対の電圧差を小さくしておくことで、第１の出力端子と第２の出力端子の電圧を短時間に反転させることができる。
【０１３２】
また、本発明は、上述の差動増幅回路を半導体記憶装置のセンスアンプとして使用することにより、メモリセルのデータの読み出しに際して、ビット線対を流れる微小な電流の差を大きな電圧差として増幅を行なうことができ、これにより、メモリのデータの読み出し精度を高くすることができる。
【０１３３】
また、本発明の半導体記憶装置内の増幅制御手段は、外部からの読出し／書込み信号とクロック信号に応じて、第１の制御信号、第２の制御信号、または第３の制御信号を生成して差動増幅回路に出力するので、差動増幅回路を適切に制御することができる。
【０１３４】
また、本発明は、上述の半導体記憶装置において、メモリセルへのデータの書込み時には、すべての負荷トランジスタをオフ状態にし、メモリセルからのデータの読み出し時には、読み出しを行なうメモリセルに接続されたビット線対に対応する負荷トランジスタのみをオン状態とするので、メモリセルの読み出し時に必要な電流以外には、無駄な消費電流が流れないので、消費電力を低減することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係わる差動増幅回路の構成を示す図である。
【図２】ゲート電圧を固定した場合のＮ型トランジスタの電流−電圧特性を示す図である。
【図３】第２の実施形態に係わる差動増幅回路の構成を示す図である。
【図４】第３の実施形態に係わる差動増幅回路の構成を示す図である。
【図５】第４の実施形態に係わる差動増幅回路の構成を示す図である。
【図６】第４の実施形態に係わる差動増幅回路の動作を説明するためのタイミングチャート図である。
【図７】第５の実施形態に係わるＳＲＡＭの構成を示す図である。
【図８】制御回路の構成を示す図である。
【図９】制御回路に入力される信号と出力される信号との関係を示す図である。
【図１０】読出し／書込み回路１４の回路構成を示す図である。
【図１１】第５の実施形態に係わるＳＲＡＭの動作を説明するためのタイミングチャート図である。
【図１２】第６の実施形態に係わる半導体記憶装置の構成を示す図である。
【図１３】従来の差動増幅器の基本構成を示す図である。
【図１４】ダイオード接続されたＮ型トランジスタの電流−電圧特性を示す図である。
【符号の説明】
Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ１００，Ｐ１０１ Ｐ型トランジスタ、Ｎ１，Ｎ２，Ｎ１００，Ｎ１０１，Ｎ５，Ｎ６ Ｎ型トランジスタ、Ｐ１１〜Ｐ１８ 負荷トランジスタ、Ｐ２１〜Ｐ２８，Ｎ１１，Ｎ１２ トランスファゲート、Ｐ３１〜Ｐ３４，Ｐ８，Ｐ９ イコライズトランジスタ、Ｍ１〜Ｍ８ メモリセル、ＩＶ１，ＩＶ２，ＩＶ５，１７，１９ インバータ、１１ ロウデコーダ、１２ カラムデコーダ、１３ 制御回路、１４ 読出し／書込み回路、１５，２０ ＡＮＤ回路、１６ 遅延回路、１８ ＮＡＮＤ回路、２１ 書込みドライバ、２２ 差動増幅回路、２３ Ｒ−Ｓフリップフロップ、４１〜４４ ＯＲ−ＡＮＤ回路、ＷＬ１，ＷＬ２ ワード線、ＤＹ１〜ＤＹ４ カラム選択線、Ｂ１〜Ｂ４，Ｂ１Ｃ〜Ｂ４Ｃ ビット線、ＤＬ，ＤＬＣ データ線、ＩＮＣ，ＳＥＣ，ＳＥ，ＣＴ１，ＣＴ２，ＣＴ３ 制御信号、Ｔ クロック信号、ＷＥＣ 書込み信号、Ｘ，Ｙ，Ｙ０ アドレス信号、ＤＱ データ入出力信号、Ｄ，ＤＣ 入力端子、Ｑ，ＱＣ 出力端子、Ｉ１，Ｉ２ 電流、Ｖ１，Ｖ２，ＶＧ，Ｖｄｄ 電圧。
Claims (16)
- 第１および第２の入力端子と、
第１および第２の出力端子と、
ソースには前記第１の入力端子が接続され、ドレインには前記第１の出力端子が接続され、ゲートには前記第２の出力端子が接続された第１のＰ型トランジスタと、
ソースには前記第２の入力端子が接続され、ドレインには前記第２の出力端子が接続され、ゲートには前記第１の出力端子が接続された第２のＰ型トランジスタと、
ソースが接地され、ドレインには前記第１の出力端子が接続され、ゲートには第１の電位が印加された第１のＮ型トランジスタと、
ソースが接地され、ドレインには前記第２の出力端子が接続され、ゲートには前記第１の電位が印加された第２のＮ型トランジスタとを備え、
前記第１の電位は、前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタを導通状態にさせる電位である、差動増幅回路。 - 前記第１のＰ型トランジスタおよび前記第２のＰ型トランジスタは、ディプレッション型である、請求項１記載の差動増幅回路。
- 増幅非活性時には、前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタのゲートに印加される電位は、前記第１の電位の代わりに、前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタを非導通状態とする電位である第２の電位とする、請求項１および２記載の差動増幅回路。
- 前記差動増幅回路は、第１の制御信号が入力され、前記第１の電位または第２の電位を前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタのゲートに出力するインバータ回路を含み、
前記インバータ回路は、増幅活性時には、接地電位からなる第１の制御信号が入力されて、第１の電位を出力し、増幅非活性時には、電源電位からなる第１の制御信号が入力されて、第２の電位を出力する、請求項３記載の差動増幅回路。 - 前記差動増幅回路は、さらに、第３のＮ型トランジスタを含み、
前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタのソースは、接地される代わりに、前記第３のＮ型トランジスタのドレインに接続され、
前記第３のＮ型トランジスタは、ソースが接地され、ドレインには前記第１のＮ型トランジスタおよび前記第２のＮ型トランジスタのソースが接続され、ゲートには第２の制御信号が入力され、
前記第２の制御信号は、増幅活性化時には、前記第３のＮ型トランジスタを導通状態にさせる第３の電位であり、増幅非活性化時には、前記第３のＮ型トランジスタを非導通状態にさせる第４の電位である、請求項１ないし４のいずれかに記載の差動増幅回路。 - 前記差動増幅回路は、さらに、
前記第１のＰ型トランジスタに並列に接続された第３のＰ型トランジスタと、
前記第２のＰ型トランジスタに並列に接続された第４のＰ型トランジスタとを含み、
前記第３のＰ型トランジスタと前記第４のＰ型トランジスタのそれぞれのゲートには、第３の制御信号が入力され、
前記第３の制御信号は、増幅活性開始時には、前記第３のＰ型トランジスタおよび前記第４のＰ型トランジスタを導通状態にさせる第５の電位であり、
前記第１の出力端子と前記第２の出力端子との電圧差が安定する第１増幅時間経過後には、前記第３のＰ型トランジスタおよび前記第４のＰ型トランジスタを非導通状態にさせる第６の電位である、請求項１ないし５のいずれかに記載の差動増幅回路。 - 前記第３の制御信号は、前記第６の電位になった後、前記第１の出力端子と前記第２の出力端子との電圧差が安定する第２増幅時間経過後には、前記第１の入力端子から入力される第１の入力電流と前記第２の入力端子から入力される第２の入力電流の大きさが逆転する前に、前記第５の電位となる、請求項６記載の差動増幅回路。
- メモリセルからのデータの読み出しのためのセンスアンプを備えた半導体記憶装置において、
前記センスアンプとして、請求項１または２記載の差動増幅回路を適用した半導体記憶装置。 - メモリセルからのデータの読み出しのためのセンスアンプを備えた半導体記憶装置において、
前記センスアンプとして、請求項３または４記載の差動増幅回路を適用した半導体記憶装置。 - 前記半導体記憶装置は、さらに、
外部よりクロック信号と、読出し／書込み信号とが入力され、
読出し／書込み信号が、読出しを指示するものであるときに、クロック信号に同期させて、電源電位からなる第１の制御信号を出力し、その他の場合には、接地電位からなる第１の制御信号を出力する増幅制御手段を備えた請求項９記載の半導体記憶装置。 - メモリセルからのデータの読み出しのためのセンスアンプを備えた半導体記憶装置において、
前記センスアンプとして、請求項５記載の差動増幅回路を適用した半導体記憶装置。 - 前記半導体記憶装置は、さらに、
外部よりクロック信号と、読出し／書込み信号が入力され、
読出し／書込み信号が、読出しを指示するものであるときに、クロック信号に同期させて、前記第３の電位からなる第２の制御信号を出力し、その他の場合には、前記第４の電位からなる第２の制御信号を出力する増幅制御手段を備えた請求項１１記載の半導体記憶装置。 - メモリセルからのデータの読み出しのためのセンスアンプを備えた半導体記憶装置において、
前記センスアンプとして、請求項６または７記載の差動増幅回路を適用した半導体記憶装置。 - 前記半導体記憶装置は、さらに、
外部よりクロック信号と、読出し／書込み信号が入力され、
読出し／書込み信号が、読出しを指示するものであるときに、クロック信号の立ち上がり時から前記第１増幅時間だけ前記第５の電位からなる第３の制御信号を出力し、その他の場合には、前記第６の電位からなる第３の制御信号を出力する増幅制御手段を備えた請求項１３記載の半導体記憶装置。 - 前記半導体記憶装置は、
ビット線に対応して設けられた負荷トランジスタと、
メモリセルへのデータの書込み時には、前記負荷トランジスタのすべてを非導通状態にし、
メモリセルからのデータの読出し時には、読出しを行なうメモリセルに接続されたビット線対に接続された前記負荷トランジスタのみを導通状態にし、その他の前記負荷トランジスタを非導通状態にする負荷制御手段とを備えた請求項８ないし１４のいずれかに記載の半導体記憶装置。 - 前記負荷制御手段は、
外部よりクロック信号と、読出し／書込み信号とが入力され、
読出し／書込み信号が、書込みを指示するものであるときに、クロック信号に、同期させて、第１の論理状態を示す負荷制御信号を出力し、その他の場合には、第２の論理状態を示す負荷制御信号を出力する負荷制御信号生成手段と、
ビット線対に対応して設けられた論理手段とを備え、
前記論理手段は、対応するビット線対が選択される場合には第２の論理状態を示し非選択の場合には第１の論理状態を示す選択信号と、前記負荷制御信号との論理和信号を生成し、前記論理和信号と前記クロック信号との論理積信号を生成し、前記論理積信号を前記ビット線対に接続された前記負荷トランジスタのゲートに出力する請求項１５記載の半導体記憶装置。
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