JPH09148853A - 電流出力回路 - Google Patents

電流出力回路

Info

Publication number
JPH09148853A
JPH09148853A JP7300279A JP30027995A JPH09148853A JP H09148853 A JPH09148853 A JP H09148853A JP 7300279 A JP7300279 A JP 7300279A JP 30027995 A JP30027995 A JP 30027995A JP H09148853 A JPH09148853 A JP H09148853A
Authority
JP
Japan
Prior art keywords
current
input
voltage
transistor
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7300279A
Other languages
English (en)
Other versions
JP3593396B2 (ja
Inventor
Kazunari Tsubaki
一成 椿
Norio Ueno
典夫 上野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP30027995A priority Critical patent/JP3593396B2/ja
Priority to US08/741,748 priority patent/US5892402A/en
Priority to GB9623438A priority patent/GB2308031B/en
Priority to GB0012980A priority patent/GB2347524B/en
Priority to GB0012832A priority patent/GB2346749B/en
Publication of JPH09148853A publication Critical patent/JPH09148853A/ja
Application granted granted Critical
Publication of JP3593396B2 publication Critical patent/JP3593396B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Amplifiers (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

(57)【要約】 【課題】 低入出力電圧で精度よく動作することができ
る電流増幅回路を提供する。 【解決手段】 ＮチャネルＭＯＳトランジスタＭ１のド
レイン端子を電圧降下デバイスＤ０を介して第１のカレ
ントミラー入力電流Ｉ１の出力側に接続し、第１のカレ
ントミラー入力電流Ｉ１をＮチャネルＭＯＳトランジス
タＭ１、Ｍ３、Ｍ５のゲート端子に供給し、第２のカレ
ントミラー入力電流Ｉ２をＮチャネルＭＯＳトランジス
タＭ２、Ｍ４のゲート端子に供給する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電流増幅回路、基
準電流発生回路、電圧／電流変換回路などの電流出力回
路及び基準電流発生方法に関し、カレントミラー回路を
低入出力電圧で動作させる場合などに適用して好適なも
のである。
【０００２】
【従来の技術】入力電流に比例した出力電流を供給する
電流増幅回路として、カレントミラー回路があった。そ
して、高い精度の電流を必要とする場合、高い出力抵抗
を得るためにカレントミラー回路をカスコード構成にし
て使用していた。
【０００３】以下、従来のカスコード・カレントミラー
回路について図面を参照しながら説明する。図１３は、
従来のカスコード・カレントミラー回路の構成を示す回
路図である。
【０００４】図１３において、Ｍ１００〜Ｍ１０３はＮ
チャネルＭＯＳトランジスタであり、ＮチャネルＭＯＳ
トランジスタＭ１００、Ｍ１０２により第１段目のカレ
ントミラー回路を構成し、ＮチャネルＭＯＳトランジス
タＭ１０１、Ｍ１０３により第２段目のカレントミラー
回路を構成し、第１段目のカレントミラー回路と第２段
目のカレントミラー回路とが縦列（カスコード）接続さ
れている。
【０００５】そして、ＮチャネルＭＯＳトランジスタＭ
１００のドレインに基準電流Ｉｒｅｆを入力することに
より、ＮチャネルＭＯＳトランジスタＭ１０２のドレイ
ンに出力電流Ｉｏを出力する。この場合、ＮチャネルＭ
ＯＳトランジスタＭ１０３のゲート電圧の値はＶｔｈ＋
αとなり、ＮチャネルＭＯＳトランジスタＭ１０２のゲ
ート電圧の値は２（Ｖｔｈ＋α）となる。
【０００６】ここで、ＶｔｈはＮチャネルＭＯＳトラン
ジスタＭ１００〜Ｍ１０３のしきい値電圧であり、αは
ＮチャネルＭＯＳトランジスタＭ１００〜Ｍ１０３のゲ
ート／ソース間電圧ＶＧＳからしきい値電圧Ｖｔｈを引
いた値（ただし、ドレイン電流ＩＤが入力電流Ｉｒｅｆ
に等しい場合）である。
【０００７】出力電圧Ｖｏと出力電流Ｉｏとの関係は図
１４に示すようになり、出力電圧Ｖｏの値が２α以下で
は、ＮチャネルＭＯＳトランジスタＭ１０２、Ｍ１０３
は非飽和領域（３極管領域）で動作し、出力電圧Ｖｏの
値が２α〜Ｖｔｈ＋２αの間では、ＮチャネルＭＯＳト
ランジスタＭ１０２は非飽和領域、ＮチャネルＭＯＳト
ランジスタＭ１０３は飽和領域（ピンチオフ領域）で動
作し、出力電圧Ｖｏの値がＶｔｈ＋２α以上では、Ｎチ
ャネルＭＯＳトランジスタＭ１０２、Ｍ１０３は飽和領
域で動作する。
【０００８】すなわち、出力電圧Ｖｏの値がＶｔｈ＋２
α以上の範囲では、Ｖｏ−Ｉｏ曲線の傾きは非常に小さ
く、出力抵抗を非常に大きくすることができるので、高
い精度の出力電流Ｉｏを得ることができる。
【０００９】次に、従来のコンパウンドカレントミラー
回路について図面を参照しながら説明する。図１５は、
従来のコンパウンドカレントミラー回路の構成を示す回
路図である。
【００１０】図１５において、Ｍ１１０〜Ｍ１１４はＮ
チャネルＭＯＳトランジスタであり、ＮチャネルＭＯＳ
トランジスタＭ１１０のゲート長とゲート幅との比Ｗ／
Ｌは、ＮチャネルＭＯＳトランジスタＭ１１１〜Ｍ１１
４のゲート長とゲート幅との比Ｗ／Ｌの１／４になって
いる。
【００１１】そして、ＮチャネルＭＯＳトランジスタＭ
１１０のドレイン端子は第１の入力電流Ｉ１の出力側に
接続され、ＮチャネルＭＯＳトランジスタＭ１１０のゲ
ート端子はＮチャネルＭＯＳトランジスタＭ１１０のド
レイン端子に接続され、ＮチャネルＭＯＳトランジスタ
Ｍ１１０のソース端子は接地端子ＧＮＤに接続されてい
る。
【００１２】ＮチャネルＭＯＳトランジスタＭ１１１の
ドレイン端子は第２の入力電流Ｉ２の出力側に接続さ
れ、ＮチャネルＭＯＳトランジスタＭ１１１のゲート端
子はＮチャネルＭＯＳトランジスタＭ１１０のゲート端
子に接続されている。
【００１３】ＮチャネルＭＯＳトランジスタＭ１１２の
ドレイン端子はＮチャネルＭＯＳトランジスタＭ１１１
のソース端子に接続され、ＮチャネルＭＯＳトランジス
タＭ１１２のゲート端子は第２の入力電流Ｉ２の出力側
に接続され、ＮチャネルＭＯＳトランジスタＭ１１２の
ソース端子は接地端子ＧＮＤに接続されている。
【００１４】ＮチャネルＭＯＳトランジスタＭ１１３の
ドレイン端子は出力端子に接続され、ＮチャネルＭＯＳ
トランジスタＭ１１３のゲート端子はＮチャネルＭＯＳ
トランジスタＭ１１１のゲート端子に接続されている。
【００１５】ＮチャネルＭＯＳトランジスタＭ１１４の
ドレイン端子はＮチャネルＭＯＳトランジスタＭ１１３
のソース端子に接続され、ＮチャネルＭＯＳトランジス
タＭ１１４のゲート端子は第２の入力電流Ｉ２の出力側
に接続され、ＮチャネルＭＯＳトランジスタＭ１１４の
ソース端子は接地端子ＧＮＤに接続されている。
【００１６】そして、ＮチャネルＭＯＳトランジスタＭ
１１０のドレインに入力電流Ｉ１を入力し、Ｎチャネル
ＭＯＳトランジスタＭ１１１のドレインに入力電流Ｉ２
を入力することにより、ＮチャネルＭＯＳトランジスタ
Ｍ１１３のドレインに出力電流Ｉｏを出力する。
【００１７】この場合、ＮチャネルＭＯＳトランジスタ
Ｍ１１０のゲート／ソース間電圧ＶＧＳ´は、以下の計
算により、Ｖｔｈ＋２αとなる。すなわち、Ｎチャネル
ＭＯＳトランジスタＭ１１１〜Ｍ１１４のゲート／ソー
ス間電圧をＶＧＳとすると、ＮチャネルＭＯＳトランジ
スタＭ１１０のゲート長とゲート幅との比Ｗ／Ｌは、Ｎ
チャネルＭＯＳトランジスタＭ１１１〜Ｍ１１４のゲー
ト長とゲート幅との比Ｗ／Ｌの１／４になっているの
で、 Ｋ・１／４・Ｗ／Ｌ（ＶＧＳ´−Ｖｔｈ）2＝Ｋ・Ｗ／
Ｌ（ＶＧＳ−Ｖｔｈ）2 が成り立つ。従って、 （ＶＧＳ´−Ｖｔｈ）2＝４（ＶＧＳ−Ｖｔｈ）2 となり、 ＶＧＳ´＝Ｖｔｈ＋２（ＶＧＳ−Ｖｔｈ）＝Ｖｔｈ＋２α となる。
【００１８】ここで、Ｋは定数であり、ＶｔｈはＮチャ
ネルＭＯＳトランジスタＭ１１０〜Ｍ１１４のしきい値
電圧である。よって、ＮチャネルＭＯＳトランジスタＭ
１１１、Ｍ１１３のゲート電圧はＶｔｈ＋２αとなる。
【００１９】ＮチャネルＭＯＳトランジスタＭ１１２、
Ｍ１１４のゲート電圧はＶｔｈ＋αとなるので、図１６
に示すように、出力電圧Ｖｏの値が２α以上の範囲で、
ＮチャネルＭＯＳトランジスタＭ１１３、Ｍ１１４が飽
和領域で動作するようになる。
【００２０】また、入力端子で必要な電圧が大きい方の
入力電流Ｉ１側でＶｔｈ＋αとなる。従って、高抵抗領
域で動作させるのに必要な入力電圧及び出力電圧は、図
１３のカスコード・カレントミラー回路よりもしきい値
電圧分だけ下がる。
【００２１】
【発明が解決しようとする課題】従来のカスコード・カ
レントミラー回路で高い精度の電流を得る場合、入力電
圧の値を２Ｖｔｈ＋α以上、出力電圧Ｖｏの値をＶｔｈ
＋２α以上で動作させる必要があり、高い精度の電流を
得ることができる電圧範囲が狭いという問題があり、低
電圧電源回路では使用が困難になる場合があった。
【００２２】例えば、Ｎチャネルカスコード・カレント
ミラーの出力とＰチャネルカスコード・カレントミラー
の入力とを接続して電流の折り返しを行う場合、２（Ｖ
ｔｈ N ＋αN ）＋（ＶｔｈP ＋２αP ）以上の電圧が必
要となり、 ＶｔｈN ＝ＶｔｈP ＝１Ｖ、 αN ＝αP ＝０．１Ｖ、 の場合、３．３Ｖの電源電圧では使用できなくなる。
【００２３】ここで、ＶｔｈN はＮチャネルＭＯＳトラ
ンジスタのしきい値電圧であり、ＶｔｈP はＰチャネル
ＭＯＳトランジスタのしきい値電圧であり、αN はＮチ
ャネルＭＯＳトランジスタのゲート／ソース間電圧ＶＧ
Ｓからしきい値電圧ＶｔｈNを引いた値（ただし、ドレ
イン電流ＩＤが入力電流Ｉｒｅｆに等しい場合）であ
り、αP はＰチャネルＭＯＳトランジスタのゲート／ソ
ース間電圧ＶＧＳからしきい値電圧ＶｔｈP を引いた値
（ただし、ドレイン電流ＩＤが入力電流Ｉｒｅｆに等し
い場合）である。
【００２４】また、従来のコンパウンドカレントミラー
回路は、カスコード・カレントミラー回路に比べてより
低い電圧で動作することができるが、２つの入力電流Ｉ
１、Ｉ２が必要になるという問題があった。特に、ＩＣ
中の最初の基準電流を構成する場合、この２つの入力電
流Ｉ１、Ｉ２をどのように発生させるかが問題となる。
【００２５】さらに、コンパウンドカレントミラー回路
のＮチャネルＭＯＳトランジスタＭ１１１、Ｍ１１３の
バックゲートを接地電位ＧＮＤに接続した場合、Ｎチャ
ネルＭＯＳトランジスタＭ１１１、Ｍ１１３のしきい値
電圧は、ＮチャネルＭＯＳトランジスタＭ１１０、Ｍ１
１２、Ｍ１１４のしきい値電圧よりも大きくなる。この
場合、ＮチャネルＭＯＳトランジスタＭ１１２のドレイ
ン電位が電圧αよりも小さくなってしまい飽和領域で動
作することができなくなるので、入力電流と出力電流と
の相対精度は著しく低下するという問題があった。
【００２６】そこで、本発明の第１の目的は、低入出力
電圧で精度よく動作することができる電流増幅回路を提
供することである。また、本発明の第２の目的は、高い
精度の電流を複数発生することができる基準電流発生回
路、電圧／電流変換回路及び基準電流発生方法を提供す
ることである。
【００２７】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明によれば、第１の入力トランジ
スタのドレインを電圧降下手段を介して第１の電流入力
端子に接続するとともにゲートを第１の電流入力端子に
接続し、第２の入力トランジスタのドレインとゲートと
を第２の電流入力端子に接続し、第３の入力トランジス
タのドレインを第２の入力トランジスタのソースに接続
するとともにゲートを第１の電流入力端子に接続し、第
１の出力トランジスタのドレインを出力端子に接続する
とともにゲートを第２の電流入力端子に接続し、第２の
出力トランジスタのドレインを第１の出力トランジスタ
のソースに接続するとともにゲートを第１の電流入力端
子に接続する。このことにより、第２の出力トランジス
タのドレイン電位を電圧降下手段による降下電圧だけ下
げることができ、出力電圧を低電圧化することができ
る。
【００２８】請求項２の発明によれば、電圧降下手段の
降下電圧を第１の入力トランジスタのしきい値電圧以下
に設定する。このことにより、出力電流の精度を保持し
たまま、電圧降下手段による降下電圧だけ出力電圧を下
げることができる。
【００２９】請求項３の発明によれば、第１の電流入力
端子からの電流値と前記第１の入力トランジスタのゲー
ト長とゲート幅との比との割合が、第２の電流入力端子
からの電流値と第３の入力トランジスタのゲート長とゲ
ート幅との比との割合と等しくなるように設定し、第３
の入力トランジスタのゲート長とゲート幅との比と第２
の出力トランジスタのゲート長とゲート幅との比との割
合が、第２の入力トランジスタのゲート長とゲート幅と
の比と第１の出力トランジスタのゲート長とゲート幅と
の比との割合と等しくなるように設定する。このことに
より、各トランジスタを飽和領域で動作させることがで
き、高精度の出力電流を取り出すことができる。
【００３０】請求項４の発明によれば、電圧降下手段は
ＭＯＳトランジスタである。このことにより、電圧降下
手段の降下電圧を自由に設定することができる。請求項
５の発明によれば、電圧降下手段は抵抗素子である。こ
のことにより、電圧降下手段の降下電圧を自由に設定す
ることができる。
【００３１】請求項６の発明によれば、電圧降下手段は
ダイオードである。このことにより、電圧降下手段の降
下電圧を精度よく設定することができる。請求項７の発
明によれば、電圧降下デバイスを介して第１の入力電流
の出力側にドレイン端子が接続され、第１の入力電流の
出力側にゲート端子が接続されたＭＯＳトランジスタ
と、第１の入力電流をカレントミラー入力とする第１段
目のカレントミラー回路と、第１段目のカレントミラー
回路に縦列接続されており、第２の入力電流をカレント
ミラー入力とする第２段目のカレントミラー回路とを備
える。このことにより、第１段目のカレントミラー回路
の出力電圧を電圧降下手段による降下電圧だけ下げるこ
とができ、第２段目のカレントミラー回路の出力電圧を
低電圧化することができる。
【００３２】請求項８の発明によれば、第１の電流増幅
回路の第１の電流入力端子に外部からの入力電流を入力
し、第１の電流増幅回路の第２の電流入力端子に第２の
電流増幅回路の電流出力端子を接続し、第２の電流増幅
回路の第１の電流入力端子に第１の電流増幅回路の第１
の電流出力端子を接続し、第２の電流増幅回路の第２の
電流入力端子に第１の電流増幅回路の第２の電流出力端
子を接続し、第１の電流増幅回路の第３の電流出力端子
から出力電流を外部に出力する。このことにより、１つ
の入力電流を外部から入力するだけで、２つの電流入力
を必要とする電流増幅回路から複数の出力電流を外部に
出力することができる。
【００３３】請求項９の発明によれば、第１の電流増幅
回路及び第２の電流増幅回路に、請求項１記載の電流増
幅回路を使用する。このことにより、１つの入力電流を
外部から入力するだけで、２つの電流入力を必要とする
電流増幅回路から精度の高い複数の出力電流を低い出力
電圧で外部に出力することができる。
【００３４】請求項１０の発明によれば、第１の電流増
幅回路及び前記第２の電流増幅回路に、コンパウンドカ
レントミラー回路を使用する。このことにより、１つの
入力電流を外部から入力するだけで、２つの電流入力を
必要とする電流増幅回路から精度の高い複数の出力電流
を低い出力電圧で外部に出力することができる。
【００３５】請求項１１の発明によれば、基準電圧を入
力とする電圧／電流変換回路からの出力電流を、請求項
１記載の電流増幅回路又はコンパウンドカレントミラー
回路の第１の電流入力端子の入力電流として使用する。
このことにより、１つの基準電圧を外部から入力するだ
けで、２つの電流入力を必要とする電流増幅回路から精
度の高い複数の出力電流を低い出力電圧で外部に出力す
ることができる。
【００３６】請求項１２の発明によれば、第１の電流増
幅回路にＰチャネル型電界効果トランジスタを使用し、
第２の電流増幅回路にＮチャネル型電界効果トランジス
タを使用する。このことにより、１つの入力電流を外部
から入力するだけで、２つの電流入力を必要とする電流
増幅回路から複数の出力電流を低い出力電圧で外部に出
力することができる。
【００３７】請求項１３の発明によれば、第１の電流増
幅回路にＮチャネル型電界効果トランジスタを使用し、
第２の電流増幅回路にＰチャネル型電界効果トランジス
タを使用する。このことにより、１つの入力電流を外部
から入力するだけで、２つの電流入力を必要とする電流
増幅回路から複数の出力電流を低い出力電圧で外部に出
力することができる。
【００３８】請求項１４の発明によれば、第１のトラン
ジスタのゲートにソース電位と基準電圧との比較結果を
入力し、第２のトランジスタのソースにボルテージフォ
ロアを介して基準電圧を入力するとともに、ゲートに前
記比較結果を入力する。このことにより、１つの基準電
圧を与えるだけで、精度の高い複数の基準電流を発生さ
せることができる。
【００３９】請求項１５の発明によれば、第１のトラン
ジスタのソース電位と基準電圧との比較結果を前記第１
のトランジスタのゲートに入力して発生させた第１の基
準電流を請求項１に記載の電流増幅回路の第１の電流入
力端子に供給し、前記基準電圧をボルテージフォロアを
介して第２のトランジスタのソースに入力し、前記比較
結果を第２のトランジスタのゲートに入力して発生させ
た第２の基準電流を請求項１に記載の電流増幅回路の第
２の電流入力端子に供給する。このことにより、１つの
基準電圧を与えるだけで、精度の高い複数の基準電流を
低い出力電圧で発生させることができる。
【００４０】請求項１６の発明によれば、第１のトラン
ジスタのソース電位と基準電圧との比較結果を前記第１
のトランジスタのゲートに入力して発生させた第１の基
準電流をコンパウンドカレントミラー回路の第１の電流
入力端子に供給し、前記基準電圧をボルテージフォロア
を介して第２のトランジスタのソースに入力し、前記比
較結果を第２のトランジスタのゲートに入力して発生さ
せた第２の基準電流をコンパウンドカレントミラー回路
の第２の電流入力端子に供給する。このことにより、１
つの基準電圧を与えるだけで、精度の高い複数の基準電
流を低い出力電圧で発生させることができる。
【００４１】請求項１７の発明によれば、第１のトラン
ジスタのソースを抵抗素子を介して電圧入力端子に接続
するとともに、ゲートを基準電圧を正相入力とし且つ前
記ソースの電圧を逆相入力とする第１の演算増幅器の出
力端子に接続し、第２のトランジスタのソースを基準電
圧を正相入力とし且つ出力電圧を逆相入力とする第２の
演算増幅器の出力端子に接続するとともに、ゲートを第
１の演算増幅器の出力端子に接続する。このことによ
り、１つの基準電圧を与えるだけで、精度の高い複数の
基準電流を発生させることができる。
【００４２】請求項１８の発明によれば、Ｎ個の入力電
流を必要とし且つＭ個の出力電流を出力する第１の基準
電流発生回路の（Ｎ−１）個の入力電流を、Ｋ（Ｍ＞
Ｋ）個の入力電流を必要とし且つ（Ｎ−１）個の出力電
流を出力する第２の基準電流発生回路の（Ｎ−１）個の
出力電流から供給し、第２の基準電流発生回路のＫ個の
入力電流を、第１の基準電流発生回路の出力電流のうち
のＫ個から供給する。このことにより、１つの入力電流
を外部から入力するだけで、複数の電流入力を必要とす
る電流増幅回路から複数の出力電流を外部に出力するこ
とができる。
【００４３】
【発明の実施の形態】以下、本発明の第１実施例による
カレントミラー回路を図面を参照しながら説明する。
【００４４】図１は、本発明の第１実施例によるカレン
トミラー回路の構成を示す回路図である。図１におい
て、Ｍ１〜Ｍ５はＮチャネルＭＯＳトランジスタであ
り、ＮチャネルＭＯＳトランジスタＭ１〜Ｍ５のゲート
長とゲート幅との比Ｗ／Ｌは等しくなっている。Ｉ１は
第１のカレントミラー入力電流、Ｉ２は第２のカレント
ミラー入力電流であり、第１のカレントミラー入力電流
Ｉ１の値と第２のカレントミラー入力電流Ｉ２の値とは
等しくなっている。Ｄ０は電圧降下デバイスであり、電
圧降下デバイスＤ０による電圧降下の値ＶＤ０を０から
ＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔ
ｈの間に設定し、特に、電圧降下デバイスＤ０による電
圧降下の値ＶＤ０がＮチャネルＭＯＳトランジスタＭ１
のしきい値電圧Ｖｔｈと等しいか又はしきい値電圧Ｖｔ
ｈに近くなるように設定することが望ましい。
【００４５】ＮチャネルＭＯＳトランジスタＭ１のドレ
イン端子は電圧降下デバイスＤ０を介して第１のカレン
トミラー入力電流Ｉ１の出力側に接続され、Ｎチャネル
ＭＯＳトランジスタＭ１のゲート端子は第１のカレント
ミラー入力電流Ｉ１の出力側に接続され、ＮチャネルＭ
ＯＳトランジスタＭ１のソース端子は接地端子ＧＮＤに
接続されている。
【００４６】ＮチャネルＭＯＳトランジスタＭ２のドレ
イン端子及びゲート端子は第２のカレントミラー入力電
流Ｉ２の出力側に接続されている。ＮチャネルＭＯＳト
ランジスタＭ３のドレイン端子はＮチャネルＭＯＳトラ
ンジスタＭ２のソース端子に接続され、ＮチャネルＭＯ
ＳトランジスタＭ３のゲート端子は第１のカレントミラ
ー入力電流Ｉ１の出力側に接続され、ＮチャネルＭＯＳ
トランジスタＭ３のソース端子は接地端子ＧＮＤに接続
されている。
【００４７】ＮチャネルＭＯＳトランジスタＭ４のドレ
イン端子は出力端子に接続され、ＮチャネルＭＯＳトラ
ンジスタＭ４のゲート端子は第２のカレントミラー入力
電流Ｉ２の出力側に接続されている。
【００４８】ＮチャネルＭＯＳトランジスタＭ５のドレ
イン端子はＮチャネルＭＯＳトランジスタＭ４のソース
端子に接続され、ＮチャネルＭＯＳトランジスタＭ５の
ゲート端子は第１のカレントミラー入力電流Ｉ１の出力
側に接続され、ＮチャネルＭＯＳトランジスタＭ５のソ
ース端子は接地端子ＧＮＤに接続されている。
【００４９】すなわち、ＮチャネルＭＯＳトランジスタ
Ｍ１のドレイン端子を電圧降下デバイスＤ０を介して第
１のカレントミラー入力電流Ｉ１の出力側に接続し、第
１のカレントミラー入力電流Ｉ１をＮチャネルＭＯＳト
ランジスタＭ１、Ｍ３、Ｍ５のゲート端子に供給し、第
２のカレントミラー入力電流Ｉ２をＮチャネルＭＯＳト
ランジスタＭ２、Ｍ４のゲート端子に供給することによ
り、ＮチャネルＭＯＳトランジスタＭ４のドレインに出
力電流Ｉｏを出力する。
【００５０】次に、本発明の第１実施例によるカレント
ミラー回路の動作を説明する。なお、以下の説明では、
電圧降下デバイスＤ０による電圧降下の値ＶＤ０がＮチ
ャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈに
等しいものとする。
【００５１】図１において、ＮチャネルＭＯＳトランジ
スタＭ１のゲート電位（ノードの電位）は、Ｎチャネ
ルＭＯＳトランジスタＭ１のゲート／ソース間電圧ＶＧ
Ｓ１に等しく、Ｖｔｈ＋αである。従って、Ｎチャネル
ＭＯＳトランジスタＭ１のドレイン電位（ノードの電
位）は、ノードの電位よりもしきい値電圧Ｖｔｈだけ
下がり、電圧αとなる。
【００５２】ＮチャネルＭＯＳトランジスタＭ３のゲー
ト電位は、ＮチャネルＭＯＳトランジスタＭ１のゲート
電位と等しいので、ＮチャネルＭＯＳトランジスタＭ３
のドレイン電位（ノードの電位）は、ＮチャネルＭＯ
ＳトランジスタＭ１のドレイン電位と等しくなり、電圧
αとなる。
【００５３】ＮチャネルＭＯＳトランジスタＭ２のゲー
ト／ソース間電圧ＶＧＳ２は、ＮチャネルＭＯＳトラン
ジスタＭ１のゲート／ソース間電圧ＶＧＳ１に等しく、
Ｖｔｈ＋αである。従って、ＮチャネルＭＯＳトランジ
スタＭ２のゲート電位（ノードの電位）は、ＶＧＳ２
＋α＝Ｖｔｈ＋２αとなる。
【００５４】よって、ＮチャネルＭＯＳトランジスタＭ
５のドレイン電位（ノードの電位）は電圧α、Ｎチャ
ネルＭＯＳトランジスタＭ４のドレイン電位（ノード
の電位）は電圧２αとなり、飽和領域で動作する出力電
圧Ｖｏの最小値が２αとなる。
【００５５】例えば、第１のカレントミラー入力電流Ｉ
１の大きさと第１のカレントミラー入力電流Ｉ１の大き
さとが基準電流Ｉｒｅｆに等しく、電圧降下デバイスＤ
０による電圧降下の値ＶＤ０がＮチャネルＭＯＳトラン
ジスタＭ１のしきい値電圧Ｖｔｈに等しい場合、出力電
圧Ｖｏと出力電流Ｉｏとの関係は、図２に示すように、
電圧２α以下で出力電圧Ｖｏと出力電流Ｉｏとは比例
し、電圧２α以上で出力電流Ｉｏはほぼ一定となる。こ
のため、出力電圧Ｖｏが電圧２α以上の範囲で基準電流
Ｉｒｅｆと等しい出力電流Ｉｏを得ることができる。
【００５６】なお、電圧降下デバイスＤ０による電圧降
下の値ＶＤ０がＮチャネルＭＯＳトランジスタＭ１のし
きい値電圧Ｖｔｈより小さい場合、飽和領域で動作する
出力電圧Ｖｏの最小値は２α＋Ｖｔｈ−ＶＤ０となる。
【００５７】電圧降下デバイスＤ０による電圧降下の値
ＶＤ０がＮチャネルＭＯＳトランジスタＭ１のしきい値
電圧Ｖｔｈより大きい場合、ＮチャネルＭＯＳトランジ
スタＭ１は非飽和領域で動作し、カレントミラーの精度
が悪くなる。
【００５８】以上説明したように、本発明の第１実施例
によるカレントミラー回路によれば、ＮチャネルＭＯＳ
トランジスタＭ４のゲート電位をＶｔｈ＋２αとするこ
とができ、飽和領域で動作する出力電圧Ｖｏの最小値を
２αとすることができる。
【００５９】また、入力端子で必要な電圧が大きい方の
第１のカレントミラー入力電流Ｉ１の出力側でＶｔｈ＋
αとなり、図１３のカスコード・カレントミラー回路よ
りしきい値電圧Ｖｔｈだけ小さくすることができる。
【００６０】さらに、Ｎチャネルカスコード・カレント
ミラーの出力とＰチャネルカスコード・カレントミラー
の入力とを接続して電流の折り返しを行う場合に必要な
電圧は（Ｖｔｈ＋２α）＋（２α）となり、図１３のカ
スコード・カレントミラーと比べて必要な電圧を２Ｖｔ
ｈ分だけ少なくすることができる。
【００６１】さらにまた、電圧降下デバイスＤ０による
電圧降下の値ＶＤ０をＮチャネルＭＯＳトランジスタＭ
１のしきい値電圧Ｖｔｈ以下とすることにより、Ｎチャ
ネルＭＯＳトランジスタＭ２、Ｍ４のしきい値電圧がＮ
チャネルＭＯＳトランジスタＭ３、Ｍ５のしきい値電圧
より大きい場合においても、飽和領域で動作させること
ができる。
【００６２】次に、本発明の第２実施例によるカレント
ミラー回路を図面を参照しながら説明する。本発明の第
２実施例によるカレントミラー回路は、図１の電圧降下
デバイスＤ０にＮチャネルＭＯＳトランジスタＭ０を用
いたものである。
【００６３】図３は、本発明の第２実施例によるカレン
トミラー回路の構成を示す回路図である。図３におい
て、Ｍ０〜Ｍ５はＮチャネルＭＯＳトランジスタであ
り、Ｉ１は第１のカレントミラー入力電流、Ｉ２は第２
のカレントミラー入力電流である。
【００６４】ここで、第１のカレントミラー入力電流Ｉ
１の値とＮチャネルＭＯＳトランジスタＭ１のゲート長
とゲート幅との比Ｗ１／Ｌ１との割合が、第２のカレン
トミラー入力電流Ｉ２の値とＮチャネルＭＯＳトランジ
スタＭ３のゲート長とゲート幅との比Ｗ３／Ｌ３との割
合と等しくなるように設定する。
【００６５】ＮチャネルＭＯＳトランジスタＭ３のゲー
ト長とゲート幅との比Ｗ３／Ｌ３とＮチャネルＭＯＳト
ランジスタＭ５のゲート長とゲート幅との比Ｗ５／Ｌ５
との割合が、ＮチャネルＭＯＳトランジスタＭ２のゲー
ト長とゲート幅との比Ｗ２／Ｌ２とＮチャネルＭＯＳト
ランジスタＭ４のゲート長とゲート幅との比Ｗ４／Ｌ４
との割合と等しくなるように設定する。
【００６６】すなわち、 Ｉ１：（Ｗ１／Ｌ１）＝Ｉ２：（Ｗ３／Ｌ３） （Ｗ３／Ｌ３）：（Ｗ５／Ｌ５）＝（Ｗ２／Ｌ２）：（Ｗ４／Ｌ４） となるようにする。
【００６７】ＮチャネルＭＯＳトランジスタＭ０のドレ
イン／ソース間電圧ＶＤＳ０の値がＮチャネルＭＯＳト
ランジスタＭ１のしきい値電圧Ｖｔｈ以下になるように
ＮチャネルＭＯＳトランジスタＭ０のゲート長とゲート
幅との比Ｗ０／Ｌ０を設定する。特に、ＮチャネルＭＯ
ＳトランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０
の値がＮチャネルＭＯＳトランジスタＭ１のしきい値電
圧Ｖｔｈと等しいか又はしきい値電圧Ｖｔｈに近くなる
ように設定することが望ましい。
【００６８】このことにより、ＮチャネルＭＯＳトラン
ジスタＭ０〜Ｍ５を飽和領域で動作させながら、Ｎチャ
ネルＭＯＳトランジスタＭ０のドレイン／ソース間電圧
ＶＤＳ０の値だけ、ＮチャネルＭＯＳトランジスタＭ１
のドレイン電位（ノードの電位）を下げることがで
き、精度の高い電流を低電圧で出力できる。
【００６９】ＮチャネルＭＯＳトランジスタＭ１のドレ
イン電位が、ＮチャネルＭＯＳトランジスタＭ０のドレ
イン／ソース間電圧ＶＤＳ０の値だけ下がることによ
り、ＮチャネルＭＯＳトランジスタＭ３のドレイン電位
（ノードの電位）がＮチャネルＭＯＳトランジスタＭ
０のドレイン／ソース間電圧ＶＤＳ０の値だけ下がり、
且つＮチャネルＭＯＳトランジスタＭ５のドレイン電位
（ノードの電位）がＮチャネルＭＯＳトランジスタＭ
０のドレイン／ソース間電圧ＶＤＳ０の値だけ下がる。
このため、飽和領域で動作する出力電圧Ｖｏの最小値が
ＮチャネルＭＯＳトランジスタＭ０のドレイン／ソース
間電圧ＶＤＳ０の値だけ下がる。
【００７０】例えば、第１のカレントミラー入力電流Ｉ
１の大きさと第２のカレントミラー入力電流Ｉ２の大き
さとが基準電流Ｉｒｅｆに等しく、ＮチャネルＭＯＳト
ランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の値
がＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖ
ｔｈに等しく、ＮチャネルＭＯＳトランジスタＭ１のゲ
ート長Ｌ１とＮチャネルＭＯＳトランジスタＭ２のゲー
ト長Ｌ２とＮチャネルＭＯＳトランジスタＭ３のゲート
長Ｌ３とＮチャネルＭＯＳトランジスタＭ４のゲート長
Ｌ４とＮチャネルＭＯＳトランジスタＭ５のゲート長Ｌ
５とが等しくＮチャネルＭＯＳトランジスタＭ１のゲー
ト幅Ｗ１とＮチャネルＭＯＳトランジスタＭ２のゲート
幅Ｗ２とＮチャネルＭＯＳトランジスタＭ３のゲート幅
Ｗ３とＮチャネルＭＯＳトランジスタＭ４のゲート幅Ｗ
４とＮチャネルＭＯＳトランジスタＭ５のゲート幅Ｗ５
とが等しいとする。
【００７１】この場合、出力電圧Ｖｏと出力電流Ｉｏと
の関係は、図２に示すようになり、出力電圧Ｖｏが電圧
２α以上の範囲で基準電流Ｉｒｅｆと等しい出力電流Ｉ
ｏを得ることができる。
【００７２】以上説明したように、本発明の第２実施例
によるカレントミラー回路によれば、ＮチャネルＭＯＳ
トランジスタＭ０のドレイン／ソース間電圧ＶＤＳ０の
値をＮチャネルＭＯＳトランジスタＭ１のしきい値電圧
Ｖｔｈと等しくすることにより、ＮチャネルＭＯＳトラ
ンジスタＭ４のゲート電位をＶｔｈ＋２αとすることが
でき、飽和領域で動作する出力電圧Ｖｏの最小値を２α
とすることができる。
【００７３】また、入力端子で必要な電圧が大きい方の
第１のカレントミラー入力電流Ｉ１の出力側でＶｔｈ＋
αとなり、図１３のカスコード・カレントミラー回路よ
りしきい値電圧Ｖｔｈだけ小さくすることができる。
【００７４】さらに、本実施例をＣＭＯＳ回路に適用し
た場合、Ｎチャネルカスコード・カレントミラーの出力
とＰチャネルカスコード・カレントミラーの入力とを接
続して電流の折り返しを行う際に必要な電圧は（Ｖｔｈ
＋２α）＋（２α）となり、図１３のカスコード・カレ
ントミラーと比べて必要な電圧を２Ｖｔｈ分だけ少なく
することができる。
【００７５】さらにまた、ＮチャネルＭＯＳトランジス
タＭ０のドレイン／ソース間電圧ＶＤＳ０の値をＮチャ
ネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下
とすることにより、ＮチャネルＭＯＳトランジスタＭ
２、Ｍ４のしきい値電圧がＮチャネルＭＯＳトランジス
タＭ３、Ｍ５のしきい値電圧より大きい場合において
も、飽和領域で動作させることができる。
【００７６】なお、ＮチャネルＭＯＳトランジスタＭ０
のドレイン／ソース間電圧ＶＤＳ０の値を、Ｎチャネル
ＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ以下とす
るには、例えば、ＮチャネルＭＯＳトランジスタＭ０の
ゲート長とゲート幅との比Ｗ０／Ｌ０をＮチャネルＭＯ
ＳトランジスタＭ１のゲート長とゲート幅との比Ｗ１／
Ｌ１より大きく設定する。
【００７７】次に、本発明の第３実施例によるカレント
ミラー回路を図面を参照しながら説明する。 図４は、
本発明の第３実施例によるカレントミラー回路の構成を
示す回路図である。
【００７８】図４において、Ｍ１〜Ｍ５はＮチャネルＭ
ＯＳトランジスタであり、Ｉ１は第１のカレントミラー
入力電流、Ｉ２は第２のカレントミラー入力電流であ
る。図４に示した本発明の第３実施例によるカレントミ
ラー回路は、図１の電圧降下デバイスＤ０に抵抗素子Ｒ
０を用いたものである。
【００７９】ここで、第１のカレントミラー入力電流Ｉ
１の値とＮチャネルＭＯＳトランジスタＭ１のゲート長
とゲート幅との比Ｗ１／Ｌ１との割合が、第２のカレン
トミラー入力電流Ｉ２の値とＮチャネルＭＯＳトランジ
スタＭ３のゲート長とゲート幅との比Ｗ３／Ｌ３との割
合と等しくなるように設定する。
【００８０】ＮチャネルＭＯＳトランジスタＭ３のゲー
ト長とゲート幅との比Ｗ３／Ｌ３とＮチャネルＭＯＳト
ランジスタＭ５のゲート長とゲート幅との比Ｗ５／Ｌ５
との割合が、ＮチャネルＭＯＳトランジスタＭ２のゲー
ト長とゲート幅との比Ｗ２／Ｌ２とＮチャネルＭＯＳト
ランジスタＭ４のゲート長とゲート幅との比Ｗ４／Ｌ４
との割合と等しくなるように設定する。
【００８１】抵抗素子Ｒ０の端子間電圧ＶＲ０の値がＮ
チャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈ
以下になるように抵抗素子Ｒ０の抵抗値を設定する。特
に、抵抗素子Ｒ０の端子間電圧ＶＲ０の値が、Ｎチャネ
ルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈと等し
いか又はしきい値電圧Ｖｔｈに近くなるように設定する
ことが望ましい。
【００８２】このことにより、抵抗素子Ｒ０の端子間電
圧ＶＲ０の値だけ、ＮチャネルＭＯＳトランジスタＭ１
のドレイン電位（ノードの電位）が下がる。Ｎチャネ
ルＭＯＳトランジスタＭ１のドレイン電位が、抵抗素子
Ｒ０の端子間電圧ＶＲ０の値だけ下がることにより、Ｎ
チャネルＭＯＳトランジスタＭ３のドレイン電位（ノー
ドの電位）が抵抗素子Ｒ０の端子間電圧ＶＲ０の値だ
け下がり、且つＮチャネルＭＯＳトランジスタＭ５のド
レイン電位（ノードの電位）が抵抗素子Ｒ０の端子間
電圧ＶＲ０の値だけ下がる。このため、飽和領域で動作
する出力電圧Ｖｏの最小値が抵抗素子Ｒ０の端子間電圧
ＶＲ０の値だけ下がる。
【００８３】例えば、第１のカレントミラー入力電流Ｉ
１の大きさと第２のカレントミラー入力電流Ｉ２の大き
さとが基準電流Ｉｒｅｆに等しく、抵抗素子Ｒ０の端子
間電圧ＶＲ０の値がＮチャネルＭＯＳトランジスタＭ１
のしきい値電圧Ｖｔｈに等しく、ＮチャネルＭＯＳトラ
ンジスタＭ１のゲート長Ｌ１とＮチャネルＭＯＳトラン
ジスタＭ２のゲート長Ｌ２とＮチャネルＭＯＳトランジ
スタＭ３のゲート長Ｌ３とＮチャネルＭＯＳトランジス
タＭ４のゲート長Ｌ４とＮチャネルＭＯＳトランジスタ
Ｍ５のゲート長Ｌ５とが等しくＮチャネルＭＯＳトラン
ジスタＭ１のゲート幅Ｗ１とＮチャネルＭＯＳトランジ
スタＭ２のゲート幅Ｗ２とＮチャネルＭＯＳトランジス
タＭ３のゲート幅Ｗ３とＮチャネルＭＯＳトランジスタ
Ｍ４のゲート幅Ｗ４とＮチャネルＭＯＳトランジスタＭ
５のゲート幅Ｗ５とが等しいとする。
【００８４】この場合、出力電圧Ｖｏと出力電流Ｉｏと
の関係は、図２に示すようになり、出力電圧Ｖｏが電圧
２α以上の範囲で基準電流Ｉｒｅｆと等しい出力電流Ｉ
ｏを得ることができる。
【００８５】以上説明したように、本発明の第３実施例
によるカレントミラー回路によれば、抵抗素子Ｒ０の端
子間電圧ＶＲ０の値をＮチャネルＭＯＳトランジスタＭ
１のしきい値電圧Ｖｔｈと等しくすることにより、Ｎチ
ャネルＭＯＳトランジスタＭ４のゲート電位をＶｔｈ＋
２αとすることができ、飽和領域で動作する出力電圧Ｖ
ｏの最小値を２αとすることができる。
【００８６】また、入力端子で必要な電圧が大きい方の
第１のカレントミラー入力電流Ｉ１の出力側でＶｔｈ＋
αとなり、図１３のカスコード・カレントミラー回路よ
りしきい値電圧Ｖｔｈだけ小さくすることができる。
【００８７】さらに、Ｎチャネルカスコード・カレント
ミラーの出力とＰチャネルカスコード・カレントミラー
の入力とを接続して電流の折り返しを行う場合に必要な
電圧は（Ｖｔｈ＋２α）＋（２α）となり、図１３のカ
スコード・カレントミラーと比べて必要な電圧を２Ｖｔ
ｈ分だけ少なくすることができる。
【００８８】さらにまた、抵抗素子Ｒ０の端子間電圧Ｖ
Ｒ０の値をＮチャネルＭＯＳトランジスタＭ１のしきい
値電圧Ｖｔｈ以下とすることにより、ＮチャネルＭＯＳ
トランジスタＭ２、Ｍ４のしきい値電圧がＮチャネルＭ
ＯＳトランジスタＭ３、Ｍ５のしきい値電圧より大きい
場合においても、飽和領域で動作させることができる。
【００８９】次に、本発明の第４実施例によるカレント
ミラー回路を図面を参照しながら説明する。図５は、本
発明の第４実施例によるカレントミラー回路の構成を示
す回路図である。
【００９０】図５において、Ｍ１〜Ｍ５はＮチャネルＭ
ＯＳトランジスタであり、Ｉ１は第１のカレントミラー
入力電流、Ｉ２は第２のカレントミラー入力電流であ
る。図５に示した本発明の第４実施例によるカレントミ
ラー回路は、図１の電圧降下デバイスＤ０にダイオード
Ｄ１を用いたものである。
【００９１】ここで、第１のカレントミラー入力電流Ｉ
１の値とＮチャネルＭＯＳトランジスタＭ１のゲート長
とゲート幅との比Ｗ１／Ｌ１との割合が、第２のカレン
トミラー入力電流Ｉ２の値とＮチャネルＭＯＳトランジ
スタＭ３のゲート長とゲート幅との比Ｗ３／Ｌ３との割
合と等しくなるように設定する。
【００９２】ＮチャネルＭＯＳトランジスタＭ３のゲー
ト長とゲート幅との比Ｗ３／Ｌ３とＮチャネルＭＯＳト
ランジスタＭ５のゲート長とゲート幅との比Ｗ５／Ｌ５
との割合が、ＮチャネルＭＯＳトランジスタＭ２のゲー
ト長とゲート幅との比Ｗ２／Ｌ２とＮチャネルＭＯＳト
ランジスタＭ４のゲート長とゲート幅との比Ｗ４／Ｌ４
との割合と等しくなるように設定する。
【００９３】ダイオードＤ１の端子間電圧ＶＤ１の値が
ＮチャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔ
ｈ以下になるようにダイオードＤ１の種類を選択する。
特に、ダイオードＤ１の端子間電圧ＶＤ１の値が、Ｎチ
ャネルＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｈと
等しいか又はしきい値電圧Ｖｔｈに近くなるようにダイ
オードＤ１を選択することが望ましい。
【００９４】このことにより、ダイオードＤ１の端子間
電圧ＶＤ１の値だけ、ＮチャネルＭＯＳトランジスタＭ
１のドレイン電位（ノードの電位）が下がる。Ｎチャ
ネルＭＯＳトランジスタＭ１のドレイン電位が、ダイオ
ードＤ１の端子間電圧ＶＤ１の値だけ下がることによ
り、ＮチャネルＭＯＳトランジスタＭ３のドレイン電位
（ノードの電位）がダイオードＤ１の端子間電圧ＶＤ
１の値だけ下がり、且つＮチャネルＭＯＳトランジスタ
Ｍ５のドレイン電位（ノードの電位）がダイオードＤ
１の端子間電圧ＶＤ１の値だけ下がる。このため、飽和
領域で動作する出力電圧Ｖｏの最小値がダイオードＤ１
の端子間電圧の値だけ下がる。
【００９５】例えば、第１のカレントミラー入力電流Ｉ
１の大きさと第２のカレントミラー入力電流Ｉ２の大き
さとが基準電流Ｉｒｅｆに等しく、ダイオードＤ１の端
子間電圧ＶＤ１の値がＮチャネルＭＯＳトランジスタＭ
１のしきい値電圧Ｖｔｈに等しく、ＮチャネルＭＯＳト
ランジスタＭ１のゲート長Ｌ１とＮチャネルＭＯＳトラ
ンジスタＭ２のゲート長Ｌ２とＮチャネルＭＯＳトラン
ジスタＭ３のゲート長Ｌ３とＮチャネルＭＯＳトランジ
スタＭ４のゲート長Ｌ４とＮチャネルＭＯＳトランジス
タＭ５のゲート長Ｌ５とが等しくＮチャネルＭＯＳトラ
ンジスタＭ１のゲート幅Ｗ１とＮチャネルＭＯＳトラン
ジスタＭ２のゲート幅Ｗ２とＮチャネルＭＯＳトランジ
スタＭ３のゲート幅Ｗ３とＮチャネルＭＯＳトランジス
タＭ４のゲート幅Ｗ４とＮチャネルＭＯＳトランジスタ
Ｍ５のゲート幅Ｗ５とが等しいとする。
【００９６】この場合、出力電圧Ｖｏと出力電流Ｉｏと
の関係は、図２に示すようになり、出力電圧Ｖｏが電圧
２α以上の範囲で基準電流Ｉｒｅｆと等しい出力電流Ｉ
ｏを得ることができる。
【００９７】以上説明したように、本発明の第４実施例
によるカレントミラー回路によれば、ダイオードＤ１の
端子間電圧ＶＤ１の値をＮチャネルＭＯＳトランジスタ
Ｍ１のしきい値電圧Ｖｔｈと等しくすることにより、Ｎ
チャネルＭＯＳトランジスタＭ４のゲート電位をＶｔｈ
＋２αとすることができ、飽和領域で動作する出力電圧
Ｖｏの最小値を２αとすることができる。
【００９８】また、入力端子で必要な電圧が大きい方の
第１のカレントミラー入力電流Ｉ１の出力側でＶｔｈ＋
αとなり、図１３のカスコード・カレントミラー回路よ
りしきい値電圧Ｖｔｈだけ小さくすることができる。
【００９９】さらに、Ｎチャネルカスコード・カレント
ミラーの出力とＰチャネルカスコード・カレントミラー
の入力とを接続して電流の折り返しを行う場合に必要な
電圧は（Ｖｔｈ＋２α）＋（２α）となり、図１３のカ
スコード・カレントミラーと比べて必要な電圧を２Ｖｔ
ｈ分だけ少なくすることができる。
【０１００】さらにまた、ダイオードＤ１の端子間電圧
ＶＤ１の値をＮチャネルＭＯＳトランジスタＭ１のしき
い値電圧Ｖｔｈ以下とすることにより、ＮチャネルＭＯ
ＳトランジスタＭ２、Ｍ４のしきい値電圧がＮチャネル
ＭＯＳトランジスタＭ３、Ｍ５のしきい値電圧より大き
い場合においても、飽和領域で動作させることができ
る。
【０１０１】次に、本発明の第５実施例の基準電流発生
回路を図面を参照しながら説明する。この本発明の第５
実施例の基準電流発生回路は、２つの入力電流を必要と
する第１のカレントミラー回路の入力電流の１つを、第
２のカレントミラー回路で発生させるようにしたもので
ある。
【０１０２】図６は、本発明の第５実施例の基準電流発
生回路の構成を示す回路図である。図６において、カレ
ントミラー回路１はＰチャネルトランジスタで構成さ
れ、２つの入力端子ＩＮ１、ＩＮ２とＮ個の出力端子Ｏ
ＵＴ１〜ＯＵＴＮとを有している。また、カレントミラ
ー回路２はＮチャネルトランジスタで構成され、２つの
入力端子ＩＮ１１、ＩＮ１２と１つの出力端子ＯＵＴと
を有している。
【０１０３】カレントミラー回路１の入力端子ＩＮ２は
カレントミラー回路２の出力端子ＯＵＴに接続され、カ
レントミラー回路１の出力端子ＯＵＴ１はカレントミラ
ー回路２の入力端子ＩＮ１１に接続され、カレントミラ
ー回路１の出力端子ＯＵＴ２はカレントミラー回路２の
入力端子ＩＮ１２に接続されている。
【０１０４】カレントミラー回路１の入力端子ＩＮ２、
出力端子ＯＵＴ１及びＯＵＴ２のカレントミラー比とカ
レントミラー回路２の出力端子ＯＵＴ、入力端子ＩＮ１
１及び入力端子ＩＮ１２のカレントミラー比とを同じ値
に設定する。
【０１０５】次に、本発明の第５実施例の基準電流発生
回路の動作を説明する。図６において、カレントミラー
回路１の入力端子ＩＮ１に外部から入力電流Ｉ１を供給
することにより、カレントミラー回路２の出力端子ＯＵ
Ｔからカレントミラー回路１の入力端子ＩＮ２に入力電
流Ｉ２が供給され、カレントミラー回路２の入力端子Ｉ
Ｎ１１にカレントミラー回路１の出力端子ＯＵＴ１から
入力電流Ｉ３が供給され、カレントミラー回路２の入力
端子ＩＮ１２にカレントミラー回路１の出力端子ＯＵＴ
２から入力電流Ｉ４が供給される。
【０１０６】このことにより、１つの入力電流Ｉ１を外
部から供給することにより、カレントミラー回路１の出
力端子ＯＵＴ３〜ＯＵＴＮから複数の出力電流Ｉｏ１〜
Ｉｏ（ｎ−２）を外部に出力することができる。
【０１０７】以上説明したように、本発明の第５実施例
の基準電流発生回路によれば、２入力のカレントミラー
回路１と２入力のカレントミラー回路２とを使用し、カ
レントミラー回路１の入力電流Ｉ２をカレントミラー回
路２によるフィードバックで発生させている。また、カ
レントミラー回路２の２つの入力電流は、カレントミラ
ー回路１からの出力電流Ｉ３、Ｉ４、Ｉｏ１〜Ｉｏ（ｎ
−２）のうちの一部の電流Ｉ３、Ｉ４により発生させて
いる。このため、１つの入力電流Ｉ１を外部から供給す
ることにより、カレントミラー回路１及びカレントミラ
ー回路２の精度に応じた複数の出力電流Ｉｏ１〜Ｉｏ
（ｎ−２）を外部に出力することができる。
【０１０８】特に、低い電源電圧で高精度の基準電圧を
複数得ることが困難だったＩＣやＬＳＩに用いると効果
は大きいものになる。また、図１のカレントミラー回路
や図１５のコンパウンドカレントミラー回路など、入力
トランジスタの大きさの比に応じた比で精度の高い複数
の入力電流を供給することが必要な回路の電流源として
使用することにより、図１のカレントミラー回路や図１
５のコンパウンドカレントミラー回路を高精度で動作さ
せることができる。
【０１０９】次に、本発明の第６実施例の基準電流発生
回路を図面を参照しながら説明する。この本発明の第６
実施例の基準電流発生回路は、図６のカレントミラー回
路１としてＰチャネルＭＯＳトランジスタで構成した図
３の電流増幅回路を使用し、図６のカレントミラー回路
２としてＮチャネルＭＯＳトランジスタで構成した図３
の電流増幅回路を使用したものである。
【０１１０】図７は、本発明の第６実施例の基準電流発
生回路の構成を示す回路図である。図７において、カレ
ントミラー回路１はＰチャネルＭＯＳトランジスタＭ１
０〜Ｍ２１で構成され、２つの入力端子ＩＮ１、ＩＮ２
とＮ個の出力端子ＯＵＴ１〜ＯＵＴＮを有している。
【０１１１】ここで、入力端子ＩＮ１はＰチャネルＭＯ
ＳトランジスタＭ１３のドレインに接続され、入力端子
ＩＮ２はＰチャネルＭＯＳトランジスタＭ１１のドレイ
ンに接続され、出力端子ＯＵＴ１はＰチャネルＭＯＳト
ランジスタＭ１５のドレインに接続され、出力端子ＯＵ
Ｔ２はＰチャネルＭＯＳトランジスタＭ１７のドレイン
に接続され、出力端子ＯＵＴ３はＰチャネルＭＯＳトラ
ンジスタＭ１９のドレインに接続され、出力端子ＯＵＴ
ＮはＰチャネルＭＯＳトランジスタＭ２１のドレインに
接続されている。
【０１１２】ＰチャネルＭＯＳトランジスタＭ１０、Ｍ
１２、Ｍ１４、Ｍ１６、Ｍ１８、Ｍ２０のソース端子は
電圧ＶＤの出力端子に接続され、ＰチャネルＭＯＳトラ
ンジスタＭ１０、Ｍ１２、Ｍ１４、Ｍ１６、Ｍ１８、Ｍ
２０のドレイン端子はそれぞれ、ＰチャネルＭＯＳトラ
ンジスタＭ１１、Ｍ１３、Ｍ１５、Ｍ１７、Ｍ１９、Ｍ
２１のソース端子と接続されている。
【０１１３】ＰチャネルＭＯＳトランジスタＭ１１のゲ
ート端子はＰチャネルＭＯＳトランジスタＭ１１のドレ
イン端子と接続され、ＰチャネルＭＯＳトランジスタＭ
１１は電圧降下デバイスとして機能する。
【０１１４】ＰチャネルＭＯＳトランジスタＭ１０、Ｍ
１２、Ｍ１４、Ｍ１６、Ｍ１８、Ｍ２０のゲート端子は
入力端子ＩＮ２に接続されてカレントミラーを構成し、
ＰチャネルＭＯＳトランジスタＭ１３、Ｍ１５、Ｍ１
７、Ｍ１９、Ｍ２１のゲート端子は入力端子ＩＮ１に接
続されてカレントミラーを構成している。
【０１１５】カレントミラー回路２はＮチャネルＭＯＳ
トランジスタＭ２２〜Ｍ２７で構成され、２つの入力端
子ＩＮ１１、ＩＮ１２と１つの出力端子ＯＵＴを有して
いる。
【０１１６】ここで、入力端子ＩＮ１１はＮチャネルＭ
ＯＳトランジスタＭ２４のドレインに接続され、入力端
子ＩＮ１２はＮチャネルＭＯＳトランジスタＭ２６のド
レインに接続され、出力端子ＯＵＴはＮチャネルＭＯＳ
トランジスタＭ２２のドレインに接続されている。
【０１１７】ＮチャネルＭＯＳトランジスタＭ２３、Ｍ
２５、Ｍ２７のソース端子は接地端子ＧＮＤに接続さ
れ、ＮチャネルＭＯＳトランジスタＭ２２、Ｍ２４、Ｍ
２６のソース端子はそれぞれ、ＮチャネルＭＯＳトラン
ジスタＭ２３、Ｍ２５、Ｍ２７のドレイン端子と接続さ
れている。
【０１１８】ＮチャネルＭＯＳトランジスタＭ２６のゲ
ート端子はＮチャネルＭＯＳトランジスタＭ２６のドレ
イン端子と接続され、ＮチャネルＭＯＳトランジスタＭ
２６は電圧降下デバイスとして機能する。
【０１１９】ＮチャネルＭＯＳトランジスタＭ２２、Ｍ
２４のゲート端子は入力端子ＩＮ１１に接続されてカレ
ントミラーを構成し、ＮチャネルＭＯＳトランジスタＭ
２３、Ｍ２５、Ｍ２７のゲート端子は入力端子ＩＮ１２
に接続されてカレントミラーを構成している。
【０１２０】カレントミラー回路１の入力端子ＩＮ２は
カレントミラー回路２の出力端子ＯＵＴに接続され、カ
レントミラー回路１の出力端子ＯＵＴ１はカレントミラ
ー回路２の入力端子ＩＮ１１に接続され、カレントミラ
ー回路１の出力端子ＯＵＴ２はカレントミラー回路２の
入力端子ＩＮ１２に接続されている。
【０１２１】カレントミラー回路１の入力端子ＩＮ２、
出力端子ＯＵＴ１及びＯＵＴ２のカレントミラー比とカ
レントミラー回路２の出力端子ＯＵＴ、入力端子ＩＮ１
１及び入力端子ＩＮ１２のカレントミラー比とを同じ値
に設定する。
【０１２２】次に、本発明の第６実施例の基準電流発生
回路の動作を説明する。図７において、カレントミラー
回路１の入力端子ＩＮ１に外部から入力電流Ｉ１を供給
することにより、カレントミラー回路２の出力端子ＯＵ
Ｔからカレントミラー回路１の入力端子ＩＮ２に入力電
流Ｉ２が供給され、カレントミラー回路２の入力端子Ｉ
Ｎ１１にカレントミラー回路１の出力端子ＯＵＴ１から
入力電流Ｉ３が供給され、カレントミラー回路２の入力
端子ＩＮ１２にカレントミラー回路１の出力端子ＯＵＴ
２から入力電流Ｉ４が供給される。
【０１２３】すなわち、カレントミラー回路１の２つの
入力電流Ｉ１、Ｉ２のうちの１つの入力電流Ｉ２は、カ
レントミラー回路２の出力端子ＯＵＴから供給され、カ
レントミラー回路２の２つの入力電流Ｉ３、Ｉ４は、カ
レントミラー回路１の出力端子ＯＵＴ１、ＯＵＴ２から
供給される。
【０１２４】このことにより、１つの入力電流Ｉ１を外
部から供給するだけで、２入力のカレントミラー回路１
及びカレントミラー回路２を動作させることができ、カ
レントミラー回路１の出力端子ＯＵＴ３〜ＯＵＴＮから
複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力す
ることができる。
【０１２５】なお、上述した実施例では、カレントミラ
ー回路２からの入力電流Ｉ２をカレントミラー回路１の
入力端子ＩＮ２に供給する場合について説明したが、カ
レントミラー回路２からの入力電流Ｉ２をカレントミラ
ー回路１の入力端子ＩＮ１に供給するようにしてもよ
い。
【０１２６】また、カレントミラー回路１及びカレント
ミラー回路２として図３の電流増幅回路を使用した例に
ついて示したが、図４又は図５の電流増幅回路を使用す
るようにしてもよい。
【０１２７】さらに、カレントミラー回路１及びカレン
トミラー回路２として図１５のコンパウンドカレントミ
ラー回路を使用するようにしてもよい。さらにまた、カ
レントミラー回路１にＮチャネルＭＯＳトランジスタを
使用し、カレントミラー回路２にＰチャネルＭＯＳトラ
ンジスタを使用するようにしてもよい。
【０１２８】以上説明したように、本発明の第６実施例
の基準電流発生回路によれば、２入力のカレントミラー
回路１と２入力のカレントミラー回路２とを使用し、カ
レントミラー回路１の入力電流Ｉ２をカレントミラー回
路２によるフィードバックで発生させているので、１つ
の入力電流Ｉ１を外部から供給することにより、カレン
トミラー回路１及びカレントミラー回路２の精度に応じ
た複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力
することができる。
【０１２９】次に、本発明の第７実施例の基準電流発生
回路を図面を参照しながら説明する。この本発明の第７
実施例の基準電流発生回路は、図７の基準電流発生回路
の入力電流Ｉ１を電圧／電流変換回路により生成する例
を示したものである。
【０１３０】図８は、本発明の第７実施例の基準電流発
生回路の構成を示す回路図である。図８において、カレ
ントミラー回路１及びカレントミラー回路２はそれぞ
れ、図７のカレントミラー回路１及びカレントミラー回
路２と同一である。
【０１３１】電圧／電流変換回路３は、オペアンプＯＰ
１、ＮチャネルＭＯＳトランジスタＭ２８及び抵抗ＲＲ
ＥＦ１で構成され、オペアンプＯＰ１の出力端子はＮチ
ャネルＭＯＳトランジスタＭ２８のゲート端子に接続さ
れ、ＮチャネルＭＯＳトランジスタＭ２８のソース端子
はオペアンプＯＰ１の逆相入力端子に接続されるととも
に、抵抗ＲＲＥＦ１を介して接地端子ＧＮＤに接続され
ている。
【０１３２】ＮチャネルＭＯＳトランジスタＭ２８のド
レイン端子はカレントミラー回路１の入力端子ＩＮ１に
接続されている。このため、オペアンプＯＰ１の正相入
力に基準電圧ＶＲＥＦを入力することにより、抵抗ＲＲ
ＥＦ１に基準電圧ＶＲＥＦを与え、基準電流Ｉｒｅｆ＝
ＶＲＥＦ／ＲＲＥＦ１をＮチャネルＭＯＳトランジスタ
Ｍ２８のドレインに発生させることができるので、カレ
ントミラー回路１の入力端子ＩＮ１に基準電流Ｉｒｅｆ
を供給することができる。
【０１３３】次に、本発明の第７実施例の基準電流発生
回路の動作を説明する。図８において、カレントミラー
回路１の入力端子ＩＮ１に電圧／電流変換回路３から基
準電流Ｉｒｅｆが供給され、カレントミラー回路１の入
力端子ＩＮ２にカレントミラー回路２の出力端子ＯＵＴ
から入力電流Ｉ２が供給され、カレントミラー回路２の
入力端子ＩＮ１１にカレントミラー回路１の出力端子Ｏ
ＵＴ１から入力電流Ｉ３が供給され、カレントミラー回
路２の入力端子ＩＮ１２にカレントミラー回路１の出力
端子ＯＵＴ２から入力電流Ｉ４が供給される。
【０１３４】すなわち、カレントミラー回路１の２つの
入力電流Ｉ１、Ｉ２のうちの１つの入力電流Ｉ２は、カ
レントミラー回路２の出力端子ＯＵＴから供給され、カ
レントミラー回路２の２つの入力電流Ｉ３、Ｉ４は、カ
レントミラー回路１の出力端子ＯＵＴ１、ＯＵＴ２から
供給される。
【０１３５】このことにより、電圧／電流変換回路３に
基準電圧ＶＲＥＦを与えるだけで、２入力のカレントミ
ラー回路１及びカレントミラー回路２を動作させること
ができ、カレントミラー回路１の出力端子ＯＵＴ３〜Ｏ
ＵＴＮから複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外
部に出力することができる。
【０１３６】なお、上述した実施例では、カレントミラ
ー回路２からの入力電流Ｉ２をカレントミラー回路１の
入力端子ＩＮ２に供給する場合について説明したが、カ
レントミラー回路２からの入力電流Ｉ２をカレントミラ
ー回路１の入力端子ＩＮ１に供給するようにしてもよ
い。
【０１３７】また、カレントミラー回路１及びカレント
ミラー回路２として図３の電流増幅回路を使用した例に
ついて示したが、図４又は図５の電流増幅回路を使用す
るようにしてもよい。
【０１３８】さらに、カレントミラー回路１にＮチャネ
ルＭＯＳトランジスタを使用し、カレントミラー回路２
にＰチャネルＭＯＳトランジスタを使用するようにして
もよい。その場合は、Ｍ２８はＰチャネルＭＯＳトラン
ジスタ、ＧＮＤはＶＤとなる。
【０１３９】以上説明したように、本発明の第７実施例
の基準電流発生回路によれば、２入力のカレントミラー
回路１と２入力のカレントミラー回路２とを使用し、カ
レントミラー回路１の入力電流Ｉ２をカレントミラー回
路２によるフィードバックで発生させている。また、カ
レントミラー回路１の入力端子ＩＮ１に電圧／電流変換
回路３からの基準電流Ｉｒｅｆを供給する。このことに
より、電圧／電流変換回路３に基準電圧ＶＲＥＦを与え
るだけで、カレントミラー回路１及びカレントミラー回
路２の精度に応じた複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−
２）を外部に出力することができる。
【０１４０】次に、本発明の第８実施例の基準電流発生
回路を図面を参照しながら説明する。この本発明の第８
実施例の基準電流発生回路は、図８の基準電流発生回路
のカレントミラー回路１及びカレントミラー回路２に図
１５のコンパウンドカレントミラー回路を使用する例を
示したものである。
【０１４１】図９は、本発明の第８実施例の基準電流発
生回路の構成を示す回路図である。図９において、コン
パウンドカレントミラー回路４はＰチャネルＭＯＳトラ
ンジスタＭ３０〜Ｍ４２で構成され、２つの入力端子Ｉ
Ｎ１、ＩＮ２とＮ個の出力端子ＯＵＴ１〜ＯＵＴＮとを
有している。
【０１４２】ここで、入力端子ＩＮ１はＰチャネルＭＯ
ＳトランジスタＭ３２のドレインに接続され、入力端子
ＩＮ２はＰチャネルＭＯＳトランジスタＭ３０のドレイ
ンに接続され、出力端子ＯＵＴ１はＰチャネルＭＯＳト
ランジスタＭ３４のドレインに接続され、出力端子ＯＵ
Ｔ２はＰチャネルＭＯＳトランジスタＭ３６のドレイン
に接続され、出力端子ＯＵＴ３はＰチャネルＭＯＳトラ
ンジスタＭ３８のドレインに接続され、出力端子ＯＵＴ
４はＰチャネルＭＯＳトランジスタＭ４０のドレインに
接続され、出力端子ＯＵＴＮはＰチャネルＭＯＳトラン
ジスタＭ４２のドレインに接続されている。
【０１４３】ＰチャネルＭＯＳトランジスタＭ３０、Ｍ
３１、Ｍ３３、Ｍ３５、Ｍ３７、Ｍ３９、Ｍ４１のソー
ス端子は電圧ＶＲＥＦ０の出力端子に接続され、Ｐチャ
ネルＭＯＳトランジスタＭ３１、Ｍ３３、Ｍ３５、Ｍ３
７、Ｍ３９、Ｍ４１のドレイン端子はそれぞれ、Ｐチャ
ネルＭＯＳトランジスタＭ３２、Ｍ３４、Ｍ３６、Ｍ３
８、Ｍ４０、Ｍ４２のソース端子と接続されている。
【０１４４】ＰチャネルＭＯＳトランジスタＭ３０のゲ
ート端子は、ＰチャネルＭＯＳトランジスタＭ３０のド
レイン端子と接続されている。ＰチャネルＭＯＳトラン
ジスタＭ３１、Ｍ３３、Ｍ３５、Ｍ３７、Ｍ３９、Ｍ４
１のゲート端子は入力端子ＩＮ１に接続されてカレント
ミラーを構成し、ＰチャネルＭＯＳトランジスタＭ３
２、Ｍ３４、Ｍ３６、Ｍ３８、Ｍ４０、Ｍ４２のゲート
端子は入力端子ＩＮ２に接続されてカレントミラーを構
成している。
【０１４５】コンパウンドカレントミラー回路５はＮチ
ャネルＭＯＳトランジスタＭ４３〜Ｍ４７で構成され、
２つの入力端子ＩＮ１１、ＩＮ１２と１つの出力端子Ｏ
ＵＴとを有している。
【０１４６】ここで、入力端子ＩＮ１１はＮチャネルＭ
ＯＳトランジスタＭ４５のドレインに接続され、入力端
子ＩＮ１２はＮチャネルＭＯＳトランジスタＭ４７のド
レインに接続され、出力端子ＯＵＴはＮチャネルＭＯＳ
トランジスタＭ４３のドレインに接続されている。
【０１４７】ＮチャネルＭＯＳトランジスタＭ４４、Ｍ
４６、Ｍ４７のソース端子は電圧ＶＲＥＦ２の出力端子
に接続され、ＮチャネルＭＯＳトランジスタＭ４３、Ｍ
４５のソース端子はそれぞれ、ＮチャネルＭＯＳトラン
ジスタＭ４４、Ｍ４６のドレイン端子と接続されてい
る。
【０１４８】ＮチャネルＭＯＳトランジスタＭ４７のゲ
ート端子はＮチャネルＭＯＳトランジスタＭ４７のドレ
イン端子と接続されている。ＮチャネルＭＯＳトランジ
スタＭ４４、Ｍ４６のゲート端子は入力端子ＩＮ１１に
接続されてカレントミラーを構成し、ＮチャネルＭＯＳ
トランジスタＭ４３、Ｍ４５、Ｍ４７のゲート端子は入
力端子ＩＮ１２に接続されてカレントミラーを構成して
いる。
【０１４９】ＰチャネルＭＯＳトランジスタＭ３０のゲ
ート長とゲート幅の比はＰチャネルＭＯＳトランジスタ
Ｍ３１〜Ｍ４２のゲート長とゲート幅の比Ｗ／Ｌの１／
４に設定され、ＮチャネルＭＯＳトランジスタＭ４７の
ゲート長とゲート幅の比はＮチャネルＭＯＳトランジス
タＭ４３〜Ｍ４６のゲート長とゲート幅の比Ｗ／Ｌの１
／４に設定されている。
【０１５０】コンパウンドカレントミラー回路４の入力
端子ＩＮ１はＮチャネルＭＯＳトランジスタＭ４８のド
レインに接続され、コンパウンドカレントミラー回路４
の入力端子ＩＮ２はコンパウンドカレントミラー回路５
の出力端子ＯＵＴに接続され、コンパウンドカレントミ
ラー回路４の出力端子ＯＵＴ１はコンパウンドカレント
ミラー回路５の入力端子ＩＮ１１に接続され、コンパウ
ンドカレントミラー回路４の出力端子ＯＵＴ２はコンパ
ウンドカレントミラー回路５の入力端子ＩＮ１２に接続
されている。
【０１５１】コンパウンドカレントミラー回路４の入力
端子ＩＮ２、出力端子ＯＵＴ１及びＯＵＴ２のカレント
ミラー比とコンパウンドカレントミラー回路５の出力端
子ＯＵＴ、入力端子ＩＮ１及び入力端子ＩＮ２のカレン
トミラー比とを同じ値に設定する。
【０１５２】電圧／電流変換回路６は、オペアンプＯＰ
２、ＮチャネルＭＯＳトランジスタＭ４８及び抵抗ＲＲ
ＥＦ２で構成され、オペアンプＯＰ２の出力端子はＮチ
ャネルＭＯＳトランジスタＭ４８のゲート端子に接続さ
れ、ＮチャネルＭＯＳトランジスタＭ４８のソース端子
はオペアンプＯＰ２の逆相入力端子に接続されるととも
に、抵抗ＲＲＥＦ２を介して電圧ＶＲＥＦ３の出力端子
に接続されている。
【０１５３】ＮチャネルＭＯＳトランジスタＭ４８のド
レイン端子はカレントミラー回路４の入力端子ＩＮ１に
接続されている。このため、オペアンプＯＰ２の正相入
力に基準電圧ＶＲＥＦ１を入力することにより、抵抗Ｒ
ＲＥＦ２に基準電圧ＶＲＥＦ１を与え、基準電流Ｉｒｅ
ｆ＝ＶＲＥＦ１／ＲＲＥＦ２をＮチャネルＭＯＳトラン
ジスタＭ４８のドレインに発生させることができるの
で、カレントミラー回路４の入力端子ＩＮ１に基準電流
Ｉｒｅｆを供給することができる。
【０１５４】次に、本発明の第８実施例の基準電流発生
回路の動作を説明する。図９において、コンパウンドカ
レントミラー回路４の入力端子ＩＮ１に電圧／電流変換
回路６から基準電流Ｉｒｅｆが供給され、コンパウンド
カレントミラー回路４の入力端子ＩＮ２にコンパウンド
カレントミラー回路５の出力端子ＯＵＴから入力電流Ｉ
２が供給され、コンパウンドカレントミラー回路５の入
力端子ＩＮ１１にコンパウンドカレントミラー回路４の
出力端子ＯＵＴ１から入力電流Ｉ３が供給され、コンパ
ウンドカレントミラー回路５の入力端子ＩＮ１２にコン
パウンドカレントミラー回路４の出力端子ＯＵＴ２から
入力電流Ｉ４が供給される。
【０１５５】すなわち、コンパウンドカレントミラー回
路４の２つの入力電流Ｉ１、Ｉ２のうちの１つの入力電
流Ｉ２は、コンパウンドカレントミラー回路５の出力端
子ＯＵＴから供給され、コンパウンドカレントミラー回
路５の２つの入力電流Ｉ３、Ｉ４は、コンパウンドカレ
ントミラー回路４の出力端子ＯＵＴ１、ＯＵＴ２から供
給される。
【０１５６】このことにより、電圧／電流変換回路６か
ら基準電圧ＶＲＥＦ１を与えるだけで、２入力のコンパ
ウンドカレントミラー回路４及びコンパウンドカレント
ミラー回路５を動作させることができ、コンパウンドカ
レントミラー回路４の出力端子ＯＵＴ３〜ＯＵＴＮから
複数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力す
ることができる。
【０１５７】なお、上述した実施例では、コンパウンド
カレントミラー回路５からの入力電流Ｉ２をコンパウン
ドカレントミラー回路４の入力端子ＩＮ２に供給する場
合について説明したが、コンパウンドカレントミラー回
路５からの入力電流Ｉ２をコンパウンドカレントミラー
回路４の入力端子ＩＮ１に供給するようにしてもよい。
【０１５８】さらに、コンパウンドカレントミラー回路
４にＮチャネルＭＯＳトランジスタを使用し、コンパウ
ンドカレントミラー回路５にＰチャネルＭＯＳトランジ
スタを使用するようにしてもよい。その場合、Ｍ４８は
ＰチャネルＭＯＳトランジスタとなる。
【０１５９】以上説明したように、本発明の第８実施例
の基準電流発生回路によれば、２入力のコンパウンドカ
レントミラー回路４と２入力のコンパウンドカレントミ
ラー回路５とを使用し、コンパウンドカレントミラー回
路４の入力電流Ｉ２をコンパウンドカレントミラー回路
５によるフィードバックで発生させている。また、コン
パウンドカレントミラー回路４の入力端子ＩＮ１に電圧
／電流変換回路３からの基準電流Ｉｒｅｆを供給する。
このことにより、コンパウンドカレントミラー回路４及
びコンパウンドカレントミラー回路５の精度に応じた複
数の出力電流Ｉｏ１〜Ｉｏ（ｎ−２）を外部に出力する
ことができる。
【０１６０】次に、本発明の第９実施例の電圧／電流変
換回路を図面を参照しながら説明する。この本発明の第
９実施例の電圧／電流変換回路は、１つの基準電圧から
２つの等しい基準電流を発生させるようにしたものであ
る。
【０１６１】図１０は、本発明の第９実施例の電圧／電
流変換回路の構成を示す回路図である。図１０におい
て、ＯＰ３、ＯＰ４はオペアンプであり、Ｍ５０、Ｍ５
１はＮチャネルＭＯＳトランジスタであり、Ｒ１は抵抗
である。
【０１６２】ＮチャネルＭＯＳトランジスタＭ５０のド
レインは第１の電流出力端子に接続され、ＮチャネルＭ
ＯＳトランジスタＭ５０のゲートはオペアンプＯＰ３の
出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ
５０のソースは抵抗Ｒ１を介して接地端子ＧＮＤに接続
されている。
【０１６３】ＮチャネルＭＯＳトランジスタＭ５１のド
レインは第２の電流出力端子に接続され、ＮチャネルＭ
ＯＳトランジスタＭ５１のゲートはオペアンプＯＰ３の
出力端子に接続され、ＮチャネルＭＯＳトランジスタＭ
５１のソースはオペアンプＯＰ４の出力端子に接続され
ている。
【０１６４】オペアンプＯＰ３の正相入力は基準電圧Ｖ
ＲＥＦ４の出力端子に接続され、オペアンプＯＰ３の逆
相入力はＮチャネルＭＯＳトランジスタＭ５０のソース
端子に接続されている。
【０１６５】オペアンプＯＰ４の正相入力は基準電圧Ｖ
ＲＥＦ４の出力端子に接続され、オペアンプＯＰ４の逆
相入力はオペアンプＯＰ４の出力端子に接続されてい
る。すなわち、オペアンプＯＰ３とＮチャネルＭＯＳト
ランジスタＭ５０と抵抗Ｒ１とを有する第１の基準電流
発生回路により第１の基準電流Ｉ１を発生させ、ボルテ
ージフォロアを構成するオペアンプＯＰ４とＮチャネル
ＭＯＳトランジスタＭ５１とを有する第２の基準電流発
生回路により第２の基準電流Ｉ２を発生させる。
【０１６６】次に、本発明の第９実施例の電圧／電流変
換回路の動作を説明する。図１０において、オペアンプ
ＯＰ３の利得が無限大の場合、オペアンプＯＰ３の正相
入力とオペアンプＯＰ３の逆相入力とは同電位となる。
このため、基準電圧ＶＲＥＦ４をオペアンプＯＰ３の正
相入力に供給した場合、ＮチャネルＭＯＳトランジスタ
Ｍ５０のソース電位（ノードの電位）は基準電圧ＶＲ
ＥＦ４と等しくなる。また、オペアンプＯＰ３の利得が
無限大でなくてもオペアンプＯＰ３の利得が大きい場
合、誤差は小さい。
【０１６７】従って、ＮチャネルＭＯＳトランジスタＭ
５０のドレインには、ＶＲＥＦ４／Ｒ１の大きさの第１
の基準電流Ｉ１が流れる。また、オペアンプＯＰ４はボ
ルテージフォロアとなっているので、オペアンプＯＰ４
の正相入力とオペアンプＯＰ４の出力とは同電位とな
る。このため、ＮチャネルＭＯＳトランジスタＭ５１の
ソース電位（ノードの電位）は基準電圧ＶＲＥＦ４と
等しくなる。
【０１６８】ここで、ＮチャネルＭＯＳトランジスタＭ
５０のサイズとＮチャネルＭＯＳトランジスタＭ５１の
サイズとが等しい場合、ＮチャネルＭＯＳトランジスタ
Ｍ５０のゲート／ソース間電圧及びＮチャネルＭＯＳト
ランジスタＭ５１のゲート／ソース間電圧は、オペアン
プＯＰ３の出力電圧ＶＯＵＴから基準電圧ＶＲＥＦ４を
引いた値になる。
【０１６９】従って、ＮチャネルＭＯＳトランジスタＭ
５１のドレインには、ＮチャネルＭＯＳトランジスタＭ
５０のドレインに流れている電流と同じ大きさの電流が
流れ、第１の基準電流Ｉ１と第２の基準電流Ｉ２とは同
じ大きさになる。
【０１７０】なお、ＮチャネルＭＯＳトランジスタＭ５
０のサイズとＮチャネルＭＯＳトランジスタＭ５１のサ
イズとが異なるようにすることにより、ＮチャネルＭＯ
ＳトランジスタＭ５０のサイズとＮチャネルＭＯＳトラ
ンジスタＭ５１のサイズとの比に応じた第１の基準電流
Ｉ１と第２の基準電流Ｉ２とを得ることもできる。
【０１７１】以上説明したように、本発明の第９実施例
の電圧／電流変換回路によれば、基準電圧ＶＲＥＦ４か
ら複数の基準電流Ｉ１、Ｉ２を得ることができる。ま
た、出力端子の電位を揃えた場合、通常のカレントミラ
ーにより生成した複数の基準電流に比べて精度を向上さ
せることができる。Ｍ５０，Ｍ５１はＰチャネルＭＯＳ
トランジスタとなる。ＧＮＤは他の電位でもよい。
【０１７２】次に、本発明の第１０実施例の電圧／電流
変換回路を図面を参照しながら説明する。この本発明の
第１０実施例の電圧／電流変換回路は、図１０の電圧／
電流変換回路で発生させた２つの基準電流を、図３のカ
レントミラー回路に供給して複数の基準電流を発生させ
るようにしたものである。
【０１７３】図１１は、本発明の第１０実施例の電圧／
電流変換回路の構成を示す回路図である。図１１におい
て、カレントミラー回路７はＰチャネルＭＯＳトランジ
スタＭ６０〜Ｍ６９で構成され、２つの入力端子ＩＮ
１、ＩＮ２とＮ個の出力端子ＯＵＴ１〜ＯＵＴＮとを有
している。
【０１７４】ここで、入力端子ＩＮ１はＰチャネルＭＯ
ＳトランジスタＭ６１のドレインに接続され、入力端子
ＩＮ２はＰチャネルＭＯＳトランジスタＭ６３のドレイ
ンに接続され、出力端子ＯＵＴ１はＰチャネルＭＯＳト
ランジスタＭ６５のドレインに接続され、出力端子ＯＵ
Ｔ２はＰチャネルＭＯＳトランジスタＭ６７のドレイン
に接続され、出力端子ＯＵＴＮはＰチャネルＭＯＳトラ
ンジスタＭ６９のドレインに接続されている。
【０１７５】ＰチャネルＭＯＳトランジスタＭ６０、Ｍ
６２、Ｍ６４、Ｍ６６、Ｍ６８のソース端子は電圧ＶＤ
の出力端子に接続され、ＰチャネルＭＯＳトランジスタ
Ｍ６０、Ｍ６２、Ｍ６４、Ｍ６６、Ｍ６８のドレイン端
子はそれぞれ、ＰチャネルＭＯＳトランジスタＭ６１、
Ｍ６３、Ｍ６５、Ｍ６７、Ｍ６９のソース端子と接続さ
れている。
【０１７６】ＰチャネルＭＯＳトランジスタＭ６１のゲ
ート端子はＰチャネルＭＯＳトランジスタＭ６１のドレ
イン端子と接続され、ＰチャネルＭＯＳトランジスタＭ
６１は電圧降下デバイスとして機能する。
【０１７７】ＰチャネルＭＯＳトランジスタＭ６０、Ｍ
６２、Ｍ６４、Ｍ６６、Ｍ６８のゲート端子は入力端子
ＩＮ１に接続されてカレントミラーを構成し、Ｐチャネ
ルＭＯＳトランジスタＭ６３、Ｍ６５、Ｍ６７、Ｍ６９
のゲート端子は入力端子ＩＮ２に接続されてカレントミ
ラーを構成している。
【０１７８】電圧／電流変換回路８はオペアンプＯＰ
５、ＯＰ６、ＮチャネルＭＯＳトランジスタＭ７０、Ｍ
７１及び抵抗ＲＲＥＦ３で構成されている。Ｎチャネル
ＭＯＳトランジスタＭ７０のソースは、抵抗ＲＲＥＦ３
を介して電圧ＶＲＥＦ６の出力端子に接続され、Ｎチャ
ネルＭＯＳトランジスタＭ７０のゲートは、基準電圧Ｖ
ＲＥＦ５を正相入力とし且つＮチャネルＭＯＳトランジ
スタＭ７０のソース電圧を逆相入力とするオペアンプＯ
Ｐ５の出力端子に接続されている。
【０１７９】ＮチャネルＭＯＳトランジスタＭ７１のソ
ースは、ボルテージフォロワを構成するオペアンプＯＰ
６の出力端子に接続され、ＮチャネルＭＯＳトランジス
タＭ７１のゲートは、オペアンプＯＰ５の出力端子に接
続されている。
【０１８０】カレントミラー回路７の入力端子ＩＮ１
は、ＮチャネルＭＯＳトランジスタＭ７０のドレインに
接続され、カレントミラー回路７の入力端子ＩＮ２は、
ＮチャネルＭＯＳトランジスタＭ７１のドレインに接続
されている。
【０１８１】次に、本発明の第１０実施例の電圧／電流
変換回路の動作を説明する。図１１において、オペアン
プＯＰ５の正相入力に基準電圧ＶＲＥＦ５を供給するこ
とにより、ＮチャネルＭＯＳトランジスタＭ７０のドレ
インに第１の基準電流Ｉ１＝ＶＲＥＦ５／ＲＲＥＦ３が
流れ、ＮチャネルＭＯＳトランジスタＭ７１のドレイン
に第２の基準電流Ｉ２＝ＶＲＥＦ５／ＲＲＥＦ３が流れ
る。そして、第１の基準電流Ｉ１は、カレントミラー回
路７の入力端子ＩＮ１に供給され、第２の基準電流Ｉ２
は、カレントミラー回路７の入力端子ＩＮ２に供給され
る。
【０１８２】第１の基準電流Ｉ１及び第２の基準電流Ｉ
２が供給されたカレントミラー回路７は、カレントミラ
ー動作により、出力端子ＯＵＴ１〜ＯＵＴＮから複数の
基準電流Ｉｏ１〜ＩｏＮを外部に出力するなお、上述し
た実施例では、電圧／電流変換回路８からの入力電流Ｉ
１をカレントミラー回路７の入力端子ＩＮ１に供給し、
電圧／電流変換回路８からの入力電流Ｉ２をカレントミ
ラー回路７の入力端子ＩＮ２に供給する場合について説
明したが、電圧／電流変換回路８からの入力電流Ｉ１を
カレントミラー回路７の入力端子ＩＮ２に供給し、電圧
／電流変換回路８からの入力電流Ｉ２をカレントミラー
回路７の入力端子ＩＮ１に供給するようにしてもよい。
【０１８３】また、カレントミラー回路７に図３の電流
増幅回路を使用した例について示したが、図４又は図５
の電流増幅回路を使用するようにしてもよい。さらに、
カレントミラー回路７にＮチャネルＭＯＳトランジスタ
を使用するようにしてもよい。その場合、Ｍ７０，Ｍ７
１はＰチャネルＭＯＳトランジスタとなる。
【０１８４】以上説明したように、本発明の第１０実施
例の電圧／電流変換回路によれば、１つの基準電圧ＶＲ
ＥＦ５により生成した第１の基準電流Ｉ１及び第２の基
準電流Ｉ２を、カレントミラー回路７の２つの入力電流
として使用することにより、精度の高い複数の基準電流
Ｉｏ１〜ＩｏＮを得ることができる。
【０１８５】次に、本発明の第１１実施例の電圧／電流
変換回路を図面を参照しながら説明する。この本発明の
第１１実施例の電圧／電流変換回路は、図１０の電圧／
電流変換回路で発生させた２つの基準電流を、図１５の
コンパウンドカレントミラー回路に供給して複数の基準
電流を発生させるようにしたものである。
【０１８６】図１２は、本発明の第１１実施例の電圧／
電流変換回路の構成を示す回路図である。図１２におい
て、コンパウンドカレントミラー回路９はＰチャネルＭ
ＯＳトランジスタＭ８０〜Ｍ８８で構成され、２つの入
力端子ＩＮ１、ＩＮ２とＮ個の出力端子ＯＵＴ１〜ＯＵ
ＴＮを有している。ここで、ＰチャネルＭＯＳトランジ
スタＭ８０のゲート長とゲート幅との比は、Ｐチャネル
ＭＯＳトランジスタＭ８１〜Ｍ８８のゲート長とゲート
幅との比Ｗ／Ｌの１／４になっている。
【０１８７】入力端子ＩＮ１はＰチャネルＭＯＳトラン
ジスタＭ８０のドレインに接続され、入力端子ＩＮ２は
ＰチャネルＭＯＳトランジスタＭ８２のドレインに接続
され、出力端子ＯＵＴ１はＰチャネルＭＯＳトランジス
タＭ８４のドレインに接続され、出力端子ＯＵＴ２はＰ
チャネルＭＯＳトランジスタＭ８６のドレインに接続さ
れ、出力端子ＯＵＴＮはＰチャネルＭＯＳトランジスタ
Ｍ８８のドレインに接続されている。
【０１８８】ＰチャネルＭＯＳトランジスタＭ８０、Ｍ
８１、Ｍ８３、Ｍ８５、Ｍ８７のソース端子は電圧ＶＲ
ＥＦ９の出力端子に接続され、ＰチャネルＭＯＳトラン
ジスタＭ８１、Ｍ８３、Ｍ８５、Ｍ８７のドレイン端子
はそれぞれ、ＰチャネルＭＯＳトランジスタＭ８２、Ｍ
８４、Ｍ８６、Ｍ８８のソース端子と接続されている。
【０１８９】ＰチャネルＭＯＳトランジスタＭ８０のゲ
ート端子は、ＰチャネルＭＯＳトランジスタＭ８０のド
レイン端子と接続されている。ＰチャネルＭＯＳトラン
ジスタＭ８０、Ｍ８２、Ｍ８４、Ｍ８６、Ｍ８８のゲー
ト端子は入力端子ＩＮ１に接続されてカレントミラーを
構成し、ＰチャネルＭＯＳトランジスタＭ８１、Ｍ８
３、Ｍ８５、Ｍ８７のゲート端子は入力端子ＩＮ２に接
続されてカレントミラーを構成している。
【０１９０】電圧／電流変換回路１０はオペアンプＯＰ
７、ＯＰ８、ＮチャネルＭＯＳトランジスタＭ８９、Ｍ
９０及び抵抗ＲＲＥＦ４で構成されている。Ｎチャネル
ＭＯＳトランジスタＭ８９のソースは、抵抗ＲＲＥＦ４
を介して電圧ＶＲＥＦ８の出力端子に接続され、Ｎチャ
ネルＭＯＳトランジスタＭ８９のゲートは、基準電圧Ｖ
ＲＥＦ７を正相入力とし且つＮチャネルＭＯＳトランジ
スタＭ８９のソース電圧を逆相入力とするオペアンプＯ
Ｐ７の出力端子に接続されている。
【０１９１】ＮチャネルＭＯＳトランジスタＭ９０のソ
ースは、ボルテージフォロワを構成するオペアンプＯＰ
８の出力端子に接続され、ＮチャネルＭＯＳトランジス
タＭ９０のゲートは、オペアンプＯＰ７の出力端子に接
続されている。
【０１９２】コンパウンドカレントミラー回路９の入力
端子ＩＮ１は、ＮチャネルＭＯＳトランジスタＭ８９の
ドレインに接続され、コンパウンドカレントミラー回路
９の入力端子ＩＮ２は、ＮチャネルＭＯＳトランジスタ
Ｍ９０のドレインに接続されている。
【０１９３】次に、本発明の第１１実施例の電圧／電流
変換回路の動作を説明する。図１２において、オペアン
プＯＰ７の正相入力に基準電圧ＶＲＥＦ７を供給するこ
とにより、ＮチャネルＭＯＳトランジスタＭ８９のドレ
インに第１の基準電流Ｉ１＝ＶＲＥＦ７／ＲＲＥＦ４が
流れ、ＮチャネルＭＯＳトランジスタＭ９０のドレイン
に第２の基準電流Ｉ２＝ＶＲＥＦ７／ＲＲＥＦ４が流れ
る。そして、第１の基準電流Ｉ１は、コンパウンドカレ
ントミラー回路９の入力端子ＩＮ１に供給され、第２の
基準電流Ｉ２は、コンパウンドカレントミラー回路９の
入力端子ＩＮ２に供給される。
【０１９４】第１の基準電流Ｉ１及び第２の基準電流Ｉ
２が供給されたコンパウンドカレントミラー回路９は、
カレントミラー動作により、出力端子ＯＵＴ１〜ＯＵＴ
Ｎから複数の基準電流Ｉｏ１〜ＩｏＮを外部に出力する
なお、上述した実施例では、電圧／電流変換回路１０か
らの入力電流Ｉ１をカレントミラー回路９の入力端子Ｉ
Ｎ１に供給し、電圧／電流変換回路１０からの入力電流
Ｉ２をカレントミラー回路９の入力端子ＩＮ２に供給す
る場合について説明したが、電圧／電流変換回路１０か
らの入力電流Ｉ１をカレントミラー回路９の入力端子Ｉ
Ｎ２に供給し、電圧／電流変換回路１０からの入力電流
Ｉ２をカレントミラー回路９の入力端子ＩＮ１に供給す
るようにしてもよい。
【０１９５】さらに、カレントミラー回路９にＮチャネ
ルＭＯＳトランジスタを使用するようにしてもよい。そ
の場合、Ｍ８９，Ｍ９０はＰチャネルＭＯＳトランジス
タとなる。
【０１９６】以上説明したように、本発明の第１１実施
例の電圧／電流変換回路によれば、１つの基準電圧ＶＲ
ＥＦ７により生成した第１の基準電流Ｉ１及び第２の基
準電流Ｉ２を、コンパウンドカレントミラー回路９の２
つの入力電流として使用することにより、精度の高い複
数の基準電流Ｉｏ１〜ＩｏＮを得ることができる。
【０１９７】前述した本発明の実施例はこれに限るもの
ではない。例えばＭＯＳトランジスタは電界効果トラン
ジスタやバイポーラトランジスタ等であっても良い。
【０１９８】
【発明の効果】以上説明したように、請求項１、７の発
明によれば、第１の入力トランジスタのドレインを電圧
降下手段を介して第１の電流入力端子に接続しているの
で、第２の出力トランジスタのドレイン電位を電圧降下
手段による降下電圧だけ下げることができ、出力電圧を
低電圧化することができる。
【０１９９】請求項２の発明によれば、電圧降下手段の
降下電圧を第１の入力トランジスタのしきい値電圧以下
に設定しているので、出力電流の精度を保持したまま、
電圧降下手段による降下電圧だけ出力電圧を下げること
ができる。
【０２００】請求項３の発明によれば、トランジスタの
ゲート長とゲート幅との比を調節することにより、各ト
ランジスタを飽和領域で動作させることができ、高精度
の出力電流を取り出すことができる。
【０２０１】請求項４、５の発明によれば、降下電圧を
自由に設定することができる。請求項６の発明によれ
ば、電圧降下手段にダイオードを使用しているので、降
下電圧を精度よく設定することができる。
【０２０２】請求項８の発明によれば、２つの電流入力
を必要とする第１の電流増幅回路の電流入力の１つを第
２の電流増幅回路を用いて生成し、第２の電流増幅回路
の電流入力を第１の電流増幅回路を用いて生成している
ので、１つの入力電流を外部から入力するだけで、２つ
の電流入力を必要とする電流増幅回路から複数の出力電
流を外部に出力することができる。
【０２０３】請求項９の発明によれば、第１の電流増幅
回路及び第２の電流増幅回路に、第１の電流入力端子に
電圧降下手段を介してドレインが接続され、前記第１の
電流入力端子にゲートが接続され、共通端子にソースが
接続されている第１の入力トランジスタと、第２の電流
入力端子にドレインとゲートとが接続されている第２の
入力トランジスタと、前記第２の入力トランジスタのソ
ースにドレインが接続され、前記第１の電流入力端子に
ゲートが接続され、前記共通端子にソースが接続されて
いる第３の入力トランジスタと、出力端子にドレインが
接続され、前記第２の電流入力端子にゲートが接続され
ている第１の出力トランジスタと、前記第１の出力トラ
ンジスタのソースにドレインが接続され、前記第１の電
流入力端子にゲートが接続され、前記共通端子にソース
が接続されている第２の出力トランジスタとを備える電
流増幅回路を使用しているので、１つの入力電流を外部
から入力するだけで、２つの電流入力を必要とする電流
増幅回路から精度の高い複数の出力電流を低い出力電圧
で外部に出力することができる。
【０２０４】請求項１０の発明によれば、第１の電流増
幅回路及び前記第２の電流増幅回路に、コンパウンドカ
レントミラー回路を使用しているので、１つの入力電流
を外部から入力するだけで、２つの電流入力を必要とす
る電流増幅回路から精度の高い複数の出力電流を低い出
力電圧で外部に出力することができる。
【０２０５】請求項１１の発明によれば、基準電圧を入
力とする電圧／電流変換回路からの出力電流を、請求項
１記載の電流増幅回路又はコンパウンドカレントミラー
回路の第１の電流入力端子の入力電流として使用してい
るので、１つの基準電圧を外部から入力するだけで、２
つの電流入力を必要とする電流増幅回路から精度の高い
複数の出力電流を低い出力電圧で外部に出力することが
できる。
【０２０６】請求項１２の発明によれば、第１の電流増
幅回路にＰチャネル型電界効果トランジスタを使用し、
第２の電流増幅回路にＮチャネル型電界効果トランジス
タを使用しているので、１つの入力電流を外部から入力
するだけで、２つの電流入力を必要とする電流増幅回路
から複数の出力電流を低い出力電圧で外部に出力するこ
とができる。
【０２０７】請求項１３の発明によれば、第１の電流増
幅回路にＮチャネル型電界効果トランジスタを使用し、
第２の電流増幅回路にＰチャネル型電界効果トランジス
タを使用することにより、１つの入力電流を外部から入
力するだけで、２つの電流入力を必要とする電流増幅回
路から複数の出力電流を低い出力電圧で外部に出力する
ことができる。
【０２０８】請求項１４の発明によれば、第１のトラン
ジスタのゲートにソース電位と基準電圧との比較結果を
入力し、第２のトランジスタのソースにボルテージフォ
ロアを介して基準電圧を入力するとともに、ゲートに前
記比較結果を入力することにより、１つの基準電圧を与
えるだけで、精度の高い複数の基準電流を発生させるこ
とができる。
【０２０９】請求項１５の発明によれば、第１のトラン
ジスタのソース電位と基準電圧との比較結果を前記第１
のトランジスタのゲートに入力して発生させた第１の基
準電流を請求項１に記載の電流増幅回路の第１の電流入
力端子に供給し、前記基準電圧をボルテージフォロアを
介して第２のトランジスタのソースに入力し、前記比較
結果を第２のトランジスタのゲートに入力して発生させ
た第２の基準電流を請求項１に記載の電流増幅回路の第
２の電流入力端子に供給することにより、１つの基準電
圧を与えるだけで、精度の高い複数の基準電流を低い出
力電圧で発生させることができる。
【０２１０】請求項１６の発明によれば、第１のトラン
ジスタのソース電位と基準電圧との比較結果を前記第１
のトランジスタのゲートに入力して発生させた第１の基
準電流をコンパウンドカレントミラー回路の第１の電流
入力端子に供給し、前記基準電圧をボルテージフォロア
を介して第２のトランジスタのソースに入力し、前記比
較結果を第２のトランジスタのゲートに入力して発生さ
せた第２の基準電流をコンパウンドカレントミラー回路
の第２の電流入力端子に供給することにより、１つの基
準電圧を与えるだけで、精度の高い複数の基準電流を低
い出力電圧で発生させることができる。
【０２１１】請求項１７の発明によれば、第１のトラン
ジスタのソースを抵抗素子を介して電圧入力端子に接続
するとともに、ゲートを基準電圧を正相入力とし且つ前
記ソースの電圧を逆相入力とする第１の演算増幅器の出
力端子に接続し、第２のトランジスタのソースを基準電
圧を正相入力とし且つ出力電圧を逆相入力とする第２の
演算増幅器の出力端子に接続するとともに、ゲートを第
１の演算増幅器の出力端子に接続することにより、１つ
の基準電圧を与えるだけで、精度の高い複数の基準電流
を発生させることができる。
【０２１２】請求項１８の発明によれば、Ｎ個の入力電
流を必要とする第１の基準電流発生回路の（Ｎ−１）個
の入力電流を、Ｋ（Ｍ＞Ｋ）個の入力電流を必要とする
第２の基準電流発生回路の（Ｎ−１）個の出力電流から
供給し、第２の基準電流発生回路のＫ個の入力電流を、
第１の基準電流発生回路の出力電流のうちのＫ個から供
給することにより、１つの入力電流を外部から入力する
だけで、複数の電流入力を必要とする電流増幅回路から
複数の出力電流を外部に出力することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例によるカレントミラー回路
の構成を示す回路図である。
【図２】本発明の第１実施例によるカレントミラー回路
の電圧電流特性を示す図である。
【図３】本発明の第２実施例によるカレントミラー回路
の構成を示す回路図である。
【図４】本発明の第３実施例によるカレントミラー回路
の構成を示す回路図である。
【図５】本発明の第４実施例によるカレントミラー回路
の構成を示す回路図である。
【図６】本発明の第５実施例の基準電流発生回路の構成
を示すブロック図である。
【図７】本発明の第６実施例の基準電流発生回路の構成
を示す回路図である。
【図８】本発明の第７実施例の基準電流発生回路の構成
を示す回路図である。
【図９】本発明の第８実施例の基準電流発生回路の構成
を示す回路図である。
【図１０】本発明の第９実施例の電圧／電流変換回路の
構成を示す回路図である。
【図１１】本発明の第１０実施例の電圧／電流変換回路
の構成を示す回路図である。
【図１２】本発明の第１１実施例の電圧／電流変換回路
の構成を示す回路図である。
【図１３】従来のカスコード・カレントミラー回路の構
成を示す回路図である。
【図１４】従来のカスコード・カレントミラー回路の電
圧電流特性を示す図である。
【図１５】従来のコンパウンドカレントミラー回路の構
成を示す回路図である。
【図１６】従来のコンパウンドカレントミラー回路の電
圧電流特性を示す図である。
【符号の説明】
Ｍ０〜Ｍ５、Ｍ２２〜Ｍ２８、Ｍ４３〜Ｍ４８、Ｍ５
０、Ｍ５１、Ｍ７０、Ｍ７１、Ｍ８９、Ｍ９０ Ｎチャ
ネルＭＯＳトランジスタ Ｍ１０〜Ｍ２１、Ｍ３０〜Ｍ４２、Ｍ６０〜Ｍ６９、Ｍ
８０〜Ｍ８８ ＰチャネルＭＯＳトランジスタ Ｄ０ 電圧降下デバイス Ｄ１ ダイオード Ｒ０、Ｒ１、ＲＲＥＦ１〜ＲＲＥＦ４ 抵抗素子 ＯＰ１〜ＯＰ８ オペアンプ １、２、４、５、７、９ カレントミラー回路 ３、６、８、１０ 電圧電流変換回路

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 第１の電流入力端子に電圧降下手段を介
    してドレインが接続され、前記第１の電流入力端子にゲ
    ートが接続され、共通端子にソースが接続されている第
    １の入力トランジスタと、 第２の電流入力端子にドレインとゲートとが接続されて
    いる第２の入力トランジスタと、 前記第２の入力トランジスタのソースにドレインが接続
    され、前記第１の電流入力端子にゲートが接続され、前
    記共通端子にソースが接続されている第３の入力トラン
    ジスタと、 出力端子にドレインが接続され、前記第２の電流入力端
    子にゲートが接続されている第１の出力トランジスタ
    と、 前記第１の出力トランジスタのソースにドレインが接続
    され、前記第１の電流入力端子にゲートが接続され、前
    記共通端子にソースが接続されている第２の出力トラン
    ジスタとを備えることを特徴とする電流増幅回路。
  2. 【請求項２】 前記電圧降下手段の降下電圧を前記第１
    の入力トランジスタのしきい値電圧以下に設定すること
    を特徴とする請求項１に記載の電流増幅回路。
  3. 【請求項３】 前記第１の電流入力端子からの電流値と
    前記第１の入力トランジスタのゲート長とゲート幅との
    比との割合が、前記第２の電流入力端子からの電流値と
    前記第３の入力トランジスタのゲート長とゲート幅との
    比との割合と等しくなるように設定し、 前記第３の入力トランジスタのゲート長とゲート幅との
    比と前記第２の出力トランジスタのゲート長とゲート幅
    との比との割合が、前記第２の入力トランジスタのゲー
    ト長とゲート幅との比と前記第１の出力トランジスタの
    ゲート長とゲート幅との比との割合と等しくなるように
    設定することを特徴とする請求項１又は２に記載の電流
    増幅回路。
  4. 【請求項４】 前記電圧降下手段は、前記第１の電流入
    力端子にドレインとゲートとが接続され、前記第１の入
    力トランジスタのドレインにソースが接続されているト
    ランジスタであることを特徴とする請求項１〜３のいず
    れか１項に記載の電流増幅回路。
  5. 【請求項５】 前記電圧降下手段は、抵抗素子であるこ
    とを特徴とする請求項１〜３のいずれか１項に記載の電
    流増幅回路。
  6. 【請求項６】 前記電圧降下手段は、ダイオードである
    ことを特徴とする請求項１〜３のいずれか１項に記載の
    電流増幅回路。
  7. 【請求項７】 第１の入力電流の出力側にゲート端子が
    接続され、電圧降下デバイスを介して前記第１の入力電
    流の出力側にドレイン端子が接続されたトランジスタ
    と、 前記第１の入力電流をカレントミラー入力とする第１段
    目のカレントミラー回路と、 前記第１段目のカレントミラー回路に縦列接続されてお
    り、第２の入力電流をカレントミラー入力とする第２段
    目のカレントミラー回路とを備えることを特徴とする電
    流増幅回路。
  8. 【請求項８】 複数の電流入力端子と複数の電流出力端
    子とを有する第１の電流増幅回路と、 複数の電流入力端子と少なくとも１つ以上の電流出力端
    子とを有する第２の電流増幅回路とを備え、 前記第１の電流増幅回路の第１の電流入力端子に外部電
    流入力端子が接続され、 前記第１の電流増幅回路の第２の電流入力端子に前記第
    ２の電流増幅回路の電流出力端子が接続され、 前記第１の電流増幅回路の第１の電流出力端子に前記第
    ２の電流増幅回路の第１の電流入力端子が接続され、 前記第１の電流増幅回路の第２の電流出力端子に前記第
    ２の電流増幅回路の第２の電流入力端子が接続され、 前記第１の電流増幅回路の第３の電流出力端子に外部電
    流出力端子が接続されていることを特徴とする基準電流
    発生回路。
  9. 【請求項９】 前記第１の電流入力端子に電圧降下手段
    を介してドレインが接続され、前記第１の電流入力端子
    にゲートが接続され、共通端子にソースが接続されてい
    る第１の入力トランジスタと、 第２の電流入力端子にドレインとゲートとが接続されて
    いる第２の入力トランジスタと、 前記第２の入力トランジスタのソースにドレインが接続
    され、前記第１の電流入力端子にゲートが接続され、前
    記共通端子にソースが接続されている第３の入力トラン
    ジスタと、 出力端子にドレインが接続され、前記第２の電流入力端
    子にゲートが接続されている第１の出力トランジスタ
    と、 前記第１の出力トランジスタのソースにドレインが接続
    され、前記第１の電流入力端子にゲートが接続され、前
    記共通端子にソースが接続されている第２の出力トラン
    ジスタとを備えることを特徴とする請求項８に記載の基
    準電流発生回路。
  10. 【請求項１０】 前記第１の電流増幅回路あるいは前記
    第２の電流増幅回路の少なくとも一方はコンパウンドカ
    レントミラー回路であることを特徴とする請求項８に記
    載の基準電流発生回路。
  11. 【請求項１１】 前記第１の電流増幅回路の第１の電流
    入力端子の入力電流は基準電圧を入力とする電圧／電流
    変換回路からの出力電流であることを特徴とする請求項
    ９，１０のいずれか１項に記載の基準電流発生回路。
  12. 【請求項１２】 前記第１の電流増幅回路にＰチャネル
    型電界効果トランジスタを使用し、前記第２の電流増幅
    回路にＮチャネル型電界効果トランジスタを使用するこ
    とを特徴とする請求項８〜１１のいずれか１項に記載の
    基準電流発生回路。
  13. 【請求項１３】 前記第１の電流増幅回路にＮチャネル
    型電界効果トランジスタを使用し、前記第２の電流増幅
    回路にＰチャネル型電界効果トランジスタを使用するこ
    とを特徴とする請求項８〜１１のいずれか１項に記載の
    基準電流発生回路。
  14. 【請求項１４】 第１のトランジスタのソース電位と基
    準電圧との比較結果を前記第１のトランジスタのゲート
    に入力して第１の基準電流を発生させる第１基準電流発
    生回路と、 前記基準電圧をボルテージフォロアを介して第２のトラ
    ンジスタのソースに入力し、前記比較結果を第２のトラ
    ンジスタのゲートに入力して第２の基準電流を発生させ
    る第２基準電流発生回路とを備えることを特徴とする基
    準電流発生回路。
  15. 【請求項１５】 第１のトランジスタのソース電位と基
    準電圧との比較結果を前記第１のトランジスタのゲート
    に入力して発生させた第１の基準電流を前記第１の電流
    入力端子に供給し、 前記基準電圧をボルテージフォロアを介して第２のトラ
    ンジスタのソースに入力し、前記比較結果を第２のトラ
    ンジスタのゲートに入力して発生させた第２の基準電流
    を前記第２の電流入力端子に供給することを特徴とする
    請求項１に記載の電流増幅回路。
  16. 【請求項１６】 第１のトランジスタのソース電位と基
    準電圧との比較結果を前記第１のトランジスタのゲート
    に入力して発生させた第１の基準電流をコンパウンドカ
    レントミラー回路の第１の電流入力端子に供給し、 前記基準電圧をボルテージフォロアを介して第２のトラ
    ンジスタのソースに入力し、前記比較結果を第２のトラ
    ンジスタのゲートに入力して発生させた第２の基準電流
    をコンパウンドカレントミラー回路の第２の電流入力端
    子に供給することを特徴とする電流増幅回路。
  17. 【請求項１７】 電圧入力端子に抵抗素子を介してソー
    スが接続され、基準電圧を正相入力とし且つ前記ソース
    の電圧を逆相入力とする第１の演算増幅器の出力端子に
    ゲートが接続されている第１のトランジスタと、 前記基準電圧を正相入力とし且つ出力電圧を逆相入力と
    する第２の演算増幅器の出力端子にソースが接続され、
    前記第１の演算増幅器の出力端子にゲートが接続されて
    いる第２のトランジスタとを備えることを特徴とする電
    圧／電流変換回路。
  18. 【請求項１８】 Ｎ個の入力電流を入力し且つＭ個の出
    力電流を出力する第１の基準電流発生回路の（Ｎ−１）
    個の入力電流を、Ｋ（Ｍ＞Ｋ）個の入力電流を入力し且
    つ（Ｎ−１）個の出力電流を出力する第２の基準電流発
    生回路の（Ｎ−１）個の出力電流から供給し、 前記第２の基準電流発生回路のＫ個の入力電流を、前記
    第１の基準電流発生回路の出力電流のうちのＫ個から供
    給することを特徴とする基準電流発生方法。
JP30027995A 1995-11-17 1995-11-17 電流出力回路 Expired - Fee Related JP3593396B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP30027995A JP3593396B2 (ja) 1995-11-17 1995-11-17 電流出力回路
US08/741,748 US5892402A (en) 1995-11-17 1996-11-05 High precision current output circuit
GB9623438A GB2308031B (en) 1995-11-17 1996-11-11 High precision current output circuit
GB0012980A GB2347524B (en) 1995-11-17 1996-11-11 High precision current output circuit
GB0012832A GB2346749B (en) 1995-11-17 1996-11-11 High precision current output circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP30027995A JP3593396B2 (ja) 1995-11-17 1995-11-17 電流出力回路

Publications (2)

Publication Number Publication Date
JPH09148853A true JPH09148853A (ja) 1997-06-06
JP3593396B2 JP3593396B2 (ja) 2004-11-24

Family

ID=17882884

Family Applications (1)

Application Number Title Priority Date Filing Date
JP30027995A Expired - Fee Related JP3593396B2 (ja) 1995-11-17 1995-11-17 電流出力回路

Country Status (3)

Country Link
US (1) US5892402A (ja)
JP (1) JP3593396B2 (ja)
GB (1) GB2308031B (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5952884A (en) * 1998-02-18 1999-09-14 Fujitsu Limited Current mirror circuit and semiconductor integrated circuit having the current mirror circuit
JP2003133867A (ja) * 2001-10-23 2003-05-09 Olympus Optical Co Ltd 電流増幅回路及びその電流増幅回路を用いたサーボエラー信号生成回路
JP2006270466A (ja) * 2005-03-24 2006-10-05 Oki Electric Ind Co Ltd 増幅回路用バイアス回路
JP2009055769A (ja) * 2007-08-29 2009-03-12 Nippon Telegr & Teleph Corp <Ntt> 蓄電回路
WO2009063535A1 (ja) 2007-11-16 2009-05-22 Fujitsu Limited バイアス回路、及びバイアス回路に対する制御方法
JP2010166540A (ja) * 2009-01-16 2010-07-29 Seiko Instruments Inc 演算増幅回路
JP2012094124A (ja) * 2010-09-27 2012-05-17 Semiconductor Energy Lab Co Ltd 基準電流生成回路、基準電圧生成回路、及び温度検出回路
JP2013118475A (ja) * 2011-12-02 2013-06-13 Canon Inc 固体撮像装置
JP2018186400A (ja) * 2017-04-26 2018-11-22 ラピスセミコンダクタ株式会社 レベルシフト回路
JP2019102903A (ja) * 2017-11-30 2019-06-24 日立オートモティブシステムズ株式会社 センサ出力回路
JPWO2018088373A1 (ja) * 2016-11-10 2019-10-03 国立大学法人東北大学 バイアス回路及び増幅装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6028640A (en) * 1997-05-08 2000-02-22 Sony Corporation Current source and threshold voltage generation method and apparatus for HHK video circuit
US6018370A (en) * 1997-05-08 2000-01-25 Sony Corporation Current source and threshold voltage generation method and apparatus for HHK video circuit
US6486735B1 (en) * 2000-05-12 2002-11-26 National Semiconductor Corporation Adaptive equalizer filter with variable gain control
US6597619B2 (en) * 2001-01-12 2003-07-22 Micron Technology, Inc. Actively driven VREF for input buffer noise immunity
US6621235B2 (en) * 2001-08-03 2003-09-16 Koninklijke Philips Electronics N.V. Integrated LED driving device with current sharing for multiple LED strings
US6414552B1 (en) * 2001-11-16 2002-07-02 Dialog Semiconductor Gmbh Operational transconductance amplifier with a non-linear current mirror for improved slew rate
DE10251308B4 (de) * 2002-11-04 2007-01-18 Advanced Micro Devices, Inc., Sunnyvale Integrierte geschaltete Kondensatorschaltung und Verfahren
CN100432885C (zh) * 2003-08-29 2008-11-12 株式会社理光 恒压电路
JP4263068B2 (ja) * 2003-08-29 2009-05-13 株式会社リコー 定電圧回路
US9360876B2 (en) * 2014-03-14 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage supply circuit having an absorption unit and method for operating the same

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4477782A (en) * 1983-05-13 1984-10-16 At&T Bell Laboratories Compound current mirror
DE3565328D1 (en) * 1984-07-16 1988-11-03 Siemens Ag Integrated constant-current source
US5319303A (en) * 1992-02-12 1994-06-07 Sony/Tektronix Corporation Current source circuit
DE4329867C1 (de) * 1993-09-03 1994-09-15 Siemens Ag Stromspiegel
DE4329866C1 (de) * 1993-09-03 1994-09-15 Siemens Ag Stromspiegel

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5952884A (en) * 1998-02-18 1999-09-14 Fujitsu Limited Current mirror circuit and semiconductor integrated circuit having the current mirror circuit
JP2003133867A (ja) * 2001-10-23 2003-05-09 Olympus Optical Co Ltd 電流増幅回路及びその電流増幅回路を用いたサーボエラー信号生成回路
JP2006270466A (ja) * 2005-03-24 2006-10-05 Oki Electric Ind Co Ltd 増幅回路用バイアス回路
JP4575818B2 (ja) * 2005-03-24 2010-11-04 Ｏｋｉセミコンダクタ株式会社 増幅回路用バイアス回路
JP4516587B2 (ja) * 2007-08-29 2010-08-04 日本電信電話株式会社 蓄電回路
JP2009055769A (ja) * 2007-08-29 2009-03-12 Nippon Telegr & Teleph Corp <Ntt> 蓄電回路
WO2009063535A1 (ja) 2007-11-16 2009-05-22 Fujitsu Limited バイアス回路、及びバイアス回路に対する制御方法
US7920028B2 (en) 2007-11-16 2011-04-05 Fujitsu Limited Bias circuit and control method for bias circuit
JP2010166540A (ja) * 2009-01-16 2010-07-29 Seiko Instruments Inc 演算増幅回路
TWI475801B (zh) * 2009-01-16 2015-03-01 Seiko Instr Inc 演算放大電路
JP2012094124A (ja) * 2010-09-27 2012-05-17 Semiconductor Energy Lab Co Ltd 基準電流生成回路、基準電圧生成回路、及び温度検出回路
JP2013118475A (ja) * 2011-12-02 2013-06-13 Canon Inc 固体撮像装置
JPWO2018088373A1 (ja) * 2016-11-10 2019-10-03 国立大学法人東北大学 バイアス回路及び増幅装置
JP2018186400A (ja) * 2017-04-26 2018-11-22 ラピスセミコンダクタ株式会社 レベルシフト回路
JP2019102903A (ja) * 2017-11-30 2019-06-24 日立オートモティブシステムズ株式会社 センサ出力回路

Also Published As

Publication number Publication date
US5892402A (en) 1999-04-06
GB2308031A (en) 1997-06-11
GB9623438D0 (en) 1997-01-08
JP3593396B2 (ja) 2004-11-24
GB2308031B (en) 2000-07-19

Similar Documents

Publication Publication Date Title
JP3593396B2 (ja) 電流出力回路
US6563371B2 (en) Current bandgap voltage reference circuits and related methods
US7622906B2 (en) Reference voltage generation circuit responsive to ambient temperature
JP3510100B2 (ja) カレントミラー回路および該カレントミラー回路を有する半導体集積回路
US5629614A (en) Voltage-to-current converter
US20060226893A1 (en) Bias circuit for high-swing cascode current mirrors
US5894236A (en) Output circuit with increased output current
US5910749A (en) Current reference circuit with substantially no temperature dependence
US10615817B2 (en) Current steering digital to analog converter
US20090243711A1 (en) Bias current generator
JP4118562B2 (ja) 低電圧カレントミラー回路
CN110767152B (zh) 一种led显示屏驱动芯片的恒流源产生方法
JPH11122048A (ja) 定電流源回路とそれを用いたディジタル／アナログ変換回路
US20020008653A1 (en) Digital / analog converter including MOS transistor type current switches
JP2006133916A (ja) 基準電圧回路
EP0565806A1 (en) Accurate MOS threshold voltage generator
JP4607482B2 (ja) 定電流回路
JP6705233B2 (ja) オフセット補正回路およびトランスコンダクタンス比例電流生成回路
JPH09307370A (ja) 電流伝達回路及びこれを用いた電流電圧変換回路
JP3447899B2 (ja) カレントミラー回路
US7639168B1 (en) Systems and methods for switch resistance control in digital to analog converters (DACs)
JP2000330657A (ja) 半導体装置
GB2347524A (en) Matched reference current sources
JPH10112614A (ja) バイアス電流供給方法およびその回路
JP2021190845A (ja) 利得制御増幅器

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040521

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040601

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040730

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040824

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040830

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080903

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080903

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090903

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090903

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100903

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100903

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110903

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120903

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees