JP3447899B2 - カレントミラー回路 - Google Patents
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Description
く取れるカレントミラー回路に関する。
ピーダンスの高さは極めて重要な事項である。
回路では、出力インピーダンスはトランジスタの出力イ
ンピーダンス以上に上げることはできない。これを改善
するために図82に示すようにカスコード構成を用いて
きたが、この構成では、出力電圧がおよそVT +VDS(s
at) 以上でないと適切に動作しないという問題があっ
た。
にカスコード接続用のT4 のバイアスを選ぶ手法があ
る。しかしながら、この構成では、2系統の等しい入力
電流が必要な上、T4 のゲートバイアスを作るT3 のチ
ャネル幅/チャネル長がT4 の適切な値が製造プロセス
によりばらつくため、設計が困難であった。また、図8
4に示す従来回路は、VbiasをおよそVDS(sat) に選
び、出力電圧がおよそ2VDS(sat) 以上で適切に動作さ
せる出力インピーダンスを上げるものである。
電圧が異なるため精度よく電流を複製できないという問
題があった。また複製する電流の精度を上げるためT1
とT2 のドレイン・ソース間電圧をそろえるため図85
に示すように演算増幅回路を2組用いる手法が提案され
ているが、回路規模が増大するという問題が新たに生じ
ていた。
ントミラー回路では、回路が簡単なものでは、複製する
電流の精度を高めることができず、出力インピーダンス
や複製する電流の精度を高めることのできるものは回路
規模が大幅に増大するという問題があった。
鑑みてなされたもので、その目的とするところは、回路
規模の大幅な増大をまねくことなく、高出力インピーダ
ンスで、複製する電流の精度がとれ、かつ出力電圧範囲
の広いカレントミラー回路を提供することにある。
め、本発明の基本構成に係るカレントミラー回路は、入
力電流が入力される第1の電流電圧変換手段と、少なく
とも出力電流を含む電流が入力される第2の電流電圧変
換手段と、そのコレクタあるいはドレインより出力電流
を出力し、そのエミッタあるいはソースが前記第2の電
流電圧変換手段に接続される第1のトランジスタと、前
記第1のトランジスタの制御電極を制御する制御手段よ
り構成され、前記制御手段は前記第1および第2の電流
電圧変換手段で電流電圧変換された第1および第2の出
力電圧を参照して、前記制御手段から前記第1および第
2の電流電圧変換手段に対して、入力電流と出力電流の
比に応じた比率である所定の比率で電流が流れるように
前記第1のトランジスタを制御していることを特徴とす
る。
および第2の電流電圧変換手段で電流電圧変換された電
圧を参照して制御手段から所定の比率で第1および第2
の電流電圧変換手段に電流が流れるように第1のトラン
ジスタを制御している。このとき、第1の電流電圧変換
手段に対しては、入力電流と制御手段からの電流の和が
流れ、第2の電流電圧変換手段に対しては、所望の出力
電流と制御手段からの電流の和が流れることになる。す
なわち、制御手段から第1および第2の電流電圧変換手
段に対して流れる電流の所定の比率は、入力電流と出力
電流の比に応じた比率ということになる。
力電流が所望の電流値からずれると、この電流値のずれ
は第2の電流電圧変換手段により電圧に変換され、制御
手段から第1及び第2の電流電圧変換手段に流れる電流
の比は所定の比からずれることになり、制御手段は電流
の比を所定の比となるよう第1のトランジスタの制御電
極の電圧を制御し、第2の電流電圧変換手段に流れる出
力電流を所望の値に近付くよう動作する。
力電流が変化すると、この電流の変化は第1の電流電圧
変換手段により電圧の変化となり、制御手段は第1及び
第2の電流電圧変換手段に流れる電流の比を所定の比に
するよう第1のトランジスタを制御して出力電流を入力
電流に合わせて変化させる。このように、カレントミラ
ー回路として動作する。
り出力電流が変化しようとすると前述したように制御手
段にて、出力電流の変化が少なくなるようにように制御
されている。つまり出力インピーダンスが高くなってい
る。また、このカレントミラー回路が動作するために必
要な出力電圧は第2の電流電圧変換手段にかかる電圧と
第1のトランジスタが動作するために必要なVDS(sat)
の和で、電流電圧変換手段にかかる電圧をVDS(sat) 程
度に設定することでで出力電圧範囲を広く取ることがで
きる。
力側と出力側の電流電圧変換手段で電流電圧変換された
電圧を比較しているので、外部バイアス電圧が不要にな
る。また、例えばIC化に際して、製造プロセスがばら
ついて電流電圧変換手段の絶対的な特性が変化しても、
パターンレイアウト等で相対的な第1と第2の電流電圧
変換手段の特性ばらつきを小さくできるので、その結果
製造プロセスのばらつきの影響が受けにくいカレントミ
ラー回路を実現できる。
は、入力電流を流す第1のトランジスタと、ゲートが第
1のトランジスタのゲート共通接続されている第2のト
ランジスタと、ソースが第1のトランジスタのドレイン
に接続され、ドレインが前記第1及び第2のトランジス
タの共通ゲートに接続された第3のトランジスタと、ソ
ースが前記第2のトランジスタのドレインに接続され、
また、ゲートが前記第3のトランジスタのゲートと共通
接続され、ドレインから出力電流が出力される第4のト
ランジスタと、前記第3及び第4のトランジスタの共通
ゲートと前記第3のトランジスタのドレインの間に接続
された第1の抵抗と、により構成されることを特徴とす
る。
ンジスタを用いて上述のごとく構成すれば、第3のトラ
ンジスタのドレイン電圧は第1及び第2のトランジスタ
のゲート電圧で決まり、これはおよそ閾値電圧VT であ
る。第3及び第4のトランジスタのゲート電圧は第1及
び第2のトランジスタのゲート電圧に第1の抵抗にかか
る電圧を加算した電圧となる。よって、第3のトランジ
スタのソース電圧、つまり、第1のトランジスタのドレ
イン電圧は第3のトランジスタのゲート電圧より第3の
トランジスタのゲート・ソース電圧を減じた電圧とな
る。第3のトランジスタのゲート・ソース電圧もおよそ
閾値電圧VT なので、第1のトランジスタのドレイン電
圧はおよそ第1の抵抗にかかる電圧とほぼ同じになる。
同様に第4のトランジスタのソース電圧、つまり、第2
のトランジスタのドレイン電圧は第4のトランジスタの
ゲート電圧より第4のトランジスタのゲート・ソース電
圧を減じた電圧となる。第4のトランジスタのゲート・
ソース電圧もおよそ閾値電圧VT なので、第2のトラン
ジスタのドレイン電圧はおよそ第1の抵抗にかかる電圧
とほぼ同じになる。よって第1の抵抗にかかる電圧を第
1及び第2のトランジスタのドレイン・ソース間の飽和
電圧VDS(sat) に設計すると、第2及び第4のトランジ
スタがともに飽和領域で動作できる。つまり、出力イン
ピーダンスを高くできる出力端子である第4のトランジ
スタのドレイン電圧をVDS(sat) と、およそ各々のトラ
ンジスタの飽和電圧の和まで低くすることができる。
さくできると共に、複製する電流の精度を損なうことが
ない。
は、入力電流を流す第1のトランジスタと、ゲート或は
ベースが第1のトランジスタのゲート或はベースに共通
接続されている第2のトランジスタと、ソース或はエミ
ッタが第1のトランジスタのドレイン或はコレクタに接
続された第3のトランジスタと、ソース或はエミッタが
前記第2のトランジスタのドレイン或はコレクタに接続
され、また、ゲート或はベースが前記第3のトランジス
タのゲート或はベースと共通接続され、ドレイン或はコ
レクタから出力電流が出力される第4のトランジスタ
と、前記第3のトランジスタのドレイン或はコレクタ電
圧を増幅するバッファアンプと、前記バッファアンプの
出力をレベルシフトする第1のレベルシフト回路と、を
具備し、前記第3及び第4のトランジスタの共通ゲート
或は共通ベースは、前記バッファアンプの出力に接続さ
れ、前記第1のレベルシフト回路の出力は前記第1及び
第2のトランジスタの共通ゲート或は共通ベースに接続
され、前記バッファアンプの入力部は前記第1のトラン
ジスタと異なる導電型の第5のトランジスタで構成され
ており、前記バッファアンプの入力は前記第5のトラン
ジスタのゲート或はベースに接続されていることを特徴
とする。
第4のトランジスタをNMOSトランジスタを用いて上述の
ごとく構成すると、第3のトランジスタのゲート電圧は
第1のトランジスタのゲート電圧から第1のレベルシフ
ト回路により所定の電圧だけレベルシフトした高い電圧
となっている。また、第3のトランジスタのドレイン電
圧をバッファアンプを介して第3のトランジスタのゲー
トに印加する構成により、第1のトランジスタに流れる
電流が入力電流により決定されるよう第1のトランジス
タのゲート電圧が決まる。
ズが等しく、また、第1及び第2のトランジスタサイズ
が等しい場合に、第2のトランジスタのゲート電圧及び
ドレイン電圧は、第1のトランジスタのゲート電圧及び
ドレイン電圧に各々等しくなり、第2のトランジスタは
第1のトランジスタに流れる電流とほぼ等しい電流を流
すカレントミラー動作をする。
ズ( チャネル幅/ チャネル長) が第1及び第2のトラン
ジスタサイズ( チャネル幅/ チャネル長) より大きい
時、第1及び第2のトランジスタのドレイン電圧は、レ
ベルシフト回路のレベルシフト電圧以上となる。ここ
で、レベルシフト回路のレベルシフト電圧を第1および
第2のトランジスタのドレイン・ソース間の飽和電圧V
DS(sat) と同じ程度に設定すると、第1及び第2のトラ
ンジスタのドレイン電圧はほぼVDS(sat) となり、飽和
領域で動作できる。
ジスタのドレイン電圧がVDS(sat)の2倍程度に低くな
っても第4のトランジスタのドレイン・ソース電圧はV
DS(sat) 程度あり飽和領域で動作するので出力電圧が低
くても高出力インピーダンスを保つことができる。この
ように本発明によれば、回路規模を小さくできると共
に、複製する電流の精度を損なうことがない。
に基づいて説明する。図1は本発明が適用されたカレン
トミラー回路の第1の実施の形態を示す構成図である。
図1に示すカレントミラーにおいて、電流電圧変換手段
2と電流電圧変換手段3は、各々一端がVssに接続さ
れ、電流電圧変換手段2は入力電流Iinφを入力し、ま
た、トランジスタT1のドレインより出力電流を出力
し、トランジスタT1のソースは電流電圧変換手段3の
他端に接続され、制御手段1は、電流電圧変換手段2及
び3で電流電圧変換された電圧Vφ及びV1を参照して
制御手段1から電流電圧変換手段2及び3に所定の比率
で電流が流れるようにトランジスタT1のゲートを制御
している。
電流電圧変換された電圧Vφ及びV1を参照して制御手
段1から所定の比率で電流電圧変換手段2及び3に各々
電流Iref φ、Iref1 が流れるようにトランジスタT
1のゲート電圧を制御している。このとき、電流電圧変
換手段2には、入力電流Iinφと制御手段1からの電流
Iref φの和が流れ、電流電圧変換手段3には所望の出
力電流Iout と制御手段1からの電流Iref1の和が流れ
ている。もし、電流電圧変換手段3に流れる出力電流I
out が所望の電流値からずれると、この電流値のずれは
電流電圧変換手段3により電圧に変換され、制御手段1
から電流電圧変換手段2及び3に流れる電流の比は所定
の比からずれることになり、制御手段1は電流の比を所
定の比となるようトランジスタT1のゲート電圧を制御
し、電流電圧変換手段3に流れる出力電流Iout を所望
の値に近付ける。
きくなると、制御手段1はトランジスタT1のゲート電
圧を下げて、トランジスタT1に流れる出力電流を小さ
くし、また、出力電流Iout が所望の値より小さくなる
と、制御手段1はトランジスタT1のゲート電圧を上げ
て、トランジスタT1に流れる出力電流を大きくするよ
うに作用する。
流Iinφが変化すると、この電流の変化は電流電圧変換
手段2により電圧Vφの変化となり、制御手段1は電流
電圧変換手段2及び3に流れる電流の比を所定の比にす
るようトランジスタT1のゲート電圧を制御して出力電
流Iout を入力電流Iinφに応じて変化させる。つま
り、入力電流Iinφが大きくなると、制御手段1はトラ
ンジスタT1のゲート電圧を上げて、トランジスタT1
に流れる出力電流を大きくし、また、入力電流Iinφが
小さくなると、制御手段1はトランジスタT1のゲート
電圧を下げて、トランジスタT1に流れる出力電流を小
さくするように作用する。このように、カレントミラー
回路として動作する。
力電流Iout が変化しようとすると制御手段1にて、出
力電流Iout の変化が少なくなるようにように制御され
ている。つまり出力インピーダンスが高くなっている。
ために必要な出力電圧は電流電圧変換手段3にかかる電
圧V1とトランジスタT1が動作するために必要なドレ
イン−ソース飽和電圧VDS(sat) の和で、電流電圧変換
手段3にかかる電圧をVDS(sat) 程度に設定すること
で、出力電圧範囲を広く取ることができる。
流電圧変換手段2及び3で電流電圧変換された電圧Vφ
及びV1を参照しているので、外部バイアス電圧が不要
になる。また、IC化に際して、製造プロセスがばらつ
きにより電流電圧変換手段の絶対的な特性が変化して
も、パターンレイアウト等で電流電圧変換手段の相対的
な特性ばらつきを小さくできるので、その結果、製造プ
ロセスのばらつきの影響が受けにくいカレントミラー回
路を実現できる。また図1において、点線で示してある
ように電流電圧変換手段3にも別の入力電流Iin1 を印
加して差分電流を出力するようにもできる。
及び3を抵抗R1及びR2で構成し、また、制御手段1
をトランジスタT11、T12、及び電流源I11、I
12で構成した詳細な実施の形態である。
1内の電流源I12からの電流Iref φがトランジスタ
T12を介して流れ電圧V0に変換されている。また、
抵抗R2には、出力電流Iout と制御手段1内の電流源
I11からの電流Iref1がトランジスタT11を介して
流れて電圧V1に変換されている。ここで説明を簡単に
するために、Iref φ=Iref1、R1=R2及びトラン
ジスタT11とT12のサイズ( W/L) が等しいとす
る。もし、Iout >Iinφの場合、Vφ<V1なる。
ジスタT11のゲート電位で与えられるが、ソース電位
が各々VφとV1なので、トランジスタT12のゲート
・ソース間電圧がトランジスタT11のゲート・ソース
間電圧より大きくなり、トランジスタT12はトランジ
スタT11より大きな電流を流そうとするが、電流源I
12から供給されている電流Iref φにより制限されて
いるため、トランジスタT12のドレイン電圧、つまり
制御手段1の出力電圧は低くなり、トランジスタT1の
ゲート電圧を低くして出力電流を小さくする。
となる。トランジスタT12のゲート電位はトランジス
タT11のゲート電位で与えられるが、ソース電位が各
々VφとV1なので、トランジスタT12のゲート・ソ
ース間電圧がトランジスタT11のゲート・ソース間電
圧より小さくなり、トランジスタT12はトランジスタ
T11より少ない電流を流そうとするが、電流源I12
から電流Iref φが供給されているため、トランジスタ
T12のドレイン電圧、つまり制御手段1の出力電圧は
高くなり、トランジスタT1のゲート電圧を高くして出
力電流を大きくする。
inφと異なると制御手段1により等しくなるようにトラ
ンジスタT1のゲート電圧を制御する。ここで、出力電
圧が変化することにより出力電流Iout が変化しようと
すると前述の通り、制御手段1にて、出力電流Iout の
変化が少なくなるようにように制御されている。つまり
出力インピーダンスが高くなっている。
トランジスタの代わりにバイポーラ・トランジスタを用
いた実施の形態で、図1に示す実施の形態と同様に出力
電圧範囲が広く取れ、出力インピーダンスを高くできる
効果がある。
2及び3をトランジスタT2及びT3とバイアス手段4
で構成した実施の形態である。トランジスタT2及びT
3のゲートは、バイアス手段4にてバイアスされてお
り、電流電圧変換は、トランジスタT2び及T3の出力
インピーダンスを用いて行なわれる。これにより、電流
電圧変換手段を抵抗で構成する場合に比べ、大抵抗を容
易に実現できるとともに、電流電圧変換手段にかかる変
換された電圧を小さくできるため、より広い出力電圧範
囲が取れるという効果がある。
イアス手段4の一例で、固定バイアス電圧をトランジス
タT2及びT3のゲートに印加した例である。固定バイ
アス電圧やプロセスのばらつきによるドレイン・ソース
飽和電圧VDS(sat)のがばらつきが、トランジス
タの出力インピーダンスのばらつき、つまり、電流電圧
変換手段の電流電圧変換率のばらつきとなるが、トラン
ジスタT2とT3のドレイン電圧は制御手段1により、
例えば等しくなるように制御されるので複製した電流の
精度を損なうことはない。
2及び3をトランジスタT2及びT3と、これにそれぞ
れ直列に接続される抵抗R3及びR4と、電流電圧変換
手段2で電流電圧変換された電圧Vφを基準にバイアス
電圧を発生させるバイアス手段4により構成した実施の
形態である。
3と、トランジスタT2及びT3のエミッタにそれぞれ
直列に接続された抵抗R3とR4を用いて行なわれる。
GrayとMeyer 著の''Analysis and Design of Analog In
tegrated Circuits(1st. ed)''のpp. 204- 206に
述べられているように、抵抗の挿入でより大抵抗を容易
に実現した例である。また、バイアス手段4では、電流
電圧変換手段2で電流電圧変換された電圧Vφを基準に
バイアス電圧を発生し、トランジスタT2及びT3のベ
ースに印加しているので、図5の固定バイアス電圧を与
える実施の形態に比べトランジスタT2及びT3のコレ
クタ・エミッタ間に必要な電圧の入力電流に対する依存
性を小さくできるという効果がある。
有限なことによるカレントミラー回路の周波数特性の劣
化は、図7に示すようにバイアス手段4の入出力間に容
量CF を付加することにより、高周波成分をバイアス手
段4を通らず容量CF を通過してトランジスタT2及び
T3のベースに伝達するようにして改善できる。
レベルシフト手段9を用いて容易に実現できる。具体的
なレベルシフト回路は、図9に示すように抵抗R5と電
流源I4にて構成できる。電流源I4から流れる電流が
入力電流Iinφと共にカレントミラー回路(電流電圧変
換手段2)に入力されることとなるため、電流源I4’
から電流を電流電圧変換手段3を構成しているトランジ
スタT3のドレインに加えて補正する。或は、Iref1=
Iref φ+I4 としても補正できる。また、図10に示
すように電流源I4を用いる代わりに入力電流Iinφを
用いても良い。
にトランジスタT2及びT3と導電型の異なるトランジ
スタT4によるソースフォロアを用いても実現できる。
この構成により、トランジスタT2のゲート電圧はトラ
ンジスタT2のドレイン電圧とトランジスタT4のソー
ス・ゲート電圧の和となるので、入力電流を入力するノ
ード電圧Vφを低くすることが可能となる。また、トラ
ンジスタT4の閾値電圧VT の絶対値をトランジスタT
2の閾値電圧VT より小さくして、トランジスタT2及
びT3を飽和領域で動作させ、出力インピーダンスを上
げることができる。
2に示すようにダイオード接続したトランジスタT4と
電流源I4で構成してもよい。図9の説明で述べたよう
に、電流源I4' から電流を電流電圧変換手段3を構成
しているトランジスタT3のドレインに加えて電流源I
4からの電流を補正できる。或は、Iref1=Iref φ+
I4 としても補正できる。また、図13に示すように電
流源I4を用いる代わりに入力電流Iinφを用いても良
い。さらには、図12及び図13の例ではトランジスタ
T2及びT3が非飽和領域で動作しているのでトランジ
スタT2及びT3の出力インピーダンスが低くなるが、
図14及び図15に示すように抵抗などによるレベルシ
フト手段10をドレイン・ゲート間に接続し、トランジ
スタT2及びT3のドレイン・ソース電圧をこのレベル
シフト手段10によるレベルシフト分高くすることによ
りトランジスタT2及びT3を飽和領域で動作させ、出
力インピーダンスをあげることができる。
び3を構成するトランジスタT2及びT3のゲートを制
御手段1の出力により制御することにより、トランジス
タT2及びT3のバイアス手段を省くこともできる。ま
た、図14及び図15の実施の形態でも説明したよう
に、トランジスタT2及びT3の出力インピーダンスを
高くするため図17に示すように制御手段1の出力をレ
ベルシフト手段11にてレベルシフトした電圧でバイア
スしてもよい。制御手段1の出力レベルをシフトするこ
のレベルシフト手段11は、図18に示すように抵抗R
7にて容易に構成できる。レベルシフト手段11の周波
数特性の影響を受けないように、図19に示すように、
レベルシフト手段11に並列に容量CF を加えても良
い。
12、電流電圧変換手段5、及び電流電圧変換手段6で
構成した実施の形態である。ここで、電流電圧変換手段
5は、電流源I11から供給される電流Iref1を入力し
V1を基準に電圧V3に変換し、電圧電流変換手段6は
Vφと電流電圧変換手段5の出力電圧を入力し、この電
圧差に応じた電流に変換するものである。電流電圧変換
手段2には、入力電流Iinφと制御手段1内の電流源I
12からの電流Iref φが電圧電流変換手段6を介して
流れ電圧Vφに変換されている。また、電流電圧変換手
段3には、出力電流Iout と制御手段1内の電流源I1
1からの電流Iref1が電流電圧変換手段5を介して流れ
電圧V1に変換されている。説明を簡単にするため、I
ref φ=Iref1、電流電圧変換手段2及び3の特性は等
しいものとし、また電流電圧変換手段5の特性は電圧電
流変換手段6の逆特性となっているものとする。
となるので、電圧電流変換手段6にかかる電圧はV3−
Vφと電流電圧変換手段5で発生した電圧V3−V1よ
り大きくなる。よって電圧電流変換手段6はIref1より
大きな電流を流そうとするが、電流源I12から供給さ
れる電流で制限されるため制御手段1の出力電圧は下が
る。よってトランジスタT1のゲート電圧が低くなるの
で、出力電流Iout を小さくする。逆に、Iout <Iin
φの場合、Vφ>V1となるので、電圧電流変換手段6
にかかる電圧はV3−Vφと電流電圧変換手段5で発生
した電圧V3−V1より小さくなる。よって電圧電流変
換手段6はIref1より小さな電流を流そうとするが、電
流源I12から供給される電流が大きいため制御手段1
の出力電圧は上がる。よってトランジスタT1のゲート
電圧が高くなるので、出力電流Iout を大きくする。こ
のように、出力電流Iout が入力電流Iinφと異なると
制御手段1により等しくなるようにトランジスタT1の
ゲート電圧を制御する。
力電流Iout が変化しようとすると前述の通り制御手段
1にて、出力電流Iout の変化が少なくなるようによう
に制御されている。つまり出力インピーダンスが高くな
っている。
構成するトランジスタの出力インピーダンスが低い場合
に生じる制御手段1の出力誤差も、電流源I11及びI
12を図21に示すように電流源I13とトランジスタ
T13及びT14で構成される電流分割手段7で構成す
ることにより、制御手段1の出力が取り得る電圧範囲を
限定し、制御手段1の出力誤差を低減できる。
3をトランジスタT2及びT3で構成するとき、図22
に示すように、このトランジスタT2及びT3のゲート
を制御手段1の電流電圧変換手段5の出力電位によりバ
イアスして、トランジスタT2及びT3のバイアス手段
を省略してもよい。
り、電流電圧変換手段5をダイオード接続したトランジ
スタT11で、電圧電流変換手段6をトランジスタT1
2で構成している。また、トランジスタT2及びT3の
ドレイン・ソース電圧を若干大きくし出力インピーダン
スを上げるため、図24に示すように抵抗R8などによ
り構成されるレベルシフト手段8を電流電圧変換手段5
を構成するトランジスタT11のドレインとゲート間に
挿入してもよい。さらにレベルシフト手段の周波数特性
の影響を受けないように図25に示すようにレベルシフ
ト手段8に並列に容量CF を付加してもよい。
2で電流電圧変換された電圧Vφを基準にバイアス電圧
V4を発生させるバイアス手段15と、電圧電流変換手
段12及び13、電流比較手段14で構成した実施例で
ある。ここで、電圧電流変換手段12及び13は各々V
φ及びV1とバイアス手段15で発生したバイアス電圧
を入力し、このバイアス電圧V4とVφ及びV1の電圧
差に応じた電流に変換するものである。また、電流比較
手段14は電圧電流変換手段12及び13で変換したI
ref φとIref1を比較し、Iref φ>Iref1なら出力電
圧を下げ、逆に、Iref φ<Iref1なら出力電圧を上げ
るように作用する。
と制御手段1内の電圧電流変換手段12で変換された電
流Iref φが流れ電圧Vφに変換されている。また、電
流電圧変換手段3には、出力電流Iout と制御手段1内
の電圧電流変換手段13で変換された電流Iref1が流れ
電圧V1に変換されている。説明を簡単にするため、電
圧電流変換手段12及び13の特性は等しいとする。
ref φ=Iref1の状態から、入力電流が変化し、Iout
>Iinφとなったとすると、電流電圧変換手段2に流れ
込む電流が前の状態より少ないので、Vφ<V1とな
る。よって電圧電流変換手段13より電圧電流変換手段
12にかかる電圧が大きくなり、Iref φ>Iref1とな
る。電流比較手段14は、出力電圧、つまりトランジス
タT1のゲート電圧を下げるので、これにより出力電流
Iout が小さくなる。また、逆にIout <Iinφとなっ
たとすると、電流電圧変換手段2に流れ込む電流が前の
状態より多いので、Vφ>V1となる。
変換手段12にかかる電圧が小さくなり、Iref φ<I
ref1となる。電流比較手段14は、出力電圧、つまりト
ランジスタT1のゲート電圧を上げるので、これにより
出力電流Iout が大きくなる。このように、出力電流I
out が入力電流Iinφと異なると制御手段1により等し
くなるようにトランジスタT1のゲート電圧を制御す
る。
力電流Iout が変化しようとすると前述の通り制御手段
1にて、出力電流Iout の変化が少なくなるようによう
に制御されている。つまり出力インピーダンスが高くな
っている。
特性の影響を受けないよう図27に示すようにバイアス
手段15に並列に容量CF を付加してもよい。
段2及び3がトランジスタT2及びT3で構成され、バ
イアス手段15がトランジスタT2と異なる導電型のト
ランジスタT4によるソースフォロアで構成された例
で、このバイアス手段15の出力をトランジスタT2及
びT3のバイアスに用いてトランジスタT2及びT3の
バイアス手段を省略してもよい。
イアス手段15を電流源14及びダイオード接続したト
ランジスタT19で構成し、電圧電流変換手段12及び
13を各々トランジスタT15及びT16で構成し、電
流比較手段14をトランジスタT17及びT18で構成
した例である。電流源I14から流れる電流が入力電流
Iinφとともに電流電圧変換手段2に入力されることと
なるため、電流源I14’から電流を電圧電流変換手段
13を構成しているトランジスタT16のソースに加え
て補正する。或は、Iref1=Iref φ+I14と考えて
トランジスタT15とT16のチャネル幅/チャネル長
( 以下、W/L) の比を変えても補正できる。また、図
30に示すように電流源I14を用いる代わりに入力電
流Iinφを用いても良い。
2及び3を抵抗R1及びR2で構成した例であったが、
電流電圧変換手段2及び3をトランジスタT2及びT3
で構成する場合は、バイアス手段15をトランジスタT
2及びT3のゲートをバイアスする手段と兼ねて、図3
1及び図32に示すように回路を簡略化できる。また、
図14及び図15と同様に、抵抗R9などで構成するレ
ベルシフト手段16を図31及び図32のトランジスタ
T19のドレイン・ゲート間に挿入し、図33及び図3
4に示すようにレベルシフトした電圧でトランジスタT
2及びT3のゲートをバイアスして、トランジスタT2
及びT3を飽和領域で動作させ出力インピーダンスを高
めることもできる。
る。図35では、図1で説明したカレントミラー回路の
電流電圧変換手段2を共通に用いて、出力数mに応じた
m個の制御手段101…(100+m)と、各々の出力
電流を出力するm個のトランジスタT101…T(10
0+m)と、出力電流を電流電圧変換するm個の電流電
圧変換手段301…(300+m)より構成する。以
下、動作を簡単に説明する。
換手段2及び電流電圧変換手段3iで電流電圧変換され
た電圧Vφ及びVi を参照し、制御手段iから所定の比
率によって電流電圧変換手段2及び電流電圧変換手段3
i にIref φi 及びIrefiが流れるようにトランジスタ
Ti を制御している。
Iout1…Ioutmを総て入力電流Iinφに等しく出力する
とする。また、制御手段1,…iの特性、電流電圧変換
手段2、31 ,…3i の特性及びトランジスタT11 ,
…T1i のW/Lも等しいとする。この時、各々の制御
手段でIref φi =mIrefi、(1≦i≦m)としてお
く。
と制御手段101…(100+m)から電流Iref φi
…Iref φm が流れ込み電圧Vφを発生している。出力
電流Iouti=IinφならIref φ1 からIref φm の和
はIrefiに等しいので、Vφ=Vi となる。もしも、出
力電圧であるトランジスタT(100+i)のドレイン
電圧の変化や入力電流Iinφの変化により、出力電流I
outiが入力電流Iinφからずれると、電流電圧変換手段
(300+i)により電圧に変換され、Vi ≠Vφとな
る。
て電流電圧変換手段2及び電流電圧変換手段(300+
i)に電流を発生させているので、Vi ≠Vφとなると
制御手段iから電流電圧変換手段2及び電流電圧変換手
段3i に流れる電流Iref φi とIrefiの比が所定の割
合だけずれることになり、その結果、制御手段iは電流
の比を所定の比となるようトランジスタTi のゲート電
圧を制御し、電流電圧変換手段3i に流れる出力電流I
outiを入力電流Iinφに近付ける。このように制御手段
iによりトランジスタT1i を制御することにより、各
出力は入力電流Iinφに追従するカレントミラー回路と
して動作し、その出力インピーダンスを高くできる。ま
た、電流電圧変換手段3i にも別の入力電流Iini を印
加して差分電流Iinφ−Iini を出力するようにもでき
る。
に電流電圧変換手段を抵抗R1、R201、及びR20
2で構成し、また制御手段101、102をトランジス
タT111、T112、T211、T212及び電流源
I111、I112、I211、I212で構成した詳
細な実施の形態である。各々の制御手段の動作は、図2
で説明した通りである。
うに電流電圧変換手段をトランジスタT2、T301及
びT302で構成し、バイアス手段をトランジスタT2
と異なる導電型のトランジスタT4によるソースフォロ
アで構成した実施の形態で、図11で説明したように、
入力電流を入力するノード電圧Vφを低くすることがで
きる。
カレントミラー回路を示す。図38に示すカレントミラ
ー回路において、電流電圧変換手段2と電流電圧変換手
段3を構成するトランジスタT2及びT3のソースはは
各々Vssに接続され、電流電圧変換手段2は入力電流I
inφを入力し、また、トランジスタT1のドレインより
出力電流を出力し、トランジスタT1のソースは電流電
圧変換手段3を構成するトランジスタT3のドレインに
接続され、電圧比較手段20は、電流電圧変換手段2及
び3で電流電圧変換された電圧Vφ及びV1を比較し
て、その出力にてトランジスタT1のゲート電圧を与
え、Vφ=V1となるように制御している。また、電流
電圧変換手段2で電流電圧変換された電圧Vφを基準に
バイアス手段21で発生した電圧によりトランジスタT
2及びT3のゲートを共にバイアスしている。
る。簡単化のためにトランジスタT2及びT3のW/L
は等しいとする。図6の実施の形態で説明したように、
電流電圧変換手段2で電流電圧変換された電圧Vφを基
準にバイアス手段21で発生したバイアス電圧でトラン
ジスタT2及びT3のゲートをバイアスすることにより
トランジスタT2及びT3のドレイン・ソース間に必要
な電圧の入力電流に対する依存性を小さくしている。
流Iout が、出力電圧V1(トランジスタT1のドレイ
ン電圧)の変化や入力電流Iinφの変化により入力電流
の電流値からずれると、この電流値のずれは電流電圧変
換手段3により電圧に変換され、Vφ≠V1 となる。I
out >Iinφの場合、V1 >Vφとなるので、電圧比較
手段20の出力は小さくなりトランジスタT1のゲート
電圧を下げ、出力電流Iout を小さくするように動作す
る。また、Iout <Iinφの場合、V1<Vφとなるの
で、電圧比較手段20の出力は大きくなりトランジスタ
T1のゲート電圧を上げ、出力電流Iout を大きくする
ように動作する。このように、カレントミラー回路とし
て出力電流を入力電流に追従させるだけでなく、出力電
圧の変動によっても出力電流が変化しないように動作す
る。つまり、出力インピーダンスが高められている。
ために必要な出力電圧は、電流電圧変換手段3に供給さ
れる電圧V1とトランジスタT1が動作するために必要
なドレイン・ソース飽和電圧VDS(sat) の和で、電流電
圧変換手段3にかかる電圧をVDS(sat) 程度に設定する
ことで、出力電圧範囲を広く取ることができる。また、
IC化に際して、製造プロセスがばらつきにより電流電圧
変換手段の絶対的な特性が変化しても、パターンレイア
ウト等で電流電圧変換手段の相対的な特性ばらつきを小
さくできるので、その結果、製造プロセスのばらつきの
影響が受けににくいカレントミラー回路を実現できる。
図38において、点線で示してあるように電流電圧変換
手段3にも別の入力電流Iin1 を印加して差分電流を出
力するようにもできる。また、図39に示すようにバイ
アス手段21に並列に容量CF を付加することによりバ
イアス手段21の周波数特性の影響を受けないようにし
てもよい。
1をトランジスタT2と異なる導電型のトランジスタT
4を用いたソースフォロアで構成した例である。図11
で説明したように入力電流を入力するノードの電圧Vφ
を低くすることができる。
1に示すように電流源I15と抵抗R10により構成で
きる。電流源I15から流れる電流が入力電流Iinφと
ともにカレントミラー回路(電流電圧変換手段2)に入
力されるので、電流源I15’から電流を電流電圧変換
手段3に加えて補正する。また、抵抗R10の代わりに
図42で示すようにダイオード接続したトランジスタT
20を用いてもよい。さらに、図43及び図44に示す
ように、電流源I15の代わりに入力電流を用いて、回
路規模を小さくできる。図14及び図15でも説明した
ように、図42及び図44のバイアス手段を構成するト
ランジスタのドレイン・ゲート間に図45及び図46で
示すように抵抗R21などによるレベルシフト手段を挿
入してトランジスタT2及びT3を飽和領域で動作さ
せ、出力インピーダンスを上げることができる。
出力電圧でトランジスタT2及びT3のゲートをバイア
スすることで、バイアス手段21を省くこともできる。
さらには、図48に示すように、電圧比較手段20の出
力をレベルシフト手段22でレベルシフトした電圧でト
ランジスタT2及びT3のゲートをバイアスをすること
で、トランジスタT2及びT3を飽和領域で動作させ出
力インピーダンスを上げることができる。レベルシフト
手段22による周波数特性の影響は、図49に示すよう
にレベルシフト手段22に並列に容量CF を付加するこ
とにより改善できる。
うに抵抗R22を用いて簡単に実現できる。また、図5
1に示すように、電圧比較手段20の入力部を構成する
トランジスタT21及びT22による差動対の共通ソー
ス電圧でトランジスタT2及びT3のゲートをバイアス
することで、バイアス手段21を省くこともできる。
る。図52では、図38で説明したカレントミラー回路
の電流電圧変換手段2を共通に用いて、出力数mに応じ
たm個の電圧比較手段20i (1≦i≦m)と、各々の
出力電流を出力するm個のトランジスタT1i (1≦i
≦m)と、出力電流を電流電圧変換するm個の電流電圧
変換手段30i (1≦i≦m)より構成する。各々の電
流電圧変換手段はトランジスタで構成され、そのゲート
電圧はバイアス手段21で電流電圧変換手段2で電流電
圧変換された電圧V0を基準にして発生した電圧により
与えられている。
段20i (1≦i≦m)は電流電圧変換手段2及び電流
電圧変換手段30i (1≦i≦m)で電流電圧変換され
た電圧Vφ及びVi を比較して、Vφ=V1 となるよう
にトランジスタTi (1≦i≦m)のゲート電圧を制御
している。簡単化のため、例えば、出力電流Iout1…I
outmを総て入力電流Iinφに等しく出力するものとす
る。また、電流電圧変換手段2、301 ,…30m)の
特性、及びトランジスタT101…(100+m)のW
/Lも等しいとする。
が流れ込み電圧Vφを発生している。出力電流Iouti=
IinφならVφ=Vi となる。もし、出力電圧であるト
ランジスタT(100+i)のドレイン電圧の変化や入
力電流Iinφの変化により、出力電流Ioutiが入力電流
Iinφからずれると、電流電圧変換手段30i により電
圧に変換され、Vi ≠Vφとなる。その結果、電圧比較
手段iはV0 =Vi となるようトランジスタT10i の
ゲート電圧を制御し、電流電圧変換手段30iに流れる
出力電流Ioutiを入力電流Iinφに近付ける。このよう
に、電圧比較手段iによりトランジスタT10i を制御
することにより、各出力は入力電流Iinφに追従するカ
レントミラー回路として動作し、その出力インピーダン
スを高くできる。また、電流電圧変換手段30i にも別
の入力電流Iini を印加して差分電流Iinφ−Iini を
出力するようにもできる。
1をトランジスタT2と異なる導電型のトランジスタT
4によるソースフォロアで構成した実施の形態で、図1
1で説明したように、入力電流を入力するノード電圧V
φを低くすることができる。
に基づいて説明する。図54は本発明が適用されたカレ
ントミラー回路の実施の形態を示す構成図である。
電流Iinを入力する第1の入力端子と、第1の出力電流
Iout を出力する第1の出力端子と、ゲートが共通接続
されているトランジスタT1及びT2と、ソースがトラ
ンジスタT1のドレインに接続され、ドレインがトラン
ジスタT1及びT2の共通ゲートに接続され、ゲートが
前記第1の入力端子に接続されたトランジスタT3と、
ソースがトランジスタT2のドレインに接続され、ま
た、ゲートがトランジスタT3のゲートと共通接続さ
れ、ドレインが出力端子に接続されているトランジスタ
T4と、トランジスタT3及びT4の共通ゲートとトラ
ンジスタT3のドレイン間に接続された抵抗R1と、に
より構成されている。
〜T4のサイズは全て等しいとする。トランジスタT3
のドレイン電圧はトランジスタT1及びT2のゲート電
圧で決まり、これはおよそ閾値電圧VT である。トラン
ジスタT3及びT4のゲート電圧はトランジスタT1及
びT2のゲート電圧に抵抗R1にかかる電圧を加算した
電圧となる。したがって、トランジスタT3のソース電
圧、つまり、トランジスタT1のドレイン電圧はトラン
ジスタT3のゲート電圧よりトランジスタT3のゲート
・ソース電圧を減じた電圧となる。トランジスタT3の
ゲート・ソース電圧もおよそ閾値電圧VT なので、トラ
ンジスタT1のドレイン電圧はおよそ抵抗R1にかかる
電圧とほぼ同じになる。同様にトランジスタT4のソー
ス電圧、つまり、トランジスタT2のドレイン電圧はトラ
ンジスタT4のゲート電圧よりトランジスタT4のゲー
ト・ソース電圧を減じた電圧となる。
およそ閾値電圧VT なので、トランジスタT2のドレイ
ン電圧はおよそ抵抗R1にかかる電圧とほぼ同じにな
る。よって抵抗R1にかかる電圧をトランジスタT1及
びT2のドレイン・ソース間の飽和電圧VDS(sat) に設
計すると、トランジスタT2及びT4がともに飽和領域
で動作できる、つまり、出力インピーダンスを高くでき
る出力端子の電圧であるトランジスタT4のドレイン電
圧を飽和電圧VDS(sat) の2倍として、およそ各々のト
ランジスタの飽和電圧の和まで低くすることができる。
このように本手法では、従来例で用いていた増幅回路を
用いていないので、回路規模を小さくでき、かつ、製造
プロセスのばらつきの影響が受けににくいカレントミラ
ー回路を実現できる。
T1及びT2のゲート容量でローパス特性となり、生ず
るカレントミラー回路の周波数特性の劣化を、図54中
に点線で示すように容量C1を抵抗R1に並列に接続す
ることにより軽減することもできる。抵抗R1の値を小
さくしトランジスタT3及びT4の閾値をトランジスタ
T1及びT2の閾値より低いものを用いることで、トラ
ンジスタT1及びT2のドレイン電圧をほぼ飽和電圧V
DS(sat) に保ちつつ抵抗R1による周波数特性の劣化を
軽減することもできる。また、トランジスタT4のソース
を第2の入力端子とし、Iin2 を入力することにより、
出力電流をIout =Iin−Iin2 と入力電流の差分の形
式で出力することも可能である。さらに、図55に示す
ように、トランジスタT1及びT2のソースを抵抗R2
及びR3を介して接地することによりさらに出力インピ
ーダンスを上げることもできる。図56に示すように、
図54に示すカレントミラー回路の出力部のカスコード
に接続されているトランジスタT2及びT4を複数設け
ることにより出力を複数化することもできる。
を図54の回路例より変更することにより抵抗R1にか
かる電圧をバイアス電流Ibにより決定し、入力電流I
inに依存しないようにすることもできる。この時トラン
ジスタT1にはIin+Ib なる電流が流れ、出力電流I
out にIb のオフセットが生じるの防ぐためトランジス
タT2のドレインにバイアス電流Ibを注入してこのオ
フセットをキャンセルできる。図54で説明した通り、
抵抗R1に並列に容量C1を接続することで、周波数特
性の劣化を軽減できることや、トランジスタT4のソー
スを第2の入力端子としIin2 を入力することにより、
出力電流をIout =Iin−Iin2 と入力電流の差分の形
式で出力することができるのも同じである。また、図5
8に示すようにトランジスタT1及びT2のソースを抵
抗R2及びR3を介して接地することによりさらに出力
インピーダンスを上げることもできることも、図59に
示すようにカレントミラー回路の出力部のトランジスタ
T2及びT4を複数持つことにより複数出力化できるこ
とも図54に示す例と同じである。
をさらに図54の回路例より変更することにより抵抗R
1にかかる電圧をバイアス電流Ibにより決定し、入力
電流Iinに依存しないようにするだけでなく、第1の入
力端子に発生する電圧を図54や図57の例ではVT 以
上だったのを、およそトランジスタT1の飽和電圧VDS
(sat) 程度まで低くすることができる。この時トランジ
スタT1には図57の例と同様にIin+Ib なる電流が
流れ、出力電流Iout にIb のオフセットが生じる。図
57の例と同様これを防ぐためトランジスタT2のドレ
インにバイアス電流Ibを注入してこのオフセットをキ
ャンセルできる。また、入力電流の交流成分はトランジ
スタT3や抵抗R1とトランジスタのゲート容量により
落ちてしまうので、容量C1をトランジスタT1のドレ
イン・ゲート間に、また、容量C2をトランジスタT3
のゲート・ソース間に接続することで周波数特性の劣化
を軽減できる。トランジスタT4のソースを第2の入力
端子としIin2 を入力することにより、出力電流をIou
t =Iin−Iin2 と入力電流の差分の形式で出力するこ
とができるのは、図54や図57の例と同じである。ま
た、図61に示すようにトランジスタT1及びT2のソ
ースを抵抗R2及びR3を介して接地することによりさ
らに出力インピーダンスを上げることもできることも、
図62に示すようにカレントミラー回路の出力部のトラ
ンジスタT2及びT4を複数設けることにより出力を複
数化できることも図54や図57に示す例と同じであ
る。
してきたが、電界効果トランジスタの代わりにバイポー
ラトランジスタを用いて構成しても同様の効果が得られ
る。さらに、電界効果トランジスタとバイポーラトラン
ジスタの両方を用いて、例えば図55の例に対しては、
図63に示すようにT1とT2にバイポーラトランジス
タを用いても同様の効果が得られる。
に基づいて説明する。図64は本発明が適用されたカレ
ントミラー回路の実施の形態を示す構成図である。
電流Iinφを流すトランジスタT3及びT1と、ゲート
がトランジスタT1のゲートに共通接続されているトラ
ンジスタT2と、ソースがトランジスタT1のドレイン
に接続されたトランジスタT3と、ソースがトランジス
タT2のドレインに接続され、また、ゲートがトランジ
スタT3のゲートと共通接続され、ドレインから出力電
流が出力されるトランジスタT4と、トランジスタT3
のドレイン電圧を増幅するバッファアンプ30と、バッ
ファアンプ30の出力をレベルシフトするレベルシフト
回路31と、を具備し、トランジスタT3及びT4の共
通ゲートは、バッファアンプの出力に接続され、レベル
シフト回路31の出力はトランジスタT1及びT2の共
通ゲートに接続され、バッファアンプ30の入力部はト
ランジスタT1と異なる導電型のトランジスタT5で構
成され、バッファアンプ30の入力はトランジスタT5
のゲートに接続されている。
スタT1のゲート電圧からレベルシフト回路31により
所定の電圧だけレベルシフトした高い電圧となってい
る。またトランジスタT3のドレイン電圧をバッファア
ンプ30を介してトランジスタT3のゲートに印加する
構成により、トランジスタT1に流れる電流が入力電流
Iinφにより決定されるようトランジスタT1のゲート
電圧が決まる。つまり、トランジスタT1及びT3に入
力電流Iinφより小さい電流が流れている時には、トラ
ンジスタT3のドレイン電圧が高くなり、バッファアン
プ30を介してトランジスタT3及びT1のゲート電圧
が高くなり、トランジスタT1及びT3に入力電流Iin
φと等しい電流が流れるようになる。また、トランジス
タT1及びT3に入力電流Iinφより大きい電流が流れ
ている時には、トランジスタT3のドレイン電圧が低く
なり、バッファアンプ30を介してトランジスタT3及
びT1のゲート電圧が低くなり、トランジスタT1及び
T3に入力電流Iinφと等しい電流が流れるように動作
する。
ズが等しく、また、トランジスタT1及びT2のサイズ
が等しい時に、トランジスタT3及びT4のゲート電圧
が共通で、かつ、トランジスタT1及びT2のゲート電
圧が共通なので、トランジスタT2のゲート電圧及びド
レイン電圧は、トランジスタT1のゲート電圧及びドレ
イン電圧に各々等しくなり、トランジスタT2はトラン
ジスタT1に流れる電流とほぼ等しい電流を流すカレン
トミラー動作をする。
ズ( チャネル幅/ チャネル長) がトランジスタT1及び
T2のサイズ( チャネル幅/ チャネル長) より大きい
時、トランジスタT1及びT2のドレイン電圧は、レベ
ルシフト回路のレベルシフト電圧VLS以上となる。ここ
で、レベルシフト回路のレベルシフト電圧VLSをトラン
ジスタT1及びT2のドレイン・ソース間の飽和電圧V
DS(sat) 程度に設定すると、トランジスタT1及びT2
のドレイン電圧はほぼ飽和電圧VDS(sat) となり、飽和
領域で動作できる。よって、出力電流を流すトランジス
タT4のドレイン電圧が飽和電圧VDS(sat) の2倍程度
に低くなってもトランジスタT4のドレイン・ソース電
圧はVDS(sat) 程度あり飽和領域で動作するので、出力
電圧が低くても高出力インピーダンスを保つことができ
る。
ンジスタT3のゲート電圧からバッファアンプのDCオ
フセット電圧Voffset分シフトした電圧となる。つま
り、トランジスタT3のドレイン電圧は、トランジスタ
T1のゲート電圧VGS1 とレベルシフト回路のレベルシ
フト電圧VLSの和からバッファアンプのDCオフセット
電圧Voffset引いた電圧となる。よって、バッファアン
プのDCオフセット電圧VoffsetをVGS1-VDS(sat) 程
度に選ぶことにより、カレントミラー回路の入力電圧で
あるトランジスタT3のドレイン電圧をトランジスタT
1及びT3がともに飽和領域で動作できる飽和電圧VDS
(sat) の2倍程度に低くすることができる。
路の周波数特性の影響を低減するため、図64中に示し
てあるように容量CF1及びCF2を適宜付加してもよい。
るようにトランジスタT1のドレインに入力電流Iin1
を、或は、トランジスタT2のドレインに入力電流Iin
2 を入力してもよい。
30をPMOS トランジスタTB31によるソースフォロ
アにより構成し、レベルシフト回路31を抵抗RB31
より構成した具体例である。抵抗RB31とバイアス電
流Ib2で決まるレベルシフト電圧をVDS(sat) 同じ程度
に選び、トランジスタTB31のゲート・ソース電圧の
絶対値をトランジスタT1のゲート・ソース電圧を飽和
電圧VDS(sat) の2倍程度低く選ぶことにより、図64
で説明したようにトランジスタT4のドレイン電圧が2
倍のVDS(sat) 程度になってもカレントミラー回路の出
力インピーダンスを高く保つことができ、かつカレント
ミラー回路の入力電圧であるトランジスタT3のドレイ
ン電圧を低くできる。なお、図65の抵抗RB31をゲ
ートをトランジスタTB31と共通接続したトランジス
タTB33を用いて実現することもできる。
67に示すようにボルテージフォロア構成の差動増幅回
路によっても実現できる。差動増幅回路及びレベルシフ
ト回路の周波数特性の影響を低減するため、図65中に
示してあるように容量CF1及びCF2を適宜付加してもよ
い。図67の差動増幅回路は図68に示すように、トラ
ンジスタTB31、TB32、電流源Ib1、Ib2で実現
し、レベルシフト回路は抵抗RB1で実現できる。ここ
で、トランジスタTB31のゲート・ソース電圧の絶対
値の方がトランジスタTB32のゲート・ソース電圧の
絶対値より大きくなるようにトランジスタTB32とT
B31のサイズを選んだり、また、電流源Ib1 の電流を
電流源Ib2 の電流の1/2 以下にすることで、バッファア
ンプのDCオフセット電圧Voffsetを実現できる。さらに
は、図69に示すようにトランジスタTB31のソース
に直列に抵抗RB3を接続することにより、バッファア
ンプのDCオフセット電圧Voffsetを実現してもよい。
ォロアを構成する差動増幅回路の帰還経路に第2のレベ
ルシフト回路32を挿入して、バッファアンプのDCオフ
セット電圧Voffsetを実現することもできる。これは、
図68において帰還経路を形成していたトランジスタT
B32のドレインとゲート間に、図71で示すように抵
抗RB2を挿入することにより実現できる。図72は、
図71の抵抗RB1をトランジスタTB34で実現し、
トランジスタTB31のソースに直列にゲートをトラン
ジスタTB31と共通接続したトランジスタTB33を
接続することでさらに差動増幅回路にオフセットを持た
せることができる。
路31出力をレベルシツト回路32によりさられにレベ
ルシフトさせて差動増幅回路30の負入力により帰還す
ることにより、カレントミラー回路の入力電圧をトラン
ジスタT1のゲート電圧よりレベルシフト回路32のレ
ベルシフト分低い電圧とすることができる。これは、図
74に示すように抵抗RB1,RB2をトランジスタT
B32のドイレイン・ゲート間に挿入することで実現で
きる。また図73、図74中に示してあるようにように
容量CF1,CF2,CF3により、差動増幅回路30及び抵
抗RB31,RB32による周波数特性の劣化を改善で
きる。
て説明してきたが、図73に示すようにバイポーラトラ
ンジスタを用いてカレントミラー回路を構成しても同様
の効果が得られる。
図75に示すようにレベルシフト回路31を兼用して用
いることで実現してもよい。図77は図76の具体例
で、抵抗RB1によりレベルシフト回路を実現してい
る。
64や図70に示すカレントミラー回路の出力部のカス
コードに接続されているトランジスタT2及びT4を複
数持つことにより複数出力化できる。図80は図79に
おいて、差動増幅回路30とレベルシフト回路31及び
32を図71で説明したようにトランジスタTB31及
びTB32と抵抗RB1及びRB2で実現し、差動増幅
回路30にさらにオフセットを持たせるよう抵抗RB3
をトランジスタTB31のソースに直列に接続した例
で、カレントミラー回路の入力電圧であるトランジスタ
T3のドレイン電圧をトランジスタT3のゲート電圧よ
り低くすることができる。
により出力電流が変化しようとすると、本発明のカレン
トミラー回路では、出力電流の変化が少なくなるように
ように制御されているため、出力インピーダンスを高め
ることができる。また、このカレントミラー回路が動作
するために必要な出力電圧は第2の電流電圧変換手段に
かかる電圧と第1のトランジスタが動作するために必要
なVDS(sat) の和で、電流電圧変換手段にかかる電圧を
VDS(sat) 程度に設定することでで出力電圧範囲を広く
取ることができる。
力側と出力側の電流電圧変換手段で電流電圧変換された
電圧を比較しているので、外部バイアス電圧が不要にな
る。また、例えばIC化に際して、製造プロセスがばら
ついて電流電圧変換手段の絶対的な特性が変化しても、
パターンレイアウト等で相対的な第1と第2の電流電圧
変換手段の特性ばらつきを小さくできるので、その結果
製造プロセスのばらつきの影響が受けにくいという効果
がある。
ず、カレントミラー回路の出力部のカスコードに接続さ
れているトランジスタがともに飽和領域で動作できる、
つまり、出力インピーダンスを高くできる出力端子の電
圧を飽和電圧VDS(sat) の2倍とし、およそ各々のトラ
ンジスタの飽和電圧の和まで低くすることが小さな回路
規模でできる。また、複製する電流の精度を損なうこと
がない。
回路の出力部のカスコードに接続されているトランジス
タがともに飽和領域で動作できる、つまり、出力インピ
ーダンスを高くできる出力端子の電圧を飽和電圧VDS(s
at) の約2倍と、およそ各々のトランジスタの飽和電圧
の和まで低くすることが小さな回路規模でできる。さら
に、カレントミラー回路の入力電圧も飽和電圧VDS(sa
t) の約2倍程度まで低くすることが可能である。ま
た、複製する電流の精度を損なうことがない。
回路を説明するためのブロック図。
図。
スタを用いた構成例を示す図。
例を示す図。
の構成を示す図。
した図。
図。
示す図。
体的構成を示す図。
を示す図。
を示す図。
具体的構成を示す図。
具体的構成を示す図。
具体的構成を示す図。
スタのゲートをバイアスしている実施の形態の構成を示
す図。
スタのゲートをバイアスしている実施の形態の別の構成
を示す図。
量を付加した図。
成を示す図。
トランジスタのゲートをバイアスしている実施の形態の
構成を示す図。
示す図。
量を付加した図。
付加した図。
示す図。
示す図。
トランジスタのゲートをバイアスしている実施の形態の
構成を示す図。
図。
図。
図。
付加した図。
図。
図。
路図。
図。
図。
図。
図。
トランジスタのゲートをバイアスしている実施例の構成
を示す図。
トランジスタのゲートをバイアスしている実施例の構成
を示す図。
量を付加した回路を示す図。
段にトランジスタのゲートをバイアスしている実施例の
構成を示す図。
路の構成を示す図。
上げた図54の変形回路の構成を示す図。
た構成を示す図。
回路の構成を示す図。
上げた図57の変形回路の構成を示す図。
た構成を示す図。
回路の構成を示す図。
上げた図60の変形回路の構成を示す図。
た構成を示す図。
ランジスタT1とT2をバイポーラトランジスタで構成した
変形回路の構成を示す図。
ー回路の構成を示す図。
アで構成した具体例の回路を示す図。
抵抗をトランジスタで構成した変形例の回路を示す図。
り構成した例の回路を示す図。
持たせた例を示す回路図。
ト回路を有する例を示す回路図。
たカレントミラー回路を示す図。
体例の回路を示す図。
り構成した例。
を示す図。
ミラー回路の構成を示す図。
従来例のカレントミラー回路を示す図。
従来例のカレントミラー回路を示す図。
高精度の従来のカレントミラー回路を示す図。
Claims (82)
- 【請求項1】入力電流が入力される第1の電流電圧変換
手段と、少なくとも出力電流を含む電流が入力される第
2の電流電圧変換手段と、そのコレクタあるいはドレイ
ンより出力電流を出力し、そのエミッタあるいはソース
が前記第2の電流電圧変換手段に接続される第1のトラ
ンジスタと、前記第1のトランジスタの制御電極を制御
する制御手段と、より構成され、 前記制御手段は、 前記第1および第2の電流電圧変換手
段で電流電圧変換された第1および第2の出力電圧を参
照して、該制御手段から前記第1および第2の電流電圧
変換手段に対して、入力電流と出力電流の比に応じた比
率である所定の比率で電流が流れるように前記第1のト
ランジスタを制御していることを特徴とするカレントミ
ラー回路。 - 【請求項2】前記第2の電流電圧変換手段に第2の入力
電流を入力することを特徴とする請求項1記載のカレン
トミラー回路。 - 【請求項3】前記第1および第2の電流電圧変換手段
は、第1および第2の抵抗により構成されていることを
特徴とする請求項1記載のカレントミラー回路。 - 【請求項4】前記第1および第2の電流電圧変換手段
は、少なくとも第2および第3のトランジスタと、前記
第2および第3のトランジスタの制御電極に対して共通
にバイアス電圧を印加する第1のバイアス手段と、を備
えることを特徴とする請求項1記載のカレントミラー回
路。 - 【請求項5】前記第1のバイアス手段は、前記第1の電
流電圧変換手段により電流電圧変換された電圧を基準に
して、前記バイアス電圧を発生させることを特徴とする
請求項4記載のカレントミラー回路。 - 【請求項6】前記バイアス手段に並列に接続された容量
を具備することを特徴とする請求項5記載のカレントミ
ラー回路。 - 【請求項7】前記第1のバイアス手段は、レベルシフト
手段により構成されることを特徴とする請求項5記載の
カレントミラー回路。 - 【請求項8】前記レベルシフト手段は、前記第2および
第3のトランジスタと異なる導電型の第4のトランジス
タにより形成されるソースフォロワあるいはエミッタフ
ォロワより構成されることを特徴とする請求項7記載の
カレントミラー回路。 - 【請求項9】前記第2ないし第4のトランジスタは、電
界効果トランジスタにより形成されると共に、前記第4
のトランジスタの閾値の絶対値が前記第2および第3の
トランジスタの閾値の絶対値より小さいことを特徴とす
る請求項8記載のカレントミラー回路。 - 【請求項10】前記第1のバイアス手段は、ダイオード
接続された第4のトランジスタより構成されることを特
徴とする請求項5記載のカレントミラー回路。 - 【請求項11】前記第2ないし第4のトランジスタは、
電界効果トランジスタにより形成されると共に、前記第
4のトランジスタの閾値の絶対値が前記第2および第3
のトランジスタの閾値の絶対値より小さいことを特徴と
する請求項10記載のカレントミラー回路。 - 【請求項12】前記第4のトランジスタのチャネル幅と
チャネル長の比が、前記第2のトランジスタのチャネル
幅とチャネル長の比の4倍以上であることを特徴とする
請求項10記載のカレントミラー回路。 - 【請求項13】前記第1のバイアス手段は、コレクタ・
ベース間あるいはドレイン・ゲート間にレベルシフト手
段が接続されたトランジスタにより構成されることを特
徴とする請求項5記載のカレントミラー回路。 - 【請求項14】前記1のバイアス手段は、レベルシフト
手段と、第4の電流源により構成されることを特徴とす
る請求項5記載のカレントミラー回路。 - 【請求項15】前記第1のバイアス手段は、ダイオード
接続された第4のトランジスタと第4の電流源とにより
構成されることを特徴とする請求項5記載のカレントミ
ラー回路。 - 【請求項16】前記第1のバイアス手段は、コレクタ・
ベース間あるいはドレイン・ゲート間にレベルシフト手
段が接続されたトランジスタと第4の電流源により構成
されることを特徴とする請求項5記載のカレントミラー
回路。 - 【請求項17】前記第1および第2の電流電圧変換手段
は、少なくとも第2および第3のトランジスタにより構
成され、前記第2および第3のトランジスタの制御電極
は共に前記制御手段の出力により制御されていることを
特徴とする請求項1記載のカレントミラー回路。 - 【請求項18】前記第1および第2の電流電圧変換手段
は、少なくとも第2および第3のトランジスタにより構
成され、前記第2および第3のトランジスタの制御電極
は共に前記制御手段の出力をレベルシフトした出力によ
り制御されていることを特徴とする請求項1記載のカレ
ントミラー回路。 - 【請求項19】前記制御手段の出力をレベルシフトさせ
るレベルシフト手段は、並列に接続された容量を具備す
ることを特徴とする請求項18記載のカレントミラー回
路。 - 【請求項20】前記制御手段は、第1および第2の電流
源と、前記第2の電流電圧変換手段により電流電圧変換
された電圧を基準にして前記第1の電流源の出力電流を
電圧に変換する第3の電流電圧変換手段と、前記第1の
電流電圧変換手段により電流電圧変換された電圧と前記
第3の電流電圧変換手段により変換された電圧の差を電
流に変換する前記第1の電流電圧変換手段と、前記第1
の電流電圧変換手段の出力電流と前記第2の電流源の電
流を比較する第1の電流比較手段とにより構成されるこ
とを特徴とする請求項1記載のカレントミラー回路。 - 【請求項21】前記第1および第2の電流源は、第3の
電流源と、前記第3の電流源の出力電流を分割する電流
分割手段により構成されることを特徴とする請求項20
記載のカレントミラー回路。 - 【請求項22】前記第1および第2の電流電圧変換手段
は、少なくとも第2および第3のトランジスタにより構
成され、前記第2および第3のトランジスタの制御電極
は共に前記第3の電流電圧変換手段の出力により制御さ
れていることを特徴とする請求項20記載のカレントミ
ラー回路。 - 【請求項23】前記第3の電流電圧変換手段は、ダイオ
ード接続された第4のトランジスタにより構成されるこ
とを特徴とする請求項22記載のカレントミラー回路。 - 【請求項24】前記第2ないし第4のトランジスタは、
電界効果トランジスタにより形成されると共に、前記第
4のトランジスタの閾値の絶対値が前記第2および第3
のトランジスタの閾値の絶対値より小さいことを特徴と
する請求項23記載のカレントミラー回路。 - 【請求項25】前記第4のトランジスタのチャネル幅と
チャネル長の比が、前記第2のトランジスタのチャネル
幅とチャネル長の比の4倍以上であることを特徴とする
請求項23記載のカレントミラー回路。 - 【請求項26】前記第1および第2の電流電圧変換手段
は、少なくとも第2および第3のトランジスタにより構
成され、前記第2および第3のトランジスタの制御電極
は共に前記第3の電流電圧変換手段の出力をレベルシフ
トした出力により制御されていることを特徴とする請求
項20記載のカレントミラー回路。 - 【請求項27】前記第3の電流電圧変換手段の出力をレ
ベルシフトするレベルシフト手段は、並列に接続された
容量を具備することを特徴とする請求項26記載のカレ
ントミラー回路。 - 【請求項28】前記制御手段は、前記第1の電流電圧変
換手段により電流電圧変換された電圧を基準にして所定
の電圧を発生させる第2のバイアス手段と、前記第2の
バイアス手段の出力電圧を参照して前記第1および第2
の電流電圧変換手段により電流電圧変換された電圧を電
流に変換する第2および第3の電圧電流変換手段と、前
記第2および第3の電圧電流変換手段の出力電流を比較
する第2の電流比較手段と、により構成されることを特
徴とする請求項1記載のカレントミラー回路。 - 【請求項29】前記第2のバイアス手段は、並列に接続
された容量を具備することを特徴とする請求項28記載
のカレントミラー回路。 - 【請求項30】前記第1および第2の電流電圧変換手段
は、少なくとも第2および第3のトランジスタにより構
成され、前記第2および第3のトランジスタの制御電極
は、共に前記第2のバイアス手段の出力により制御され
ていることを特徴とする請求項28記載のカレントミラ
ー回路。 - 【請求項31】前記バイアス手段は、前記第2および第
3のトランジスタとは異なる導電型の第4のトランジス
タより形成されたソースフォロワまたはエミッタフォロ
ワにより構成されることを特徴とする請求項30記載の
カレントミラー回路。 - 【請求項32】前記第2ないし第4のトランジスタは電
界効果トランジスタにより形成されると共に、前記第4
のトランジスタの閾値の絶対値が前記第2および第3の
トランジスタの閾値の絶対値よりも小さいことを特徴と
する請求項31記載のカレントミラー回路。 - 【請求項33】前記第2のバイアス手段は、ダイオード
接続された第4のトランジスタにより構成されることを
特徴とする請求項30記載のカレントミラー回路。 - 【請求項34】前記第2ないし第4のトランジスタは電
界効果トランジスタにより形成されると共に、前記第4
のトランジスタの閾値の絶対値が前記第2および第3の
トランジスタの閾値の絶対値よりも小さいことを特徴と
する請求項33記載のカレントミラー回路。 - 【請求項35】前記第4のトランジスタのチャネル幅と
チャネル長の比が、前記第2のトランジスタのチャネル
幅とチャネル長の比の4倍以上であることを特徴とする
請求項33記載のカレントミラー回路。 - 【請求項36】前記第1および第2の電流電圧変換手段
は、少なくとも第2および第3のトランジスタにより構
成され、前記第2および第3のトランジスタの制御電極
は共に前記第2のバイアス手段の出力がレベルシフトさ
れた出力により制御されていることを特徴とする請求項
28記載のカレントミラー回路。 - 【請求項37】前記第2のバイアス手段は、第3の電流
電圧変換手段により構成され、前記第1の電流電圧変換
手段により電流電圧変換された電圧を基準にして前記第
2のバイアス手段により生成される前記所定の電圧は、
前記第4の電流源の出力電流により決定されることを特
徴とする請求項28記載のカレントミラー回路。 - 【請求項38】第1ないし第(N+1)[Nは正の整
数]の複数の電流電圧変換手段と、そのコレクタあるい
はドレインより出力電流を出力すると共にそのエミッタ
あるいはソースが各々第2ないし第(N+1)の電流電
圧変換手段に接続される第1ないし第Nのトランジスタ
と、前記第1ないし第Nのトランジスタの制御電極を各
々制御する第1ないし第Nの複数の制御手段と、より構
成され、 少なくとも前記第1の電流電圧変換手段は入力電流を入
力し、また、第i(iは1からN)の制御手段は第1お
よび第(i+1)の電流電圧変換手段で電流電圧変換さ
れた電圧を参照して前記第iの制御手段から前記第1お
よび第(i+1)の電流電圧変換手段に対して、入力電
流と出力電流との比に応じた比率である所定の比率で電
流が流れるように前記第iのトランジスタを制御してい
ることを特徴とするカレントミラー回路。 - 【請求項39】少なくとも入力電流を入力する第2のト
ランジスタで構成される第1の電流電圧変換手段と、第
3のトランジスタで構成される第2の電流電圧変換手段
と、そのドレインあるいはコレクタより出力電流を出力
し、そのソースあるいはエミッタが前記第2の電流電圧
変換手段に接続される第1のトランジスタと、前記第1
および第2の電流電圧変換手段により各々変換された電
圧を比較する電圧比較手段と、により構成され、 前記第1のトランジスタの制御電極は前記電圧比較手段
の出力により制御され、また、前記電圧比較手段の出力
を基準にして生成した電圧により、前記第1および第2
の電流電圧変換手段を構成する前記第2および第3のト
ランジスタの制御電極を制御することを特徴とするカレ
ントミラー回路。 - 【請求項40】前記第1および第2の電流電圧変換手段
をそれぞれ構成する前記第2および第3のトランジスタ
の制御電極は、共に前記電圧比較手段の出力をレベルシ
フト手段によりレベルシフトした電圧により制御される
ことを特徴とする請求項39記載のカレントミラー回
路。 - 【請求項41】前記レベルシフト手段は、並列に接続さ
れた容量を具備することを特徴とする請求項40記載の
カレントミラー回路。 - 【請求項42】少なくとも入力電流を入力する第2のト
ランジスタで構成される第1の電流電圧変換手段と、第
3のトランジスタで構成される第2の電流電圧変換手段
と、そのドレインあるいはコレクタより出力電流を出力
し、そのソースあるいはエミッタが前記第2の電流電圧
変換手段に接続される第1のトランジスタと、前記第1
および第2の電流電圧変換手段により各々変換された電
圧を比較する電圧比較手段と、により構成され、 前記第1のトランジスタの制御電極は前記電圧比較手段
の出力により制御され、また、前記電圧比較手段の入力
部は前記第2のトランジスタと異なる導電型の第4およ
び第5のトランジスタより構成される差動対により構成
され、前記差動対の共通エミッタあるいは共通ソースの
電圧を基準にして生成した電圧により、前記第1および
第2の電流電圧変換手段をそれぞれ構成する前記第2お
よび第3のトランジスタの制御電極を共に制御すること
を特徴とするカレントミラー回路。 - 【請求項43】少なくとも入力電流を入力する第2のト
ランジスタにより構成される第1の電流電圧変換手段
と、第3のトランジスタにより構成される第2の電流電
圧変換手段と、前記第1の電流電圧変換手段により電流
電圧変換された電圧を基準にして所定の電圧を発生させ
るバイアス手段と、そのドレインあるいはコレクタより
出力電流を出力し、そのソースあるいはエミッタが前記
第2の電流電圧変換手段に接続される第1のトランジス
タと、前記第1および第2の電流電圧変換手段により各
々電流電圧変換された電圧を比較する電圧比較手段と、
により構成され、 前記第1のトランジスタの制御電極は前記電圧比較手段
の出力により制御され、前記第1および第2の電流電圧
変換手段をそれぞれ構成する前記第2および第3のトラ
ンジスタの制御電極は共に前記バイアス手段によりバイ
アスされることを特徴とするカレントミラー回路。 - 【請求項44】前記バイアス手段は、並列に接続された
容量を具備することを特徴とする請求項43記載のカレ
ントミラー回路。 - 【請求項45】前記バイアス手段は、レベルシフト手段
により構成されることを特徴とする請求項43記載のカ
レントミラー回路。 - 【請求項46】前記レベルシフト手段は、前記第2およ
び第3のトランジスタとは異なる導電型の第4のトラン
ジスタにより形成されるソースフォロワあるいはエミッ
タフォロワにより構成されることを特徴とする請求項4
5記載のカレントミラー回路。 - 【請求項47】前記第2ないし第4のトランジスタは電
界効果トランジスタにより形成され、前記第4のトラン
ジスタの閾値の絶対値は前記第2および第3のトランジ
スタの閾値の絶対値よりも小さいことを特徴とする請求
項46記載のカレントミラー回路。 - 【請求項48】前記バイアス手段は、ダイオード接続し
た第4のトランジスタにより構成されることを特徴とす
る請求項43記載のカレントミラー回路。 - 【請求項49】前記第2ないし第4のトランジスタは電
界効果トランジスタにより形成されると共に、前記第4
のトランジスタの閾値の絶対値は前記第2および第3の
トランジスタの閾値の絶対値よりも小さいことを特徴と
する請求項48に記載のカレントミラー回路。 - 【請求項50】前記第4のトランジスタのチャネル幅と
チャネル長の比が、前記第2のトランジスタのチャネル
幅とチャネル長の比の4倍以上であることを特徴とする
請求項48記載のカレントミラー回路。 - 【請求項51】前記バイアス手段は、コレクタ・ベース
間あるいはドレイン・ゲート間にレベルシフト手段が接
続されたトランジスタにより構成されることを特徴とす
る請求項43記載のカレントミラー回路。 - 【請求項52】前記バイアス手段は、第3の電流電圧変
換手段と第1の電流源により構成されると共に、前記第
1の電流電圧変換手段により電流電圧変換された電圧を
基準にして前記バイアス手段により生成される前記所定
の電圧は、前記第1の電流源の出力電流により決定され
ることを特徴とする請求項43記載のカレントミラー回
路。 - 【請求項53】少なくとも入力電流を入力する第(N+
1)[Nは正の整数]のトランジスタにより構成される
第1の電流電圧変換手段と、第(N+2)ないし第(2
N+1)のトランジスタで構成される第2ないし第(N
+1)の電流電圧変換手段と、前記第1の電流電圧変換
手段により電流電圧変換された電圧を基準にして所定の
電圧を発生させるバイアス手段と、そのコレクタあるい
はドレインより出力電流を出力し、そのエミッタあるい
はソースが各々前記第2ないし第(N+1)の電流電圧
変換手段に接続される第1ないし第Nのトランジスタ
と、前記第1の電流電圧変換手段により電流電圧変換さ
れた電圧と第i(iは1からNの任意の数)の電流電圧
変換手段により電流電圧変換された電圧とを比較する第
1ないし第Nの電圧比較手段とにより構成され、 前記第1ないし第Nのトランジスタの制御電極は前記第
1ないし第Nの電圧比較手段の各々の出力により制御さ
れ、また、前記第1ないし第(N+1)の電流電圧変換
手段を構成する前記第(N+1)ないし第(2N+1)
のトランジスタの制御電極は共に前記バイアス手段によ
り制御されていることを特徴とするカレントミラー回
路。 - 【請求項54】少なくとも第1の入力電流を入力する第
1の入力端子と、第1の出力電流を出力する第1の出力
端子と、ゲートあるいはベースが共通接続されている第
1および第2のトランジスタと、ソースあるいはエミッ
タが前記第1のトランジスタのドレインあるいはコレク
タに接続され、ドレインあるいはコレクタが前記第1お
よび第2のトランジスタの共通ゲートあるいは共通ベー
スに接続され、ゲートあるいはベースが前記入力端子に
接続された第3のトランジスタと、そのソースあるいは
エミッタが前記第2のトランジスタのドレインあるいは
コレクタに接続され、また、そのゲートあるいはベース
が前記第3のトランジスタのゲートあるいはベースと共
通接続され、そのドレインあるいはコレクタが出力端子
に接続されている第4のトランジスタと、前記第3およ
び第4のトランジスタの共通ゲートあるいは共通ベース
と前記第3のトランジスタのドレインあるいはコレクタ
の間に接続された第1の抵抗と、により構成されること
を特徴とするカレントミラー回路。 - 【請求項55】第2ないし第nの出力端子と、前記第4
のトランジスタのゲートあるいはベースに共通に接続さ
れ、また、そのドレインあるいはコレクタが前記第2な
いし第nの出力端子に各々接続されている第5ないし第
(n+3)のトランジスタと、前記第2のトランジスタ
のゲートあるいはベースに共通に接続され、また、その
ドレインあるいはコレクタが前記第5ないし第(n+
3)のトランジスタのソースあるいはエミッタに各々接
続されている第(n+4)ないし第(2n+2)のトラ
ンジスタと、を備えることを特徴とする請求項54記載
のカレントミラー回路。 - 【請求項56】少なくとも第1の入力電流を入力する第
1の入力端子と、第1の出力電流を出力する第1の出力
端子と、そのゲートあるいはベースが共通接続されてい
る第1および第2のトランジスタと、そのソースあるい
はエミッタが第1のトランジスタのドレインあるいはコ
レクタに接続され、そのドレインあるいはコレクタが前
記第1および第2のトランジスタの共通ゲートあるいは
共通ベースと前記入力端子に接続された第3のトランジ
スタと、そのソースあるいはエミッタが前記第2のトラ
ンジスタのドレインあるいはコレクタに接続され、ま
た、そのゲートあるいはベースが前記第3のトランジス
タのゲートあるいはベースと共通接続され、そのドレイ
ンあるいはコレクタが出力端子に接続されている第4の
トランジスタと、前記第3および第4のトランジスタの
共通ゲートあるいは共通ベースと前記第3のトランジス
タのドレインあるいはコレクタの間に接続された第1の
抵抗と、前記第3および第4のトランジスタの共通ゲー
トあるいは共通ベースと前記第1の抵抗との接続点に第
1のバイアス電流を供給する第1の電流源と、により構
成されることを特徴とするカレントミラー回路。 - 【請求項57】前記第1の電流源より供給される第1の
バイアス電流に応じて、第2のバイアス電流を前記第2
のトランジスタのドレインあるいはコレクタに供給する
第2の電流源を具備することを特徴とする請求項56記
載のカレントミラー回路。 - 【請求項58】前記第1の抵抗に並列に接続された第1
の容量を備えることを特徴とする請求項54または56
記載のカレントミラー回路。 - 【請求項59】第2ないし第n[nは正の整数]の出力
端子と、前記第4のトランジスタのゲートあるいはベー
スに共通に接続され、また、そのドレインあるいはコレ
クタが第2ないし第nの出力端子に各々接続されている
第5ないし第(n+3)のトランジスタと、前記第2の
トランジスタのゲートあるいはベースに共通接続され、
また、そのドレインあるいはコレクタが各々前記第5な
いし第(n+3)のトランジスタのソースあるいはエミ
ッタに接続されている第(n+4)ないし第(2n+
2)のトランジスタと、を備えることを特徴とする請求
項56記載のカレントミラー回路。 - 【請求項60】少なくとも第1の入力電流を入力する第
1の入力端子と、第1の出力電流を出力する第1の出力
端子と、そのゲートあるいはベースが共通接続されてい
る第1および第2のトランジスタと、そのソースあるい
はエミッタが前記第1のトランジスタのドレインあるい
はコレクタおよび前記第1の入力端子に接続され、その
ドレインあるいはコレクタが前記第1および第2のトラ
ンジスタの共通ゲートあるいは共通ベースに接続された
第3のトランジスタと、そのソースあるいはエミッタが
前記第2のトランジスタのドレインあるいはコレクタに
接続され、また、そのゲートあるいはベースが前記第3
のトランジスタのゲートあるいはベースと共通接続さ
れ、そのドレインあるいはコレクタが前記第1の出力端
子に接続されている第4のトランジスタと、前記第3お
よび第4のトランジスタの共通ゲートあるいは共通ベー
スと前記第3のトランジスタのドレインあるいはコレク
タの間に接続された第1の抵抗と、前記第3および第4
のトランジスタの共通ゲートあるいは共通ベースと前記
第1の抵抗の接続点に第1のバイアス電流を供給する第
1の電流源と、により構成されていることを特徴とする
カレントミラー回路。 - 【請求項61】前記第1および第2のトランジスタのソ
ースあるいはエミッタは、各々第2および第3の抵抗を
介して接続されていることを特徴とする請求項54,5
6または60記載のカレントミラー回路。 - 【請求項62】前記第1の電流源より供給される前記第
1のバイアス電流に応じて、第2のバイアス電流を前記
第2のトランジスタのドレインあるいはコレクタに供給
する第2の電流源を具備することを特徴とする請求項6
0記載のカレントミラー回路。 - 【請求項63】前記第1のトランジスタのドレイン・ゲ
ート間あるいはコレクタ・ベース間に接続された第1の
容量をさらに備えることを特徴とする請求項60記載の
カレントミラー回路。 - 【請求項64】前記第3のトランジスタのソース・ゲー
ト間あるいはコレクタ・ベース間に接続された第2の容
量を備えることを特徴とする請求項60記載のカレント
ミラー回路。 - 【請求項65】前記第4のトランジスタのソースあるい
はエミッタが、第2の入力電流を入力する第2の入力端
子であることを特徴とする請求項54、56または60
記載のカレントミラー回路。 - 【請求項66】第2ないし第n[nは正の整数]の出力
端子と、前記第4のトランジスタのゲートあるいはベー
スに共通に接続され、また、ドレインあるいはコレクタ
が前記第2ないし第nの出力端子に各々接続されている
第5ないし第(n+3)のトランジスタと、前記第2の
トランジスタのゲートあるいはベースに共通接続され、
また、そのドレインあるいはコレクタが前記第5ないし
第(n+3)のトランジスタのソースあるいはエミッタ
に各々接続されている第(n+4)ないし第(2n+
2)のトランジスタと、を備えることを特徴とする請求
項60記載のカレントミラー回路。 - 【請求項67】入力電流を流す第1のトランジスタと、
ゲートあるいはベースが前記第1のトランジスタのゲー
トあるいはベースに共通接続されている第2のトランジ
スタと、そのソースあるいはエミッタが前記第1のトラ
ンジスタのドレインあるいはコレクタに接続され、その
ドレインあるいはコレクタが前記第1および第2のトラ
ンジスタの共通ゲートあるいは共通ベースに接続された
第3のトランジスタと、そのソースあるいはエミッタが
前記第2のトランジスタのドレインあるいはコレクタに
接続され、また、そのゲートあるいはベースが前記第3
のトランジスタのゲートあるいはベースと共通接続さ
れ、そのドレインあるいはコレクタから出力電流が出力
される第4のトランジスタと、前記第3および第4のト
ランジスタの共通ゲートあるいは共通ベースと前記第3
のトランジスタのドレインあるいはコレクタの間に接続
された第1の抵抗と、により構成されることを特徴とす
るカレントミラー回路。 - 【請求項68】前記第3および第4のトランジスタは電
界効果トランジスタにより構成され、その閾値が前記第
1および第2のトランジスタの閾値あるいはVbeより低
いことを特徴とする請求項67記載のカレントミラー回
路。 - 【請求項69】第2ないし第n[nは正の整数]の出力
端子と、そのゲートあるいはベースが前記第4のトラン
ジスタのゲートあるいはベースに共通に接続され、ま
た、そのドレインあるいはコレクタが前記第2ないし第
nの出力端子に各々接続されている第5ないし第(n+
3)のトランジスタと、そのゲートあるいはベースが前
記第2のトランジスタのゲートあるいはベースに共通に
接続され、また、そのドレインあるいはコレクタが前記
第5ないし第(n+3)のトランジスタのソースあるい
はエミッタに各々接続されている第(n+4)ないし第
(2n+2)のトランジスタと、を備えることを特徴と
する請求項67記載のカレントミラー回路。 - 【請求項70】入力電流を流す第1のトランジスタと、
そのゲートあるいはベースが前記第1のトランジスタの
ゲートあるいはベースに共通に接続されている第2のト
ランジスタと、そのソースあるいはエミッタが前記第1
のトランジスタのドレインあるいはコレクタに接続され
た第3のトランジスタと、そのソースあるいはエミッタ
が前記第2のトランジスタのドレインあるいはコレクタ
に接続され、また、そのゲートあるいはベースが前記第
3のトランジスタのゲートあるいはベースと共通接続さ
れ、そのドレインあるいはコレクタから出力電流が出力
される第4のトランジスタと、前記第3のトランジスタ
のドレインあるいはコレクタ電圧を増幅するバッファア
ンプと、前記バッファアンプの出力をレベルシフトする
第1のレベルシフト回路と、を具備し、 前記第3および第4のトランジスタの共通ゲートあるい
は共通ベースは前記バッファアンプの出力に接続され、
前記第1のレベルシフト回路の出力は前記第1および第
2のトランジスタの共通ゲートあるいは共通ベースに接
続され、前記バッファアンプの入力部は前記第1のトラ
ンジスタと異なる導電型の第5のトランジスタにより構
成され、前記バッファアンプの入力は前記第5のトラン
ジスタのゲートあるいはベースに接続されていることを
特徴とするカレントミラー回路。 - 【請求項71】前記バッファアンプは前記第5のトラン
ジスタより構成されるソースフォロワ回路で構成され、
前記第5のトランジスタの閾値電圧の絶対値は前記第3
のトランジスタの閾値電圧の絶対値より小さいことを特
徴とする請求項70記載のカレントミラー回路。 - 【請求項72】前記第1のレベルシフト回路は、抵抗で
構成されるか、または、そのゲートが前記第5のトラン
ジスタのゲートに共通接続され、そのドレインが前記第
5のトランジスタのソースに接続された前記第5のトラ
ンジスタと同じ導電型のトランジスタにより構成される
かのいずれかであることを特徴とする請求項71記載の
カレントミラー回路。 - 【請求項73】前記バッファアンプは、出力から負入力
への帰還経路を有する差動増幅回路により構成されるこ
とを特徴とする請求項70記載のカレントミラー回路。 - 【請求項74】前記差動増幅回路は入力にオフセットを
有することを特徴とする請求項73記載のカレントミラ
ー回路。 - 【請求項75】前記帰還経路に第2のレベルシフト回路
を有することを特徴とする請求項73記載のカレントミ
ラー回路。 - 【請求項76】前記第1のレベルシフト回路は、前記帰
還回路を構成していることを特徴とする請求項73記載
のカレントミラー回路。 - 【請求項77】前記帰還回路を構成し、前記差動増幅回
路の負入力と前記第1のレベルシフト回路の出力との間
に接続される第2のレベルシフト回路を有することを特
徴とする請求項76記載のカレントミラー回路。 - 【請求項78】前記第1のトランジスタのゲートあるい
はベースと前記第3のトランジスタのドレインあるいは
コレクタとの間に容量が接続されていることを特徴とす
る請求項70記載のカレントミラー回路。 - 【請求項79】前記入力電流は、前記第1のトランジス
タのドレインあるいはコレクタから入力されることを特
徴とする請求項70記載のカレントミラー回路。 - 【請求項80】前記入力電流は、前記第3のトランジス
タのドレインあるいはコレクタから入力されることを特
徴とする請求項70記載のカレントミラー回路。 - 【請求項81】第2の入力電流が前記第2のトランジス
タのドレインあるいはコレクタに入力されることを特徴
とする請求項70記載のカレントミラー回路。 - 【請求項82】前記第4のトランジスタのゲートあるい
はベースに共通に接続されている第5ないし第(n+
3)のトランジスタと、そのゲートまたはベースが前記
第2のトランジスタのゲートあるいはベースに共通に接
続され、また、そのドレインあるいはコレクタが前記第
5ないし第(n+3)のトランジスタのソースあるいは
エミッタに各々接続されている第(n+4)ないし第
(2n+2)のトランジスタとを具備し、前記第5ない
し第(n+3)のトランジスタの各々のドレインある い
はコレクタより出力電流を出力することを特徴とする請
求項70記載のカレントミラー回路。
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