JPH09135168A - Ａ／ｄ変換器の変換特性テスト回路とその方法 - Google Patents
Ａ／ｄ変換器の変換特性テスト回路とその方法Info
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- JPH09135168A JPH09135168A JP8012095A JP1209596A JPH09135168A JP H09135168 A JPH09135168 A JP H09135168A JP 8012095 A JP8012095 A JP 8012095A JP 1209596 A JP1209596 A JP 1209596A JP H09135168 A JPH09135168 A JP H09135168A
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Abstract
(57)【要約】
【課題】 Ａ／Ｄ変換器の動的変換特性テスト回路とそ
の方法を提供する。 【解決手段】 サイン波のような動的アナログ信号が入
力されるとき、ハ−ドウェア的な処理により前記Ａ／Ｄ
変換器から出力されるディジタルデ−タを検出し分析し
てＤＮＬエラ−とＩＮＬエラ−を求め、Ａ／Ｄ変換器の
変換特性を試すことができる。
の方法を提供する。 【解決手段】 サイン波のような動的アナログ信号が入
力されるとき、ハ−ドウェア的な処理により前記Ａ／Ｄ
変換器から出力されるディジタルデ−タを検出し分析し
てＤＮＬエラ−とＩＮＬエラ−を求め、Ａ／Ｄ変換器の
変換特性を試すことができる。
Description
【０００１】
【発明の属する技術分野】本発明はアナログ／ディジタ
ル変換器の動的変換特性及びテスト回路に係り、特にサ
イン波のようなアナログ信号が入力されるとき、ハ−ド
ウェア的な処理により前記アナログ／ディジタル変換器
から出力されるディジタルデ−タを検出し分析してＤＮ
Ｌ（Differential Non-Linearity）エラ−とＩＮＬ（In
tegral Non-Linearity）エラ−及びアナログ／ディジタ
ル変換器の動的変換特性を試す回路とその方法に関す
る。
ル変換器の動的変換特性及びテスト回路に係り、特にサ
イン波のようなアナログ信号が入力されるとき、ハ−ド
ウェア的な処理により前記アナログ／ディジタル変換器
から出力されるディジタルデ−タを検出し分析してＤＮ
Ｌ（Differential Non-Linearity）エラ−とＩＮＬ（In
tegral Non-Linearity）エラ−及びアナログ／ディジタ
ル変換器の動的変換特性を試す回路とその方法に関す
る。
【０００２】
【従来の技術】従来のＡ／Ｄ変換器（Analog to Digita
l Converter ；以下“ＡＤＣ”と略称する）の変換特性
テスト回路は図１に示したように、チップ７０に入力さ
れる制御信号に応じて順次にランプ電圧を発生するラン
プ発生器１０と、ランプ発生器１０からランプ電圧を入
力されてチップ７０のクロック発生器（図示せず）から
出力されるクロック信号ＣＬＫに応じてディジタルコ−
ドに順次変換して出力するＡＤＣ２０と、そのＡＤＣ２
０からディジタルコ−ドを入力されてクロック信号ＣＬ
Ｋ及びテスト制御信号に応じて前記ディジタルコ−ドを
分析してＡＤＣ２０の変換特性を試す変換特性テスト部
３０とより構成される。
l Converter ；以下“ＡＤＣ”と略称する）の変換特性
テスト回路は図１に示したように、チップ７０に入力さ
れる制御信号に応じて順次にランプ電圧を発生するラン
プ発生器１０と、ランプ発生器１０からランプ電圧を入
力されてチップ７０のクロック発生器（図示せず）から
出力されるクロック信号ＣＬＫに応じてディジタルコ−
ドに順次変換して出力するＡＤＣ２０と、そのＡＤＣ２
０からディジタルコ−ドを入力されてクロック信号ＣＬ
Ｋ及びテスト制御信号に応じて前記ディジタルコ−ドを
分析してＡＤＣ２０の変換特性を試す変換特性テスト部
３０とより構成される。
【０００３】前記変換特性テスト部３０はクロック信号
ＣＬＫに応じてＡＤＣ２０から出力されるディジタルコ
−ドを貯蔵し、外部から入力されるテスト制御信号に応
じて前記貯蔵されたディジタルコ−ドを出力する第１レ
ジスタ３１と、クロック信号ＣＬＫに応じて前記ＡＤＣ
２０の出力ディジタルコ−ドが第１レジスタ３１に貯蔵
される前に前記第１レジスタ３１に貯蔵されたディジタ
ルコ−ドを入力されて貯蔵し、外部から入力されるテス
ト制御信号に応じて前記貯蔵されたディジタルコ−ドを
出力する第２レジスタ３２と、前記テスト制御信号に応
じて第１レジスタ３から出力されたディジタルコ−ドと
第２レジスタ３２から出力されたディジタルコ−ドを入
力されて比べる比較器３３と、前記テスト制御信号に応
じて前記比較器３３の出力を入力されてＡＤＣ２０が正
常的に動作するかを判断する制御ロジック３４とより構
成される。
ＣＬＫに応じてＡＤＣ２０から出力されるディジタルコ
−ドを貯蔵し、外部から入力されるテスト制御信号に応
じて前記貯蔵されたディジタルコ−ドを出力する第１レ
ジスタ３１と、クロック信号ＣＬＫに応じて前記ＡＤＣ
２０の出力ディジタルコ−ドが第１レジスタ３１に貯蔵
される前に前記第１レジスタ３１に貯蔵されたディジタ
ルコ−ドを入力されて貯蔵し、外部から入力されるテス
ト制御信号に応じて前記貯蔵されたディジタルコ−ドを
出力する第２レジスタ３２と、前記テスト制御信号に応
じて第１レジスタ３から出力されたディジタルコ−ドと
第２レジスタ３２から出力されたディジタルコ−ドを入
力されて比べる比較器３３と、前記テスト制御信号に応
じて前記比較器３３の出力を入力されてＡＤＣ２０が正
常的に動作するかを判断する制御ロジック３４とより構
成される。
【０００４】このように構成されたＡＤＣの変換特性テ
スト回路の動作を添付した図面を参照して説明すれば次
の通りである。
スト回路の動作を添付した図面を参照して説明すれば次
の通りである。
【０００５】まず、チップ７０の外部から制御信号が入
力されれば、ランプ発生器１０は最も低い電圧から最も
高い電圧まで順次ランプ電圧を発生してＡＤＣ２０に出
力し、ＡＤＣ２０はランプ信号発生器１０から出力され
る順次ランプ電圧を入力されてクロック信号ＣＫＬに応
じて最も低いコ−ド（００．．．０）から最も高いコ−
ド（１１．．．１）までのディジタルコ−ドに順次変換
して第１レジスタ３１に出力する。
力されれば、ランプ発生器１０は最も低い電圧から最も
高い電圧まで順次ランプ電圧を発生してＡＤＣ２０に出
力し、ＡＤＣ２０はランプ信号発生器１０から出力され
る順次ランプ電圧を入力されてクロック信号ＣＫＬに応
じて最も低いコ−ド（００．．．０）から最も高いコ−
ド（１１．．．１）までのディジタルコ−ドに順次変換
して第１レジスタ３１に出力する。
【０００６】次いで、第１レジスタ３１は前記クロック
信号ＣＬＫに応じて前記ＡＤＣ２０から出力されるディ
ジタルコ−ドを順次に貯蔵し、第２レジスタ３２は前記
クロック信号ＣＬＫに応じて前記ＡＤＣ２０から出力さ
れたディジタルコ−ドが第１レジスタ３１に貯蔵される
前に前記第１レジスタ３１に貯蔵されたディジタルコ−
ドを入力されて順次に貯蔵する。
信号ＣＬＫに応じて前記ＡＤＣ２０から出力されるディ
ジタルコ−ドを順次に貯蔵し、第２レジスタ３２は前記
クロック信号ＣＬＫに応じて前記ＡＤＣ２０から出力さ
れたディジタルコ−ドが第１レジスタ３１に貯蔵される
前に前記第１レジスタ３１に貯蔵されたディジタルコ−
ドを入力されて順次に貯蔵する。
【０００７】その後、外部からテスト制御信号が入力さ
れれば、第１レジスタ３１と第２レジスタ３２はテスト
制御信号に応じて貯蔵されたデ−タを比較器３３に出力
し、比較器３３は前記テスト制御信号に応じて第１レジ
スタ３１と第２レジスタ３２から出力されたデ−タを比
較して出力する。
れれば、第１レジスタ３１と第２レジスタ３２はテスト
制御信号に応じて貯蔵されたデ−タを比較器３３に出力
し、比較器３３は前記テスト制御信号に応じて第１レジ
スタ３１と第２レジスタ３２から出力されたデ−タを比
較して出力する。
【０００８】ところが、ＡＤＣ２０はランプ発生器１０
からランプ電圧を入力されて最も低いディジタルコ−ド
（００．．．０）から最も高いディジタルコ−ド（１
１．．．１）までのディジタルコ−ドに変換して順次出
力するので、変換ノイズにより−１となる場合を除いて
は一般的に直前に出力されたディジダルコ−ドより＋１
ずつ加算されて出力される。
からランプ電圧を入力されて最も低いディジタルコ−ド
（００．．．０）から最も高いディジタルコ−ド（１
１．．．１）までのディジタルコ−ドに変換して順次出
力するので、変換ノイズにより−１となる場合を除いて
は一般的に直前に出力されたディジダルコ−ドより＋１
ずつ加算されて出力される。
【０００９】したがって、比較器３３は前記テスト制御
信号に応じて第１レジスタ３１の出力デ−タと第２レジ
スタ３２の出力デ−タを比べて０，１，−１または±２
以上の信号を制御ロジック３４に出力し、制御ロジック
３４は前記比較器３３の出力を入力されてその入力が
０，１，−１の場合はＡＤＣ２０が正常的に動作される
と判断してパス信号を出力し、±２以上の信号が入力さ
れる場合はＡＤＣ２０のアナログ／ディジダル変換が異
常的に行われると判断して異常（fail) 信号を出力す
る。
信号に応じて第１レジスタ３１の出力デ−タと第２レジ
スタ３２の出力デ−タを比べて０，１，−１または±２
以上の信号を制御ロジック３４に出力し、制御ロジック
３４は前記比較器３３の出力を入力されてその入力が
０，１，−１の場合はＡＤＣ２０が正常的に動作される
と判断してパス信号を出力し、±２以上の信号が入力さ
れる場合はＡＤＣ２０のアナログ／ディジダル変換が異
常的に行われると判断して異常（fail) 信号を出力す
る。
【００１０】しかしながら、従来のＡＤＣの変換特性テ
スト回路は単にＡＤＣの出力が＋１ずつ増えるかを確か
めてＡＤＣの変換特性を試すので、サイン波のような動
的アナログ信号がＡＤＣに入力されて周期的にサンプリ
ングされる場合は、ディジタルコ−ドが順次に＋１ずつ
増えずにランダムに出力されるので、ＡＤＣの変換特性
を試すことができない問題点があった。
スト回路は単にＡＤＣの出力が＋１ずつ増えるかを確か
めてＡＤＣの変換特性を試すので、サイン波のような動
的アナログ信号がＡＤＣに入力されて周期的にサンプリ
ングされる場合は、ディジタルコ−ドが順次に＋１ずつ
増えずにランダムに出力されるので、ＡＤＣの変換特性
を試すことができない問題点があった。
【００１１】また、装備設置にもコスト高になり、テス
ト回路がソフトウェア的に構成されて信号の流れが遅延
され、テスト方法も複雑でＡＤＣの変換特性を試すにも
時間が所要されるという問題点があった。
ト回路がソフトウェア的に構成されて信号の流れが遅延
され、テスト方法も複雑でＡＤＣの変換特性を試すにも
時間が所要されるという問題点があった。
【００１２】
【発明が解決しようとする課題】したがって、本発明の
目的はＡＤＣにサイン波のようなアナログ信号が入力さ
れるとき、ハ−ドウェア的な処理により前記ＡＤＣから
出力されるランダムなディジタルコ−ドを検出し分析し
てＤＮＬエラ−とＩＮＬエラ−及びＡＤＣの動的変換特
性を容易で迅速に試すことができるＡＤＣの変換特性テ
スト回路とその方法を提供するにある。
目的はＡＤＣにサイン波のようなアナログ信号が入力さ
れるとき、ハ−ドウェア的な処理により前記ＡＤＣから
出力されるランダムなディジタルコ−ドを検出し分析し
てＤＮＬエラ−とＩＮＬエラ−及びＡＤＣの動的変換特
性を容易で迅速に試すことができるＡＤＣの変換特性テ
スト回路とその方法を提供するにある。
【００１３】
【課題を解決するための手段】前記のような目的を達成
するために本発明は、ＡＤＣからランダムに出力される
ディジタルコ−ドを検出するデ−タ検出部と、外部から
入力されるテストクロック信号に応じて順次にテスト信
号を発生するテスト信号発生部と、そのテスト信号に応
じて前記デ−タ検出部から出力されたデ−タを入力され
て貯蔵していたＡＤＣの理想的なコ−ド別デ−タと減算
してＤＮＬエラ−デ−タを求めるＤＮＬエラ−デ−タ検
出部と、テストクロック信号に応じて前記ＤＮＬエラ−
デ−タ検出部の出力を累積加算してＩＮＬエラ−デ−タ
を求めるＩＮＬエラ−デ−タ検出部と、前記ＤＮＬエラ
−デ−タ検出部とＩＮＬエラ−デ−タ検出部の出力をそ
れぞれ入力されてＤＮＬエラ−とＩＮＬエラ−を検出
し、テストクロック信号に応じて前記ＡＤＣの動作状態
を判別する動作判断部とを含むことを特徴とする。
するために本発明は、ＡＤＣからランダムに出力される
ディジタルコ−ドを検出するデ−タ検出部と、外部から
入力されるテストクロック信号に応じて順次にテスト信
号を発生するテスト信号発生部と、そのテスト信号に応
じて前記デ−タ検出部から出力されたデ−タを入力され
て貯蔵していたＡＤＣの理想的なコ−ド別デ−タと減算
してＤＮＬエラ−デ−タを求めるＤＮＬエラ−デ−タ検
出部と、テストクロック信号に応じて前記ＤＮＬエラ−
デ−タ検出部の出力を累積加算してＩＮＬエラ−デ−タ
を求めるＩＮＬエラ−デ−タ検出部と、前記ＤＮＬエラ
−デ−タ検出部とＩＮＬエラ−デ−タ検出部の出力をそ
れぞれ入力されてＤＮＬエラ−とＩＮＬエラ−を検出
し、テストクロック信号に応じて前記ＡＤＣの動作状態
を判別する動作判断部とを含むことを特徴とする。
【００１４】また、前記のような目的を達成するために
本発明は、ＡＤＣに入力されたサイン波が所定の周期に
クロック信号の周波数の間隔にサンプリングされて複数
個のディジタルコ−ドとして出力されるとき、複数個の
ディジタルコ−ドを検出する第１過程と、その検出され
たディジタルコ−ドのデ−タをＡＤＣが理想的に動作さ
れる時出力されるディジタルコ−ドのデ−タと減算して
ＤＮＬエラ−デ−タを求める第２過程と、前記第２過程
から出力されたＤＮＬエラ−デ−タを累積加算してＩＮ
Ｌデ−タを求める第３過程と、第２過程から出力された
ＤＮＬエラ−デ−タと第３過程から出力されたＩＮＬエ
ラ−デ−タをそれぞれ入力されてＤＮＬスペック及びＩ
ＮＬスペックの最大／最小値を比べてＤＮＬエラ−とＩ
ＮＬエラ−を求め、ＡＤＣの変換特性を判別する第４過
程とを含むことを特徴とする。
本発明は、ＡＤＣに入力されたサイン波が所定の周期に
クロック信号の周波数の間隔にサンプリングされて複数
個のディジタルコ−ドとして出力されるとき、複数個の
ディジタルコ−ドを検出する第１過程と、その検出され
たディジタルコ−ドのデ−タをＡＤＣが理想的に動作さ
れる時出力されるディジタルコ−ドのデ−タと減算して
ＤＮＬエラ−デ−タを求める第２過程と、前記第２過程
から出力されたＤＮＬエラ−デ−タを累積加算してＩＮ
Ｌデ−タを求める第３過程と、第２過程から出力された
ＤＮＬエラ−デ−タと第３過程から出力されたＩＮＬエ
ラ−デ−タをそれぞれ入力されてＤＮＬスペック及びＩ
ＮＬスペックの最大／最小値を比べてＤＮＬエラ−とＩ
ＮＬエラ−を求め、ＡＤＣの変換特性を判別する第４過
程とを含むことを特徴とする。
【００１５】
【発明の実施の形態】以下、添付した図面に基づき本発
明をさらに詳細に説明する。
明をさらに詳細に説明する。
【００１６】本発明のＡＤＣの変換特性テスト回路は図
１に示したように、チップ５００に入力される制御信号
に応じてサイン波のようなアナログ信号を生成するアナ
ログ信号発生器１００と、チップ５００のクロック発生
器（図示せず）から発生されるクロック信号ＣＬＫに応
じて前記アナログ信号発生器１００から出力されるサイ
ン波をサンプリングしてランダムなディジタルコ−ドを
出力するｎビットＡＤＣ２００と、外部から入力される
テスト制御信号と出力されるクロツク信号ＣＬＫとテス
トクロック信号に応じて前記ＡＤＣ２００から出力され
るランダムなディジタルコ−ドを検出し、その検出され
たディジタルコ−ドのデ−タでＤＮＬエラ−とＩＮＬエ
ラ−及びアナログ／ディジタル変換器の動的変換特性を
試す出力テスト部３００とより構成される。
１に示したように、チップ５００に入力される制御信号
に応じてサイン波のようなアナログ信号を生成するアナ
ログ信号発生器１００と、チップ５００のクロック発生
器（図示せず）から発生されるクロック信号ＣＬＫに応
じて前記アナログ信号発生器１００から出力されるサイ
ン波をサンプリングしてランダムなディジタルコ−ドを
出力するｎビットＡＤＣ２００と、外部から入力される
テスト制御信号と出力されるクロツク信号ＣＬＫとテス
トクロック信号に応じて前記ＡＤＣ２００から出力され
るランダムなディジタルコ−ドを検出し、その検出され
たディジタルコ−ドのデ−タでＤＮＬエラ−とＩＮＬエ
ラ−及びアナログ／ディジタル変換器の動的変換特性を
試す出力テスト部３００とより構成される。
【００１７】前記出力テスト部３００はｎビットのカウ
ンタより構成されて外部から入力されるテストクロック
信号に応じて順次テスト信号４０を発生するテスト信号
発生部３０１と、外部から入力されるクロック信号とテ
スト制御信号及びテスト信号４０を入力されて前記ＡＤ
Ｃ２００から出力されるランダムなディジタルコ−ドを
検出して各コ−ド別デ−タ５０を検出するデ−タ検出部
３０２と、そのデ−タ検出部３０２からコ−ド別デ−タ
５０を入力されテスト信号発生部３０１からテスト信号
４０を入力されて制御信号６０に応じて前記ＡＤＣ２０
０の各コ−ド別理想的なデ−タと比べてＤＮＬエラ−デ
−タを算出するＤＮＬエラ−デ−タ検出部３０３と、そ
のＤＮＬエラ−デ−タ検出部３０３の出力を入力されて
前記テストクロック信号に応じて累積加算してＩＮＬエ
ラ−デ−タを算出するＩＮＬエラ−デ−タ検出部３０４
と、前記ＤＮＬエラ−デ−タ検出部３０３とＩＮＬエラ
−デ−タ検出部３０４の出力をそれぞれ入力され前記テ
ストクロック信号に応じてＤＮＬエラ−とＩＮＬエラ−
を検出し、その検出されたエラ−を通して前記ＡＤＣ２
００の動作状態を判別する動作判断部３０５とより構成
される。
ンタより構成されて外部から入力されるテストクロック
信号に応じて順次テスト信号４０を発生するテスト信号
発生部３０１と、外部から入力されるクロック信号とテ
スト制御信号及びテスト信号４０を入力されて前記ＡＤ
Ｃ２００から出力されるランダムなディジタルコ−ドを
検出して各コ−ド別デ−タ５０を検出するデ−タ検出部
３０２と、そのデ−タ検出部３０２からコ−ド別デ−タ
５０を入力されテスト信号発生部３０１からテスト信号
４０を入力されて制御信号６０に応じて前記ＡＤＣ２０
０の各コ−ド別理想的なデ−タと比べてＤＮＬエラ−デ
−タを算出するＤＮＬエラ−デ−タ検出部３０３と、そ
のＤＮＬエラ−デ−タ検出部３０３の出力を入力されて
前記テストクロック信号に応じて累積加算してＩＮＬエ
ラ−デ−タを算出するＩＮＬエラ−デ−タ検出部３０４
と、前記ＤＮＬエラ−デ−タ検出部３０３とＩＮＬエラ
−デ−タ検出部３０４の出力をそれぞれ入力され前記テ
ストクロック信号に応じてＤＮＬエラ−とＩＮＬエラ−
を検出し、その検出されたエラ−を通して前記ＡＤＣ２
００の動作状態を判別する動作判断部３０５とより構成
される。
【００１８】デ−タ検出部３０２はテスト制御信号に応
じてＡ端子に入力されるテスト信号４０とＢ端子に入力
されるディジタルコ−ドを選択的に出力するマルチプレ
クサ３１２と、外部から入力されるクロック信号ＣＬＫ
の最初の半周期には前記マルチプレクサ３１２の出力に
よりアドレシングされた番地のデ−タを出力し、クロッ
ク信号ＣＬＫの後半の半周期には＋１加算された後フィ
−ドバックされるデ−タを入力されて貯蔵する第１メモ
リ３１３と、第１メモリ３１３の出力をＡ端子に入力さ
れ、ｍ個の入力のうち最下位ビット（Least Significan
t Bit ; ＬＳＢ）であるＤ１のみハイレベルを入力さ
れ、ｍ−１個の入力は接地されたＢ端子より構成されて
第１メモリ３１３の出力を＋１ずつ加算して出力する第
１加算器３１４と、その加算器３１４の出力を入力され
てテスト制御信号により制御されるインバ−タＩＮ１を
通して入力されるクロック信号ＣＬＫに応じて第１メモ
リ部３１３にフィ−ドバックさせる第１フリップフロッ
プ３１５と、インバ−タＩＮ２を通して入力されるテス
ト制御信号６０に応じて前記第１メモリのデ−タ５０を
入力されて出力するデ−タ伝送部３１６とより構成され
る。
じてＡ端子に入力されるテスト信号４０とＢ端子に入力
されるディジタルコ−ドを選択的に出力するマルチプレ
クサ３１２と、外部から入力されるクロック信号ＣＬＫ
の最初の半周期には前記マルチプレクサ３１２の出力に
よりアドレシングされた番地のデ−タを出力し、クロッ
ク信号ＣＬＫの後半の半周期には＋１加算された後フィ
−ドバックされるデ−タを入力されて貯蔵する第１メモ
リ３１３と、第１メモリ３１３の出力をＡ端子に入力さ
れ、ｍ個の入力のうち最下位ビット（Least Significan
t Bit ; ＬＳＢ）であるＤ１のみハイレベルを入力さ
れ、ｍ−１個の入力は接地されたＢ端子より構成されて
第１メモリ３１３の出力を＋１ずつ加算して出力する第
１加算器３１４と、その加算器３１４の出力を入力され
てテスト制御信号により制御されるインバ−タＩＮ１を
通して入力されるクロック信号ＣＬＫに応じて第１メモ
リ部３１３にフィ−ドバックさせる第１フリップフロッ
プ３１５と、インバ−タＩＮ２を通して入力されるテス
ト制御信号６０に応じて前記第１メモリのデ−タ５０を
入力されて出力するデ−タ伝送部３１６とより構成され
る。
【００１９】ＤＮＬエラ−デ−タ検出部３０３はＡＤＣ
２００が理想的に動作される時出力される各ディジタル
コ−ド別デ−タを貯蔵して反転されたテスト制御信号６
０により出力がイネ−ブルされて順次テスト信号４０に
応じてそのテスト信号の指定するアドレス番地に予め貯
蔵された各ディジタルコ−ド別理想的なデ−タを出力す
る第２メモリ部３１７と、第２メモリ部３１７の出力と
前記デ−タ伝送部の出力５０をそれぞれ入力されてＡＤ
Ｃ２００のコ−ド別理想的なデ−タと実際に検出された
コ−ド別デ−タを減算してＤＮＬエラ−デ−タを検出す
る減算器３１８とより構成される。
２００が理想的に動作される時出力される各ディジタル
コ−ド別デ−タを貯蔵して反転されたテスト制御信号６
０により出力がイネ−ブルされて順次テスト信号４０に
応じてそのテスト信号の指定するアドレス番地に予め貯
蔵された各ディジタルコ−ド別理想的なデ−タを出力す
る第２メモリ部３１７と、第２メモリ部３１７の出力と
前記デ−タ伝送部の出力５０をそれぞれ入力されてＡＤ
Ｃ２００のコ−ド別理想的なデ−タと実際に検出された
コ−ド別デ−タを減算してＤＮＬエラ−デ−タを検出す
る減算器３１８とより構成される。
【００２０】ＩＮＬエラ−デ−タ検出部３０４は減算器
３１８からＤＮＬエラ−デ−タを入力されてそのデ−タ
を累積加算して出力する第２加算器３２０と、外部から
入力されるテストクロック信号に応じて第２加算器３２
０の出力を入力されて再び第２加算器３２０にフィ−ド
バックさせる第２フリップフロップ３２１とより構成さ
れる。
３１８からＤＮＬエラ−デ−タを入力されてそのデ−タ
を累積加算して出力する第２加算器３２０と、外部から
入力されるテストクロック信号に応じて第２加算器３２
０の出力を入力されて再び第２加算器３２０にフィ−ド
バックさせる第２フリップフロップ３２１とより構成さ
れる。
【００２１】動作判断部３０５は前記減算器３１８の出
力を入力されて自体に設定されたＤＮＬスペックの最大
値及び最小値を比べて出力する第１比較部３１９と、そ
の第１比較部３１９の出力を入力されてＤＮＬエラ−を
出力する第３フリップフロップ３２３と、前記第２フリ
ップフロップ３２１の出力を入力されて自体に設定され
たＩＮＬスペックの最大値及び最小値を比べて出力する
第２比較部３２２と、その第２比較部３２２の出力を入
力されてＩＮＬエラ−を出力する第４フリップフロップ
３２４と、前記第３フリップフロップ３２３の出力と第
４フリップフロップ３２４を入力されて論理積して出力
するＯＲゲ−ト３２５と、外部から入力されるテストク
ロック信号に応じて分周された信号を出力する分周器３
２６と、その分周器３２６の出力信号に応じて前記ＯＲ
ゲ−ト３２５の出力からＡＤＣの動作状態を判断する第
５フリップフロップ３２７とより構成される。
力を入力されて自体に設定されたＤＮＬスペックの最大
値及び最小値を比べて出力する第１比較部３１９と、そ
の第１比較部３１９の出力を入力されてＤＮＬエラ−を
出力する第３フリップフロップ３２３と、前記第２フリ
ップフロップ３２１の出力を入力されて自体に設定され
たＩＮＬスペックの最大値及び最小値を比べて出力する
第２比較部３２２と、その第２比較部３２２の出力を入
力されてＩＮＬエラ−を出力する第４フリップフロップ
３２４と、前記第３フリップフロップ３２３の出力と第
４フリップフロップ３２４を入力されて論理積して出力
するＯＲゲ−ト３２５と、外部から入力されるテストク
ロック信号に応じて分周された信号を出力する分周器３
２６と、その分周器３２６の出力信号に応じて前記ＯＲ
ゲ−ト３２５の出力からＡＤＣの動作状態を判断する第
５フリップフロップ３２７とより構成される。
【００２２】第１比較部３１９は減算器３１８の出力を
Ａ端子に入力されＤＮＬスペックの最大値をＢ端子に入
力されて比べる第１比較器３５０と、前記減算器３１９
の出力をＢ端子に入力されＤＮＬスペックの最小値をＢ
端子に入力されて比べる第２比較器３５１と、前記第１
比較器３５０と第２比較器３５１の出力をそれぞれ入力
されて排他的論理積して出力するＯＲゲ−ト３５２とよ
り構成される。
Ａ端子に入力されＤＮＬスペックの最大値をＢ端子に入
力されて比べる第１比較器３５０と、前記減算器３１９
の出力をＢ端子に入力されＤＮＬスペックの最小値をＢ
端子に入力されて比べる第２比較器３５１と、前記第１
比較器３５０と第２比較器３５１の出力をそれぞれ入力
されて排他的論理積して出力するＯＲゲ−ト３５２とよ
り構成される。
【００２３】第２比較部３２２と第２比較器３２０の出
力をＡ端子に入力されＩＮＬスペックの最大値をＢ端子
に入力されて比べる第３比較器３５３と、前記第２加算
器３２０の出力をＢ端子に入力されＩＮＬスペックの最
小値をＢ端子に入力されて比べる第４比較器３５４と、
前記第３比較器３５３と第４比較器３５４の出力をそれ
ぞれ入力されて排他的論理積して出力するＯＲゲ−ト３
５５とより構成される。
力をＡ端子に入力されＩＮＬスペックの最大値をＢ端子
に入力されて比べる第３比較器３５３と、前記第２加算
器３２０の出力をＢ端子に入力されＩＮＬスペックの最
小値をＢ端子に入力されて比べる第４比較器３５４と、
前記第３比較器３５３と第４比較器３５４の出力をそれ
ぞれ入力されて排他的論理積して出力するＯＲゲ−ト３
５５とより構成される。
【００２４】このように構成されたＡＤＣの変換特性テ
スト回路の動作を図３乃至図７を参照して説明すれば次
の通りである。
スト回路の動作を図３乃至図７を参照して説明すれば次
の通りである。
【００２５】まず、ＡＤＣ２００は４ビット、ＤＮＬス
ペックはそれぞれ±０．５ＬＳＢ、Ａ／Ｄ変換のための
クロック周波数は８Ｋｈｚ、テストモ−ドの動作のため
にテストクロックは１０Ｋｈｚと設定する。
ペックはそれぞれ±０．５ＬＳＢ、Ａ／Ｄ変換のための
クロック周波数は８Ｋｈｚ、テストモ−ドの動作のため
にテストクロックは１０Ｋｈｚと設定する。
【００２６】次に、図２に示したように、チップ５００
の下部から制御信号が入力されれば、アナログ信号発生
器１００は１Ｋｈｚ程度のサイン波を発生して４ビット
のＡＤＣ２００に出力し、ＡＤＣ２００はチップ５００
のクロック発生器（図示せず）から出力される８Ｋｈｚ
のクロック周波数により前記サイン波をサンプリングし
て出力する。
の下部から制御信号が入力されれば、アナログ信号発生
器１００は１Ｋｈｚ程度のサイン波を発生して４ビット
のＡＤＣ２００に出力し、ＡＤＣ２００はチップ５００
のクロック発生器（図示せず）から出力される８Ｋｈｚ
のクロック周波数により前記サイン波をサンプリングし
て出力する。
【００２７】この際、４ビットのＡＤＣ２００に入力さ
れるテスト周波数（サイン波の周波数）とサンプリング
周波数（クロック周波数）の間には図５に示したように
次のような関係を有する。
れるテスト周波数（サイン波の周波数）とサンプリング
周波数（クロック周波数）の間には図５に示したように
次のような関係を有する。
【００２８】
【数１】
【００２９】（ここで、ｆt はテスト周波数、ｆs はサ
ンプリング周波数、Ｍはサイン波の周期数、Ｎはサンプ
リング数である。） したがって、テスト周波数として１Ｋｈｚのサイン波が
入力され、サンプリング周波数として８Ｋｈｚのクロッ
ク周波数がＡＤＣ２００に入力されるとき、所定の周期
を選択してその周期にサンプリングを行うと、式１のよ
うに次のような整数個のサンプリングデ−タが得られ
る。
ンプリング周波数、Ｍはサイン波の周期数、Ｎはサンプ
リング数である。） したがって、テスト周波数として１Ｋｈｚのサイン波が
入力され、サンプリング周波数として８Ｋｈｚのクロッ
ク周波数がＡＤＣ２００に入力されるとき、所定の周期
を選択してその周期にサンプリングを行うと、式１のよ
うに次のような整数個のサンプリングデ−タが得られ
る。
【００３０】
【数２】
【００３１】即ち、ＡＤＣ２００は１０２０ｈｚ（９８
０．３９μｓ）のサイン波を８Ｋｈｚ（１２５μｓ）の
クロック周波数ごとにサンプリングポイントを指定して
前記サイン波の５１周期（５０ｍＳ）に４００個のサン
プリングポイントを指定して４００個のディジタルコ−
ドを００００〜１１１１までの４ビット、１６コ−ドと
して出力テスト部３００に出力する（ここで、５０ｍＳ
は９８０．３９μｓ×５１周期、１２５μｓ×４００サ
ンプリングと同一である）。
０．３９μｓ）のサイン波を８Ｋｈｚ（１２５μｓ）の
クロック周波数ごとにサンプリングポイントを指定して
前記サイン波の５１周期（５０ｍＳ）に４００個のサン
プリングポイントを指定して４００個のディジタルコ−
ドを００００〜１１１１までの４ビット、１６コ−ドと
して出力テスト部３００に出力する（ここで、５０ｍＳ
は９８０．３９μｓ×５１周期、１２５μｓ×４００サ
ンプリングと同一である）。
【００３２】次いで、前記ＡＤＣ２００から出力される
４００個のディシダルコ−ドを検出するために出力テス
ト部３００のデ−タ検出部３０２にチップ５００の外部
から“ロ−”状態のテスト制御信号が入力されれば、テ
スト制御信号は図３に示したように、マルチプレクサ３
１２の選択端子とインバ−タＩＮ１を通してデ−タ伝送
部３１６出力信号ネ−ブル端子ＯＥに入力され、クロッ
ク信号は第１メモリ３１３のＲＥＡＤ／ＷＲＩＴＥ端子
（Ｒ／Ｗ）とインバ−タＩＮ１を通して第１フリップフ
ロップ３１５に入力される。
４００個のディシダルコ−ドを検出するために出力テス
ト部３００のデ−タ検出部３０２にチップ５００の外部
から“ロ−”状態のテスト制御信号が入力されれば、テ
スト制御信号は図３に示したように、マルチプレクサ３
１２の選択端子とインバ−タＩＮ１を通してデ−タ伝送
部３１６出力信号ネ−ブル端子ＯＥに入力され、クロッ
ク信号は第１メモリ３１３のＲＥＡＤ／ＷＲＩＴＥ端子
（Ｒ／Ｗ）とインバ−タＩＮ１を通して第１フリップフ
ロップ３１５に入力される。
【００３３】したがって、デ−タ検出部３０２のマルチ
プレクサ３１２は図３に示したように、選択端子に入力
される“ロ−”状態のテスト制御信号に応じてＡ端子に
入力される前記ディジタルコ−ド（００００〜１１１
１）を順次に第１メモリ３１３のアドレス入力として出
力し、第１メモリ３１３は入力されるクロック信号の最
初の半周期にＲＥＡＤモ−ドとなって前記マルチプレク
サ３１２から出力される００００〜１１１１までの４ビ
ット、１６コ−ドのディジタルコ−ドを入力されてその
ディジタルコ−ドによりアドレシングされたアドレス番
地のデ−タを第１加算器３１４のＡ入力として出力し、
クロック信号の後半の半周器にはＷＲＩＴＥモ−ドとな
って第１加算器３１４で＋１加算された後フリップフロ
ップ３１５を通して出力されるデ−タを前記アドレシン
グされたアドレス番地に記録する。
プレクサ３１２は図３に示したように、選択端子に入力
される“ロ−”状態のテスト制御信号に応じてＡ端子に
入力される前記ディジタルコ−ド（００００〜１１１
１）を順次に第１メモリ３１３のアドレス入力として出
力し、第１メモリ３１３は入力されるクロック信号の最
初の半周期にＲＥＡＤモ−ドとなって前記マルチプレク
サ３１２から出力される００００〜１１１１までの４ビ
ット、１６コ−ドのディジタルコ−ドを入力されてその
ディジタルコ−ドによりアドレシングされたアドレス番
地のデ−タを第１加算器３１４のＡ入力として出力し、
クロック信号の後半の半周器にはＷＲＩＴＥモ−ドとな
って第１加算器３１４で＋１加算された後フリップフロ
ップ３１５を通して出力されるデ−タを前記アドレシン
グされたアドレス番地に記録する。
【００３４】このように、００００〜１１１１までの４
ビットデ−タが第１メモリ３１３にアドレシングされる
ときごとに＋１ずつ増えたデ−タが第１メモリ３１３に
貯蔵されて任意のアドレス番地のデ−タ値を調べると、
該当アドレスが何回アドレシングされたかを判るように
なる。
ビットデ−タが第１メモリ３１３にアドレシングされる
ときごとに＋１ずつ増えたデ−タが第１メモリ３１３に
貯蔵されて任意のアドレス番地のデ−タ値を調べると、
該当アドレスが何回アドレシングされたかを判るように
なる。
【００３５】この際、デ−タ伝送部３１６はインバ−タ
ＩＮ２を通して入力されるレジスト制御信号６０に応じ
て出力が不可能になり第１フリップフロップ３１５から
入力されたデ−タを出力しなくなる。
ＩＮ２を通して入力されるレジスト制御信号６０に応じ
て出力が不可能になり第１フリップフロップ３１５から
入力されたデ−タを出力しなくなる。
【００３６】そして、図６はサイン波が入力されると
き、ＡＤＣの出力デ−タ分布を示した例示図であり、Ａ
ＤＣ２００が理想的に動作される時ディジタルコ−ド１
１１１は８０回、１１１０，００１０はそれぞれ２４
回、１１０１，１１００，０１００，００１１はそれぞ
れ２０回、１０１１，１０１０，１０００，０１１１，
０１１０，０１０１はそれぞれ１６回、０００１は３６
回、００００は４４回が出力される。
き、ＡＤＣの出力デ−タ分布を示した例示図であり、Ａ
ＤＣ２００が理想的に動作される時ディジタルコ−ド１
１１１は８０回、１１１０，００１０はそれぞれ２４
回、１１０１，１１００，０１００，００１１はそれぞ
れ２０回、１０１１，１０１０，１０００，０１１１，
０１１０，０１０１はそれぞれ１６回、０００１は３６
回、００００は４４回が出力される。
【００３７】したがって、第１メモリ部３１３のアドレ
ス００００番地にはデ−タ４４が、０００１番地にはデ
−タ３６が、００１０番地にはデ−タ２４が、００１
１，０１００番地にはデ−タ２０が、０１０１，０１１
０，０１１１，１０００，１０１０，１０１１番地には
デ−タ１６が、１１００，１１０１番地にはデ−タ２０
が、１１１０番地にはデ−タ２４が、１１１１番地にデ
−タ８０がそれぞれ貯蔵される。
ス００００番地にはデ−タ４４が、０００１番地にはデ
−タ３６が、００１０番地にはデ−タ２４が、００１
１，０１００番地にはデ−タ２０が、０１０１，０１１
０，０１１１，１０００，１０１０，１０１１番地には
デ−タ１６が、１１００，１１０１番地にはデ−タ２０
が、１１１０番地にはデ−タ２４が、１１１１番地にデ
−タ８０がそれぞれ貯蔵される。
【００３８】しかしながら、Ａ／Ｄ変換が理想的に動作
されずエラ−を有する場合は、前記デ−タとは異なるデ
−タがＡＤＣ２００から出力されて第１メモリ３１３に
貯蔵される。
されずエラ−を有する場合は、前記デ−タとは異なるデ
−タがＡＤＣ２００から出力されて第１メモリ３１３に
貯蔵される。
【００３９】その後、前記ＡＤＣ２００からＡ／Ｄ変換
が理想的に動作されずエラ−を有する場合を例としてＡ
ＤＣ２００の変換特性テスト方法を説明すれば次の通り
である。
が理想的に動作されずエラ−を有する場合を例としてＡ
ＤＣ２００の変換特性テスト方法を説明すれば次の通り
である。
【００４０】まず、ＡＤＣ２００から出力されたエラ−
デ−タを第１メモリ部３１３のアドレス００００番地に
デ−タ４５、０００１番地にデ−タ３５、００１０番地
にデ−ダ３０、００１１番地にデ−タ２８、０１００番
地にはデ−タ２７、０１０１番地にはデ−タ２５、０１
１０番地にはデ−タ２０、０１１１番地にはデ−タ１
６、１０００番地にはデ−タ１５、１００１，１０１
０，１０１１，１１００番地にそれぞれデ−タ１０、１
１０１番地にデ−タ１５、１１１０番地にデ−タ２０、
１１１１番地にデ−タ８４の形態にそれぞれ貯蔵された
と仮定する。
デ−タを第１メモリ部３１３のアドレス００００番地に
デ−タ４５、０００１番地にデ−タ３５、００１０番地
にデ−ダ３０、００１１番地にデ−タ２８、０１００番
地にはデ−タ２７、０１０１番地にはデ−タ２５、０１
１０番地にはデ−タ２０、０１１１番地にはデ−タ１
６、１０００番地にはデ−タ１５、１００１，１０１
０，１０１１，１１００番地にそれぞれデ−タ１０、１
１０１番地にデ−タ１５、１１１０番地にデ−タ２０、
１１１１番地にデ−タ８４の形態にそれぞれ貯蔵された
と仮定する。
【００４１】次いで、ＡＤＣ２００の変換特性を試すた
めにテスト制御信号をハイレベルとして入力し、１０Ｋ
ｈｚのテストクロック信号を入力すれば、テストクロッ
ク信号はテスト信号発生部３０１とＩＮＬエラ−デ−タ
検出部３０４及びエラ−分析部３０５にそれぞれ入力さ
れる。
めにテスト制御信号をハイレベルとして入力し、１０Ｋ
ｈｚのテストクロック信号を入力すれば、テストクロッ
ク信号はテスト信号発生部３０１とＩＮＬエラ−デ−タ
検出部３０４及びエラ−分析部３０５にそれぞれ入力さ
れる。
【００４２】テスト信号発生部３０１のｎビットカアン
タは入力されるテストクロック信号をカウントして００
００〜１１１１までの順次テスト信号４０をデ−タ検出
部３０２に出力する。
タは入力されるテストクロック信号をカウントして００
００〜１１１１までの順次テスト信号４０をデ−タ検出
部３０２に出力する。
【００４３】次いで、テスト信号発生部３０１から出力
されたテスト信号４０はマルチプレクサ３１２のＢ端子
に入力され、インバ−タＩＮ１の出力が前記ハイレベル
のテスト制御信号に応じて第１フリップフロップ３１５
が動作されなくなり、インバ−タＩＮ２で反転されたロ
−レベルのテスト制御信号６０はデ−タ伝送部３１６の
出力イネ−ブル端子ＯＥと図４に示したように第２メモ
リ３１７の出力イル−ブル端子ＯＥに入力される。この
際、クロック信号ＣＬＫはハイレベルを保つ。
されたテスト信号４０はマルチプレクサ３１２のＢ端子
に入力され、インバ−タＩＮ１の出力が前記ハイレベル
のテスト制御信号に応じて第１フリップフロップ３１５
が動作されなくなり、インバ−タＩＮ２で反転されたロ
−レベルのテスト制御信号６０はデ−タ伝送部３１６の
出力イネ−ブル端子ＯＥと図４に示したように第２メモ
リ３１７の出力イル−ブル端子ＯＥに入力される。この
際、クロック信号ＣＬＫはハイレベルを保つ。
【００４４】したがって、デ−タ検出部３０２のマルチ
プレクサ３１２は前記ハイレベルのテスト制御信号に応
じてＢ端子に入力される００００〜１１１１までの順次
テスト信号４０を第１メモリ３１３に出力し、第１メモ
リ３１３は前記ハイレベルのクロック信号に応じてＲＥ
ＡＤモ−ドになって前記マルチプレクサ３１２から出力
される００００〜１１１１までの順次テスト信号４０を
入力されてそのテスト信号４０によりアドレシングされ
た番地に予め貯蔵されたエラ−デ−タを順次にデ−タ伝
送部３１６を通して伝送する。
プレクサ３１２は前記ハイレベルのテスト制御信号に応
じてＢ端子に入力される００００〜１１１１までの順次
テスト信号４０を第１メモリ３１３に出力し、第１メモ
リ３１３は前記ハイレベルのクロック信号に応じてＲＥ
ＡＤモ−ドになって前記マルチプレクサ３１２から出力
される００００〜１１１１までの順次テスト信号４０を
入力されてそのテスト信号４０によりアドレシングされ
た番地に予め貯蔵されたエラ−デ−タを順次にデ−タ伝
送部３１６を通して伝送する。
【００４５】そして、ＤＮＬエラ−デ−タ検出部３０３
の第２メモリ３１７は前記制御信号６０に出力がイネ−
ブルされて００００〜１１１１までの順次テスト信号４
０を入力されてそのテスト信号４０のアドレシングする
番地に予め貯蔵された理想的なデ−タを前記減算器３１
８のＡ端子に出力し、デ−タ伝送部３１６を通して伝送
された第１メモリ３１３のエラ−デ−タ５０はＤＮＬに
エラ−デ−タ検出部３０３の減算器３１８のＢ端子に入
力される。
の第２メモリ３１７は前記制御信号６０に出力がイネ−
ブルされて００００〜１１１１までの順次テスト信号４
０を入力されてそのテスト信号４０のアドレシングする
番地に予め貯蔵された理想的なデ−タを前記減算器３１
８のＡ端子に出力し、デ−タ伝送部３１６を通して伝送
された第１メモリ３１３のエラ−デ−タ５０はＤＮＬに
エラ−デ−タ検出部３０３の減算器３１８のＢ端子に入
力される。
【００４６】したがって、減算器３１８は前記Ａ端子に
入力されるＡＤＣ２００のコ−ド別理想的なデ−タとＢ
端子に入力されるエラ−デ−５０との差を計算してエラ
−分析部３０５の第１比較部３１９とＩＮＬエラ−デ−
タ検出部３０４の第２加算器３２０に出力する。
入力されるＡＤＣ２００のコ−ド別理想的なデ−タとＢ
端子に入力されるエラ−デ−５０との差を計算してエラ
−分析部３０５の第１比較部３１９とＩＮＬエラ−デ−
タ検出部３０４の第２加算器３２０に出力する。
【００４７】この際、アドレス００００と１１１１のデ
−タはＡＤＣ２００のオフセットと利得エラ−に当たる
ので、計算から除かれる。
−タはＡＤＣ２００のオフセットと利得エラ−に当たる
ので、計算から除かれる。
【００４８】そして、第２加算器３２０はＢ端子に入力
される前記減算器３１８の出力を加算して第２フリップ
フロップ３２１に出力し、第２フリップフロップ３２１
はテストクロック信号に応じて入力される第２加算器３
２０の出力を第２加算器３２０のＡ入力端子とエラ−分
析部３０５の第２比較部３２２に出力する。
される前記減算器３１８の出力を加算して第２フリップ
フロップ３２１に出力し、第２フリップフロップ３２１
はテストクロック信号に応じて入力される第２加算器３
２０の出力を第２加算器３２０のＡ入力端子とエラ−分
析部３０５の第２比較部３２２に出力する。
【００４９】このように、第２加算器はＢ端子に入力さ
れる前記減算器３１８の出力とＡ端子にフィ−ドバック
される第２フリップフロップ３２１の出力を累積加算し
て第２フリップフロップ３２１を通して第２比較部３２
２に順次出力する。
れる前記減算器３１８の出力とＡ端子にフィ−ドバック
される第２フリップフロップ３２１の出力を累積加算し
て第２フリップフロップ３２１を通して第２比較部３２
２に順次出力する。
【００５０】図７は順次テスト信号４０により第１メモ
リ３１３と第２メモリ３１７から出力されるデ−タ値と
その減算器３１８と加算器３２０の出力値を示してい
る。
リ３１３と第２メモリ３１７から出力されるデ−タ値と
その減算器３１８と加算器３２０の出力値を示してい
る。
【００５１】その後、エラ−分析部３０５は前記減算器
３１８の出力と第２加算器３２０の出力を入力されてＡ
ＤＣ２００の変換特性を分析するようになるが、第１比
較部３１９は減算器３１８の出力を入力されてＤＮＬス
ペックの最大／最小差と比べ、第２比較部３２２は第２
加算器３２０の出力を入力されてＩＮＬスペックの最大
／最小ＩＮＬ規格と比べる。
３１８の出力と第２加算器３２０の出力を入力されてＡ
ＤＣ２００の変換特性を分析するようになるが、第１比
較部３１９は減算器３１８の出力を入力されてＤＮＬス
ペックの最大／最小差と比べ、第２比較部３２２は第２
加算器３２０の出力を入力されてＩＮＬスペックの最大
／最小ＩＮＬ規格と比べる。
【００５２】第１比較部３１９は図８Ａに示したように
入力される減算器３１８の出力、即ち、｜Ａ−Ｂ｜を第
１比較器３５０のＡ端子と第２比較器３５１のＢ端子に
それぞれ入力され、第１比較器３５０のＢ端子には予め
設定されたＤＮＬスペックの最大値（＋０．５ＬＳＢ）
が入力され、第２比較器３５１のＡ入力端子には最小Ｄ
ＮＬ規格（−０．５ＬＳＢ）が入力される。
入力される減算器３１８の出力、即ち、｜Ａ−Ｂ｜を第
１比較器３５０のＡ端子と第２比較器３５１のＢ端子に
それぞれ入力され、第１比較器３５０のＢ端子には予め
設定されたＤＮＬスペックの最大値（＋０．５ＬＳＢ）
が入力され、第２比較器３５１のＡ入力端子には最小Ｄ
ＮＬ規格（−０．５ＬＳＢ）が入力される。
【００５３】また、第１比較器３５０と第２比較器３５
１の出力は次のような関係を有する。
１の出力は次のような関係を有する。
【００５４】
【数３】
【００５５】
【数４】
【００５６】したがって、第１比較器３５０と第２比較
器３５１は式３と式４により前記順次に入力される減算
器３１８の出力をＤＮＬスペックの最大／最小値と比べ
て出力し、排他的ＯＲゲ−ト（Ｘ−ＯＲ）３５２は前記
第１比較器３５０と第２比較器３５１の出力信号を排他
的論理積して出力する。
器３５１は式３と式４により前記順次に入力される減算
器３１８の出力をＤＮＬスペックの最大／最小値と比べ
て出力し、排他的ＯＲゲ−ト（Ｘ−ＯＲ）３５２は前記
第１比較器３５０と第２比較器３５１の出力信号を排他
的論理積して出力する。
【００５７】この際、減算器３１９の出力がＤＮＬスペ
ックの最大値（＋０．５）とＤＮＬスペックの最小値
（−０．５）の間に存在すればロ−レベルの信号を出力
し、前記範囲を外れるとハイレベルの信号を出力する。
したがって、第１比較部３１９から一回でもハイレベル
の信号が出力されるアドレスがあれば、ＡＤＣ２００が
前記アドレスに当たるディジタルコ−ドの変換時ＤＮＬ
エラ−が発生されたことを意味する。
ックの最大値（＋０．５）とＤＮＬスペックの最小値
（−０．５）の間に存在すればロ−レベルの信号を出力
し、前記範囲を外れるとハイレベルの信号を出力する。
したがって、第１比較部３１９から一回でもハイレベル
の信号が出力されるアドレスがあれば、ＡＤＣ２００が
前記アドレスに当たるディジタルコ−ドの変換時ＤＮＬ
エラ−が発生されたことを意味する。
【００５８】そして、第１比較部３１９から一回でもハ
イレベル信号が出力されれば、即ち、ＤＮＬエラ−が発
生されれば、第３フリップフロップ３２３の入力端子Ｄ
が“ハイ”にセットされて第３フリップフロップ３２３
はハイレベルの信号をＯＲゲ−ト３５２の一側入力端子
に出力し、第３フリップフロップ３２３の出力はＩＮＬ
にエラ−信号の出力として使用される。
イレベル信号が出力されれば、即ち、ＤＮＬエラ−が発
生されれば、第３フリップフロップ３２３の入力端子Ｄ
が“ハイ”にセットされて第３フリップフロップ３２３
はハイレベルの信号をＯＲゲ−ト３５２の一側入力端子
に出力し、第３フリップフロップ３２３の出力はＩＮＬ
にエラ−信号の出力として使用される。
【００５９】第２比較部３２２は図８Ｂに示したよう
に、第２フリップフロップ３２１を通して入力される第
２加算器３２０の出力を第３比較器３５３のＡ入力端子
と第４比較器３５４のＢ端子にそれぞれ入力され、第３
比較器３５３のＢ端子には予め設定されたＩＮＬスペッ
クの最大値（＋０．５ＬＳＢ）が入力され、第４比較器
３５４のＡ入力端子にはＩＮＬスペックの最小値（＋
０．５ＬＳＢ）がそれぞれ入力される。
に、第２フリップフロップ３２１を通して入力される第
２加算器３２０の出力を第３比較器３５３のＡ入力端子
と第４比較器３５４のＢ端子にそれぞれ入力され、第３
比較器３５３のＢ端子には予め設定されたＩＮＬスペッ
クの最大値（＋０．５ＬＳＢ）が入力され、第４比較器
３５４のＡ入力端子にはＩＮＬスペックの最小値（＋
０．５ＬＳＢ）がそれぞれ入力される。
【００６０】したがって、第２比較部３２２の第３比較
器３５３と第４比較器３５４は式３と式４により第２フ
リップフロップ３２１を通して順次に入力される第２加
算器３２０の出力をＩＮＬスペックの最大／最小値と比
べて出力し、排他的ＯＲゲ−ト（Ｘ−ＯＲ）３５５は前
記第３比較器３５３と第４比較器３５４の出力信号を入
力されて排他的論理積して出力する。
器３５３と第４比較器３５４は式３と式４により第２フ
リップフロップ３２１を通して順次に入力される第２加
算器３２０の出力をＩＮＬスペックの最大／最小値と比
べて出力し、排他的ＯＲゲ−ト（Ｘ−ＯＲ）３５５は前
記第３比較器３５３と第４比較器３５４の出力信号を入
力されて排他的論理積して出力する。
【００６１】そして、第２比較部３２２から一回でもハ
イレベルの信号が出力されれば、即ち、ＩＮＬエラ−が
発生されれば、第４フリップフロップ３２４の入力端子
Ｄが“ハイ”にセットされて第４フリップフロップ３２
４はハイレベルの信号をＯＲゲ−ト３２５の他側入力端
子に出力し、第４フリップフロップ３２４の出力はＩＮ
Ｌエラ−信号の出力として使用される。
イレベルの信号が出力されれば、即ち、ＩＮＬエラ−が
発生されれば、第４フリップフロップ３２４の入力端子
Ｄが“ハイ”にセットされて第４フリップフロップ３２
４はハイレベルの信号をＯＲゲ−ト３２５の他側入力端
子に出力し、第４フリップフロップ３２４の出力はＩＮ
Ｌエラ−信号の出力として使用される。
【００６２】次いで、前記ＯＲゲ−ト３２５は第３フリ
ップフロップ３２３と第４フリップフロップ３２４の出
力を論理和して第５フリップフロップ３２７の入力端子
に出力し、分周期３２６は入力されるテストクロック信
号を１６個のクロック信号に分周して第５フリップフロ
ップ３２７のクロック端子に出力し、１６個のクロック
信号の出力が完了されれば終了信号として作用して第５
フリップフロップ３２７のクロック端子に入力される。
ップフロップ３２３と第４フリップフロップ３２４の出
力を論理和して第５フリップフロップ３２７の入力端子
に出力し、分周期３２６は入力されるテストクロック信
号を１６個のクロック信号に分周して第５フリップフロ
ップ３２７のクロック端子に出力し、１６個のクロック
信号の出力が完了されれば終了信号として作用して第５
フリップフロップ３２７のクロック端子に入力される。
【００６３】したがって、第５フリップフロップ３２７
は分周器３２６で終了信号が入力されれば、入力端子Ｄ
の状態に応じて、即ち入力端子Ｄが“ハイ”にセットさ
れていると、ＡＤＣ２００の変換特性を試した結果変換
が異常的に行われることを意味するハイレベルの信号を
出力する。
は分周器３２６で終了信号が入力されれば、入力端子Ｄ
の状態に応じて、即ち入力端子Ｄが“ハイ”にセットさ
れていると、ＡＤＣ２００の変換特性を試した結果変換
が異常的に行われることを意味するハイレベルの信号を
出力する。
【００６４】反面、分周器３２６から終了信号が入力さ
れるまで入力端子Ｄが“ロ−”にセットされていると、
ＡＤＣ２００の変換特性を試した結果変換が正常的に行
われることを意味するロ−レベルの信号を出力する。
れるまで入力端子Ｄが“ロ−”にセットされていると、
ＡＤＣ２００の変換特性を試した結果変換が正常的に行
われることを意味するロ−レベルの信号を出力する。
【００６５】
【発明の効果】以上、詳細に説明したように、本発明は
サイン波のようなアナログ信号がＡＤＣに入力されてラ
ンダムなディジタルコ−ドとして出力されるとき、ハ−
ドウェア的な処理により前記出力されたディジタルコ−
ドを検出し分析してＡＤＣの動的変換特性を試すことに
より、低コストで容易にＡＤＣの変換特性を試すことが
できるだけでなく、Ａ／Ｄ変換によるＤＮＬエラ−とＩ
ＮＬエラ−を正確に試すことができ、ハ−ドウェア的な
処理により信号の流れが速くなってテストの速度を縮め
ることができる。
サイン波のようなアナログ信号がＡＤＣに入力されてラ
ンダムなディジタルコ−ドとして出力されるとき、ハ−
ドウェア的な処理により前記出力されたディジタルコ−
ドを検出し分析してＡＤＣの動的変換特性を試すことに
より、低コストで容易にＡＤＣの変換特性を試すことが
できるだけでなく、Ａ／Ｄ変換によるＤＮＬエラ−とＩ
ＮＬエラ−を正確に試すことができ、ハ−ドウェア的な
処理により信号の流れが速くなってテストの速度を縮め
ることができる。
【図１】従来のＡＤＣの変換特性テスト回路のブロック
図である。
図である。
【図２】本発明のＡＤＣの変換特性テスト回路のブロッ
ク図である。
ク図である。
【図３】図２においてデ−タ検出部の詳細図である。
【図４】図２においてＤＮＬエラ−デ−タ検出部とＩＮ
Ｌエラ−デ−タ検出部とエラ−デ−タ分析部の詳細図で
ある。
Ｌエラ−デ−タ検出部とエラ−デ−タ分析部の詳細図で
ある。
【図５】ＡＤＣにおいてデ−タのサンプリングを示した
例示図である。
例示図である。
【図６】サイン波の入力時ＡＤＣのデ−タ出力を示した
表である。
表である。
【図７】図２においてＡＤＣの理想的な変換デ−タとエ
ラ−デ−タを比べた表である。
ラ−デ−タを比べた表である。
【図８】Ａは図４における第１比較部の詳細図、Ｂは図
４における第２比較部の詳細図である。
４における第２比較部の詳細図である。
１００．．．アナログ信号発生器 ２００．．．ＡＤＣ ３００．．．出力テスト部 ３０１．．．テスト信号発生部 ３０２．．．デ−タ検出部 ３０３．．．ＤＮＬエラ−デ−タ検出部 ３０４．．．ＩＮＬエラ−デ−タ検出部 ３０５．．．エラ−分析部 ３１２．．．マルチプレクサ ３１３．．．第１メモリ ３１４．．．第１加算器 ３１５．．．第１フリップフロップ ３１６．．．デ−タ伝送部 ３１７．．．第２メモリ ３１８．．．減算器 ３１９．．．第１比較部 ３２０．．．第２加算器 ３２１．．．第２フリップフロップ ３２２．．．第２比較部 ３２３．．．第３フリップフロップ ３２４．．．第４フリップフロップ ３２５．．．ＯＲゲ−ト ３２６．．．分周器 ３２７．．．第５フリップフロップ ３５０．．．第１比較器 ３５１．．．第２比較器 ３５２，３５５．．Ｘ−ＯＲゲ−ト ３５３．．．第３比較器 ３５４．．．第４比較器 ＩＮ１，ＩＮ２．．インバ−タ
Claims (18)
- 【請求項１】 ＡＤＣ（Ａ／Ｄ変換器）からランダムに
出力されるディジタルコ−ドを検出するデ−タ検出部
と、外部から入力されるテストクロック信号に応じて順
次にテスト信号を発生するテスト信号発生部と、そのテ
スト信号に応じて前記デ−タ検出部から出力されたデ−
タを入力されて、貯蔵していたＡＤＣの理想的なコ−ド
別デ−タと減算してＤＮＬエラ−デ−タを求めるＤＮＬ
エラ−デ−タ検出部と、テストクロック信号に応じて前
記ＤＮＬエラ−デ−タ検出部の出力を累積加算してＩＮ
Ｌエラ−デ−タを求めるＩＮＬエラ−デ−タ検出部と、
前記ＤＮＬエラ−デ−タ検出部とＩＮＬエラ−デ−タ検
出部の出力をそれぞれ入力されてＤＮＬエラ−とＩＮＬ
エラ−を検出し、テストクロック信号に応じて前記ＡＤ
Ｃの動作状態を判別する動作判断部とより構成されるこ
とを特徴とするＡＤＣの変換特性テスト回路。 - 【請求項２】 テスト信号発生部はｎビットのカウンタ
より構成されて２n個の順次テスト信号を出力すること
を特徴とする請求項１記載のＡＤＣの変換特性テスト回
路。 - 【請求項３】 デ−タ検出部はテスト制御信号に応じて
Ａ端子の入力とＢ端子の入力を選択して出力するマルチ
プレクサと、外部から入力されるクロック信号に応じて
貯蔵されたデ−タを出力しフィ−ドバックされるデ−タ
を貯蔵する第１メモリと、第１メモリから出力されるデ
−タを＋１ずつ加算して出力する第１加算器と、インバ
−タＩＮ１を通して入力されるクロック信号に応じて第
１加算器の出力を入力されて前記第１メモリにフィ−ド
バックさせる第１フリップフロップと、インバ−タＩＮ
２を通して入力されるテスト制御信号に応じて出力がイ
ネ−ブルされて前記第１メモリのデ−タを伝送するデ−
タ伝送部とより構成されることを特徴とする請求項１記
載のＡＤＣの変換特性テスト回路。 - 【請求項４】 マルチプレクサはテスト制御信号がハイ
レベルの場合にはＢ端子に入力されるデ−タを出力し、
テスト制御信号がロ−レベルの場合にはＡ端子に入力さ
れるデ−タを出力することを特徴とする請求項３記載の
ＡＤＣの変換特性テスト回路。 - 【請求項５】 Ａ端子にはＡＤＣから出力されたディジ
タルコ−ドが入力され、Ｂ端子にはテスト信号が入力さ
れることを特徴とする請求項４記載のＡＤＣの変換特性
テスト回路。 - 【請求項６】 第１メモリはクロック信号がハイレベル
の場合、クロック信号の最初の半周期にはマルチプレク
サの出力によりアドレシングされた番地のデ−タを出力
し、クロック信号の後半の半周期にはフィ−ドバックさ
れるデ−タを貯蔵することを特徴とする請求項３記載の
ＡＤＣの変換特性テスト回路。 - 【請求項７】 第１加算器は第１メモリ出力を入力され
るＡ端子とｍ個の入力のうち最下位ビットであるＤ１の
みハイレベルを入力され、ｍ−１個の入力は接地されて
いるＢ端子より構成されることを特徴とする請求項３記
載のＡＤＣの変換特性テスト回路。 - 【請求項８】 ＤＮＬエラ−デ−タ検出部はＡＤＣが正
常的に動作される時出力される各ディジタルコ−ド別理
想的なデ−タを貯蔵して順次テスト信号によりそのテス
ト信号に当たるアドレス番地に予め貯蔵された理想的な
デ−タを出力する第２メモリ部と、第２メモリ部の出力
と前記デ−タ伝送部からの出力をそれぞれ入力されてＡ
ＤＣのコ−ド別理想的なデ−タと実際に動作されたＡＤ
Ｃのコ−ド別デ−タを減算してＤＮＬエラ−デ−タを検
出する減算器とより構成されることを特徴とする請求項
１記載のＡＤＣの変換特性テスト回路。 - 【請求項９】 ＩＮＬエラ−デ−タ検出部は減算器の出
力を入力されて累積加算して出力する第２加算器と、テ
ストクロック信号に応じて第２加算器の出力を入力され
て第２加算器にフィ−ドバックさせる第２フリップフロ
ップとより構成されることを特徴とする請求項１記載の
ＡＤＣの変換特性テスト回路。 - 【請求項１０】 動作判断部は前記減算器の出力を入力
されて自体に設定されたＤＮＬスペックの最大値及び最
小値を比べて出力する第１比較部と、その第１比較部の
出力を入力されてＤＮＬエラ−を出力する第３フリップ
フロップと、前記第２フリップフロップの出力を入力さ
れて自体に設定されたＩＮＬスペックの最大値及び最小
値を比べて出力する第２比較部と、その第２比較部の出
力を入力されてＩＮＬエラ−を出力する第４フリップフ
ロップと、前記第３フリップフロップの出力と第４フリ
ップフロップの出力を入力されて論理積して出力するＯ
Ｒゲ−トと、テストクロック信号を入力されて分周して
出力する分周器と、前記ＯＲゲ−トの出力を入力されて
分周器から出力される信号に応じてＡＤＣの動作状態を
判断する第５フリップフロップとより構成されることを
特徴とする請求項１記載のＡＤＣの変換特性テスト回
路。 - 【請求項１１】 第１比較部と第２比較部は入力される
デ−タがそれぞれＤＮＬスペックの最大値及び最小値と
ＩＮＬスペックの最大値及び最小値の間に存在すればロ
−レベルの信号を出力することを特徴とする請求項１０
記載のＡＤＣの変換特性テスト回路。 - 【請求項１２】 第１比較部は減算器の出力をＡ端子に
入力されＤＮＬスペックの最大値をＢ端子に入力されて
比べる第１比較器と、前記減算器の出力をＢ端子に入力
されＤＮＬスペックの最小値をＢ端子に入力されて比べ
る第２比較器と、前記第１比較器と第２比較器の出力を
それぞれ入力されて排他的論理和して出力する排他的Ｏ
Ｒゲ−トとより構成されることを特徴とする請求項１０
記載のＡＤＣの変換特性テスト回路。 - 【請求項１３】 第２比較部と第２比較器の出力をＡ端
子に入力されＩＮＬスペックの最大値をＢ端子に入力さ
れて比べる第３比較器と、前記第２加算器の出力をＢ端
子に入力されＩＮＬスペックの最小値をＢ端子に入力さ
れて比べる第４比較器と、前記第３比較器と第４比較器
の出力をそれぞれ入力されて排他的論理和して出力する
排他的ＯＲゲ−トとより構成されることを特徴とする請
求項１０記載のＡＤＣの変換特性テスト回路。 - 【請求項１４】 第１比較部と第２比較器はＡ端子に入
力されるデ−タの大きさがＢ端子に入力されるデ−タの
大きさより大きい場合にハイレベルの信号を出力するこ
とを特徴とする請求項１０記載のＡＤＣの変換特性テス
ト回路。 - 【請求項１５】 ＡＤＣに入力されたサイン波が所定の
周期にクロック信号の周波数の間隔にサンプリングされ
て複数個のディジタルコ−ドとして出力される時、複数
個のディジタルコ−ドを検出する第１過程と、その検出
されたディジタルコ−ドのデ−タをＡＤＣが理想的に動
作される時出力されるディジタルコ−ドのデ−タと減算
してＤＮＬエラ−デ−タを求める第２過程と、前記第２
過程から出力されたＤＮＬエラ−デ−タを累積加算して
ＩＮＬエラ−デ−タを求める第３過程と、第２過程から
出力されたＤＮＬエラ−デ−タと第３過程から出力され
たＩＮＬエラ−デ−タをそれぞれ入力されてＤＮＬスペ
ック及びＩＮＬスペックの最大／最小値を比べてＤＮＬ
エラ−とＩＮＬエラ−を求めＡＤＣの変換特性を判別す
る第４過程とよりなることを特徴とするＡＤＣの変換特
性テスト方法。 - 【請求項１６】 第１過程でサイン波をサンプリングす
る時入力されるサイン波の周波数にサンプリング数を乗
算した値は、基本クロック周波数にサイン波の周期数を
乗算した値と一致するように周期とサンプリング数を決
めることを特徴とする請求項１５記載のＡＤＣの変換特
性テスト方法。 - 【請求項１７】 第１過程はテスト制御信号がロ−状態
の場合に行われることを特徴とする請求項１５記載のＡ
ＤＣの変換特性テスト方法。 - 【請求項１８】 第２過程と第３過程はテスト制御信号
がハイ状態の場合に行われることを特徴とする請求項１
５記載のＡＤＣの変換特性テスト方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95P35384 | 1995-10-13 | ||
| KR1019950035384A KR0157903B1 (ko) | 1995-10-13 | 1995-10-13 | 아날로그/디지탈 변환기의 변환특성 테스트회로와 그 방법 |
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| Publication Number | Publication Date |
|---|---|
| JPH09135168A true JPH09135168A (ja) | 1997-05-20 |
| JP2945317B2 JP2945317B2 (ja) | 1999-09-06 |
Family
ID=19430172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| US (1) | US5712633A (ja) |
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| KR (1) | KR0157903B1 (ja) |
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| JP2010141715A (ja) * | 2008-12-12 | 2010-06-24 | Canon Inc | 撮像装置及び撮像システム |
| CN110109005A (zh) * | 2019-05-24 | 2019-08-09 | 电子科技大学 | 一种基于序贯测试的模拟电路故障测试方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0157903B1 (ko) | 1999-03-20 |
| US5712633A (en) | 1998-01-27 |
| KR970022357A (ko) | 1997-05-28 |
| JP2945317B2 (ja) | 1999-09-06 |
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| S631 | Written request for registration of reclamation of domicile |
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| R350 | Written notification of registration of transfer |
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