JPH09135168A - A/d変換器の変換特性テスト回路とその方法 - Google Patents
A/d変換器の変換特性テスト回路とその方法Info
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- JPH09135168A JPH09135168A JP8012095A JP1209596A JPH09135168A JP H09135168 A JPH09135168 A JP H09135168A JP 8012095 A JP8012095 A JP 8012095A JP 1209596 A JP1209596 A JP 1209596A JP H09135168 A JPH09135168 A JP H09135168A
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Abstract
の方法を提供する。 【解決手段】 サイン波のような動的アナログ信号が入
力されるとき、ハ−ドウェア的な処理により前記A/D
変換器から出力されるディジタルデ−タを検出し分析し
てDNLエラ−とINLエラ−を求め、A/D変換器の
変換特性を試すことができる。
Description
ル変換器の動的変換特性及びテスト回路に係り、特にサ
イン波のようなアナログ信号が入力されるとき、ハ−ド
ウェア的な処理により前記アナログ/ディジタル変換器
から出力されるディジタルデ−タを検出し分析してDN
L(Differential Non-Linearity)エラ−とINL(In
tegral Non-Linearity)エラ−及びアナログ/ディジタ
ル変換器の動的変換特性を試す回路とその方法に関す
る。
l Converter ;以下“ADC”と略称する)の変換特性
テスト回路は図1に示したように、チップ70に入力さ
れる制御信号に応じて順次にランプ電圧を発生するラン
プ発生器10と、ランプ発生器10からランプ電圧を入
力されてチップ70のクロック発生器(図示せず)から
出力されるクロック信号CLKに応じてディジタルコ−
ドに順次変換して出力するADC20と、そのADC2
0からディジタルコ−ドを入力されてクロック信号CL
K及びテスト制御信号に応じて前記ディジタルコ−ドを
分析してADC20の変換特性を試す変換特性テスト部
30とより構成される。
CLKに応じてADC20から出力されるディジタルコ
−ドを貯蔵し、外部から入力されるテスト制御信号に応
じて前記貯蔵されたディジタルコ−ドを出力する第1レ
ジスタ31と、クロック信号CLKに応じて前記ADC
20の出力ディジタルコ−ドが第1レジスタ31に貯蔵
される前に前記第1レジスタ31に貯蔵されたディジタ
ルコ−ドを入力されて貯蔵し、外部から入力されるテス
ト制御信号に応じて前記貯蔵されたディジタルコ−ドを
出力する第2レジスタ32と、前記テスト制御信号に応
じて第1レジスタ3から出力されたディジタルコ−ドと
第2レジスタ32から出力されたディジタルコ−ドを入
力されて比べる比較器33と、前記テスト制御信号に応
じて前記比較器33の出力を入力されてADC20が正
常的に動作するかを判断する制御ロジック34とより構
成される。
スト回路の動作を添付した図面を参照して説明すれば次
の通りである。
力されれば、ランプ発生器10は最も低い電圧から最も
高い電圧まで順次ランプ電圧を発生してADC20に出
力し、ADC20はランプ信号発生器10から出力され
る順次ランプ電圧を入力されてクロック信号CKLに応
じて最も低いコ−ド(00...0)から最も高いコ−
ド(11...1)までのディジタルコ−ドに順次変換
して第1レジスタ31に出力する。
信号CLKに応じて前記ADC20から出力されるディ
ジタルコ−ドを順次に貯蔵し、第2レジスタ32は前記
クロック信号CLKに応じて前記ADC20から出力さ
れたディジタルコ−ドが第1レジスタ31に貯蔵される
前に前記第1レジスタ31に貯蔵されたディジタルコ−
ドを入力されて順次に貯蔵する。
れれば、第1レジスタ31と第2レジスタ32はテスト
制御信号に応じて貯蔵されたデ−タを比較器33に出力
し、比較器33は前記テスト制御信号に応じて第1レジ
スタ31と第2レジスタ32から出力されたデ−タを比
較して出力する。
からランプ電圧を入力されて最も低いディジタルコ−ド
(00...0)から最も高いディジタルコ−ド(1
1...1)までのディジタルコ−ドに変換して順次出
力するので、変換ノイズにより−1となる場合を除いて
は一般的に直前に出力されたディジダルコ−ドより+1
ずつ加算されて出力される。
信号に応じて第1レジスタ31の出力デ−タと第2レジ
スタ32の出力デ−タを比べて0,1,−1または±2
以上の信号を制御ロジック34に出力し、制御ロジック
34は前記比較器33の出力を入力されてその入力が
0,1,−1の場合はADC20が正常的に動作される
と判断してパス信号を出力し、±2以上の信号が入力さ
れる場合はADC20のアナログ/ディジダル変換が異
常的に行われると判断して異常(fail) 信号を出力す
る。
スト回路は単にADCの出力が+1ずつ増えるかを確か
めてADCの変換特性を試すので、サイン波のような動
的アナログ信号がADCに入力されて周期的にサンプリ
ングされる場合は、ディジタルコ−ドが順次に+1ずつ
増えずにランダムに出力されるので、ADCの変換特性
を試すことができない問題点があった。
ト回路がソフトウェア的に構成されて信号の流れが遅延
され、テスト方法も複雑でADCの変換特性を試すにも
時間が所要されるという問題点があった。
目的はADCにサイン波のようなアナログ信号が入力さ
れるとき、ハ−ドウェア的な処理により前記ADCから
出力されるランダムなディジタルコ−ドを検出し分析し
てDNLエラ−とINLエラ−及びADCの動的変換特
性を容易で迅速に試すことができるADCの変換特性テ
スト回路とその方法を提供するにある。
するために本発明は、ADCからランダムに出力される
ディジタルコ−ドを検出するデ−タ検出部と、外部から
入力されるテストクロック信号に応じて順次にテスト信
号を発生するテスト信号発生部と、そのテスト信号に応
じて前記デ−タ検出部から出力されたデ−タを入力され
て貯蔵していたADCの理想的なコ−ド別デ−タと減算
してDNLエラ−デ−タを求めるDNLエラ−デ−タ検
出部と、テストクロック信号に応じて前記DNLエラ−
デ−タ検出部の出力を累積加算してINLエラ−デ−タ
を求めるINLエラ−デ−タ検出部と、前記DNLエラ
−デ−タ検出部とINLエラ−デ−タ検出部の出力をそ
れぞれ入力されてDNLエラ−とINLエラ−を検出
し、テストクロック信号に応じて前記ADCの動作状態
を判別する動作判断部とを含むことを特徴とする。
本発明は、ADCに入力されたサイン波が所定の周期に
クロック信号の周波数の間隔にサンプリングされて複数
個のディジタルコ−ドとして出力されるとき、複数個の
ディジタルコ−ドを検出する第1過程と、その検出され
たディジタルコ−ドのデ−タをADCが理想的に動作さ
れる時出力されるディジタルコ−ドのデ−タと減算して
DNLエラ−デ−タを求める第2過程と、前記第2過程
から出力されたDNLエラ−デ−タを累積加算してIN
Lデ−タを求める第3過程と、第2過程から出力された
DNLエラ−デ−タと第3過程から出力されたINLエ
ラ−デ−タをそれぞれ入力されてDNLスペック及びI
NLスペックの最大/最小値を比べてDNLエラ−とI
NLエラ−を求め、ADCの変換特性を判別する第4過
程とを含むことを特徴とする。
明をさらに詳細に説明する。
1に示したように、チップ500に入力される制御信号
に応じてサイン波のようなアナログ信号を生成するアナ
ログ信号発生器100と、チップ500のクロック発生
器(図示せず)から発生されるクロック信号CLKに応
じて前記アナログ信号発生器100から出力されるサイ
ン波をサンプリングしてランダムなディジタルコ−ドを
出力するnビットADC200と、外部から入力される
テスト制御信号と出力されるクロツク信号CLKとテス
トクロック信号に応じて前記ADC200から出力され
るランダムなディジタルコ−ドを検出し、その検出され
たディジタルコ−ドのデ−タでDNLエラ−とINLエ
ラ−及びアナログ/ディジタル変換器の動的変換特性を
試す出力テスト部300とより構成される。
ンタより構成されて外部から入力されるテストクロック
信号に応じて順次テスト信号40を発生するテスト信号
発生部301と、外部から入力されるクロック信号とテ
スト制御信号及びテスト信号40を入力されて前記AD
C200から出力されるランダムなディジタルコ−ドを
検出して各コ−ド別デ−タ50を検出するデ−タ検出部
302と、そのデ−タ検出部302からコ−ド別デ−タ
50を入力されテスト信号発生部301からテスト信号
40を入力されて制御信号60に応じて前記ADC20
0の各コ−ド別理想的なデ−タと比べてDNLエラ−デ
−タを算出するDNLエラ−デ−タ検出部303と、そ
のDNLエラ−デ−タ検出部303の出力を入力されて
前記テストクロック信号に応じて累積加算してINLエ
ラ−デ−タを算出するINLエラ−デ−タ検出部304
と、前記DNLエラ−デ−タ検出部303とINLエラ
−デ−タ検出部304の出力をそれぞれ入力され前記テ
ストクロック信号に応じてDNLエラ−とINLエラ−
を検出し、その検出されたエラ−を通して前記ADC2
00の動作状態を判別する動作判断部305とより構成
される。
じてA端子に入力されるテスト信号40とB端子に入力
されるディジタルコ−ドを選択的に出力するマルチプレ
クサ312と、外部から入力されるクロック信号CLK
の最初の半周期には前記マルチプレクサ312の出力に
よりアドレシングされた番地のデ−タを出力し、クロッ
ク信号CLKの後半の半周期には+1加算された後フィ
−ドバックされるデ−タを入力されて貯蔵する第1メモ
リ313と、第1メモリ313の出力をA端子に入力さ
れ、m個の入力のうち最下位ビット(Least Significan
t Bit ; LSB)であるD1のみハイレベルを入力さ
れ、m−1個の入力は接地されたB端子より構成されて
第1メモリ313の出力を+1ずつ加算して出力する第
1加算器314と、その加算器314の出力を入力され
てテスト制御信号により制御されるインバ−タIN1を
通して入力されるクロック信号CLKに応じて第1メモ
リ部313にフィ−ドバックさせる第1フリップフロッ
プ315と、インバ−タIN2を通して入力されるテス
ト制御信号60に応じて前記第1メモリのデ−タ50を
入力されて出力するデ−タ伝送部316とより構成され
る。
200が理想的に動作される時出力される各ディジタル
コ−ド別デ−タを貯蔵して反転されたテスト制御信号6
0により出力がイネ−ブルされて順次テスト信号40に
応じてそのテスト信号の指定するアドレス番地に予め貯
蔵された各ディジタルコ−ド別理想的なデ−タを出力す
る第2メモリ部317と、第2メモリ部317の出力と
前記デ−タ伝送部の出力50をそれぞれ入力されてAD
C200のコ−ド別理想的なデ−タと実際に検出された
コ−ド別デ−タを減算してDNLエラ−デ−タを検出す
る減算器318とより構成される。
318からDNLエラ−デ−タを入力されてそのデ−タ
を累積加算して出力する第2加算器320と、外部から
入力されるテストクロック信号に応じて第2加算器32
0の出力を入力されて再び第2加算器320にフィ−ド
バックさせる第2フリップフロップ321とより構成さ
れる。
力を入力されて自体に設定されたDNLスペックの最大
値及び最小値を比べて出力する第1比較部319と、そ
の第1比較部319の出力を入力されてDNLエラ−を
出力する第3フリップフロップ323と、前記第2フリ
ップフロップ321の出力を入力されて自体に設定され
たINLスペックの最大値及び最小値を比べて出力する
第2比較部322と、その第2比較部322の出力を入
力されてINLエラ−を出力する第4フリップフロップ
324と、前記第3フリップフロップ323の出力と第
4フリップフロップ324を入力されて論理積して出力
するORゲ−ト325と、外部から入力されるテストク
ロック信号に応じて分周された信号を出力する分周器3
26と、その分周器326の出力信号に応じて前記OR
ゲ−ト325の出力からADCの動作状態を判断する第
5フリップフロップ327とより構成される。
A端子に入力されDNLスペックの最大値をB端子に入
力されて比べる第1比較器350と、前記減算器319
の出力をB端子に入力されDNLスペックの最小値をB
端子に入力されて比べる第2比較器351と、前記第1
比較器350と第2比較器351の出力をそれぞれ入力
されて排他的論理積して出力するORゲ−ト352とよ
り構成される。
力をA端子に入力されINLスペックの最大値をB端子
に入力されて比べる第3比較器353と、前記第2加算
器320の出力をB端子に入力されINLスペックの最
小値をB端子に入力されて比べる第4比較器354と、
前記第3比較器353と第4比較器354の出力をそれ
ぞれ入力されて排他的論理積して出力するORゲ−ト3
55とより構成される。
スト回路の動作を図3乃至図7を参照して説明すれば次
の通りである。
ペックはそれぞれ±0.5LSB、A/D変換のための
クロック周波数は8Khz、テストモ−ドの動作のため
にテストクロックは10Khzと設定する。
の下部から制御信号が入力されれば、アナログ信号発生
器100は1Khz程度のサイン波を発生して4ビット
のADC200に出力し、ADC200はチップ500
のクロック発生器(図示せず)から出力される8Khz
のクロック周波数により前記サイン波をサンプリングし
て出力する。
れるテスト周波数(サイン波の周波数)とサンプリング
周波数(クロック周波数)の間には図5に示したように
次のような関係を有する。
ンプリング周波数、Mはサイン波の周期数、Nはサンプ
リング数である。) したがって、テスト周波数として1Khzのサイン波が
入力され、サンプリング周波数として8Khzのクロッ
ク周波数がADC200に入力されるとき、所定の周期
を選択してその周期にサンプリングを行うと、式1のよ
うに次のような整数個のサンプリングデ−タが得られ
る。
0.39μs)のサイン波を8Khz(125μs)の
クロック周波数ごとにサンプリングポイントを指定して
前記サイン波の51周期(50mS)に400個のサン
プリングポイントを指定して400個のディジタルコ−
ドを0000〜1111までの4ビット、16コ−ドと
して出力テスト部300に出力する(ここで、50mS
は980.39μs×51周期、125μs×400サ
ンプリングと同一である)。
400個のディシダルコ−ドを検出するために出力テス
ト部300のデ−タ検出部302にチップ500の外部
から“ロ−”状態のテスト制御信号が入力されれば、テ
スト制御信号は図3に示したように、マルチプレクサ3
12の選択端子とインバ−タIN1を通してデ−タ伝送
部316出力信号ネ−ブル端子OEに入力され、クロッ
ク信号は第1メモリ313のREAD/WRITE端子
(R/W)とインバ−タIN1を通して第1フリップフ
ロップ315に入力される。
プレクサ312は図3に示したように、選択端子に入力
される“ロ−”状態のテスト制御信号に応じてA端子に
入力される前記ディジタルコ−ド(0000〜111
1)を順次に第1メモリ313のアドレス入力として出
力し、第1メモリ313は入力されるクロック信号の最
初の半周期にREADモ−ドとなって前記マルチプレク
サ312から出力される0000〜1111までの4ビ
ット、16コ−ドのディジタルコ−ドを入力されてその
ディジタルコ−ドによりアドレシングされたアドレス番
地のデ−タを第1加算器314のA入力として出力し、
クロック信号の後半の半周器にはWRITEモ−ドとな
って第1加算器314で+1加算された後フリップフロ
ップ315を通して出力されるデ−タを前記アドレシン
グされたアドレス番地に記録する。
ビットデ−タが第1メモリ313にアドレシングされる
ときごとに+1ずつ増えたデ−タが第1メモリ313に
貯蔵されて任意のアドレス番地のデ−タ値を調べると、
該当アドレスが何回アドレシングされたかを判るように
なる。
IN2を通して入力されるレジスト制御信号60に応じ
て出力が不可能になり第1フリップフロップ315から
入力されたデ−タを出力しなくなる。
き、ADCの出力デ−タ分布を示した例示図であり、A
DC200が理想的に動作される時ディジタルコ−ド1
111は80回、1110,0010はそれぞれ24
回、1101,1100,0100,0011はそれぞ
れ20回、1011,1010,1000,0111,
0110,0101はそれぞれ16回、0001は36
回、0000は44回が出力される。
ス0000番地にはデ−タ44が、0001番地にはデ
−タ36が、0010番地にはデ−タ24が、001
1,0100番地にはデ−タ20が、0101,011
0,0111,1000,1010,1011番地には
デ−タ16が、1100,1101番地にはデ−タ20
が、1110番地にはデ−タ24が、1111番地にデ
−タ80がそれぞれ貯蔵される。
されずエラ−を有する場合は、前記デ−タとは異なるデ
−タがADC200から出力されて第1メモリ313に
貯蔵される。
が理想的に動作されずエラ−を有する場合を例としてA
DC200の変換特性テスト方法を説明すれば次の通り
である。
デ−タを第1メモリ部313のアドレス0000番地に
デ−タ45、0001番地にデ−タ35、0010番地
にデ−ダ30、0011番地にデ−タ28、0100番
地にはデ−タ27、0101番地にはデ−タ25、01
10番地にはデ−タ20、0111番地にはデ−タ1
6、1000番地にはデ−タ15、1001,101
0,1011,1100番地にそれぞれデ−タ10、1
101番地にデ−タ15、1110番地にデ−タ20、
1111番地にデ−タ84の形態にそれぞれ貯蔵された
と仮定する。
めにテスト制御信号をハイレベルとして入力し、10K
hzのテストクロック信号を入力すれば、テストクロッ
ク信号はテスト信号発生部301とINLエラ−デ−タ
検出部304及びエラ−分析部305にそれぞれ入力さ
れる。
タは入力されるテストクロック信号をカウントして00
00〜1111までの順次テスト信号40をデ−タ検出
部302に出力する。
されたテスト信号40はマルチプレクサ312のB端子
に入力され、インバ−タIN1の出力が前記ハイレベル
のテスト制御信号に応じて第1フリップフロップ315
が動作されなくなり、インバ−タIN2で反転されたロ
−レベルのテスト制御信号60はデ−タ伝送部316の
出力イネ−ブル端子OEと図4に示したように第2メモ
リ317の出力イル−ブル端子OEに入力される。この
際、クロック信号CLKはハイレベルを保つ。
プレクサ312は前記ハイレベルのテスト制御信号に応
じてB端子に入力される0000〜1111までの順次
テスト信号40を第1メモリ313に出力し、第1メモ
リ313は前記ハイレベルのクロック信号に応じてRE
ADモ−ドになって前記マルチプレクサ312から出力
される0000〜1111までの順次テスト信号40を
入力されてそのテスト信号40によりアドレシングされ
た番地に予め貯蔵されたエラ−デ−タを順次にデ−タ伝
送部316を通して伝送する。
の第2メモリ317は前記制御信号60に出力がイネ−
ブルされて0000〜1111までの順次テスト信号4
0を入力されてそのテスト信号40のアドレシングする
番地に予め貯蔵された理想的なデ−タを前記減算器31
8のA端子に出力し、デ−タ伝送部316を通して伝送
された第1メモリ313のエラ−デ−タ50はDNLに
エラ−デ−タ検出部303の減算器318のB端子に入
力される。
入力されるADC200のコ−ド別理想的なデ−タとB
端子に入力されるエラ−デ−50との差を計算してエラ
−分析部305の第1比較部319とINLエラ−デ−
タ検出部304の第2加算器320に出力する。
−タはADC200のオフセットと利得エラ−に当たる
ので、計算から除かれる。
される前記減算器318の出力を加算して第2フリップ
フロップ321に出力し、第2フリップフロップ321
はテストクロック信号に応じて入力される第2加算器3
20の出力を第2加算器320のA入力端子とエラ−分
析部305の第2比較部322に出力する。
れる前記減算器318の出力とA端子にフィ−ドバック
される第2フリップフロップ321の出力を累積加算し
て第2フリップフロップ321を通して第2比較部32
2に順次出力する。
リ313と第2メモリ317から出力されるデ−タ値と
その減算器318と加算器320の出力値を示してい
る。
318の出力と第2加算器320の出力を入力されてA
DC200の変換特性を分析するようになるが、第1比
較部319は減算器318の出力を入力されてDNLス
ペックの最大/最小差と比べ、第2比較部322は第2
加算器320の出力を入力されてINLスペックの最大
/最小INL規格と比べる。
入力される減算器318の出力、即ち、|A−B|を第
1比較器350のA端子と第2比較器351のB端子に
それぞれ入力され、第1比較器350のB端子には予め
設定されたDNLスペックの最大値(+0.5LSB)
が入力され、第2比較器351のA入力端子には最小D
NL規格(−0.5LSB)が入力される。
1の出力は次のような関係を有する。
器351は式3と式4により前記順次に入力される減算
器318の出力をDNLスペックの最大/最小値と比べ
て出力し、排他的ORゲ−ト(X−OR)352は前記
第1比較器350と第2比較器351の出力信号を排他
的論理積して出力する。
ックの最大値(+0.5)とDNLスペックの最小値
(−0.5)の間に存在すればロ−レベルの信号を出力
し、前記範囲を外れるとハイレベルの信号を出力する。
したがって、第1比較部319から一回でもハイレベル
の信号が出力されるアドレスがあれば、ADC200が
前記アドレスに当たるディジタルコ−ドの変換時DNL
エラ−が発生されたことを意味する。
イレベル信号が出力されれば、即ち、DNLエラ−が発
生されれば、第3フリップフロップ323の入力端子D
が“ハイ”にセットされて第3フリップフロップ323
はハイレベルの信号をORゲ−ト352の一側入力端子
に出力し、第3フリップフロップ323の出力はINL
にエラ−信号の出力として使用される。
に、第2フリップフロップ321を通して入力される第
2加算器320の出力を第3比較器353のA入力端子
と第4比較器354のB端子にそれぞれ入力され、第3
比較器353のB端子には予め設定されたINLスペッ
クの最大値(+0.5LSB)が入力され、第4比較器
354のA入力端子にはINLスペックの最小値(+
0.5LSB)がそれぞれ入力される。
器353と第4比較器354は式3と式4により第2フ
リップフロップ321を通して順次に入力される第2加
算器320の出力をINLスペックの最大/最小値と比
べて出力し、排他的ORゲ−ト(X−OR)355は前
記第3比較器353と第4比較器354の出力信号を入
力されて排他的論理積して出力する。
イレベルの信号が出力されれば、即ち、INLエラ−が
発生されれば、第4フリップフロップ324の入力端子
Dが“ハイ”にセットされて第4フリップフロップ32
4はハイレベルの信号をORゲ−ト325の他側入力端
子に出力し、第4フリップフロップ324の出力はIN
Lエラ−信号の出力として使用される。
ップフロップ323と第4フリップフロップ324の出
力を論理和して第5フリップフロップ327の入力端子
に出力し、分周期326は入力されるテストクロック信
号を16個のクロック信号に分周して第5フリップフロ
ップ327のクロック端子に出力し、16個のクロック
信号の出力が完了されれば終了信号として作用して第5
フリップフロップ327のクロック端子に入力される。
は分周器326で終了信号が入力されれば、入力端子D
の状態に応じて、即ち入力端子Dが“ハイ”にセットさ
れていると、ADC200の変換特性を試した結果変換
が異常的に行われることを意味するハイレベルの信号を
出力する。
れるまで入力端子Dが“ロ−”にセットされていると、
ADC200の変換特性を試した結果変換が正常的に行
われることを意味するロ−レベルの信号を出力する。
サイン波のようなアナログ信号がADCに入力されてラ
ンダムなディジタルコ−ドとして出力されるとき、ハ−
ドウェア的な処理により前記出力されたディジタルコ−
ドを検出し分析してADCの動的変換特性を試すことに
より、低コストで容易にADCの変換特性を試すことが
できるだけでなく、A/D変換によるDNLエラ−とI
NLエラ−を正確に試すことができ、ハ−ドウェア的な
処理により信号の流れが速くなってテストの速度を縮め
ることができる。
図である。
ク図である。
Lエラ−デ−タ検出部とエラ−デ−タ分析部の詳細図で
ある。
例示図である。
表である。
ラ−デ−タを比べた表である。
4における第2比較部の詳細図である。
Claims (18)
- 【請求項1】 ADC(A/D変換器)からランダムに
出力されるディジタルコ−ドを検出するデ−タ検出部
と、外部から入力されるテストクロック信号に応じて順
次にテスト信号を発生するテスト信号発生部と、そのテ
スト信号に応じて前記デ−タ検出部から出力されたデ−
タを入力されて、貯蔵していたADCの理想的なコ−ド
別デ−タと減算してDNLエラ−デ−タを求めるDNL
エラ−デ−タ検出部と、テストクロック信号に応じて前
記DNLエラ−デ−タ検出部の出力を累積加算してIN
Lエラ−デ−タを求めるINLエラ−デ−タ検出部と、
前記DNLエラ−デ−タ検出部とINLエラ−デ−タ検
出部の出力をそれぞれ入力されてDNLエラ−とINL
エラ−を検出し、テストクロック信号に応じて前記AD
Cの動作状態を判別する動作判断部とより構成されるこ
とを特徴とするADCの変換特性テスト回路。 - 【請求項2】 テスト信号発生部はnビットのカウンタ
より構成されて2n個の順次テスト信号を出力すること
を特徴とする請求項1記載のADCの変換特性テスト回
路。 - 【請求項3】 デ−タ検出部はテスト制御信号に応じて
A端子の入力とB端子の入力を選択して出力するマルチ
プレクサと、外部から入力されるクロック信号に応じて
貯蔵されたデ−タを出力しフィ−ドバックされるデ−タ
を貯蔵する第1メモリと、第1メモリから出力されるデ
−タを+1ずつ加算して出力する第1加算器と、インバ
−タIN1を通して入力されるクロック信号に応じて第
1加算器の出力を入力されて前記第1メモリにフィ−ド
バックさせる第1フリップフロップと、インバ−タIN
2を通して入力されるテスト制御信号に応じて出力がイ
ネ−ブルされて前記第1メモリのデ−タを伝送するデ−
タ伝送部とより構成されることを特徴とする請求項1記
載のADCの変換特性テスト回路。 - 【請求項4】 マルチプレクサはテスト制御信号がハイ
レベルの場合にはB端子に入力されるデ−タを出力し、
テスト制御信号がロ−レベルの場合にはA端子に入力さ
れるデ−タを出力することを特徴とする請求項3記載の
ADCの変換特性テスト回路。 - 【請求項5】 A端子にはADCから出力されたディジ
タルコ−ドが入力され、B端子にはテスト信号が入力さ
れることを特徴とする請求項4記載のADCの変換特性
テスト回路。 - 【請求項6】 第1メモリはクロック信号がハイレベル
の場合、クロック信号の最初の半周期にはマルチプレク
サの出力によりアドレシングされた番地のデ−タを出力
し、クロック信号の後半の半周期にはフィ−ドバックさ
れるデ−タを貯蔵することを特徴とする請求項3記載の
ADCの変換特性テスト回路。 - 【請求項7】 第1加算器は第1メモリ出力を入力され
るA端子とm個の入力のうち最下位ビットであるD1の
みハイレベルを入力され、m−1個の入力は接地されて
いるB端子より構成されることを特徴とする請求項3記
載のADCの変換特性テスト回路。 - 【請求項8】 DNLエラ−デ−タ検出部はADCが正
常的に動作される時出力される各ディジタルコ−ド別理
想的なデ−タを貯蔵して順次テスト信号によりそのテス
ト信号に当たるアドレス番地に予め貯蔵された理想的な
デ−タを出力する第2メモリ部と、第2メモリ部の出力
と前記デ−タ伝送部からの出力をそれぞれ入力されてA
DCのコ−ド別理想的なデ−タと実際に動作されたAD
Cのコ−ド別デ−タを減算してDNLエラ−デ−タを検
出する減算器とより構成されることを特徴とする請求項
1記載のADCの変換特性テスト回路。 - 【請求項9】 INLエラ−デ−タ検出部は減算器の出
力を入力されて累積加算して出力する第2加算器と、テ
ストクロック信号に応じて第2加算器の出力を入力され
て第2加算器にフィ−ドバックさせる第2フリップフロ
ップとより構成されることを特徴とする請求項1記載の
ADCの変換特性テスト回路。 - 【請求項10】 動作判断部は前記減算器の出力を入力
されて自体に設定されたDNLスペックの最大値及び最
小値を比べて出力する第1比較部と、その第1比較部の
出力を入力されてDNLエラ−を出力する第3フリップ
フロップと、前記第2フリップフロップの出力を入力さ
れて自体に設定されたINLスペックの最大値及び最小
値を比べて出力する第2比較部と、その第2比較部の出
力を入力されてINLエラ−を出力する第4フリップフ
ロップと、前記第3フリップフロップの出力と第4フリ
ップフロップの出力を入力されて論理積して出力するO
Rゲ−トと、テストクロック信号を入力されて分周して
出力する分周器と、前記ORゲ−トの出力を入力されて
分周器から出力される信号に応じてADCの動作状態を
判断する第5フリップフロップとより構成されることを
特徴とする請求項1記載のADCの変換特性テスト回
路。 - 【請求項11】 第1比較部と第2比較部は入力される
デ−タがそれぞれDNLスペックの最大値及び最小値と
INLスペックの最大値及び最小値の間に存在すればロ
−レベルの信号を出力することを特徴とする請求項10
記載のADCの変換特性テスト回路。 - 【請求項12】 第1比較部は減算器の出力をA端子に
入力されDNLスペックの最大値をB端子に入力されて
比べる第1比較器と、前記減算器の出力をB端子に入力
されDNLスペックの最小値をB端子に入力されて比べ
る第2比較器と、前記第1比較器と第2比較器の出力を
それぞれ入力されて排他的論理和して出力する排他的O
Rゲ−トとより構成されることを特徴とする請求項10
記載のADCの変換特性テスト回路。 - 【請求項13】 第2比較部と第2比較器の出力をA端
子に入力されINLスペックの最大値をB端子に入力さ
れて比べる第3比較器と、前記第2加算器の出力をB端
子に入力されINLスペックの最小値をB端子に入力さ
れて比べる第4比較器と、前記第3比較器と第4比較器
の出力をそれぞれ入力されて排他的論理和して出力する
排他的ORゲ−トとより構成されることを特徴とする請
求項10記載のADCの変換特性テスト回路。 - 【請求項14】 第1比較部と第2比較器はA端子に入
力されるデ−タの大きさがB端子に入力されるデ−タの
大きさより大きい場合にハイレベルの信号を出力するこ
とを特徴とする請求項10記載のADCの変換特性テス
ト回路。 - 【請求項15】 ADCに入力されたサイン波が所定の
周期にクロック信号の周波数の間隔にサンプリングされ
て複数個のディジタルコ−ドとして出力される時、複数
個のディジタルコ−ドを検出する第1過程と、その検出
されたディジタルコ−ドのデ−タをADCが理想的に動
作される時出力されるディジタルコ−ドのデ−タと減算
してDNLエラ−デ−タを求める第2過程と、前記第2
過程から出力されたDNLエラ−デ−タを累積加算して
INLエラ−デ−タを求める第3過程と、第2過程から
出力されたDNLエラ−デ−タと第3過程から出力され
たINLエラ−デ−タをそれぞれ入力されてDNLスペ
ック及びINLスペックの最大/最小値を比べてDNL
エラ−とINLエラ−を求めADCの変換特性を判別す
る第4過程とよりなることを特徴とするADCの変換特
性テスト方法。 - 【請求項16】 第1過程でサイン波をサンプリングす
る時入力されるサイン波の周波数にサンプリング数を乗
算した値は、基本クロック周波数にサイン波の周期数を
乗算した値と一致するように周期とサンプリング数を決
めることを特徴とする請求項15記載のADCの変換特
性テスト方法。 - 【請求項17】 第1過程はテスト制御信号がロ−状態
の場合に行われることを特徴とする請求項15記載のA
DCの変換特性テスト方法。 - 【請求項18】 第2過程と第3過程はテスト制御信号
がハイ状態の場合に行われることを特徴とする請求項1
5記載のADCの変換特性テスト方法。
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