JP3265286B2 - A/d変換器のテスト装置 - Google Patents
A/d変換器のテスト装置Info
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Description
【0001】
【発明の属する技術分野】本発明はA/D変換器(アナ
ログディジタル変換器)のテスト装置に関し、特にA/
D変換器に内蔵され変換時における微分非直線特性誤差
及びミスコード検出を行う自己テスト機能を有するA/
D変換器のテスト装置に関する。
ログディジタル変換器)のテスト装置に関し、特にA/
D変換器に内蔵され変換時における微分非直線特性誤差
及びミスコード検出を行う自己テスト機能を有するA/
D変換器のテスト装置に関する。
【0002】
【従来の技術】データ処理、通信技術等の電子システム
においては、アナログ回路に代わりディジタル回路を使
用するようになってきつつある。このようなディジタル
回路においても、ビデオ信号あるいは音声信号等のアナ
ログ信号を処理する必要があり、このような場合には、
ディジタル処理回路の入力側にA/D変換器を設け、ア
ナログ信号をディジタル信号に変換する。
においては、アナログ回路に代わりディジタル回路を使
用するようになってきつつある。このようなディジタル
回路においても、ビデオ信号あるいは音声信号等のアナ
ログ信号を処理する必要があり、このような場合には、
ディジタル処理回路の入力側にA/D変換器を設け、ア
ナログ信号をディジタル信号に変換する。
【0003】最近のLSIの一層の高機能化、高集積度
化の趨勢に伴い、この種のA/D変換器は、主たるディ
ジタル回路と同一チップ内に内蔵されることが多くなっ
てきている。
化の趨勢に伴い、この種のA/D変換器は、主たるディ
ジタル回路と同一チップ内に内蔵されることが多くなっ
てきている。
【0004】従来、A/D変換器のテスト項目中の微分
非直線特性誤差(DNLE)や変換時における符号化ミ
スであるミスコードに対しては、誤差の性質上共通の試
験装置で測定することが困難であり、それぞれ被試験A
/D変換器の外部に専用の測定装置を接続することによ
り実施していた。
非直線特性誤差(DNLE)や変換時における符号化ミ
スであるミスコードに対しては、誤差の性質上共通の試
験装置で測定することが困難であり、それぞれ被試験A
/D変換器の外部に専用の測定装置を接続することによ
り実施していた。
【0005】上述のように、主たるディジタル回路と同
一チップ内に内蔵されたA/D変換器のみのために、専
用のテスト環境を整備することは試験時間及びコスト増
加要因となる。
一チップ内に内蔵されたA/D変換器のみのために、専
用のテスト環境を整備することは試験時間及びコスト増
加要因となる。
【0006】この解決策として、特開平7−15425
8号公報(文献1)記載の従来のA/D変換器のテスト
装置は、A/D変換器に内蔵した自己テスト装置を備
え、A/D変換器がその全てのコードを生成するか否か
をテストしていた。
8号公報(文献1)記載の従来のA/D変換器のテスト
装置は、A/D変換器に内蔵した自己テスト装置を備
え、A/D変換器がその全てのコードを生成するか否か
をテストしていた。
【0007】文献1記載の従来のA/D変換器のテスト
装置をブロックで示す図6を参照すると、この従来のA
/D変換器のテスト装置は、0Vから所定電圧VV(V
ボルト)まで変化するアナログテスト信号VTを供給す
るテスト信号源300と、テスト信号VTをA/D変換
しn(正の整数)ビットのディジタル信号である出力コ
ードDNを出力するnビットの試験対象の公知のA/D
変換器20と、後述の比較回路2の出力である比較信号
COの立ち上がり毎にそのカウント値を単純に増加させ
増分IDを出力するnビットの増分カウンタ1と、第1
入力端に入力するA/D変換器20のディジタル信号D
Nと第2入力端に入力する増分カウンタ1の増分IDと
を比較し比較信号COを出力する比較回路200とを備
える。
装置をブロックで示す図6を参照すると、この従来のA
/D変換器のテスト装置は、0Vから所定電圧VV(V
ボルト)まで変化するアナログテスト信号VTを供給す
るテスト信号源300と、テスト信号VTをA/D変換
しn(正の整数)ビットのディジタル信号である出力コ
ードDNを出力するnビットの試験対象の公知のA/D
変換器20と、後述の比較回路2の出力である比較信号
COの立ち上がり毎にそのカウント値を単純に増加させ
増分IDを出力するnビットの増分カウンタ1と、第1
入力端に入力するA/D変換器20のディジタル信号D
Nと第2入力端に入力する増分カウンタ1の増分IDと
を比較し比較信号COを出力する比較回路200とを備
える。
【0008】次に、図6を参照して、従来のA/D変換
器20のテスト装置の動作について説明すると、まずテ
ストの開始時に、リセット信号Rにより増分カウンタ1
00をリセットしそのカウント値である増分IDを00
0・・・0に初期化する。テスト信号源300はテスト
信号VTをA/D変換器20に供給する。テスト信号V
Tの電圧が0とVVとの間で変化するのに応じてA/D
変換器20は、正常に動作していると、対応する出力コ
ードDNを生成する。この出力コードDNは比較回路2
00により増分カウンタ100の出力する増分IDと比
較される。テスト信号VTの電圧(以下テスト信号VT
と呼ぶ)が0VのときはA/D変換器20は出力コード
DNとして000・・・0を生成し、増分IDはこの時
点で、上記のように、000・・・0であるので、これ
ら出力コードDNと増分IDとは等しく、これにより比
較回路200は一致対応のHレベル(1レベル)の比較
信号COを出力する。この結果、増分カウンタ100は
1だけ増分し、増分IDを000・・・1とする。
器20のテスト装置の動作について説明すると、まずテ
ストの開始時に、リセット信号Rにより増分カウンタ1
00をリセットしそのカウント値である増分IDを00
0・・・0に初期化する。テスト信号源300はテスト
信号VTをA/D変換器20に供給する。テスト信号V
Tの電圧が0とVVとの間で変化するのに応じてA/D
変換器20は、正常に動作していると、対応する出力コ
ードDNを生成する。この出力コードDNは比較回路2
00により増分カウンタ100の出力する増分IDと比
較される。テスト信号VTの電圧(以下テスト信号VT
と呼ぶ)が0VのときはA/D変換器20は出力コード
DNとして000・・・0を生成し、増分IDはこの時
点で、上記のように、000・・・0であるので、これ
ら出力コードDNと増分IDとは等しく、これにより比
較回路200は一致対応のHレベル(1レベル)の比較
信号COを出力する。この結果、増分カウンタ100は
1だけ増分し、増分IDを000・・・1とする。
【0009】テスト信号VTの電圧が増加し、A/D変
換器20の出力コードDNの次のコード、すなわち、0
00・・・1に対応するレベルに到達すると、A/D変
換器20はこのコード000・・・1を出力コードDN
として生成する。この条件下で、出力コードDNと増分
IDとは再度等しくなり、増分カウンタ100は再度増
分IDを増分する。このように、増分カウンタ100の
増分IDがA/D変換器20の新たに生成した出力コー
ドDNと等しくなる毎に、増分IDが増分する。出力コ
ードDNと増分IDとは、両方ともnビット幅を有する
ので、増分カウンタ100は、A/D変換器20が、そ
の出力コードDNの全て、ただし、最後の1つを除い
て、生成するときに、増分ID111・・・1を生成す
る。
換器20の出力コードDNの次のコード、すなわち、0
00・・・1に対応するレベルに到達すると、A/D変
換器20はこのコード000・・・1を出力コードDN
として生成する。この条件下で、出力コードDNと増分
IDとは再度等しくなり、増分カウンタ100は再度増
分IDを増分する。このように、増分カウンタ100の
増分IDがA/D変換器20の新たに生成した出力コー
ドDNと等しくなる毎に、増分IDが増分する。出力コ
ードDNと増分IDとは、両方ともnビット幅を有する
ので、増分カウンタ100は、A/D変換器20が、そ
の出力コードDNの全て、ただし、最後の1つを除い
て、生成するときに、増分ID111・・・1を生成す
る。
【0010】A/D変換器20の出力コードDNが、増
分IDに再度マッチすると、すなわち、A/D変換器2
0が出力コードDNの全てを生成すると、増分カウンタ
100は、111・・・1の次の1つをカウントする。
その結果、増分IDは000・・・1となり、桁上げ出
力に表れるキャリィビットCAはHレベル、すなわち1
となり、オーバフロー条件の存在を指示する。
分IDに再度マッチすると、すなわち、A/D変換器2
0が出力コードDNの全てを生成すると、増分カウンタ
100は、111・・・1の次の1つをカウントする。
その結果、増分IDは000・・・1となり、桁上げ出
力に表れるキャリィビットCAはHレベル、すなわち1
となり、オーバフロー条件の存在を指示する。
【0011】以上説明したように、増分IDが桁上げ出
力であるキャリィビットCAが1レベルとなることによ
り、A/D変換器20が出力コードDNの全てを生成し
たことを知ることができる。
力であるキャリィビットCAが1レベルとなることによ
り、A/D変換器20が出力コードDNの全てを生成し
たことを知ることができる。
【0012】
【発明が解決しようとする課題】上述した従来のA/D
変換器のテスト装置は、A/D変換器がその全てのコー
ドを生成するか否かを検出できるが、微分非直線特性誤
差の判定機能は有しておらず、この判定には別途外部に
出力コードから誤差を算出する複雑な演算装置を備える
必要があるという欠点があった。
変換器のテスト装置は、A/D変換器がその全てのコー
ドを生成するか否かを検出できるが、微分非直線特性誤
差の判定機能は有しておらず、この判定には別途外部に
出力コードから誤差を算出する複雑な演算装置を備える
必要があるという欠点があった。
【0013】本発明の目的は、外部に特別な試験装置を
必要とせず、簡単なテスト手順で微分非直線特性誤差及
びミスコードの検出が可能なA/D変換器のテスト装置
を提供することにある。
必要とせず、簡単なテスト手順で微分非直線特性誤差及
びミスコードの検出が可能なA/D変換器のテスト装置
を提供することにある。
【0014】
【課題を解決するための手段】第1の発明のA/D変換
器のテスト装置は、外部から供給を受けたテスト信号を
アナログディジタル(以下A/D)変換し前記テスト信
号の電圧に応じてn(正の整数)ビットのディジタル信
号である1組の出力コードの1つと1変換動作毎に変換
動作したことを示す変換同期パルスとを出力するnビッ
トのA/D変換器のテストを行うためこのA/D変換器
と同一のLSIに内蔵されたA/D変換器のテスト装置
において、初期値をnビットの00・・・01とし後述
の比較回路の出力である比較信号の立ち上がり毎にその
カウント値を単純に増加させ増分を出力する増分カウン
タと、第1入力端に入力する前記A/D変換器の前記出
力コードと第2入力端に入力する前記増分カウンタの増
分とを比較し両者が一致したとき比較信号を出力する比
較回路と、前記A/D変換器からの前記変換同期パルス
の供給を受け相続く2つの前記比較信号の期間の前記変
換同期パルスの数を計数して前記A/D変換器の変換動
作回数を求めこの変換動作回数を予め設定した前記変換
動作回数の上限値及び下限値と比較して微分非直線特性
誤差(DNLE)が所定規格範囲内であるか否かを判定
するDNLE判定回路とを備え、 前記DNLE判定回路
が、初期値を予め設定され前記A/D変換器からの前記
変換同期パルスの供給を受けこの変換同期パルスを計数
して前記A/D変換器20の変換動作回数であるm(正
の整数)ビットの変換数を出力し後述の遅延比較信号の
供給に応答して前記変換数をリセットするA/D変換数
カウンタと、 前記比較回路から供給を受ける前記比較信
号を所定時間遅延させ前記遅延比較信号を出力して前記
A/D変換数カウンタに供給する遅延回路と、予め初期
値を設定され前記比較信号の供給に応答して前記A/D
変換数カウンタの前記変換数を取り込み保持(ラッチ)
しmビットのラッチ信号を出力するラッチ回路と、 前記
ラッチ信号の予め設定した規格の範囲の下限値を設定す
るmビットの下限 値レジスタと、 前記ラッチ信号の予め
設定した規格の範囲の上限値を設定するmビットの上限
値レジスタと、 前記ラッチ信号と前記下限値とを比較し
前記ラッチ信号の前記下限値以上である規格内又は前記
下限値未満である規格外にそれぞれ対応する下限比較信
号を出力する下限比較回路と、 前記ラッチ信号と前記上
限値とを比較し前記ラッチ信号の前記上限値未満である
規格内又は前記上限値以上である規格外にそれぞれ対応
する上限比較信号を出力する上限比較回路と、 前記下限
比較信号と前記上限比較信号との供給を受けこれら下限
比較信号と上限比較信号のいずれか一方が前記規格外を
示す場合に不合格その他の場合に合格をそれぞれ示す合
否判定信号を出力する判定回路とを備えて構成されてい
る。
器のテスト装置は、外部から供給を受けたテスト信号を
アナログディジタル(以下A/D)変換し前記テスト信
号の電圧に応じてn(正の整数)ビットのディジタル信
号である1組の出力コードの1つと1変換動作毎に変換
動作したことを示す変換同期パルスとを出力するnビッ
トのA/D変換器のテストを行うためこのA/D変換器
と同一のLSIに内蔵されたA/D変換器のテスト装置
において、初期値をnビットの00・・・01とし後述
の比較回路の出力である比較信号の立ち上がり毎にその
カウント値を単純に増加させ増分を出力する増分カウン
タと、第1入力端に入力する前記A/D変換器の前記出
力コードと第2入力端に入力する前記増分カウンタの増
分とを比較し両者が一致したとき比較信号を出力する比
較回路と、前記A/D変換器からの前記変換同期パルス
の供給を受け相続く2つの前記比較信号の期間の前記変
換同期パルスの数を計数して前記A/D変換器の変換動
作回数を求めこの変換動作回数を予め設定した前記変換
動作回数の上限値及び下限値と比較して微分非直線特性
誤差(DNLE)が所定規格範囲内であるか否かを判定
するDNLE判定回路とを備え、 前記DNLE判定回路
が、初期値を予め設定され前記A/D変換器からの前記
変換同期パルスの供給を受けこの変換同期パルスを計数
して前記A/D変換器20の変換動作回数であるm(正
の整数)ビットの変換数を出力し後述の遅延比較信号の
供給に応答して前記変換数をリセットするA/D変換数
カウンタと、 前記比較回路から供給を受ける前記比較信
号を所定時間遅延させ前記遅延比較信号を出力して前記
A/D変換数カウンタに供給する遅延回路と、予め初期
値を設定され前記比較信号の供給に応答して前記A/D
変換数カウンタの前記変換数を取り込み保持(ラッチ)
しmビットのラッチ信号を出力するラッチ回路と、 前記
ラッチ信号の予め設定した規格の範囲の下限値を設定す
るmビットの下限 値レジスタと、 前記ラッチ信号の予め
設定した規格の範囲の上限値を設定するmビットの上限
値レジスタと、 前記ラッチ信号と前記下限値とを比較し
前記ラッチ信号の前記下限値以上である規格内又は前記
下限値未満である規格外にそれぞれ対応する下限比較信
号を出力する下限比較回路と、 前記ラッチ信号と前記上
限値とを比較し前記ラッチ信号の前記上限値未満である
規格内又は前記上限値以上である規格外にそれぞれ対応
する上限比較信号を出力する上限比較回路と、 前記下限
比較信号と前記上限比較信号との供給を受けこれら下限
比較信号と上限比較信号のいずれか一方が前記規格外を
示す場合に不合格その他の場合に合格をそれぞれ示す合
否判定信号を出力する判定回路とを備えて構成されてい
る。
【0015】第2の発明のA/D変換器のテスト装置
は、テスト信号をA/D変換し前記テスト信号の電圧に
応じてn(正の整数)ビットのディジタル信号である1
組の出力コードの1つと1変換動作毎に変換動作したこ
とを示す変換同期パルスとを出力するnビットのA/D
変換器のテストを行うためこのA/D変換器と同一のL
SIに内蔵されたA/D変換器のテスト装置において、
前記LSIに前記A/D変換器の動作用の第1のクロッ
クと同期した第2のクロックにより動作し分解能対応の
ビット幅が前記A/D変換器の分解能に対応するビット
幅より所定ビット数分高くかつ前記A/D変換器がその
全てのコードを順番に出力するような前記テスト信号を
生成するディジタルアナログ(以下D/A)変換器と、
前記第1及び第2のクロックを生成するクロック発生回
路と、初期値をnビットの00・・・01とし後述の比
較回路の出力である比較信号の立ち上がり毎にそのカウ
ント値を単純に増加させ増分を出力する増分カウンタ
と、第1入力端に入力する前記A/D変換器の前記出力
コードと第2入力端に入力する前記増分カウンタの増分
とを比較し両者が一致したとき比較信号を出力する比較
回路と、前記A/D変換器からの前記変換同期パルスの
供給を受け相続く2つの比較信号の期間の変換同期パル
スの数を計数して前記A/D変換器の変換動作回数を求
めこの変換動作回数を予め設定した前記変換動作回数の
上限値及び下限値と比較して微分非直線特性誤差(DN
LE)が所定規格範囲内であるか否かを判定するDNL
E判定回路とを備え、 前記DNLE判定回路が、初期値
を予め設定され前記A/D変換器からの前記変換同期パ
ルスの供給を受けこの変換同期パルスを計数して前記A
/D変換器20の変換動作回数であるm(正の整数)ビ
ットの変換数を出力し後述の遅延比較信号の供給に応答
して前記変換数をリセットするA/D変換数カウンタ
と、 前記比較回路から供給を受ける前記比較信号を所定
時間遅延させ前記遅延比較信号を出力して前記A/D変
換数カウンタに供給する遅延回路と、予め初期値を設定
され前記比較信号の供給に応答して前記A/D変換数カ
ウンタの前記変換数を取り込み保持(ラッチ)しmビッ
トのラッチ信号を出力するラッチ回路と、 前記ラッチ信
号の予め設定した規格の範囲の下限値を設定するmビッ
トの下限値レジスタと、 前記ラッチ信号の予め設定した
規格の範囲の上限値を設定するmビットの上限値レジス
タと、 前記ラッチ信号と前記下限値とを比較し前記ラッ
チ信号の前記下限値以上である規格内又は前記下限値未
満である規格外にそれぞれ対応する下限比較信号を出力
する下限比較回路と、 前記ラッチ信号と前記上限値とを
比較し前記ラッチ信号の前記上限値未満である規格内又
は前記上限値以上である規格外にそれぞれ対応する上限
比較信号を出力する上限比較回路と、 前記下限比較信号
と前記上限比較信号との供給を受けこれら下限比較信号
と上限比較信号のいずれか一方が前記規格外を示す場合
に不合格その他の場合に合格をそれぞれ示す合否判定信
号を出力する判定回路とを備えて構成されている。
は、テスト信号をA/D変換し前記テスト信号の電圧に
応じてn(正の整数)ビットのディジタル信号である1
組の出力コードの1つと1変換動作毎に変換動作したこ
とを示す変換同期パルスとを出力するnビットのA/D
変換器のテストを行うためこのA/D変換器と同一のL
SIに内蔵されたA/D変換器のテスト装置において、
前記LSIに前記A/D変換器の動作用の第1のクロッ
クと同期した第2のクロックにより動作し分解能対応の
ビット幅が前記A/D変換器の分解能に対応するビット
幅より所定ビット数分高くかつ前記A/D変換器がその
全てのコードを順番に出力するような前記テスト信号を
生成するディジタルアナログ(以下D/A)変換器と、
前記第1及び第2のクロックを生成するクロック発生回
路と、初期値をnビットの00・・・01とし後述の比
較回路の出力である比較信号の立ち上がり毎にそのカウ
ント値を単純に増加させ増分を出力する増分カウンタ
と、第1入力端に入力する前記A/D変換器の前記出力
コードと第2入力端に入力する前記増分カウンタの増分
とを比較し両者が一致したとき比較信号を出力する比較
回路と、前記A/D変換器からの前記変換同期パルスの
供給を受け相続く2つの比較信号の期間の変換同期パル
スの数を計数して前記A/D変換器の変換動作回数を求
めこの変換動作回数を予め設定した前記変換動作回数の
上限値及び下限値と比較して微分非直線特性誤差(DN
LE)が所定規格範囲内であるか否かを判定するDNL
E判定回路とを備え、 前記DNLE判定回路が、初期値
を予め設定され前記A/D変換器からの前記変換同期パ
ルスの供給を受けこの変換同期パルスを計数して前記A
/D変換器20の変換動作回数であるm(正の整数)ビ
ットの変換数を出力し後述の遅延比較信号の供給に応答
して前記変換数をリセットするA/D変換数カウンタ
と、 前記比較回路から供給を受ける前記比較信号を所定
時間遅延させ前記遅延比較信号を出力して前記A/D変
換数カウンタに供給する遅延回路と、予め初期値を設定
され前記比較信号の供給に応答して前記A/D変換数カ
ウンタの前記変換数を取り込み保持(ラッチ)しmビッ
トのラッチ信号を出力するラッチ回路と、 前記ラッチ信
号の予め設定した規格の範囲の下限値を設定するmビッ
トの下限値レジスタと、 前記ラッチ信号の予め設定した
規格の範囲の上限値を設定するmビットの上限値レジス
タと、 前記ラッチ信号と前記下限値とを比較し前記ラッ
チ信号の前記下限値以上である規格内又は前記下限値未
満である規格外にそれぞれ対応する下限比較信号を出力
する下限比較回路と、 前記ラッチ信号と前記上限値とを
比較し前記ラッチ信号の前記上限値未満である規格内又
は前記上限値以上である規格外にそれぞれ対応する上限
比較信号を出力する上限比較回路と、 前記下限比較信号
と前記上限比較信号との供給を受けこれら下限比較信号
と上限比較信号のいずれか一方が前記規格外を示す場合
に不合格その他の場合に合格をそれぞれ示す合否判定信
号を出力する判定回路とを備えて構成されている。
【0016】
【0017】
【発明の実施の形態】次に、本発明の実施の形態をブロ
ックで示す図1を参照すると、この図に示す本実施の形
態のA/D変換器のテスト装置は、外部からテスト信号
VTを供給するテスト信号源30と、テスト信号VTを
A/D変換しn(正の整数)ビットのディジタル信号で
ある出力コードDNと1変換動作毎に変換動作したこと
を示す変換同期パルスLPとを出力するnビットのテス
ト対象の公知のA/D変換器20と、初期値をnビット
の00・・・01とし後述の比較回路2の出力である比
較信号COの立ち上がり毎にそのカウント値を単純に増
加させ増分IDを出力する増分カウンタ1と、第1入力
端に入力するA/D変換器20の出力コードDNと第2
入力端に入力する増分カウンタ1の増分IDとを比較し
比較信号COを出力する比較回路2と、A/D変換器2
0からの変換同期パルスLPの供給を受け相続く2つの
比較信号COの間の変換同期パルスLPの数を計数して
A/D変換器20の変換動作回数を求め予め設定した変
換動作回数の上限値及び下限値と比較して微分非直線特
性誤差(DNLE)が所定規格範囲内であるか否かを判
定するDNLE判定回路10とを備える。
ックで示す図1を参照すると、この図に示す本実施の形
態のA/D変換器のテスト装置は、外部からテスト信号
VTを供給するテスト信号源30と、テスト信号VTを
A/D変換しn(正の整数)ビットのディジタル信号で
ある出力コードDNと1変換動作毎に変換動作したこと
を示す変換同期パルスLPとを出力するnビットのテス
ト対象の公知のA/D変換器20と、初期値をnビット
の00・・・01とし後述の比較回路2の出力である比
較信号COの立ち上がり毎にそのカウント値を単純に増
加させ増分IDを出力する増分カウンタ1と、第1入力
端に入力するA/D変換器20の出力コードDNと第2
入力端に入力する増分カウンタ1の増分IDとを比較し
比較信号COを出力する比較回路2と、A/D変換器2
0からの変換同期パルスLPの供給を受け相続く2つの
比較信号COの間の変換同期パルスLPの数を計数して
A/D変換器20の変換動作回数を求め予め設定した変
換動作回数の上限値及び下限値と比較して微分非直線特
性誤差(DNLE)が所定規格範囲内であるか否かを判
定するDNLE判定回路10とを備える。
【0018】DNLE判定回路10は、初期値を後述の
レジスタ14によって予め設定されA/D変換器20か
らの変換同期パルスLPの供給を受けこの変換同期パル
スLPを計数してA/D変換器20の変換動作回数であ
るm(正の整数)ビットの変換数NCを出力し後述の遅
延比較信号DCOの供給に応答して変換数NCを0にリ
セットするA/D変換数カウンタ11と、比較回路2か
ら供給を受ける比較信号COを所定時間遅延させ遅延比
較信号DCOを出力してA/D変換数カウンタ11に供
給する遅延回路12と、初期値をレジスタ14によって
予め設定され比較信号COの供給に応答してA/D変換
数カウンタ11の変換数NCを取り込み保持(ラッチ)
しmビットのラッチ信号RSを出力するラッチ回路13
と、予め設定したラッチ信号RSのmビットの下限値L
Lを設定するmビットのレジスタ14と、予め設定した
ラッチ信号RSのmビットの上限値ULを設定するmビ
ットのレジスタ15と、ラッチ信号RSと下限値LLと
を比較しラッチ信号RSの下限値LL以上である規格内
/未満である規格外にそれぞれ対応する下限比較信号C
Lを出力する比較回路16と、ラッチ信号RSと上限値
ULとを比較しラッチ信号RSの上限値UL未満である
規格内/以上である規格外にそれぞれ対応する上限比較
信号CUを出力する比較回路17と、下限比較信号CL
と上限比較信号CUとの供給を受けこれら下限比較信号
CLと上限比較信号ULのいずれか一方が規格外を示す
場合に不合格その他の場合に合格をそれぞれ示す合否判
定信号TGを出力する判定回路18とを備える。
レジスタ14によって予め設定されA/D変換器20か
らの変換同期パルスLPの供給を受けこの変換同期パル
スLPを計数してA/D変換器20の変換動作回数であ
るm(正の整数)ビットの変換数NCを出力し後述の遅
延比較信号DCOの供給に応答して変換数NCを0にリ
セットするA/D変換数カウンタ11と、比較回路2か
ら供給を受ける比較信号COを所定時間遅延させ遅延比
較信号DCOを出力してA/D変換数カウンタ11に供
給する遅延回路12と、初期値をレジスタ14によって
予め設定され比較信号COの供給に応答してA/D変換
数カウンタ11の変換数NCを取り込み保持(ラッチ)
しmビットのラッチ信号RSを出力するラッチ回路13
と、予め設定したラッチ信号RSのmビットの下限値L
Lを設定するmビットのレジスタ14と、予め設定した
ラッチ信号RSのmビットの上限値ULを設定するmビ
ットのレジスタ15と、ラッチ信号RSと下限値LLと
を比較しラッチ信号RSの下限値LL以上である規格内
/未満である規格外にそれぞれ対応する下限比較信号C
Lを出力する比較回路16と、ラッチ信号RSと上限値
ULとを比較しラッチ信号RSの上限値UL未満である
規格内/以上である規格外にそれぞれ対応する上限比較
信号CUを出力する比較回路17と、下限比較信号CL
と上限比較信号CUとの供給を受けこれら下限比較信号
CLと上限比較信号ULのいずれか一方が規格外を示す
場合に不合格その他の場合に合格をそれぞれ示す合否判
定信号TGを出力する判定回路18とを備える。
【0019】次に、図1を参照して本実施の形態の動作
について説明すると、本実施の形態のA/D変換器のテ
スト装置は、A/D変換器20の微分非直線性誤差及
び、ミスコードの検出を行うためのものである。テスト
信号源30は、A/D変換器20がその全てのコードを
順番に出力するようなアナログ入力であるテスト信号V
Tを生成し、かつ、A/D変換器の変換周期と同期して
テスト信号VTの電圧を変化する。
について説明すると、本実施の形態のA/D変換器のテ
スト装置は、A/D変換器20の微分非直線性誤差及
び、ミスコードの検出を行うためのものである。テスト
信号源30は、A/D変換器20がその全てのコードを
順番に出力するようなアナログ入力であるテスト信号V
Tを生成し、かつ、A/D変換器の変換周期と同期して
テスト信号VTの電圧を変化する。
【0020】テスト信号源30のA/D変換器20のテ
スト時における時間tとテスト信号電圧VTとの関係を
グラフで示す図2を参照すると、このテスト信号源30
は同図(A)に示すように、試験対象のA/D変換器2
0が変換すべき全入力電圧範囲(フルスケールレンジ:
FSR)より広い範囲の振幅を持ち、A/D変換器20
のnビットの出力コードDNが最下位コードから最上位
コードまで昇順に変化するような可変電圧のテスト信号
VTを生成する。このとき、A/D変換器20が任意の
テスト信号VTのアナログ電圧をサンプリングし、出力
コードDNを確定する周期を1変換周期Tとしたとき、
その1変換周期T毎に電圧を変化させるものである。テ
スト信号VTの電圧変化の最小値、すなわち刻み(ステ
ップ)値は、前述したようにA/D変換器20がその分
解能対応の最小ステップのビットすなわち、1最小有意
ビット(1LSB)単位で変化する全ての出力コードD
Nを生成するように、A/D変換器20の分解能(1L
SB)より十分小さな値に設定する必要がある。
スト時における時間tとテスト信号電圧VTとの関係を
グラフで示す図2を参照すると、このテスト信号源30
は同図(A)に示すように、試験対象のA/D変換器2
0が変換すべき全入力電圧範囲(フルスケールレンジ:
FSR)より広い範囲の振幅を持ち、A/D変換器20
のnビットの出力コードDNが最下位コードから最上位
コードまで昇順に変化するような可変電圧のテスト信号
VTを生成する。このとき、A/D変換器20が任意の
テスト信号VTのアナログ電圧をサンプリングし、出力
コードDNを確定する周期を1変換周期Tとしたとき、
その1変換周期T毎に電圧を変化させるものである。テ
スト信号VTの電圧変化の最小値、すなわち刻み(ステ
ップ)値は、前述したようにA/D変換器20がその分
解能対応の最小ステップのビットすなわち、1最小有意
ビット(1LSB)単位で変化する全ての出力コードD
Nを生成するように、A/D変換器20の分解能(1L
SB)より十分小さな値に設定する必要がある。
【0021】本実施の形態では説明の便宜上、図2
(B)に示すように、テスト信号VTのステップ値をA
/D変換器20の出力コードDNの1LSBの変化に対
応する入力電圧変化の1/3(以下1LSB/3と省
略)と設定し、1変換周期T毎に1ステップ値分ずつテ
スト信号VTの電圧が上昇するものとする。このテスト
信号VTの最初の電圧値をA0と呼ぶものすると、テス
ト信号VTは各ステップに対応してA0,A1,A3,
・・・と上昇する。従って、A/D変換器20の出力コ
ードDNの値は、3変換周期3T毎に1LSB分増加す
る。従って、テスト信号VTの各ステップ値Aj(j=
0〜28)については次式の関係が成り立つものとす
る。 Aj=A(j−1)+(1LSB/3)・・・・・・・・・・・・・(1) また、説明の便宜上、テスト対象のA/D変換器20の
出力コードDNのビット数nを3ビットとする。従っ
て、FSRは000〜111となる。また、テスト信号
源30のテスト信号VTの所要の電圧範囲は、FSRの
最小値000対応の入力電圧(以下下限値という)より
十分低い電圧から最大値111対応の入力電圧(以下上
限値という)より十分高い電圧となる。
(B)に示すように、テスト信号VTのステップ値をA
/D変換器20の出力コードDNの1LSBの変化に対
応する入力電圧変化の1/3(以下1LSB/3と省
略)と設定し、1変換周期T毎に1ステップ値分ずつテ
スト信号VTの電圧が上昇するものとする。このテスト
信号VTの最初の電圧値をA0と呼ぶものすると、テス
ト信号VTは各ステップに対応してA0,A1,A3,
・・・と上昇する。従って、A/D変換器20の出力コ
ードDNの値は、3変換周期3T毎に1LSB分増加す
る。従って、テスト信号VTの各ステップ値Aj(j=
0〜28)については次式の関係が成り立つものとす
る。 Aj=A(j−1)+(1LSB/3)・・・・・・・・・・・・・(1) また、説明の便宜上、テスト対象のA/D変換器20の
出力コードDNのビット数nを3ビットとする。従っ
て、FSRは000〜111となる。また、テスト信号
源30のテスト信号VTの所要の電圧範囲は、FSRの
最小値000対応の入力電圧(以下下限値という)より
十分低い電圧から最大値111対応の入力電圧(以下上
限値という)より十分高い電圧となる。
【0022】A/D変換器20は、テスト信号源30か
ら、図2に示すように、電圧が低電圧から時間tに従っ
てほぼ直線的に上記最小ステップ値で順次増加するテス
ト信号VTの供給を受け、1変換周期T毎に3ビットの
出力コードDNに変換する。
ら、図2に示すように、電圧が低電圧から時間tに従っ
てほぼ直線的に上記最小ステップ値で順次増加するテス
ト信号VTの供給を受け、1変換周期T毎に3ビットの
出力コードDNに変換する。
【0023】テスト信号VTの電圧Ajを変化させたと
きの各部波形をタイムチャートで示す図3を併せて参照
すると、まず、テスト信号VTの電圧がA0,A1,・
・・と順次増加しFSRの最小値000対応の下限値に
到達するまでは、各変換周期毎にA/D変換器20は出
力コードDNの値(以下特に断らない限り出力コードD
Nと呼ぶ)として000を出力し、同時に変換同期パル
スLPを出力する。さらに時間tの経過とともにテスト
信号VTの電圧が増加し、テスト信号VTの3ステップ
目の電圧A3が供給された時点でA/D変換器20のF
SRの下限値を超えるとA/D変換器20は、正常な場
合、出力コードDNとして001を出力する。前述のよ
うに、この例では、時間tが1変換周期T分経過する毎
(以下1変換周期T毎等と省略)にテスト信号VTの電
圧が1ステップ値分増加し、従ってA/D変換器20の
動作が正常な場合には、3変換周期3Tで3ステップ値
分増加するので、テスト信号VTの6ステップ目の電圧
A6が供給された時点で出力コードDNは1LSB分増
加し、010となる。以降、3変換周期3T毎に、A/
D変換器20の出力コードDNは、011,100,1
01,110,111と増加する。
きの各部波形をタイムチャートで示す図3を併せて参照
すると、まず、テスト信号VTの電圧がA0,A1,・
・・と順次増加しFSRの最小値000対応の下限値に
到達するまでは、各変換周期毎にA/D変換器20は出
力コードDNの値(以下特に断らない限り出力コードD
Nと呼ぶ)として000を出力し、同時に変換同期パル
スLPを出力する。さらに時間tの経過とともにテスト
信号VTの電圧が増加し、テスト信号VTの3ステップ
目の電圧A3が供給された時点でA/D変換器20のF
SRの下限値を超えるとA/D変換器20は、正常な場
合、出力コードDNとして001を出力する。前述のよ
うに、この例では、時間tが1変換周期T分経過する毎
(以下1変換周期T毎等と省略)にテスト信号VTの電
圧が1ステップ値分増加し、従ってA/D変換器20の
動作が正常な場合には、3変換周期3Tで3ステップ値
分増加するので、テスト信号VTの6ステップ目の電圧
A6が供給された時点で出力コードDNは1LSB分増
加し、010となる。以降、3変換周期3T毎に、A/
D変換器20の出力コードDNは、011,100,1
01,110,111と増加する。
【0024】比較回路2は、この例では3ビットの公知
のディジタル比較回路であり、A/D変換器20から供
給を受ける3ビットの出力コードDNと、増分カウンタ
1から供給を受ける同じく3ビットの増分IDの値(以
下特に断らない限り増分IDと呼ぶ)とを比較し、両者
が一致した場合に比較信号COとして論理レベルがHレ
ベルすなわち1レベル(以下1レベルと呼ぶ)で一定幅
の正極性パルスを生成・出力し、一致しない場合には比
較信号COとして論理レベルがLレベルすなわち0レベ
ル(以下0レベルと呼ぶ)の一定電位を出力する。
のディジタル比較回路であり、A/D変換器20から供
給を受ける3ビットの出力コードDNと、増分カウンタ
1から供給を受ける同じく3ビットの増分IDの値(以
下特に断らない限り増分IDと呼ぶ)とを比較し、両者
が一致した場合に比較信号COとして論理レベルがHレ
ベルすなわち1レベル(以下1レベルと呼ぶ)で一定幅
の正極性パルスを生成・出力し、一致しない場合には比
較信号COとして論理レベルがLレベルすなわち0レベ
ル(以下0レベルと呼ぶ)の一定電位を出力する。
【0025】増分カウンタ1は、この例では3ビットの
カウンタであり、初期値として001が設定されてい
る。比較回路2が上述した2つの入力値すなわち出力コ
ードDNと増分IDの一致に対応する1レベルの比較信
号COを出力すると、増分カウンタ1は、比較信号CO
の1レベルへの立ち上がり遷移毎にそのカウント値を単
純に増加させ、その増加したカウント値を増分IDとし
て出力する。一方、比較回路2の不一致に対応する比較
信号COの0レベルの供給には、増分カウンタ1は何ら
応答せず、従って増分IDは変化しない。
カウンタであり、初期値として001が設定されてい
る。比較回路2が上述した2つの入力値すなわち出力コ
ードDNと増分IDの一致に対応する1レベルの比較信
号COを出力すると、増分カウンタ1は、比較信号CO
の1レベルへの立ち上がり遷移毎にそのカウント値を単
純に増加させ、その増加したカウント値を増分IDとし
て出力する。一方、比較回路2の不一致に対応する比較
信号COの0レベルの供給には、増分カウンタ1は何ら
応答せず、従って増分IDは変化しない。
【0026】このようにして、テスト信号VTを増加
し、A/D変換器20は、正常な場合、テスト信号VT
の増加に応答して出力コードDNを最下位コード000
から最上位コード111まで順次出力する。ここで、変
換ミスが生じいずれかの出力コードDNが誤ったコー
ド、すなわち、ミスコードとなった場合、この時点でこ
の出力コードDNはその直前の出力コードDN対応の増
分カウンタ1の出力である増分IDとは異なるので、比
較回路2は不一致に対応する0レベルの比較信号COを
出力する。従って、上述のように増分カウンタ1は何ら
応答せず、増分IDは変化しない。
し、A/D変換器20は、正常な場合、テスト信号VT
の増加に応答して出力コードDNを最下位コード000
から最上位コード111まで順次出力する。ここで、変
換ミスが生じいずれかの出力コードDNが誤ったコー
ド、すなわち、ミスコードとなった場合、この時点でこ
の出力コードDNはその直前の出力コードDN対応の増
分カウンタ1の出力である増分IDとは異なるので、比
較回路2は不一致に対応する0レベルの比較信号COを
出力する。従って、上述のように増分カウンタ1は何ら
応答せず、増分IDは変化しない。
【0027】このように、A/D変換器20が、変換時
におけるミスコードのため、対応の出力コードDNが異
なるコードとなったり、あるいは生成されなかったりし
た場合、その時点の増分カウンタ1の増分IDと不一致
となり、比較器2は不一致対応の0レベルを出力する。
この結果、増分カウンタ1はカウントを停止し、増分I
Dは増分せずもとの値のままに留まる。従って、テスト
終了時の増分IDの値が全て1、すなわちこの例では1
11となっているか否かを調べることによりミスコード
のない正常動作したか否かを知ることができる。また、
テスト終了時の増分IDが上記以外の値の場合、ミスコ
ードを生じた出力コードDNを知ることができる。
におけるミスコードのため、対応の出力コードDNが異
なるコードとなったり、あるいは生成されなかったりし
た場合、その時点の増分カウンタ1の増分IDと不一致
となり、比較器2は不一致対応の0レベルを出力する。
この結果、増分カウンタ1はカウントを停止し、増分I
Dは増分せずもとの値のままに留まる。従って、テスト
終了時の増分IDの値が全て1、すなわちこの例では1
11となっているか否かを調べることによりミスコード
のない正常動作したか否かを知ることができる。また、
テスト終了時の増分IDが上記以外の値の場合、ミスコ
ードを生じた出力コードDNを知ることができる。
【0028】図示しないが、比較回路2が上述の比較動
作を確実に行うようにするため、A/D変換器20に供
給されるクロックと増分カウンタ1に供給されるクロッ
クとは同期がとられ、これらA/D変換器20と増分カ
ウンタ1との間の同期が常時とれるようにしている。
作を確実に行うようにするため、A/D変換器20に供
給されるクロックと増分カウンタ1に供給されるクロッ
クとは同期がとられ、これらA/D変換器20と増分カ
ウンタ1との間の同期が常時とれるようにしている。
【0029】DNLE判定回路10では、遅延回路12
が、比較回路2が一致に対応する1レベルの比較信号C
Oを出力すると、この比較信号COを所定時間分、すな
わちラッチ回路13によるA/D変換回数カウンタ11
の出力である変換数NCのラッチに必要な時間分遅延さ
せ、同様に1レベルの遅延比較信号DCOを出力する。
が、比較回路2が一致に対応する1レベルの比較信号C
Oを出力すると、この比較信号COを所定時間分、すな
わちラッチ回路13によるA/D変換回数カウンタ11
の出力である変換数NCのラッチに必要な時間分遅延さ
せ、同様に1レベルの遅延比較信号DCOを出力する。
【0030】一方、A/D変換回数カウンタ11は、A
/D変換器20が1変換動作する毎に出力する1レベル
の変換同期パルスLPの供給を受け、この変換同期パル
スLPの立ち上がり遷移毎にそのカウント値である変換
数NCを増加する。このとき、変換数NCの初期値はレ
ジスタ14により設定された下限値LLであり、また、
この変換数NCは1レベルの遅延比較信号DCOの供給
に応答して0にリセットされる。ここでは、説明の便宜
上、後述するように下限値LLを1すなわち001とす
る。従って、変換数NCは、A/D変換器20の出力コ
ードDNが最初の000から001に変化する場合を除
き、1つ前の出力コードDNから1LSB分増加に対応
する現在出力中の出力コードDNに変化するために要し
たA/D変換器20の変換動作回数(以下1LSB変化
対応変換数と呼ぶ)となる。1LSB変化対応変換数の
規格範囲を後述のように2±1とするとA/D変換回数
カウンタ11の所要ビット数は2以上となるが、ここで
は説明の便宜上3ビットとする。
/D変換器20が1変換動作する毎に出力する1レベル
の変換同期パルスLPの供給を受け、この変換同期パル
スLPの立ち上がり遷移毎にそのカウント値である変換
数NCを増加する。このとき、変換数NCの初期値はレ
ジスタ14により設定された下限値LLであり、また、
この変換数NCは1レベルの遅延比較信号DCOの供給
に応答して0にリセットされる。ここでは、説明の便宜
上、後述するように下限値LLを1すなわち001とす
る。従って、変換数NCは、A/D変換器20の出力コ
ードDNが最初の000から001に変化する場合を除
き、1つ前の出力コードDNから1LSB分増加に対応
する現在出力中の出力コードDNに変化するために要し
たA/D変換器20の変換動作回数(以下1LSB変化
対応変換数と呼ぶ)となる。1LSB変化対応変換数の
規格範囲を後述のように2±1とするとA/D変換回数
カウンタ11の所要ビット数は2以上となるが、ここで
は説明の便宜上3ビットとする。
【0031】ラッチ回路13は、変換回数カウンタ11
のビット数と同一ビット数この例では3ビットのシフト
レジスタ等で構成され、比較回路2が一致に対応する1
レベルの比較信号COを出力する毎に、A/D変換回数
カウンタ11の出力である変換数NCの上記リセット直
前の値を取り込み保持(ラッチ)し、対応するラッチ信
号RSを出力する。従って、ラッチ回路13は、A/D
変換器20の出力コードDNが000から001に変化
する場合を除いて、1LSB変化対応変換数を保持し、
対応するラッチ信号RSを出力することになる。また、
出力コードDNが000から001に変化する場合は設
定した下限値LLである初期値001を保持し、対応す
るラッチ信号RSを出力する。
のビット数と同一ビット数この例では3ビットのシフト
レジスタ等で構成され、比較回路2が一致に対応する1
レベルの比較信号COを出力する毎に、A/D変換回数
カウンタ11の出力である変換数NCの上記リセット直
前の値を取り込み保持(ラッチ)し、対応するラッチ信
号RSを出力する。従って、ラッチ回路13は、A/D
変換器20の出力コードDNが000から001に変化
する場合を除いて、1LSB変化対応変換数を保持し、
対応するラッチ信号RSを出力することになる。また、
出力コードDNが000から001に変化する場合は設
定した下限値LLである初期値001を保持し、対応す
るラッチ信号RSを出力する。
【0032】ここで、1LSB変化対応変換数すなわち
対応する変換数NC及びラッチ信号RSの規格中心値
(理想値)について説明すると、A/D変換器20の変
換動作が正常な場合、すなわち、微分非直線特性誤差
(DNLE)がない場合は、上述のように変換動作の3
回毎に1LSBずつ変化するので、この1LSB変化対
応変換数は3である。一方A/D変換回数カウンタ11
のカウント値である変換数NCは0から始まるので、こ
の1LSB変化対応変換数3に対応する変換数NCは2
となる。従って、上記規格中心値は2すなわち010と
なる。説明の便宜上、DNLE対応の変換数NCの規格
範囲を規格中心値±1すなわち1(001)〜3(01
1)とすると、下限値LLは1すなわち001、上限値
ULは3すなわち011となる。
対応する変換数NC及びラッチ信号RSの規格中心値
(理想値)について説明すると、A/D変換器20の変
換動作が正常な場合、すなわち、微分非直線特性誤差
(DNLE)がない場合は、上述のように変換動作の3
回毎に1LSBずつ変化するので、この1LSB変化対
応変換数は3である。一方A/D変換回数カウンタ11
のカウント値である変換数NCは0から始まるので、こ
の1LSB変化対応変換数3に対応する変換数NCは2
となる。従って、上記規格中心値は2すなわち010と
なる。説明の便宜上、DNLE対応の変換数NCの規格
範囲を規格中心値±1すなわち1(001)〜3(01
1)とすると、下限値LLは1すなわち001、上限値
ULは3すなわち011となる。
【0033】レジスタ14は、予め設定した3ビットの
下限値LL、この例では1対応の001を保持する。
下限値LL、この例では1対応の001を保持する。
【0034】レジスタ15は、予め設定した3ビットの
上限値UL、この例では3対応の011を保持する。
上限値UL、この例では3対応の011を保持する。
【0035】比較回路16は、3ビットのディジタル比
較回路であり、ラッチ信号RSと下限値LLとの比較を
行い、ラッチ信号RSが下限値LL以下である規格外の
とき1レベルの下限比較信号CLを出力し、それ以外の
場合は0レベルの下限比較信号CLを出力する。
較回路であり、ラッチ信号RSと下限値LLとの比較を
行い、ラッチ信号RSが下限値LL以下である規格外の
とき1レベルの下限比較信号CLを出力し、それ以外の
場合は0レベルの下限比較信号CLを出力する。
【0036】比較回路17は、3ビットのディジタル比
較回路であり、ラッチ信号RSと上限値ULとの比較を
行い、ラッチ信号RSが上限値UL以上である規格外の
とき1レベルの上限比較信号CUを出力し、それ以外の
場合は0レベルの上限比較信号CUを出力する。
較回路であり、ラッチ信号RSと上限値ULとの比較を
行い、ラッチ信号RSが上限値UL以上である規格外の
とき1レベルの上限比較信号CUを出力し、それ以外の
場合は0レベルの上限比較信号CUを出力する。
【0037】判定回路18は、OR回路を備えて構成さ
れ、供給を受けた下限比較信号CLと上限比較信号CU
のいずれか一方が規格外を示す1レベルの場合に不合格
を示す1レベルの合否判定信号TGを出力し、その他の
場合には合格を示す0レベルの合否判定信号TGを出力
する。
れ、供給を受けた下限比較信号CLと上限比較信号CU
のいずれか一方が規格外を示す1レベルの場合に不合格
を示す1レベルの合否判定信号TGを出力し、その他の
場合には合格を示す0レベルの合否判定信号TGを出力
する。
【0038】次に、A/D変換器20が必ずしも正常動
作していない場合において、テスト信号VTの電圧Aj
を変化させたときの各部波形をタイムチャートで示す図
3を再度参照して本実施の形態の動作を詳細に説明する
と、上述したように、まず、テスト信号VTの電圧が順
次増加しFSRの最小値000対応の下限値に到達する
までは、A/D変換器20は出力コードDNとして00
0を出力する。さらに、テスト信号VTの3ステップ目
の電圧A3が供給された時点でA/D変換器20のFS
Rの下限値を超えるとA/D変換器20は、出力コード
DNとして001(以下出力コードDN001等と記
述)を出力する。また、上記各変換動作毎にA/D変換
器20は、変換同期パルスLPを出力する。
作していない場合において、テスト信号VTの電圧Aj
を変化させたときの各部波形をタイムチャートで示す図
3を再度参照して本実施の形態の動作を詳細に説明する
と、上述したように、まず、テスト信号VTの電圧が順
次増加しFSRの最小値000対応の下限値に到達する
までは、A/D変換器20は出力コードDNとして00
0を出力する。さらに、テスト信号VTの3ステップ目
の電圧A3が供給された時点でA/D変換器20のFS
Rの下限値を超えるとA/D変換器20は、出力コード
DNとして001(以下出力コードDN001等と記
述)を出力する。また、上記各変換動作毎にA/D変換
器20は、変換同期パルスLPを出力する。
【0039】A/D変換器20の出力コードDNが00
0から001に変化したとき、比較回路2は増分カウン
タ1から出力される初期値001対応の増分ID001
と出力コードDN001との一致に応答して1レベルの
比較信号COを出力する。この比較信号COの立ち上が
り遷移に応答して増分カウンタ1はカウント値を1増加
させ、増分ID010を出力する。続いて、出力コード
DNが001から010に変化したとき、比較回路2
は、再び一致対応の1レベルの比較信号COを出力し、
増分カウンタ1はカウント値をさらに1増加させ、増分
ID011を出力する。
0から001に変化したとき、比較回路2は増分カウン
タ1から出力される初期値001対応の増分ID001
と出力コードDN001との一致に応答して1レベルの
比較信号COを出力する。この比較信号COの立ち上が
り遷移に応答して増分カウンタ1はカウント値を1増加
させ、増分ID010を出力する。続いて、出力コード
DNが001から010に変化したとき、比較回路2
は、再び一致対応の1レベルの比較信号COを出力し、
増分カウンタ1はカウント値をさらに1増加させ、増分
ID011を出力する。
【0040】このようにして、A/D変換器20の出力
コードDNが1づつ増加する場合は、増分カウンタ1の
カウント値対応の増分IDは111まで繰り返され、比
較回路2は、出力コードDNが1増加する毎に1レベル
の比較信号COを出力する。図3に示すように、説明の
便宜上、テスト信号VTの3ステップ目の電圧A3(以
下電圧A3等と略す)、電圧A7、電圧A9、・・・、
電圧A22、電圧A26でそれぞれ出力コードDNが1
増加するものとする。すなわち、出力コードDN00
1,010間、010,011間、・・・、110,1
11間の各1LSB変化対応変換数は、1、3、2、・
・・、4とする。
コードDNが1づつ増加する場合は、増分カウンタ1の
カウント値対応の増分IDは111まで繰り返され、比
較回路2は、出力コードDNが1増加する毎に1レベル
の比較信号COを出力する。図3に示すように、説明の
便宜上、テスト信号VTの3ステップ目の電圧A3(以
下電圧A3等と略す)、電圧A7、電圧A9、・・・、
電圧A22、電圧A26でそれぞれ出力コードDNが1
増加するものとする。すなわち、出力コードDN00
1,010間、010,011間、・・・、110,1
11間の各1LSB変化対応変換数は、1、3、2、・
・・、4とする。
【0041】A/D変換回数カウンタ11には、上述の
ように、予めレジスタ14が下限値1を変換数NCの初
期値として設定してある。比較回路2が最初の一致対応
の1レベルの比較信号COを出力したとき、すなわち、
A/D変換器20が出力コードDN001を出力したと
きに、遅延回路12は最初の比較信号COを所定遅延時
間遅延し最初の遅延比較信号DCOを出力する。この最
初の遅延比較信号DCOの供給に応答してA/D変換回
数カウンタ11は0にリセットされ、A/D変換器20
の出力する変換同期パルスLPのカウント動作を開始す
る。A/D変換器20が1変換動作する毎に変換同期パ
ルスLPの供給を受け、A/D変換回数カウンタ11は
この変換同期パルスLPの立ち上がり遷移毎にカウント
アップし、変換数NCを増加させる。
ように、予めレジスタ14が下限値1を変換数NCの初
期値として設定してある。比較回路2が最初の一致対応
の1レベルの比較信号COを出力したとき、すなわち、
A/D変換器20が出力コードDN001を出力したと
きに、遅延回路12は最初の比較信号COを所定遅延時
間遅延し最初の遅延比較信号DCOを出力する。この最
初の遅延比較信号DCOの供給に応答してA/D変換回
数カウンタ11は0にリセットされ、A/D変換器20
の出力する変換同期パルスLPのカウント動作を開始す
る。A/D変換器20が1変換動作する毎に変換同期パ
ルスLPの供給を受け、A/D変換回数カウンタ11は
この変換同期パルスLPの立ち上がり遷移毎にカウント
アップし、変換数NCを増加させる。
【0042】ラッチ回路13は、予め初期値として下限
値LL1が設定されており、次に比較回路2が一致対応
の1レベルの比較信号COを出力したとき、すなわち、
A/D変換器20が出力コードDN010を出力したと
きに、変換数NCの上記リセット直前の値をラッチし、
対応するラッチ信号RSを出力する。この例では、テス
ト信号VTの電圧A3のとき出力コードDN001が出
力され、テスト信号VTの電圧A7のとき次の出力コー
ドDN010が出力されるので、ラッチ回路13は、ま
ず、出力コードDN001対応の最初の遅延比較信号D
COによりリセットされる直前の変換数NCすなわち初
期値1(001)をラッチし、次に出力コードDN01
0対応の遅延比較信号DCOによりリセットされる直前
の変換数NCの値3(011)(以下出力コードDN0
10対応の変換数NC3と省略)をラッチし、それぞれ
対応するラッチ信号RS1、RS3を出力する。同様に
して、次の出力コードDN011対応の変換数NC1、
・・・出力コードDN111対応の変換数NC4をラッ
チし、それぞれ対応するラッチ信号RS1、・・・RS
4を出力する。
値LL1が設定されており、次に比較回路2が一致対応
の1レベルの比較信号COを出力したとき、すなわち、
A/D変換器20が出力コードDN010を出力したと
きに、変換数NCの上記リセット直前の値をラッチし、
対応するラッチ信号RSを出力する。この例では、テス
ト信号VTの電圧A3のとき出力コードDN001が出
力され、テスト信号VTの電圧A7のとき次の出力コー
ドDN010が出力されるので、ラッチ回路13は、ま
ず、出力コードDN001対応の最初の遅延比較信号D
COによりリセットされる直前の変換数NCすなわち初
期値1(001)をラッチし、次に出力コードDN01
0対応の遅延比較信号DCOによりリセットされる直前
の変換数NCの値3(011)(以下出力コードDN0
10対応の変換数NC3と省略)をラッチし、それぞれ
対応するラッチ信号RS1、RS3を出力する。同様に
して、次の出力コードDN011対応の変換数NC1、
・・・出力コードDN111対応の変換数NC4をラッ
チし、それぞれ対応するラッチ信号RS1、・・・RS
4を出力する。
【0043】比較回路16は、下限値LL1と、比較信
号COの出力毎にラッチされる上記ラッチ信号RS1、
RS3、RS1,・・・RS4とを順次比較し、これら
ラッチ信号が下限値LL1以下、すなわち0の場合に規
格外を示す1レベルの下限比較信号CLを出力する。こ
の場合は全て下限値LL1以上であるので、下限比較信
号CLの値として0レベルを出力する。
号COの出力毎にラッチされる上記ラッチ信号RS1、
RS3、RS1,・・・RS4とを順次比較し、これら
ラッチ信号が下限値LL1以下、すなわち0の場合に規
格外を示す1レベルの下限比較信号CLを出力する。こ
の場合は全て下限値LL1以上であるので、下限比較信
号CLの値として0レベルを出力する。
【0044】比較回路17は、上限値UL3と、比較信
号COの出力毎にラッチされる上記ラッチ信号RS1、
RS3、RS1、・・・RS4とを順次比較し、これら
ラッチ信号が上限値UL3以上の場合に規格外を示す1
レベルの上限比較信号CUを出力する。この場合はラッ
チ信号RS4のみが上限値UL3以上であるので、1レ
ベルの上限比較信号CUを出力し、他のラッチ信号RS
1、RS3、RS1は上限値UL3以下であるので、上
限比較信号CUの値として0レベルを出力する。
号COの出力毎にラッチされる上記ラッチ信号RS1、
RS3、RS1、・・・RS4とを順次比較し、これら
ラッチ信号が上限値UL3以上の場合に規格外を示す1
レベルの上限比較信号CUを出力する。この場合はラッ
チ信号RS4のみが上限値UL3以上であるので、1レ
ベルの上限比較信号CUを出力し、他のラッチ信号RS
1、RS3、RS1は上限値UL3以下であるので、上
限比較信号CUの値として0レベルを出力する。
【0045】従って判定回路18は、上述したように、
OR回路を備え、ラッチ信号RS4対応の上限比較信号
CUのみが規格外を示す1レベルであるので、このラッ
チ信号RS4、すなわち出力コードDN111対応の上
限比較信号CUの供給をうけたときのみDNLEの不合
格を示す1レベルの合否判定信号TGを出力し、その他
の場合、すなわち、RS1、RS2、RS3の場合には
合格を示す0レベルの合否判定信号TGを出力する。
OR回路を備え、ラッチ信号RS4対応の上限比較信号
CUのみが規格外を示す1レベルであるので、このラッ
チ信号RS4、すなわち出力コードDN111対応の上
限比較信号CUの供給をうけたときのみDNLEの不合
格を示す1レベルの合否判定信号TGを出力し、その他
の場合、すなわち、RS1、RS2、RS3の場合には
合格を示す0レベルの合否判定信号TGを出力する。
【0046】本実施の形態のDNLE判定では、ラッチ
信号に最初に設定する初期値すなわちA/D変換回数カ
ウンタ11の初期値に対してもテストを行うため、A/
D変換回数カウンタ11の初期値は下限値LLと上限値
ULの範囲にあることが望ましい。ここでは、設定値を
可変できる下限値のレジスタ14,上限値のレジスタ1
5に対応するため、レジスタ14の下限値LLをそのま
ま初期値とした。上限値ULを初期値としても良いし、
これら下限値及び上限値と異なる値を初期値としても良
いことは当然である。
信号に最初に設定する初期値すなわちA/D変換回数カ
ウンタ11の初期値に対してもテストを行うため、A/
D変換回数カウンタ11の初期値は下限値LLと上限値
ULの範囲にあることが望ましい。ここでは、設定値を
可変できる下限値のレジスタ14,上限値のレジスタ1
5に対応するため、レジスタ14の下限値LLをそのま
ま初期値とした。上限値ULを初期値としても良いし、
これら下限値及び上限値と異なる値を初期値としても良
いことは当然である。
【0047】また、本実施の形態では、DNLE判定を
規格内であるか否かのみを判定しているが、ラッチ回路
13の出力のラッチ信号RSの値を直接読み出すことに
よりDNLEを定量的に知ることができるようにしても
良い。
規格内であるか否かのみを判定しているが、ラッチ回路
13の出力のラッチ信号RSの値を直接読み出すことに
よりDNLEを定量的に知ることができるようにしても
良い。
【0048】また、ミスコードが発生したとき増分カウ
ンタ2の増分IDの値を直接読み出すことにより、どの
出力コードDNの値でそのミスコードが発生したかを判
定できるようにしても良い。
ンタ2の増分IDの値を直接読み出すことにより、どの
出力コードDNの値でそのミスコードが発生したかを判
定できるようにしても良い。
【0049】次に、本発明の第2の実施の形態を特徴づ
けるDNLE判定回路10Aを図1と共通の構成要素に
は共通の参照文字/数字を付して同様にブロックで示す
図4を参照すると、この図に示す本実施の形態のDNL
E判定回路10Aの前述の第1の実施の形態のDNLE
判定回路10との相違点は、下限及び上限の比較回路1
6,15の代わりに、ラッチ信号RSと下限設定値LL
との比較結果規格外のとき0レベルの下限比較信号CL
Bを出力する下限比較回路16Aと、ラッチ信号RSと
上限設定値ULとの比較結果規格外のとき0レベルの上
限比較信号CUBを出力する上限比較回路17Aとを備
え、判定回路18の代わりに、NAND回路を備えて構
成され、供給を受けた下限比較信号CLBと上限比較信
号CUBのいずれか一方が規格外を示す0レベルの場合
に不合格を示す1レベルの合否判定信号TGを出力し、
その他の場合には合格を示す0レベルの合否判定信号T
Gを出力する判定回路18Aを備えることである。
けるDNLE判定回路10Aを図1と共通の構成要素に
は共通の参照文字/数字を付して同様にブロックで示す
図4を参照すると、この図に示す本実施の形態のDNL
E判定回路10Aの前述の第1の実施の形態のDNLE
判定回路10との相違点は、下限及び上限の比較回路1
6,15の代わりに、ラッチ信号RSと下限設定値LL
との比較結果規格外のとき0レベルの下限比較信号CL
Bを出力する下限比較回路16Aと、ラッチ信号RSと
上限設定値ULとの比較結果規格外のとき0レベルの上
限比較信号CUBを出力する上限比較回路17Aとを備
え、判定回路18の代わりに、NAND回路を備えて構
成され、供給を受けた下限比較信号CLBと上限比較信
号CUBのいずれか一方が規格外を示す0レベルの場合
に不合格を示す1レベルの合否判定信号TGを出力し、
その他の場合には合格を示す0レベルの合否判定信号T
Gを出力する判定回路18Aを備えることである。
【0050】本実施の形態の動作は、比較信号CLB,
CUBの極性が異なる他は第1の実施の形態と同様であ
るが、一般的なLSIでは、公知のように、OR回路や
AND回路よりもNOR回路やNAND回路の方がチッ
プ上に構成することが一般に容易であるので、設計、製
造が容易となる利点がある。
CUBの極性が異なる他は第1の実施の形態と同様であ
るが、一般的なLSIでは、公知のように、OR回路や
AND回路よりもNOR回路やNAND回路の方がチッ
プ上に構成することが一般に容易であるので、設計、製
造が容易となる利点がある。
【0051】次に、本発明の第3の実施の形態を図1と
共通の構成要素には共通の参照文字/数字を付して同様
にブロックで示す図5を参照すると、この図に示す本実
施の形態の前述の第1の実施の形態との相違点は、外部
のテスト信号源30の代わりに、テスト対象のA/D変
換器20を内蔵するLSI内部にA/D変換器20の動
作クロックCK2と同期したクロックCK1により動作
し、A/D変換器20の分解能(精度)より高分解能の
すなわちビット幅が所定ビット数、例えば2ビット分大
きくかつA/D変換器20がその全てのコードを順番に
出力するようなアナログ入力であるテスト信号VTを生
成するディジタルアナログ変換器(D/A変換器)40
と、クロックCK1,CK2を生成するクロック発生回
路50とを備えることである。
共通の構成要素には共通の参照文字/数字を付して同様
にブロックで示す図5を参照すると、この図に示す本実
施の形態の前述の第1の実施の形態との相違点は、外部
のテスト信号源30の代わりに、テスト対象のA/D変
換器20を内蔵するLSI内部にA/D変換器20の動
作クロックCK2と同期したクロックCK1により動作
し、A/D変換器20の分解能(精度)より高分解能の
すなわちビット幅が所定ビット数、例えば2ビット分大
きくかつA/D変換器20がその全てのコードを順番に
出力するようなアナログ入力であるテスト信号VTを生
成するディジタルアナログ変換器(D/A変換器)40
と、クロックCK1,CK2を生成するクロック発生回
路50とを備えることである。
【0052】本実施の形態では、テスト対象のA/D変
換器と同一LSIにテスト信号源であるD/A変換器を
内蔵することにより、外部のテスト信号源が不要とな
り、同一クロック発生器から各々の動作用クロックを供
給するので、テスト信号電圧の変化の同期も容易とな
り、LSIの実動作に必要な電源や信号入力/出力等の
環境が備わっていれば完全な自己テストが可能となると
いう利点がある。
換器と同一LSIにテスト信号源であるD/A変換器を
内蔵することにより、外部のテスト信号源が不要とな
り、同一クロック発生器から各々の動作用クロックを供
給するので、テスト信号電圧の変化の同期も容易とな
り、LSIの実動作に必要な電源や信号入力/出力等の
環境が備わっていれば完全な自己テストが可能となると
いう利点がある。
【0053】
【発明の効果】以上説明したように、本発明のA/D変
換器のテスト装置は、初期値をnビットの00・・・0
1とし比較信号の立ち上がり毎にそのカウント値を単純
に増加させ増分を出力する増分カウンタと、出力コード
と上記増分とを比較し両者が一致したとき比較信号を出
力する比較回路と、相続く2つの上記比較信号の期間の
変換同期パルスの数を計数してA/D変換器の変換動作
回数を求めこの変換動作回数を予め設定した上限値及び
下限値と比較して微分非直線特性誤差(DNLE)が所
定規格範囲内であるか否かを判定するDNLE判定回路
とを備えているので、A/D変換器のテスト信号VTの
電圧を制御するだけで微分非直線特性誤差(DNLE)
及びミスコードのテストが可能となり、テスト手順の簡
単化が図られるという効果がある。
換器のテスト装置は、初期値をnビットの00・・・0
1とし比較信号の立ち上がり毎にそのカウント値を単純
に増加させ増分を出力する増分カウンタと、出力コード
と上記増分とを比較し両者が一致したとき比較信号を出
力する比較回路と、相続く2つの上記比較信号の期間の
変換同期パルスの数を計数してA/D変換器の変換動作
回数を求めこの変換動作回数を予め設定した上限値及び
下限値と比較して微分非直線特性誤差(DNLE)が所
定規格範囲内であるか否かを判定するDNLE判定回路
とを備えているので、A/D変換器のテスト信号VTの
電圧を制御するだけで微分非直線特性誤差(DNLE)
及びミスコードのテストが可能となり、テスト手順の簡
単化が図られるという効果がある。
【0054】また、DNLE判定は、判定信号を2値に
することで、テスト結果の判定が容易となり、テスト時
間の短縮、テストに関わるコストを削減できるという効
果がある。
することで、テスト結果の判定が容易となり、テスト時
間の短縮、テストに関わるコストを削減できるという効
果がある。
【図1】本発明のA/D変換器のテスト装置の第1の実
施の形態を示すブロック図である。
施の形態を示すブロック図である。
【図2】図1のテスト信号源の出力特性を示す特性図で
ある。
ある。
【図3】本実施の形態のA/D変換器のテスト装置にお
ける動作の一例を示すフローチャートである。
ける動作の一例を示すフローチャートである。
【図4】本発明のA/D変換器のテスト装置の第2の実
施の形態を特徴付けるDNLE判定回路を示すブロック
図である。
施の形態を特徴付けるDNLE判定回路を示すブロック
図である。
【図5】本発明のA/D変換器のテスト装置の第3の実
施の形態を示すブロック図である。
施の形態を示すブロック図である。
【図6】従来のA/D変換器のテスト装置の一例を示す
ブロック図である。
ブロック図である。
1,100 増分カウンタ 2,16,17,200,16A,17A 比較回路 10 DNLE判定回路 11 A/D変換回数カウンタ 12 遅延回路 13 ラッチ回路 14,15 レジスタ 18,18A 判定回路 20 A/D変換器 30,300 テスト信号源
Claims (4)
- 【請求項1】 外部から供給を受けたテスト信号をアナ
ログディジタル(以下A/D)変換し前記テスト信号の
電圧に応じてn(正の整数)ビットのディジタル信号で
ある1組の出力コードの1つと1変換動作毎に変換動作
したことを示す変換同期パルスとを出力するnビットの
A/D変換器のテストを行うためこのA/D変換器と同
一のLSIに内蔵されたA/D変換器のテスト装置にお
いて、 初期値をnビットの00・・・01とし後述の比較回路
の出力である比較信号の立ち上がり毎にそのカウント値
を単純に増加させ増分を出力する増分カウンタと、 第1入力端に入力する前記A/D変換器の前記出力コー
ドと第2入力端に入力する前記増分カウンタの増分とを
比較し両者が一致したとき比較信号を出力する比較回路
と、 前記A/D変換器からの前記変換同期パルスの供給を受
け相続く2つの前記比較信号の期間の前記変換同期パル
スの数を計数して前記A/D変換器の変換動作回数を求
めこの変換動作回数を予め設定した前記変換動作回数の
上限値及び下限値と比較して微分非直線特性誤差(DN
LE)が所定規格範囲内であるか否かを判定するDNL
E判定回路とを備え、 前記DNLE判定回路が、初期値を予め設定され前記A
/D変換器からの前記変換同期パルスの供給を受けこの
変換同期パルスを計数して前記A/D変換器20の変換
動作回数であるm(正の整数)ビットの変換数を出力し
後述の遅延比較信号の供給に応答して前記変換数をリセ
ットするA/D変換数カウンタと、 前記比較回路から供給を受ける前記比較信号を所定時間
遅延させ前記遅延比較信号を出力して前記A/D変換数
カウンタに供給する遅延回路と、 予め初期値を設定され前記比較信号の供給に応答して前
記A/D変換数カウンタの前記変換数を取り込み保持
(ラッチ)しmビットのラッチ信号を出力するラッチ回
路と、 前記ラッチ信号の予め設定した規格の範囲の下限値を設
定するmビットの下限値レジスタと、 前記ラッチ信号の予め設定した規格の範囲の上限値を設
定するmビットの上限 値レジスタと、 前記ラッチ信号と前記下限値とを比較し前記ラッチ信号
の前記下限値以上である規格内又は前記下限値未満であ
る規格外にそれぞれ対応する下限比較信号を出力する下
限比較回路と、 前記ラッチ信号と前記上限値とを比較し前記ラッチ信号
の前記上限値未満である規格内又は前記上限値以上であ
る規格外にそれぞれ対応する上限比較信号を出力する上
限比較回路と、 前記下限比較信号と前記上限比較信号との供給を受けこ
れら下限比較信号と上限比較信号のいずれか一方が前記
規格外を示す場合に不合格その他の場合に合格をそれぞ
れ示す合否判定信号を出力する判定回路とを備え ること
を特徴とするA/D変換器のテスト装置。 - 【請求項2】 前記下限比較回路及び前記上限比較回路
が、それぞれの前記規格外のとき論理1レベルの前記下
限比較信号及び前記上限比較信号をそれぞれ出力し、 前記判定回路が、前記下限比較信号及び前記上限比較信
号のいずれか一方が論理レベル1のとき論理レベル1の
前記合否判定信号を出力するOR回路を備えることを特
徴とする請求項1記載のA/D変換器のテスト装置。 - 【請求項3】 前記下限比較回路及び前記上限比較回路
が、それぞれの前記規格外のとき論理0レベルの前記下
限比較信号及び前記上限比較信号をそれぞれ出力し、 前記判定回路が、前記下限比較信号及び前記上限比較信
号のいずれか一方が論理レベル0のとき論理レベル1の
前記合否判定信号を出力するNAND回路を備えること
を特徴とする請求項1記載のA/D変換器のテスト装
置。 - 【請求項4】 テスト信号をA/D変換し前記テスト信
号の電圧に応じてn(正の整数)ビットのディジタル信
号である1組の出力コードの1つと1変換動作毎に変換
動作したことを示す変換同期パルスとを出力するnビッ
トのA/D変換器のテストを行うためこのA/D変換器
と同一のLSIに内蔵されたA/D変換器のテスト装置
において、 前記LSIに前記A/D変換器の動作用の第1のクロッ
クと同期した第2のクロックにより動作し分解能対応の
ビット幅が前記A/D変換器の分解能に対応するビット
幅より所定ビット数分高くかつ前記A/D変換器がその
全てのコードを順番に出力するような前記テスト信号を
生成するディジタルアナログ(以下D/A)変換器と、 前記第1及び第2のクロックを生成するクロック発生回
路と、 初期値をnビットの00・・・01とし後述の比較回路
の出力である比較信号の立ち上がり毎にそのカウント値
を単純に増加させ増分を出力する増分カウンタと、 第1入力端に入力する前記A/D変換器の前記出力コー
ドと第2入力端に入力する前記増分カウンタの増分とを
比較し両者が一致したとき比較信号を出力する比較回路
と、 前記A/D変換器からの前記変換同期パルスの供給を受
け相続く2つの比較信号の期間の変換同期パルスの数を
計数して前記A/D変換器の変換動作回数を求めこの変
換動作回数を予め設定した前記変換動作回数の上限値及
び下限値と比較して微分非直線特性誤差(DNLE)が
所定規格範囲内であるか否かを判定するDNLE判定回
路とを備え、 前記DNLE判定回路が、初期値を予め設定され前記A
/D変換器からの前記変換同期パルスの供給を受けこの
変換同期パルスを計数して前記A/D変換器20の変換
動作回数であるm(正の整数)ビットの変換数を出力し
後述の遅延比較信号の供給に応答して前記変換数をリセ
ットするA/D変換数カウンタと、 前記比較回路から供給を受ける前記比較信号を所定時間
遅延させ前記遅延比較信号を出力して前記A/D変換数
カウンタに供給する遅延回路と、 予め初期値を設定され前記比較信号の供給に応答して前
記A/D変換数カウンタの前記変換数を取り込み保持
(ラッチ)しmビットのラッチ信号を出力するラッチ回
路と、 前記ラッチ信号の予め設定した規格の範囲の下限値を設
定するmビットの下限値レジスタと、 前記ラッチ信号の予め設定した規格の範囲の上限値を設
定するmビットの上限値レジスタと、 前記ラッチ信号と前記下限値とを比較し前記ラッチ信号
の前記下限値以上である規格内又は前記下限値未満であ
る規格外にそれぞれ対応する下限比較信号を出力する下
限比較回路と、 前記ラッチ信号と前記上限値とを比較し前記ラッチ信号
の前記上限値未満である規格内又は前記上限値以上であ
る規格外にそれぞれ対応する上限比較信号を出力する上
限比較回路と、 前記下限比較信号と前記上限比較信号との供給を受けこ
れら下限比較信号と上限比較信号のいずれか一方が前記
規格外を示す場合に不合格その他の場合に合格をそれぞ
れ示す合否判定信号を出力する判定回路とを備え ること
を特徴とするA/D変換器のテスト装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12635899A JP3265286B2 (ja) | 1999-05-06 | 1999-05-06 | A/d変換器のテスト装置 |
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---|---|---|---|
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