JP3265286B2 - Ａ／ｄ変換器のテスト装置 - Google Patents
Ａ／ｄ変換器のテスト装置Info
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Description
【０００１】
【発明の属する技術分野】本発明はＡ／Ｄ変換器（アナ
ログディジタル変換器）のテスト装置に関し、特にＡ／
Ｄ変換器に内蔵され変換時における微分非直線特性誤差
及びミスコード検出を行う自己テスト機能を有するＡ／
Ｄ変換器のテスト装置に関する。
ログディジタル変換器）のテスト装置に関し、特にＡ／
Ｄ変換器に内蔵され変換時における微分非直線特性誤差
及びミスコード検出を行う自己テスト機能を有するＡ／
Ｄ変換器のテスト装置に関する。
【０００２】
【従来の技術】データ処理、通信技術等の電子システム
においては、アナログ回路に代わりディジタル回路を使
用するようになってきつつある。このようなディジタル
回路においても、ビデオ信号あるいは音声信号等のアナ
ログ信号を処理する必要があり、このような場合には、
ディジタル処理回路の入力側にＡ／Ｄ変換器を設け、ア
ナログ信号をディジタル信号に変換する。
においては、アナログ回路に代わりディジタル回路を使
用するようになってきつつある。このようなディジタル
回路においても、ビデオ信号あるいは音声信号等のアナ
ログ信号を処理する必要があり、このような場合には、
ディジタル処理回路の入力側にＡ／Ｄ変換器を設け、ア
ナログ信号をディジタル信号に変換する。
【０００３】最近のＬＳＩの一層の高機能化、高集積度
化の趨勢に伴い、この種のＡ／Ｄ変換器は、主たるディ
ジタル回路と同一チップ内に内蔵されることが多くなっ
てきている。
化の趨勢に伴い、この種のＡ／Ｄ変換器は、主たるディ
ジタル回路と同一チップ内に内蔵されることが多くなっ
てきている。
【０００４】従来、Ａ／Ｄ変換器のテスト項目中の微分
非直線特性誤差（ＤＮＬＥ）や変換時における符号化ミ
スであるミスコードに対しては、誤差の性質上共通の試
験装置で測定することが困難であり、それぞれ被試験Ａ
／Ｄ変換器の外部に専用の測定装置を接続することによ
り実施していた。
非直線特性誤差（ＤＮＬＥ）や変換時における符号化ミ
スであるミスコードに対しては、誤差の性質上共通の試
験装置で測定することが困難であり、それぞれ被試験Ａ
／Ｄ変換器の外部に専用の測定装置を接続することによ
り実施していた。
【０００５】上述のように、主たるディジタル回路と同
一チップ内に内蔵されたＡ／Ｄ変換器のみのために、専
用のテスト環境を整備することは試験時間及びコスト増
加要因となる。
一チップ内に内蔵されたＡ／Ｄ変換器のみのために、専
用のテスト環境を整備することは試験時間及びコスト増
加要因となる。
【０００６】この解決策として、特開平７−１５４２５
８号公報（文献１）記載の従来のＡ／Ｄ変換器のテスト
装置は、Ａ／Ｄ変換器に内蔵した自己テスト装置を備
え、Ａ／Ｄ変換器がその全てのコードを生成するか否か
をテストしていた。
８号公報（文献１）記載の従来のＡ／Ｄ変換器のテスト
装置は、Ａ／Ｄ変換器に内蔵した自己テスト装置を備
え、Ａ／Ｄ変換器がその全てのコードを生成するか否か
をテストしていた。
【０００７】文献１記載の従来のＡ／Ｄ変換器のテスト
装置をブロックで示す図６を参照すると、この従来のＡ
／Ｄ変換器のテスト装置は、０Ｖから所定電圧ＶＶ（Ｖ
ボルト）まで変化するアナログテスト信号ＶＴを供給す
るテスト信号源３００と、テスト信号ＶＴをＡ／Ｄ変換
しｎ（正の整数）ビットのディジタル信号である出力コ
ードＤＮを出力するｎビットの試験対象の公知のＡ／Ｄ
変換器２０と、後述の比較回路２の出力である比較信号
ＣＯの立ち上がり毎にそのカウント値を単純に増加させ
増分ＩＤを出力するｎビットの増分カウンタ１と、第１
入力端に入力するＡ／Ｄ変換器２０のディジタル信号Ｄ
Ｎと第２入力端に入力する増分カウンタ１の増分ＩＤと
を比較し比較信号ＣＯを出力する比較回路２００とを備
える。
装置をブロックで示す図６を参照すると、この従来のＡ
／Ｄ変換器のテスト装置は、０Ｖから所定電圧ＶＶ（Ｖ
ボルト）まで変化するアナログテスト信号ＶＴを供給す
るテスト信号源３００と、テスト信号ＶＴをＡ／Ｄ変換
しｎ（正の整数）ビットのディジタル信号である出力コ
ードＤＮを出力するｎビットの試験対象の公知のＡ／Ｄ
変換器２０と、後述の比較回路２の出力である比較信号
ＣＯの立ち上がり毎にそのカウント値を単純に増加させ
増分ＩＤを出力するｎビットの増分カウンタ１と、第１
入力端に入力するＡ／Ｄ変換器２０のディジタル信号Ｄ
Ｎと第２入力端に入力する増分カウンタ１の増分ＩＤと
を比較し比較信号ＣＯを出力する比較回路２００とを備
える。
【０００８】次に、図６を参照して、従来のＡ／Ｄ変換
器２０のテスト装置の動作について説明すると、まずテ
ストの開始時に、リセット信号Ｒにより増分カウンタ１
００をリセットしそのカウント値である増分ＩＤを００
０・・・０に初期化する。テスト信号源３００はテスト
信号ＶＴをＡ／Ｄ変換器２０に供給する。テスト信号Ｖ
Ｔの電圧が０とＶＶとの間で変化するのに応じてＡ／Ｄ
変換器２０は、正常に動作していると、対応する出力コ
ードＤＮを生成する。この出力コードＤＮは比較回路２
００により増分カウンタ１００の出力する増分ＩＤと比
較される。テスト信号ＶＴの電圧（以下テスト信号ＶＴ
と呼ぶ）が０ＶのときはＡ／Ｄ変換器２０は出力コード
ＤＮとして０００・・・０を生成し、増分ＩＤはこの時
点で、上記のように、０００・・・０であるので、これ
ら出力コードＤＮと増分ＩＤとは等しく、これにより比
較回路２００は一致対応のＨレベル（１レベル）の比較
信号ＣＯを出力する。この結果、増分カウンタ１００は
１だけ増分し、増分ＩＤを０００・・・１とする。
器２０のテスト装置の動作について説明すると、まずテ
ストの開始時に、リセット信号Ｒにより増分カウンタ１
００をリセットしそのカウント値である増分ＩＤを００
０・・・０に初期化する。テスト信号源３００はテスト
信号ＶＴをＡ／Ｄ変換器２０に供給する。テスト信号Ｖ
Ｔの電圧が０とＶＶとの間で変化するのに応じてＡ／Ｄ
変換器２０は、正常に動作していると、対応する出力コ
ードＤＮを生成する。この出力コードＤＮは比較回路２
００により増分カウンタ１００の出力する増分ＩＤと比
較される。テスト信号ＶＴの電圧（以下テスト信号ＶＴ
と呼ぶ）が０ＶのときはＡ／Ｄ変換器２０は出力コード
ＤＮとして０００・・・０を生成し、増分ＩＤはこの時
点で、上記のように、０００・・・０であるので、これ
ら出力コードＤＮと増分ＩＤとは等しく、これにより比
較回路２００は一致対応のＨレベル（１レベル）の比較
信号ＣＯを出力する。この結果、増分カウンタ１００は
１だけ増分し、増分ＩＤを０００・・・１とする。
【０００９】テスト信号ＶＴの電圧が増加し、Ａ／Ｄ変
換器２０の出力コードＤＮの次のコード、すなわち、０
００・・・１に対応するレベルに到達すると、Ａ／Ｄ変
換器２０はこのコード０００・・・１を出力コードＤＮ
として生成する。この条件下で、出力コードＤＮと増分
ＩＤとは再度等しくなり、増分カウンタ１００は再度増
分ＩＤを増分する。このように、増分カウンタ１００の
増分ＩＤがＡ／Ｄ変換器２０の新たに生成した出力コー
ドＤＮと等しくなる毎に、増分ＩＤが増分する。出力コ
ードＤＮと増分ＩＤとは、両方ともｎビット幅を有する
ので、増分カウンタ１００は、Ａ／Ｄ変換器２０が、そ
の出力コードＤＮの全て、ただし、最後の１つを除い
て、生成するときに、増分ＩＤ１１１・・・１を生成す
る。
換器２０の出力コードＤＮの次のコード、すなわち、０
００・・・１に対応するレベルに到達すると、Ａ／Ｄ変
換器２０はこのコード０００・・・１を出力コードＤＮ
として生成する。この条件下で、出力コードＤＮと増分
ＩＤとは再度等しくなり、増分カウンタ１００は再度増
分ＩＤを増分する。このように、増分カウンタ１００の
増分ＩＤがＡ／Ｄ変換器２０の新たに生成した出力コー
ドＤＮと等しくなる毎に、増分ＩＤが増分する。出力コ
ードＤＮと増分ＩＤとは、両方ともｎビット幅を有する
ので、増分カウンタ１００は、Ａ／Ｄ変換器２０が、そ
の出力コードＤＮの全て、ただし、最後の１つを除い
て、生成するときに、増分ＩＤ１１１・・・１を生成す
る。
【００１０】Ａ／Ｄ変換器２０の出力コードＤＮが、増
分ＩＤに再度マッチすると、すなわち、Ａ／Ｄ変換器２
０が出力コードＤＮの全てを生成すると、増分カウンタ
１００は、１１１・・・１の次の１つをカウントする。
その結果、増分ＩＤは０００・・・１となり、桁上げ出
力に表れるキャリィビットＣＡはＨレベル、すなわち１
となり、オーバフロー条件の存在を指示する。
分ＩＤに再度マッチすると、すなわち、Ａ／Ｄ変換器２
０が出力コードＤＮの全てを生成すると、増分カウンタ
１００は、１１１・・・１の次の１つをカウントする。
その結果、増分ＩＤは０００・・・１となり、桁上げ出
力に表れるキャリィビットＣＡはＨレベル、すなわち１
となり、オーバフロー条件の存在を指示する。
【００１１】以上説明したように、増分ＩＤが桁上げ出
力であるキャリィビットＣＡが１レベルとなることによ
り、Ａ／Ｄ変換器２０が出力コードＤＮの全てを生成し
たことを知ることができる。
力であるキャリィビットＣＡが１レベルとなることによ
り、Ａ／Ｄ変換器２０が出力コードＤＮの全てを生成し
たことを知ることができる。
【００１２】
【発明が解決しようとする課題】上述した従来のＡ／Ｄ
変換器のテスト装置は、Ａ／Ｄ変換器がその全てのコー
ドを生成するか否かを検出できるが、微分非直線特性誤
差の判定機能は有しておらず、この判定には別途外部に
出力コードから誤差を算出する複雑な演算装置を備える
必要があるという欠点があった。
変換器のテスト装置は、Ａ／Ｄ変換器がその全てのコー
ドを生成するか否かを検出できるが、微分非直線特性誤
差の判定機能は有しておらず、この判定には別途外部に
出力コードから誤差を算出する複雑な演算装置を備える
必要があるという欠点があった。
【００１３】本発明の目的は、外部に特別な試験装置を
必要とせず、簡単なテスト手順で微分非直線特性誤差及
びミスコードの検出が可能なＡ／Ｄ変換器のテスト装置
を提供することにある。
必要とせず、簡単なテスト手順で微分非直線特性誤差及
びミスコードの検出が可能なＡ／Ｄ変換器のテスト装置
を提供することにある。
【００１４】
【課題を解決するための手段】第１の発明のＡ／Ｄ変換
器のテスト装置は、外部から供給を受けたテスト信号を
アナログディジタル（以下Ａ／Ｄ）変換し前記テスト信
号の電圧に応じてｎ（正の整数）ビットのディジタル信
号である１組の出力コードの１つと１変換動作毎に変換
動作したことを示す変換同期パルスとを出力するｎビッ
トのＡ／Ｄ変換器のテストを行うためこのＡ／Ｄ変換器
と同一のＬＳＩに内蔵されたＡ／Ｄ変換器のテスト装置
において、初期値をｎビットの００・・・０１とし後述
の比較回路の出力である比較信号の立ち上がり毎にその
カウント値を単純に増加させ増分を出力する増分カウン
タと、第１入力端に入力する前記Ａ／Ｄ変換器の前記出
力コードと第２入力端に入力する前記増分カウンタの増
分とを比較し両者が一致したとき比較信号を出力する比
較回路と、前記Ａ／Ｄ変換器からの前記変換同期パルス
の供給を受け相続く２つの前記比較信号の期間の前記変
換同期パルスの数を計数して前記Ａ／Ｄ変換器の変換動
作回数を求めこの変換動作回数を予め設定した前記変換
動作回数の上限値及び下限値と比較して微分非直線特性
誤差（ＤＮＬＥ）が所定規格範囲内であるか否かを判定
するＤＮＬＥ判定回路とを備え、 前記ＤＮＬＥ判定回路
が、初期値を予め設定され前記Ａ／Ｄ変換器からの前記
変換同期パルスの供給を受けこの変換同期パルスを計数
して前記Ａ／Ｄ変換器２０の変換動作回数であるｍ（正
の整数）ビットの変換数を出力し後述の遅延比較信号の
供給に応答して前記変換数をリセットするＡ／Ｄ変換数
カウンタと、 前記比較回路から供給を受ける前記比較信
号を所定時間遅延させ前記遅延比較信号を出力して前記
Ａ／Ｄ変換数カウンタに供給する遅延回路と、予め初期
値を設定され前記比較信号の供給に応答して前記Ａ／Ｄ
変換数カウンタの前記変換数を取り込み保持（ラッチ）
しｍビットのラッチ信号を出力するラッチ回路と、 前記
ラッチ信号の予め設定した規格の範囲の下限値を設定す
るｍビットの下限 値レジスタと、 前記ラッチ信号の予め
設定した規格の範囲の上限値を設定するｍビットの上限
値レジスタと、 前記ラッチ信号と前記下限値とを比較し
前記ラッチ信号の前記下限値以上である規格内又は前記
下限値未満である規格外にそれぞれ対応する下限比較信
号を出力する下限比較回路と、 前記ラッチ信号と前記上
限値とを比較し前記ラッチ信号の前記上限値未満である
規格内又は前記上限値以上である規格外にそれぞれ対応
する上限比較信号を出力する上限比較回路と、 前記下限
比較信号と前記上限比較信号との供給を受けこれら下限
比較信号と上限比較信号のいずれか一方が前記規格外を
示す場合に不合格その他の場合に合格をそれぞれ示す合
否判定信号を出力する判定回路とを備えて構成されてい
る。
器のテスト装置は、外部から供給を受けたテスト信号を
アナログディジタル（以下Ａ／Ｄ）変換し前記テスト信
号の電圧に応じてｎ（正の整数）ビットのディジタル信
号である１組の出力コードの１つと１変換動作毎に変換
動作したことを示す変換同期パルスとを出力するｎビッ
トのＡ／Ｄ変換器のテストを行うためこのＡ／Ｄ変換器
と同一のＬＳＩに内蔵されたＡ／Ｄ変換器のテスト装置
において、初期値をｎビットの００・・・０１とし後述
の比較回路の出力である比較信号の立ち上がり毎にその
カウント値を単純に増加させ増分を出力する増分カウン
タと、第１入力端に入力する前記Ａ／Ｄ変換器の前記出
力コードと第２入力端に入力する前記増分カウンタの増
分とを比較し両者が一致したとき比較信号を出力する比
較回路と、前記Ａ／Ｄ変換器からの前記変換同期パルス
の供給を受け相続く２つの前記比較信号の期間の前記変
換同期パルスの数を計数して前記Ａ／Ｄ変換器の変換動
作回数を求めこの変換動作回数を予め設定した前記変換
動作回数の上限値及び下限値と比較して微分非直線特性
誤差（ＤＮＬＥ）が所定規格範囲内であるか否かを判定
するＤＮＬＥ判定回路とを備え、 前記ＤＮＬＥ判定回路
が、初期値を予め設定され前記Ａ／Ｄ変換器からの前記
変換同期パルスの供給を受けこの変換同期パルスを計数
して前記Ａ／Ｄ変換器２０の変換動作回数であるｍ（正
の整数）ビットの変換数を出力し後述の遅延比較信号の
供給に応答して前記変換数をリセットするＡ／Ｄ変換数
カウンタと、 前記比較回路から供給を受ける前記比較信
号を所定時間遅延させ前記遅延比較信号を出力して前記
Ａ／Ｄ変換数カウンタに供給する遅延回路と、予め初期
値を設定され前記比較信号の供給に応答して前記Ａ／Ｄ
変換数カウンタの前記変換数を取り込み保持（ラッチ）
しｍビットのラッチ信号を出力するラッチ回路と、 前記
ラッチ信号の予め設定した規格の範囲の下限値を設定す
るｍビットの下限 値レジスタと、 前記ラッチ信号の予め
設定した規格の範囲の上限値を設定するｍビットの上限
値レジスタと、 前記ラッチ信号と前記下限値とを比較し
前記ラッチ信号の前記下限値以上である規格内又は前記
下限値未満である規格外にそれぞれ対応する下限比較信
号を出力する下限比較回路と、 前記ラッチ信号と前記上
限値とを比較し前記ラッチ信号の前記上限値未満である
規格内又は前記上限値以上である規格外にそれぞれ対応
する上限比較信号を出力する上限比較回路と、 前記下限
比較信号と前記上限比較信号との供給を受けこれら下限
比較信号と上限比較信号のいずれか一方が前記規格外を
示す場合に不合格その他の場合に合格をそれぞれ示す合
否判定信号を出力する判定回路とを備えて構成されてい
る。
【００１５】第２の発明のＡ／Ｄ変換器のテスト装置
は、テスト信号をＡ／Ｄ変換し前記テスト信号の電圧に
応じてｎ（正の整数）ビットのディジタル信号である１
組の出力コードの１つと１変換動作毎に変換動作したこ
とを示す変換同期パルスとを出力するｎビットのＡ／Ｄ
変換器のテストを行うためこのＡ／Ｄ変換器と同一のＬ
ＳＩに内蔵されたＡ／Ｄ変換器のテスト装置において、
前記ＬＳＩに前記Ａ／Ｄ変換器の動作用の第１のクロッ
クと同期した第２のクロックにより動作し分解能対応の
ビット幅が前記Ａ／Ｄ変換器の分解能に対応するビット
幅より所定ビット数分高くかつ前記Ａ／Ｄ変換器がその
全てのコードを順番に出力するような前記テスト信号を
生成するディジタルアナログ（以下Ｄ／Ａ）変換器と、
前記第１及び第２のクロックを生成するクロック発生回
路と、初期値をｎビットの００・・・０１とし後述の比
較回路の出力である比較信号の立ち上がり毎にそのカウ
ント値を単純に増加させ増分を出力する増分カウンタ
と、第１入力端に入力する前記Ａ／Ｄ変換器の前記出力
コードと第２入力端に入力する前記増分カウンタの増分
とを比較し両者が一致したとき比較信号を出力する比較
回路と、前記Ａ／Ｄ変換器からの前記変換同期パルスの
供給を受け相続く２つの比較信号の期間の変換同期パル
スの数を計数して前記Ａ／Ｄ変換器の変換動作回数を求
めこの変換動作回数を予め設定した前記変換動作回数の
上限値及び下限値と比較して微分非直線特性誤差（ＤＮ
ＬＥ）が所定規格範囲内であるか否かを判定するＤＮＬ
Ｅ判定回路とを備え、 前記ＤＮＬＥ判定回路が、初期値
を予め設定され前記Ａ／Ｄ変換器からの前記変換同期パ
ルスの供給を受けこの変換同期パルスを計数して前記Ａ
／Ｄ変換器２０の変換動作回数であるｍ（正の整数）ビ
ットの変換数を出力し後述の遅延比較信号の供給に応答
して前記変換数をリセットするＡ／Ｄ変換数カウンタ
と、 前記比較回路から供給を受ける前記比較信号を所定
時間遅延させ前記遅延比較信号を出力して前記Ａ／Ｄ変
換数カウンタに供給する遅延回路と、予め初期値を設定
され前記比較信号の供給に応答して前記Ａ／Ｄ変換数カ
ウンタの前記変換数を取り込み保持（ラッチ）しｍビッ
トのラッチ信号を出力するラッチ回路と、 前記ラッチ信
号の予め設定した規格の範囲の下限値を設定するｍビッ
トの下限値レジスタと、 前記ラッチ信号の予め設定した
規格の範囲の上限値を設定するｍビットの上限値レジス
タと、 前記ラッチ信号と前記下限値とを比較し前記ラッ
チ信号の前記下限値以上である規格内又は前記下限値未
満である規格外にそれぞれ対応する下限比較信号を出力
する下限比較回路と、 前記ラッチ信号と前記上限値とを
比較し前記ラッチ信号の前記上限値未満である規格内又
は前記上限値以上である規格外にそれぞれ対応する上限
比較信号を出力する上限比較回路と、 前記下限比較信号
と前記上限比較信号との供給を受けこれら下限比較信号
と上限比較信号のいずれか一方が前記規格外を示す場合
に不合格その他の場合に合格をそれぞれ示す合否判定信
号を出力する判定回路とを備えて構成されている。
は、テスト信号をＡ／Ｄ変換し前記テスト信号の電圧に
応じてｎ（正の整数）ビットのディジタル信号である１
組の出力コードの１つと１変換動作毎に変換動作したこ
とを示す変換同期パルスとを出力するｎビットのＡ／Ｄ
変換器のテストを行うためこのＡ／Ｄ変換器と同一のＬ
ＳＩに内蔵されたＡ／Ｄ変換器のテスト装置において、
前記ＬＳＩに前記Ａ／Ｄ変換器の動作用の第１のクロッ
クと同期した第２のクロックにより動作し分解能対応の
ビット幅が前記Ａ／Ｄ変換器の分解能に対応するビット
幅より所定ビット数分高くかつ前記Ａ／Ｄ変換器がその
全てのコードを順番に出力するような前記テスト信号を
生成するディジタルアナログ（以下Ｄ／Ａ）変換器と、
前記第１及び第２のクロックを生成するクロック発生回
路と、初期値をｎビットの００・・・０１とし後述の比
較回路の出力である比較信号の立ち上がり毎にそのカウ
ント値を単純に増加させ増分を出力する増分カウンタ
と、第１入力端に入力する前記Ａ／Ｄ変換器の前記出力
コードと第２入力端に入力する前記増分カウンタの増分
とを比較し両者が一致したとき比較信号を出力する比較
回路と、前記Ａ／Ｄ変換器からの前記変換同期パルスの
供給を受け相続く２つの比較信号の期間の変換同期パル
スの数を計数して前記Ａ／Ｄ変換器の変換動作回数を求
めこの変換動作回数を予め設定した前記変換動作回数の
上限値及び下限値と比較して微分非直線特性誤差（ＤＮ
ＬＥ）が所定規格範囲内であるか否かを判定するＤＮＬ
Ｅ判定回路とを備え、 前記ＤＮＬＥ判定回路が、初期値
を予め設定され前記Ａ／Ｄ変換器からの前記変換同期パ
ルスの供給を受けこの変換同期パルスを計数して前記Ａ
／Ｄ変換器２０の変換動作回数であるｍ（正の整数）ビ
ットの変換数を出力し後述の遅延比較信号の供給に応答
して前記変換数をリセットするＡ／Ｄ変換数カウンタ
と、 前記比較回路から供給を受ける前記比較信号を所定
時間遅延させ前記遅延比較信号を出力して前記Ａ／Ｄ変
換数カウンタに供給する遅延回路と、予め初期値を設定
され前記比較信号の供給に応答して前記Ａ／Ｄ変換数カ
ウンタの前記変換数を取り込み保持（ラッチ）しｍビッ
トのラッチ信号を出力するラッチ回路と、 前記ラッチ信
号の予め設定した規格の範囲の下限値を設定するｍビッ
トの下限値レジスタと、 前記ラッチ信号の予め設定した
規格の範囲の上限値を設定するｍビットの上限値レジス
タと、 前記ラッチ信号と前記下限値とを比較し前記ラッ
チ信号の前記下限値以上である規格内又は前記下限値未
満である規格外にそれぞれ対応する下限比較信号を出力
する下限比較回路と、 前記ラッチ信号と前記上限値とを
比較し前記ラッチ信号の前記上限値未満である規格内又
は前記上限値以上である規格外にそれぞれ対応する上限
比較信号を出力する上限比較回路と、 前記下限比較信号
と前記上限比較信号との供給を受けこれら下限比較信号
と上限比較信号のいずれか一方が前記規格外を示す場合
に不合格その他の場合に合格をそれぞれ示す合否判定信
号を出力する判定回路とを備えて構成されている。
【００１６】
【００１７】
【発明の実施の形態】次に、本発明の実施の形態をブロ
ックで示す図１を参照すると、この図に示す本実施の形
態のＡ／Ｄ変換器のテスト装置は、外部からテスト信号
ＶＴを供給するテスト信号源３０と、テスト信号ＶＴを
Ａ／Ｄ変換しｎ（正の整数）ビットのディジタル信号で
ある出力コードＤＮと１変換動作毎に変換動作したこと
を示す変換同期パルスＬＰとを出力するｎビットのテス
ト対象の公知のＡ／Ｄ変換器２０と、初期値をｎビット
の００・・・０１とし後述の比較回路２の出力である比
較信号ＣＯの立ち上がり毎にそのカウント値を単純に増
加させ増分ＩＤを出力する増分カウンタ１と、第１入力
端に入力するＡ／Ｄ変換器２０の出力コードＤＮと第２
入力端に入力する増分カウンタ１の増分ＩＤとを比較し
比較信号ＣＯを出力する比較回路２と、Ａ／Ｄ変換器２
０からの変換同期パルスＬＰの供給を受け相続く２つの
比較信号ＣＯの間の変換同期パルスＬＰの数を計数して
Ａ／Ｄ変換器２０の変換動作回数を求め予め設定した変
換動作回数の上限値及び下限値と比較して微分非直線特
性誤差（ＤＮＬＥ）が所定規格範囲内であるか否かを判
定するＤＮＬＥ判定回路１０とを備える。
ックで示す図１を参照すると、この図に示す本実施の形
態のＡ／Ｄ変換器のテスト装置は、外部からテスト信号
ＶＴを供給するテスト信号源３０と、テスト信号ＶＴを
Ａ／Ｄ変換しｎ（正の整数）ビットのディジタル信号で
ある出力コードＤＮと１変換動作毎に変換動作したこと
を示す変換同期パルスＬＰとを出力するｎビットのテス
ト対象の公知のＡ／Ｄ変換器２０と、初期値をｎビット
の００・・・０１とし後述の比較回路２の出力である比
較信号ＣＯの立ち上がり毎にそのカウント値を単純に増
加させ増分ＩＤを出力する増分カウンタ１と、第１入力
端に入力するＡ／Ｄ変換器２０の出力コードＤＮと第２
入力端に入力する増分カウンタ１の増分ＩＤとを比較し
比較信号ＣＯを出力する比較回路２と、Ａ／Ｄ変換器２
０からの変換同期パルスＬＰの供給を受け相続く２つの
比較信号ＣＯの間の変換同期パルスＬＰの数を計数して
Ａ／Ｄ変換器２０の変換動作回数を求め予め設定した変
換動作回数の上限値及び下限値と比較して微分非直線特
性誤差（ＤＮＬＥ）が所定規格範囲内であるか否かを判
定するＤＮＬＥ判定回路１０とを備える。
【００１８】ＤＮＬＥ判定回路１０は、初期値を後述の
レジスタ１４によって予め設定されＡ／Ｄ変換器２０か
らの変換同期パルスＬＰの供給を受けこの変換同期パル
スＬＰを計数してＡ／Ｄ変換器２０の変換動作回数であ
るｍ（正の整数）ビットの変換数ＮＣを出力し後述の遅
延比較信号ＤＣＯの供給に応答して変換数ＮＣを０にリ
セットするＡ／Ｄ変換数カウンタ１１と、比較回路２か
ら供給を受ける比較信号ＣＯを所定時間遅延させ遅延比
較信号ＤＣＯを出力してＡ／Ｄ変換数カウンタ１１に供
給する遅延回路１２と、初期値をレジスタ１４によって
予め設定され比較信号ＣＯの供給に応答してＡ／Ｄ変換
数カウンタ１１の変換数ＮＣを取り込み保持（ラッチ）
しｍビットのラッチ信号ＲＳを出力するラッチ回路１３
と、予め設定したラッチ信号ＲＳのｍビットの下限値Ｌ
Ｌを設定するｍビットのレジスタ１４と、予め設定した
ラッチ信号ＲＳのｍビットの上限値ＵＬを設定するｍビ
ットのレジスタ１５と、ラッチ信号ＲＳと下限値ＬＬと
を比較しラッチ信号ＲＳの下限値ＬＬ以上である規格内
／未満である規格外にそれぞれ対応する下限比較信号Ｃ
Ｌを出力する比較回路１６と、ラッチ信号ＲＳと上限値
ＵＬとを比較しラッチ信号ＲＳの上限値ＵＬ未満である
規格内／以上である規格外にそれぞれ対応する上限比較
信号ＣＵを出力する比較回路１７と、下限比較信号ＣＬ
と上限比較信号ＣＵとの供給を受けこれら下限比較信号
ＣＬと上限比較信号ＵＬのいずれか一方が規格外を示す
場合に不合格その他の場合に合格をそれぞれ示す合否判
定信号ＴＧを出力する判定回路１８とを備える。
レジスタ１４によって予め設定されＡ／Ｄ変換器２０か
らの変換同期パルスＬＰの供給を受けこの変換同期パル
スＬＰを計数してＡ／Ｄ変換器２０の変換動作回数であ
るｍ（正の整数）ビットの変換数ＮＣを出力し後述の遅
延比較信号ＤＣＯの供給に応答して変換数ＮＣを０にリ
セットするＡ／Ｄ変換数カウンタ１１と、比較回路２か
ら供給を受ける比較信号ＣＯを所定時間遅延させ遅延比
較信号ＤＣＯを出力してＡ／Ｄ変換数カウンタ１１に供
給する遅延回路１２と、初期値をレジスタ１４によって
予め設定され比較信号ＣＯの供給に応答してＡ／Ｄ変換
数カウンタ１１の変換数ＮＣを取り込み保持（ラッチ）
しｍビットのラッチ信号ＲＳを出力するラッチ回路１３
と、予め設定したラッチ信号ＲＳのｍビットの下限値Ｌ
Ｌを設定するｍビットのレジスタ１４と、予め設定した
ラッチ信号ＲＳのｍビットの上限値ＵＬを設定するｍビ
ットのレジスタ１５と、ラッチ信号ＲＳと下限値ＬＬと
を比較しラッチ信号ＲＳの下限値ＬＬ以上である規格内
／未満である規格外にそれぞれ対応する下限比較信号Ｃ
Ｌを出力する比較回路１６と、ラッチ信号ＲＳと上限値
ＵＬとを比較しラッチ信号ＲＳの上限値ＵＬ未満である
規格内／以上である規格外にそれぞれ対応する上限比較
信号ＣＵを出力する比較回路１７と、下限比較信号ＣＬ
と上限比較信号ＣＵとの供給を受けこれら下限比較信号
ＣＬと上限比較信号ＵＬのいずれか一方が規格外を示す
場合に不合格その他の場合に合格をそれぞれ示す合否判
定信号ＴＧを出力する判定回路１８とを備える。
【００１９】次に、図１を参照して本実施の形態の動作
について説明すると、本実施の形態のＡ／Ｄ変換器のテ
スト装置は、Ａ／Ｄ変換器２０の微分非直線性誤差及
び、ミスコードの検出を行うためのものである。テスト
信号源３０は、Ａ／Ｄ変換器２０がその全てのコードを
順番に出力するようなアナログ入力であるテスト信号Ｖ
Ｔを生成し、かつ、Ａ／Ｄ変換器の変換周期と同期して
テスト信号ＶＴの電圧を変化する。
について説明すると、本実施の形態のＡ／Ｄ変換器のテ
スト装置は、Ａ／Ｄ変換器２０の微分非直線性誤差及
び、ミスコードの検出を行うためのものである。テスト
信号源３０は、Ａ／Ｄ変換器２０がその全てのコードを
順番に出力するようなアナログ入力であるテスト信号Ｖ
Ｔを生成し、かつ、Ａ／Ｄ変換器の変換周期と同期して
テスト信号ＶＴの電圧を変化する。
【００２０】テスト信号源３０のＡ／Ｄ変換器２０のテ
スト時における時間ｔとテスト信号電圧ＶＴとの関係を
グラフで示す図２を参照すると、このテスト信号源３０
は同図（Ａ）に示すように、試験対象のＡ／Ｄ変換器２
０が変換すべき全入力電圧範囲（フルスケールレンジ：
ＦＳＲ）より広い範囲の振幅を持ち、Ａ／Ｄ変換器２０
のｎビットの出力コードＤＮが最下位コードから最上位
コードまで昇順に変化するような可変電圧のテスト信号
ＶＴを生成する。このとき、Ａ／Ｄ変換器２０が任意の
テスト信号ＶＴのアナログ電圧をサンプリングし、出力
コードＤＮを確定する周期を１変換周期Ｔとしたとき、
その１変換周期Ｔ毎に電圧を変化させるものである。テ
スト信号ＶＴの電圧変化の最小値、すなわち刻み（ステ
ップ）値は、前述したようにＡ／Ｄ変換器２０がその分
解能対応の最小ステップのビットすなわち、１最小有意
ビット（１ＬＳＢ）単位で変化する全ての出力コードＤ
Ｎを生成するように、Ａ／Ｄ変換器２０の分解能（１Ｌ
ＳＢ）より十分小さな値に設定する必要がある。
スト時における時間ｔとテスト信号電圧ＶＴとの関係を
グラフで示す図２を参照すると、このテスト信号源３０
は同図（Ａ）に示すように、試験対象のＡ／Ｄ変換器２
０が変換すべき全入力電圧範囲（フルスケールレンジ：
ＦＳＲ）より広い範囲の振幅を持ち、Ａ／Ｄ変換器２０
のｎビットの出力コードＤＮが最下位コードから最上位
コードまで昇順に変化するような可変電圧のテスト信号
ＶＴを生成する。このとき、Ａ／Ｄ変換器２０が任意の
テスト信号ＶＴのアナログ電圧をサンプリングし、出力
コードＤＮを確定する周期を１変換周期Ｔとしたとき、
その１変換周期Ｔ毎に電圧を変化させるものである。テ
スト信号ＶＴの電圧変化の最小値、すなわち刻み（ステ
ップ）値は、前述したようにＡ／Ｄ変換器２０がその分
解能対応の最小ステップのビットすなわち、１最小有意
ビット（１ＬＳＢ）単位で変化する全ての出力コードＤ
Ｎを生成するように、Ａ／Ｄ変換器２０の分解能（１Ｌ
ＳＢ）より十分小さな値に設定する必要がある。
【００２１】本実施の形態では説明の便宜上、図２
（Ｂ）に示すように、テスト信号ＶＴのステップ値をＡ
／Ｄ変換器２０の出力コードＤＮの１ＬＳＢの変化に対
応する入力電圧変化の１／３（以下１ＬＳＢ／３と省
略）と設定し、１変換周期Ｔ毎に１ステップ値分ずつテ
スト信号ＶＴの電圧が上昇するものとする。このテスト
信号ＶＴの最初の電圧値をＡ０と呼ぶものすると、テス
ト信号ＶＴは各ステップに対応してＡ０，Ａ１，Ａ３，
・・・と上昇する。従って、Ａ／Ｄ変換器２０の出力コ
ードＤＮの値は、３変換周期３Ｔ毎に１ＬＳＢ分増加す
る。従って、テスト信号ＶＴの各ステップ値Ａｊ（ｊ＝
０〜２８）については次式の関係が成り立つものとす
る。 Ａｊ＝Ａ（ｊ−１）＋（１ＬＳＢ／３）・・・・・・・・・・・・・（１） また、説明の便宜上、テスト対象のＡ／Ｄ変換器２０の
出力コードＤＮのビット数ｎを３ビットとする。従っ
て、ＦＳＲは０００〜１１１となる。また、テスト信号
源３０のテスト信号ＶＴの所要の電圧範囲は、ＦＳＲの
最小値０００対応の入力電圧（以下下限値という）より
十分低い電圧から最大値１１１対応の入力電圧（以下上
限値という）より十分高い電圧となる。
（Ｂ）に示すように、テスト信号ＶＴのステップ値をＡ
／Ｄ変換器２０の出力コードＤＮの１ＬＳＢの変化に対
応する入力電圧変化の１／３（以下１ＬＳＢ／３と省
略）と設定し、１変換周期Ｔ毎に１ステップ値分ずつテ
スト信号ＶＴの電圧が上昇するものとする。このテスト
信号ＶＴの最初の電圧値をＡ０と呼ぶものすると、テス
ト信号ＶＴは各ステップに対応してＡ０，Ａ１，Ａ３，
・・・と上昇する。従って、Ａ／Ｄ変換器２０の出力コ
ードＤＮの値は、３変換周期３Ｔ毎に１ＬＳＢ分増加す
る。従って、テスト信号ＶＴの各ステップ値Ａｊ（ｊ＝
０〜２８）については次式の関係が成り立つものとす
る。 Ａｊ＝Ａ（ｊ−１）＋（１ＬＳＢ／３）・・・・・・・・・・・・・（１） また、説明の便宜上、テスト対象のＡ／Ｄ変換器２０の
出力コードＤＮのビット数ｎを３ビットとする。従っ
て、ＦＳＲは０００〜１１１となる。また、テスト信号
源３０のテスト信号ＶＴの所要の電圧範囲は、ＦＳＲの
最小値０００対応の入力電圧（以下下限値という）より
十分低い電圧から最大値１１１対応の入力電圧（以下上
限値という）より十分高い電圧となる。
【００２２】Ａ／Ｄ変換器２０は、テスト信号源３０か
ら、図２に示すように、電圧が低電圧から時間ｔに従っ
てほぼ直線的に上記最小ステップ値で順次増加するテス
ト信号ＶＴの供給を受け、１変換周期Ｔ毎に３ビットの
出力コードＤＮに変換する。
ら、図２に示すように、電圧が低電圧から時間ｔに従っ
てほぼ直線的に上記最小ステップ値で順次増加するテス
ト信号ＶＴの供給を受け、１変換周期Ｔ毎に３ビットの
出力コードＤＮに変換する。
【００２３】テスト信号ＶＴの電圧Ａｊを変化させたと
きの各部波形をタイムチャートで示す図３を併せて参照
すると、まず、テスト信号ＶＴの電圧がＡ０，Ａ１，・
・・と順次増加しＦＳＲの最小値０００対応の下限値に
到達するまでは、各変換周期毎にＡ／Ｄ変換器２０は出
力コードＤＮの値（以下特に断らない限り出力コードＤ
Ｎと呼ぶ）として０００を出力し、同時に変換同期パル
スＬＰを出力する。さらに時間ｔの経過とともにテスト
信号ＶＴの電圧が増加し、テスト信号ＶＴの３ステップ
目の電圧Ａ３が供給された時点でＡ／Ｄ変換器２０のＦ
ＳＲの下限値を超えるとＡ／Ｄ変換器２０は、正常な場
合、出力コードＤＮとして００１を出力する。前述のよ
うに、この例では、時間ｔが１変換周期Ｔ分経過する毎
（以下１変換周期Ｔ毎等と省略）にテスト信号ＶＴの電
圧が１ステップ値分増加し、従ってＡ／Ｄ変換器２０の
動作が正常な場合には、３変換周期３Ｔで３ステップ値
分増加するので、テスト信号ＶＴの６ステップ目の電圧
Ａ６が供給された時点で出力コードＤＮは１ＬＳＢ分増
加し、０１０となる。以降、３変換周期３Ｔ毎に、Ａ／
Ｄ変換器２０の出力コードＤＮは、０１１，１００，１
０１，１１０，１１１と増加する。
きの各部波形をタイムチャートで示す図３を併せて参照
すると、まず、テスト信号ＶＴの電圧がＡ０，Ａ１，・
・・と順次増加しＦＳＲの最小値０００対応の下限値に
到達するまでは、各変換周期毎にＡ／Ｄ変換器２０は出
力コードＤＮの値（以下特に断らない限り出力コードＤ
Ｎと呼ぶ）として０００を出力し、同時に変換同期パル
スＬＰを出力する。さらに時間ｔの経過とともにテスト
信号ＶＴの電圧が増加し、テスト信号ＶＴの３ステップ
目の電圧Ａ３が供給された時点でＡ／Ｄ変換器２０のＦ
ＳＲの下限値を超えるとＡ／Ｄ変換器２０は、正常な場
合、出力コードＤＮとして００１を出力する。前述のよ
うに、この例では、時間ｔが１変換周期Ｔ分経過する毎
（以下１変換周期Ｔ毎等と省略）にテスト信号ＶＴの電
圧が１ステップ値分増加し、従ってＡ／Ｄ変換器２０の
動作が正常な場合には、３変換周期３Ｔで３ステップ値
分増加するので、テスト信号ＶＴの６ステップ目の電圧
Ａ６が供給された時点で出力コードＤＮは１ＬＳＢ分増
加し、０１０となる。以降、３変換周期３Ｔ毎に、Ａ／
Ｄ変換器２０の出力コードＤＮは、０１１，１００，１
０１，１１０，１１１と増加する。
【００２４】比較回路２は、この例では３ビットの公知
のディジタル比較回路であり、Ａ／Ｄ変換器２０から供
給を受ける３ビットの出力コードＤＮと、増分カウンタ
１から供給を受ける同じく３ビットの増分ＩＤの値（以
下特に断らない限り増分ＩＤと呼ぶ）とを比較し、両者
が一致した場合に比較信号ＣＯとして論理レベルがＨレ
ベルすなわち１レベル（以下１レベルと呼ぶ）で一定幅
の正極性パルスを生成・出力し、一致しない場合には比
較信号ＣＯとして論理レベルがＬレベルすなわち０レベ
ル（以下０レベルと呼ぶ）の一定電位を出力する。
のディジタル比較回路であり、Ａ／Ｄ変換器２０から供
給を受ける３ビットの出力コードＤＮと、増分カウンタ
１から供給を受ける同じく３ビットの増分ＩＤの値（以
下特に断らない限り増分ＩＤと呼ぶ）とを比較し、両者
が一致した場合に比較信号ＣＯとして論理レベルがＨレ
ベルすなわち１レベル（以下１レベルと呼ぶ）で一定幅
の正極性パルスを生成・出力し、一致しない場合には比
較信号ＣＯとして論理レベルがＬレベルすなわち０レベ
ル（以下０レベルと呼ぶ）の一定電位を出力する。
【００２５】増分カウンタ１は、この例では３ビットの
カウンタであり、初期値として００１が設定されてい
る。比較回路２が上述した２つの入力値すなわち出力コ
ードＤＮと増分ＩＤの一致に対応する１レベルの比較信
号ＣＯを出力すると、増分カウンタ１は、比較信号ＣＯ
の１レベルへの立ち上がり遷移毎にそのカウント値を単
純に増加させ、その増加したカウント値を増分ＩＤとし
て出力する。一方、比較回路２の不一致に対応する比較
信号ＣＯの０レベルの供給には、増分カウンタ１は何ら
応答せず、従って増分ＩＤは変化しない。
カウンタであり、初期値として００１が設定されてい
る。比較回路２が上述した２つの入力値すなわち出力コ
ードＤＮと増分ＩＤの一致に対応する１レベルの比較信
号ＣＯを出力すると、増分カウンタ１は、比較信号ＣＯ
の１レベルへの立ち上がり遷移毎にそのカウント値を単
純に増加させ、その増加したカウント値を増分ＩＤとし
て出力する。一方、比較回路２の不一致に対応する比較
信号ＣＯの０レベルの供給には、増分カウンタ１は何ら
応答せず、従って増分ＩＤは変化しない。
【００２６】このようにして、テスト信号ＶＴを増加
し、Ａ／Ｄ変換器２０は、正常な場合、テスト信号ＶＴ
の増加に応答して出力コードＤＮを最下位コード０００
から最上位コード１１１まで順次出力する。ここで、変
換ミスが生じいずれかの出力コードＤＮが誤ったコー
ド、すなわち、ミスコードとなった場合、この時点でこ
の出力コードＤＮはその直前の出力コードＤＮ対応の増
分カウンタ１の出力である増分ＩＤとは異なるので、比
較回路２は不一致に対応する０レベルの比較信号ＣＯを
出力する。従って、上述のように増分カウンタ１は何ら
応答せず、増分ＩＤは変化しない。
し、Ａ／Ｄ変換器２０は、正常な場合、テスト信号ＶＴ
の増加に応答して出力コードＤＮを最下位コード０００
から最上位コード１１１まで順次出力する。ここで、変
換ミスが生じいずれかの出力コードＤＮが誤ったコー
ド、すなわち、ミスコードとなった場合、この時点でこ
の出力コードＤＮはその直前の出力コードＤＮ対応の増
分カウンタ１の出力である増分ＩＤとは異なるので、比
較回路２は不一致に対応する０レベルの比較信号ＣＯを
出力する。従って、上述のように増分カウンタ１は何ら
応答せず、増分ＩＤは変化しない。
【００２７】このように、Ａ／Ｄ変換器２０が、変換時
におけるミスコードのため、対応の出力コードＤＮが異
なるコードとなったり、あるいは生成されなかったりし
た場合、その時点の増分カウンタ１の増分ＩＤと不一致
となり、比較器２は不一致対応の０レベルを出力する。
この結果、増分カウンタ１はカウントを停止し、増分Ｉ
Ｄは増分せずもとの値のままに留まる。従って、テスト
終了時の増分ＩＤの値が全て１、すなわちこの例では１
１１となっているか否かを調べることによりミスコード
のない正常動作したか否かを知ることができる。また、
テスト終了時の増分ＩＤが上記以外の値の場合、ミスコ
ードを生じた出力コードＤＮを知ることができる。
におけるミスコードのため、対応の出力コードＤＮが異
なるコードとなったり、あるいは生成されなかったりし
た場合、その時点の増分カウンタ１の増分ＩＤと不一致
となり、比較器２は不一致対応の０レベルを出力する。
この結果、増分カウンタ１はカウントを停止し、増分Ｉ
Ｄは増分せずもとの値のままに留まる。従って、テスト
終了時の増分ＩＤの値が全て１、すなわちこの例では１
１１となっているか否かを調べることによりミスコード
のない正常動作したか否かを知ることができる。また、
テスト終了時の増分ＩＤが上記以外の値の場合、ミスコ
ードを生じた出力コードＤＮを知ることができる。
【００２８】図示しないが、比較回路２が上述の比較動
作を確実に行うようにするため、Ａ／Ｄ変換器２０に供
給されるクロックと増分カウンタ１に供給されるクロッ
クとは同期がとられ、これらＡ／Ｄ変換器２０と増分カ
ウンタ１との間の同期が常時とれるようにしている。
作を確実に行うようにするため、Ａ／Ｄ変換器２０に供
給されるクロックと増分カウンタ１に供給されるクロッ
クとは同期がとられ、これらＡ／Ｄ変換器２０と増分カ
ウンタ１との間の同期が常時とれるようにしている。
【００２９】ＤＮＬＥ判定回路１０では、遅延回路１２
が、比較回路２が一致に対応する１レベルの比較信号Ｃ
Ｏを出力すると、この比較信号ＣＯを所定時間分、すな
わちラッチ回路１３によるＡ／Ｄ変換回数カウンタ１１
の出力である変換数ＮＣのラッチに必要な時間分遅延さ
せ、同様に１レベルの遅延比較信号ＤＣＯを出力する。
が、比較回路２が一致に対応する１レベルの比較信号Ｃ
Ｏを出力すると、この比較信号ＣＯを所定時間分、すな
わちラッチ回路１３によるＡ／Ｄ変換回数カウンタ１１
の出力である変換数ＮＣのラッチに必要な時間分遅延さ
せ、同様に１レベルの遅延比較信号ＤＣＯを出力する。
【００３０】一方、Ａ／Ｄ変換回数カウンタ１１は、Ａ
／Ｄ変換器２０が１変換動作する毎に出力する１レベル
の変換同期パルスＬＰの供給を受け、この変換同期パル
スＬＰの立ち上がり遷移毎にそのカウント値である変換
数ＮＣを増加する。このとき、変換数ＮＣの初期値はレ
ジスタ１４により設定された下限値ＬＬであり、また、
この変換数ＮＣは１レベルの遅延比較信号ＤＣＯの供給
に応答して０にリセットされる。ここでは、説明の便宜
上、後述するように下限値ＬＬを１すなわち００１とす
る。従って、変換数ＮＣは、Ａ／Ｄ変換器２０の出力コ
ードＤＮが最初の０００から００１に変化する場合を除
き、１つ前の出力コードＤＮから１ＬＳＢ分増加に対応
する現在出力中の出力コードＤＮに変化するために要し
たＡ／Ｄ変換器２０の変換動作回数（以下１ＬＳＢ変化
対応変換数と呼ぶ）となる。１ＬＳＢ変化対応変換数の
規格範囲を後述のように２±１とするとＡ／Ｄ変換回数
カウンタ１１の所要ビット数は２以上となるが、ここで
は説明の便宜上３ビットとする。
／Ｄ変換器２０が１変換動作する毎に出力する１レベル
の変換同期パルスＬＰの供給を受け、この変換同期パル
スＬＰの立ち上がり遷移毎にそのカウント値である変換
数ＮＣを増加する。このとき、変換数ＮＣの初期値はレ
ジスタ１４により設定された下限値ＬＬであり、また、
この変換数ＮＣは１レベルの遅延比較信号ＤＣＯの供給
に応答して０にリセットされる。ここでは、説明の便宜
上、後述するように下限値ＬＬを１すなわち００１とす
る。従って、変換数ＮＣは、Ａ／Ｄ変換器２０の出力コ
ードＤＮが最初の０００から００１に変化する場合を除
き、１つ前の出力コードＤＮから１ＬＳＢ分増加に対応
する現在出力中の出力コードＤＮに変化するために要し
たＡ／Ｄ変換器２０の変換動作回数（以下１ＬＳＢ変化
対応変換数と呼ぶ）となる。１ＬＳＢ変化対応変換数の
規格範囲を後述のように２±１とするとＡ／Ｄ変換回数
カウンタ１１の所要ビット数は２以上となるが、ここで
は説明の便宜上３ビットとする。
【００３１】ラッチ回路１３は、変換回数カウンタ１１
のビット数と同一ビット数この例では３ビットのシフト
レジスタ等で構成され、比較回路２が一致に対応する１
レベルの比較信号ＣＯを出力する毎に、Ａ／Ｄ変換回数
カウンタ１１の出力である変換数ＮＣの上記リセット直
前の値を取り込み保持（ラッチ）し、対応するラッチ信
号ＲＳを出力する。従って、ラッチ回路１３は、Ａ／Ｄ
変換器２０の出力コードＤＮが０００から００１に変化
する場合を除いて、１ＬＳＢ変化対応変換数を保持し、
対応するラッチ信号ＲＳを出力することになる。また、
出力コードＤＮが０００から００１に変化する場合は設
定した下限値ＬＬである初期値００１を保持し、対応す
るラッチ信号ＲＳを出力する。
のビット数と同一ビット数この例では３ビットのシフト
レジスタ等で構成され、比較回路２が一致に対応する１
レベルの比較信号ＣＯを出力する毎に、Ａ／Ｄ変換回数
カウンタ１１の出力である変換数ＮＣの上記リセット直
前の値を取り込み保持（ラッチ）し、対応するラッチ信
号ＲＳを出力する。従って、ラッチ回路１３は、Ａ／Ｄ
変換器２０の出力コードＤＮが０００から００１に変化
する場合を除いて、１ＬＳＢ変化対応変換数を保持し、
対応するラッチ信号ＲＳを出力することになる。また、
出力コードＤＮが０００から００１に変化する場合は設
定した下限値ＬＬである初期値００１を保持し、対応す
るラッチ信号ＲＳを出力する。
【００３２】ここで、１ＬＳＢ変化対応変換数すなわち
対応する変換数ＮＣ及びラッチ信号ＲＳの規格中心値
（理想値）について説明すると、Ａ／Ｄ変換器２０の変
換動作が正常な場合、すなわち、微分非直線特性誤差
（ＤＮＬＥ）がない場合は、上述のように変換動作の３
回毎に１ＬＳＢずつ変化するので、この１ＬＳＢ変化対
応変換数は３である。一方Ａ／Ｄ変換回数カウンタ１１
のカウント値である変換数ＮＣは０から始まるので、こ
の１ＬＳＢ変化対応変換数３に対応する変換数ＮＣは２
となる。従って、上記規格中心値は２すなわち０１０と
なる。説明の便宜上、ＤＮＬＥ対応の変換数ＮＣの規格
範囲を規格中心値±１すなわち１（００１）〜３（０１
１）とすると、下限値ＬＬは１すなわち００１、上限値
ＵＬは３すなわち０１１となる。
対応する変換数ＮＣ及びラッチ信号ＲＳの規格中心値
（理想値）について説明すると、Ａ／Ｄ変換器２０の変
換動作が正常な場合、すなわち、微分非直線特性誤差
（ＤＮＬＥ）がない場合は、上述のように変換動作の３
回毎に１ＬＳＢずつ変化するので、この１ＬＳＢ変化対
応変換数は３である。一方Ａ／Ｄ変換回数カウンタ１１
のカウント値である変換数ＮＣは０から始まるので、こ
の１ＬＳＢ変化対応変換数３に対応する変換数ＮＣは２
となる。従って、上記規格中心値は２すなわち０１０と
なる。説明の便宜上、ＤＮＬＥ対応の変換数ＮＣの規格
範囲を規格中心値±１すなわち１（００１）〜３（０１
１）とすると、下限値ＬＬは１すなわち００１、上限値
ＵＬは３すなわち０１１となる。
【００３３】レジスタ１４は、予め設定した３ビットの
下限値ＬＬ、この例では１対応の００１を保持する。
下限値ＬＬ、この例では１対応の００１を保持する。
【００３４】レジスタ１５は、予め設定した３ビットの
上限値ＵＬ、この例では３対応の０１１を保持する。
上限値ＵＬ、この例では３対応の０１１を保持する。
【００３５】比較回路１６は、３ビットのディジタル比
較回路であり、ラッチ信号ＲＳと下限値ＬＬとの比較を
行い、ラッチ信号ＲＳが下限値ＬＬ以下である規格外の
とき１レベルの下限比較信号ＣＬを出力し、それ以外の
場合は０レベルの下限比較信号ＣＬを出力する。
較回路であり、ラッチ信号ＲＳと下限値ＬＬとの比較を
行い、ラッチ信号ＲＳが下限値ＬＬ以下である規格外の
とき１レベルの下限比較信号ＣＬを出力し、それ以外の
場合は０レベルの下限比較信号ＣＬを出力する。
【００３６】比較回路１７は、３ビットのディジタル比
較回路であり、ラッチ信号ＲＳと上限値ＵＬとの比較を
行い、ラッチ信号ＲＳが上限値ＵＬ以上である規格外の
とき１レベルの上限比較信号ＣＵを出力し、それ以外の
場合は０レベルの上限比較信号ＣＵを出力する。
較回路であり、ラッチ信号ＲＳと上限値ＵＬとの比較を
行い、ラッチ信号ＲＳが上限値ＵＬ以上である規格外の
とき１レベルの上限比較信号ＣＵを出力し、それ以外の
場合は０レベルの上限比較信号ＣＵを出力する。
【００３７】判定回路１８は、ＯＲ回路を備えて構成さ
れ、供給を受けた下限比較信号ＣＬと上限比較信号ＣＵ
のいずれか一方が規格外を示す１レベルの場合に不合格
を示す１レベルの合否判定信号ＴＧを出力し、その他の
場合には合格を示す０レベルの合否判定信号ＴＧを出力
する。
れ、供給を受けた下限比較信号ＣＬと上限比較信号ＣＵ
のいずれか一方が規格外を示す１レベルの場合に不合格
を示す１レベルの合否判定信号ＴＧを出力し、その他の
場合には合格を示す０レベルの合否判定信号ＴＧを出力
する。
【００３８】次に、Ａ／Ｄ変換器２０が必ずしも正常動
作していない場合において、テスト信号ＶＴの電圧Ａｊ
を変化させたときの各部波形をタイムチャートで示す図
３を再度参照して本実施の形態の動作を詳細に説明する
と、上述したように、まず、テスト信号ＶＴの電圧が順
次増加しＦＳＲの最小値０００対応の下限値に到達する
までは、Ａ／Ｄ変換器２０は出力コードＤＮとして００
０を出力する。さらに、テスト信号ＶＴの３ステップ目
の電圧Ａ３が供給された時点でＡ／Ｄ変換器２０のＦＳ
Ｒの下限値を超えるとＡ／Ｄ変換器２０は、出力コード
ＤＮとして００１（以下出力コードＤＮ００１等と記
述）を出力する。また、上記各変換動作毎にＡ／Ｄ変換
器２０は、変換同期パルスＬＰを出力する。
作していない場合において、テスト信号ＶＴの電圧Ａｊ
を変化させたときの各部波形をタイムチャートで示す図
３を再度参照して本実施の形態の動作を詳細に説明する
と、上述したように、まず、テスト信号ＶＴの電圧が順
次増加しＦＳＲの最小値０００対応の下限値に到達する
までは、Ａ／Ｄ変換器２０は出力コードＤＮとして００
０を出力する。さらに、テスト信号ＶＴの３ステップ目
の電圧Ａ３が供給された時点でＡ／Ｄ変換器２０のＦＳ
Ｒの下限値を超えるとＡ／Ｄ変換器２０は、出力コード
ＤＮとして００１（以下出力コードＤＮ００１等と記
述）を出力する。また、上記各変換動作毎にＡ／Ｄ変換
器２０は、変換同期パルスＬＰを出力する。
【００３９】Ａ／Ｄ変換器２０の出力コードＤＮが００
０から００１に変化したとき、比較回路２は増分カウン
タ１から出力される初期値００１対応の増分ＩＤ００１
と出力コードＤＮ００１との一致に応答して１レベルの
比較信号ＣＯを出力する。この比較信号ＣＯの立ち上が
り遷移に応答して増分カウンタ１はカウント値を１増加
させ、増分ＩＤ０１０を出力する。続いて、出力コード
ＤＮが００１から０１０に変化したとき、比較回路２
は、再び一致対応の１レベルの比較信号ＣＯを出力し、
増分カウンタ１はカウント値をさらに１増加させ、増分
ＩＤ０１１を出力する。
０から００１に変化したとき、比較回路２は増分カウン
タ１から出力される初期値００１対応の増分ＩＤ００１
と出力コードＤＮ００１との一致に応答して１レベルの
比較信号ＣＯを出力する。この比較信号ＣＯの立ち上が
り遷移に応答して増分カウンタ１はカウント値を１増加
させ、増分ＩＤ０１０を出力する。続いて、出力コード
ＤＮが００１から０１０に変化したとき、比較回路２
は、再び一致対応の１レベルの比較信号ＣＯを出力し、
増分カウンタ１はカウント値をさらに１増加させ、増分
ＩＤ０１１を出力する。
【００４０】このようにして、Ａ／Ｄ変換器２０の出力
コードＤＮが１づつ増加する場合は、増分カウンタ１の
カウント値対応の増分ＩＤは１１１まで繰り返され、比
較回路２は、出力コードＤＮが１増加する毎に１レベル
の比較信号ＣＯを出力する。図３に示すように、説明の
便宜上、テスト信号ＶＴの３ステップ目の電圧Ａ３（以
下電圧Ａ３等と略す）、電圧Ａ７、電圧Ａ９、・・・、
電圧Ａ２２、電圧Ａ２６でそれぞれ出力コードＤＮが１
増加するものとする。すなわち、出力コードＤＮ００
１，０１０間、０１０，０１１間、・・・、１１０，１
１１間の各１ＬＳＢ変化対応変換数は、１、３、２、・
・・、４とする。
コードＤＮが１づつ増加する場合は、増分カウンタ１の
カウント値対応の増分ＩＤは１１１まで繰り返され、比
較回路２は、出力コードＤＮが１増加する毎に１レベル
の比較信号ＣＯを出力する。図３に示すように、説明の
便宜上、テスト信号ＶＴの３ステップ目の電圧Ａ３（以
下電圧Ａ３等と略す）、電圧Ａ７、電圧Ａ９、・・・、
電圧Ａ２２、電圧Ａ２６でそれぞれ出力コードＤＮが１
増加するものとする。すなわち、出力コードＤＮ００
１，０１０間、０１０，０１１間、・・・、１１０，１
１１間の各１ＬＳＢ変化対応変換数は、１、３、２、・
・・、４とする。
【００４１】Ａ／Ｄ変換回数カウンタ１１には、上述の
ように、予めレジスタ１４が下限値１を変換数ＮＣの初
期値として設定してある。比較回路２が最初の一致対応
の１レベルの比較信号ＣＯを出力したとき、すなわち、
Ａ／Ｄ変換器２０が出力コードＤＮ００１を出力したと
きに、遅延回路１２は最初の比較信号ＣＯを所定遅延時
間遅延し最初の遅延比較信号ＤＣＯを出力する。この最
初の遅延比較信号ＤＣＯの供給に応答してＡ／Ｄ変換回
数カウンタ１１は０にリセットされ、Ａ／Ｄ変換器２０
の出力する変換同期パルスＬＰのカウント動作を開始す
る。Ａ／Ｄ変換器２０が１変換動作する毎に変換同期パ
ルスＬＰの供給を受け、Ａ／Ｄ変換回数カウンタ１１は
この変換同期パルスＬＰの立ち上がり遷移毎にカウント
アップし、変換数ＮＣを増加させる。
ように、予めレジスタ１４が下限値１を変換数ＮＣの初
期値として設定してある。比較回路２が最初の一致対応
の１レベルの比較信号ＣＯを出力したとき、すなわち、
Ａ／Ｄ変換器２０が出力コードＤＮ００１を出力したと
きに、遅延回路１２は最初の比較信号ＣＯを所定遅延時
間遅延し最初の遅延比較信号ＤＣＯを出力する。この最
初の遅延比較信号ＤＣＯの供給に応答してＡ／Ｄ変換回
数カウンタ１１は０にリセットされ、Ａ／Ｄ変換器２０
の出力する変換同期パルスＬＰのカウント動作を開始す
る。Ａ／Ｄ変換器２０が１変換動作する毎に変換同期パ
ルスＬＰの供給を受け、Ａ／Ｄ変換回数カウンタ１１は
この変換同期パルスＬＰの立ち上がり遷移毎にカウント
アップし、変換数ＮＣを増加させる。
【００４２】ラッチ回路１３は、予め初期値として下限
値ＬＬ１が設定されており、次に比較回路２が一致対応
の１レベルの比較信号ＣＯを出力したとき、すなわち、
Ａ／Ｄ変換器２０が出力コードＤＮ０１０を出力したと
きに、変換数ＮＣの上記リセット直前の値をラッチし、
対応するラッチ信号ＲＳを出力する。この例では、テス
ト信号ＶＴの電圧Ａ３のとき出力コードＤＮ００１が出
力され、テスト信号ＶＴの電圧Ａ７のとき次の出力コー
ドＤＮ０１０が出力されるので、ラッチ回路１３は、ま
ず、出力コードＤＮ００１対応の最初の遅延比較信号Ｄ
ＣＯによりリセットされる直前の変換数ＮＣすなわち初
期値１（００１）をラッチし、次に出力コードＤＮ０１
０対応の遅延比較信号ＤＣＯによりリセットされる直前
の変換数ＮＣの値３（０１１）（以下出力コードＤＮ０
１０対応の変換数ＮＣ３と省略）をラッチし、それぞれ
対応するラッチ信号ＲＳ１、ＲＳ３を出力する。同様に
して、次の出力コードＤＮ０１１対応の変換数ＮＣ１、
・・・出力コードＤＮ１１１対応の変換数ＮＣ４をラッ
チし、それぞれ対応するラッチ信号ＲＳ１、・・・ＲＳ
４を出力する。
値ＬＬ１が設定されており、次に比較回路２が一致対応
の１レベルの比較信号ＣＯを出力したとき、すなわち、
Ａ／Ｄ変換器２０が出力コードＤＮ０１０を出力したと
きに、変換数ＮＣの上記リセット直前の値をラッチし、
対応するラッチ信号ＲＳを出力する。この例では、テス
ト信号ＶＴの電圧Ａ３のとき出力コードＤＮ００１が出
力され、テスト信号ＶＴの電圧Ａ７のとき次の出力コー
ドＤＮ０１０が出力されるので、ラッチ回路１３は、ま
ず、出力コードＤＮ００１対応の最初の遅延比較信号Ｄ
ＣＯによりリセットされる直前の変換数ＮＣすなわち初
期値１（００１）をラッチし、次に出力コードＤＮ０１
０対応の遅延比較信号ＤＣＯによりリセットされる直前
の変換数ＮＣの値３（０１１）（以下出力コードＤＮ０
１０対応の変換数ＮＣ３と省略）をラッチし、それぞれ
対応するラッチ信号ＲＳ１、ＲＳ３を出力する。同様に
して、次の出力コードＤＮ０１１対応の変換数ＮＣ１、
・・・出力コードＤＮ１１１対応の変換数ＮＣ４をラッ
チし、それぞれ対応するラッチ信号ＲＳ１、・・・ＲＳ
４を出力する。
【００４３】比較回路１６は、下限値ＬＬ１と、比較信
号ＣＯの出力毎にラッチされる上記ラッチ信号ＲＳ１、
ＲＳ３、ＲＳ１，・・・ＲＳ４とを順次比較し、これら
ラッチ信号が下限値ＬＬ１以下、すなわち０の場合に規
格外を示す１レベルの下限比較信号ＣＬを出力する。こ
の場合は全て下限値ＬＬ１以上であるので、下限比較信
号ＣＬの値として０レベルを出力する。
号ＣＯの出力毎にラッチされる上記ラッチ信号ＲＳ１、
ＲＳ３、ＲＳ１，・・・ＲＳ４とを順次比較し、これら
ラッチ信号が下限値ＬＬ１以下、すなわち０の場合に規
格外を示す１レベルの下限比較信号ＣＬを出力する。こ
の場合は全て下限値ＬＬ１以上であるので、下限比較信
号ＣＬの値として０レベルを出力する。
【００４４】比較回路１７は、上限値ＵＬ３と、比較信
号ＣＯの出力毎にラッチされる上記ラッチ信号ＲＳ１、
ＲＳ３、ＲＳ１、・・・ＲＳ４とを順次比較し、これら
ラッチ信号が上限値ＵＬ３以上の場合に規格外を示す１
レベルの上限比較信号ＣＵを出力する。この場合はラッ
チ信号ＲＳ４のみが上限値ＵＬ３以上であるので、１レ
ベルの上限比較信号ＣＵを出力し、他のラッチ信号ＲＳ
１、ＲＳ３、ＲＳ１は上限値ＵＬ３以下であるので、上
限比較信号ＣＵの値として０レベルを出力する。
号ＣＯの出力毎にラッチされる上記ラッチ信号ＲＳ１、
ＲＳ３、ＲＳ１、・・・ＲＳ４とを順次比較し、これら
ラッチ信号が上限値ＵＬ３以上の場合に規格外を示す１
レベルの上限比較信号ＣＵを出力する。この場合はラッ
チ信号ＲＳ４のみが上限値ＵＬ３以上であるので、１レ
ベルの上限比較信号ＣＵを出力し、他のラッチ信号ＲＳ
１、ＲＳ３、ＲＳ１は上限値ＵＬ３以下であるので、上
限比較信号ＣＵの値として０レベルを出力する。
【００４５】従って判定回路１８は、上述したように、
ＯＲ回路を備え、ラッチ信号ＲＳ４対応の上限比較信号
ＣＵのみが規格外を示す１レベルであるので、このラッ
チ信号ＲＳ４、すなわち出力コードＤＮ１１１対応の上
限比較信号ＣＵの供給をうけたときのみＤＮＬＥの不合
格を示す１レベルの合否判定信号ＴＧを出力し、その他
の場合、すなわち、ＲＳ１、ＲＳ２、ＲＳ３の場合には
合格を示す０レベルの合否判定信号ＴＧを出力する。
ＯＲ回路を備え、ラッチ信号ＲＳ４対応の上限比較信号
ＣＵのみが規格外を示す１レベルであるので、このラッ
チ信号ＲＳ４、すなわち出力コードＤＮ１１１対応の上
限比較信号ＣＵの供給をうけたときのみＤＮＬＥの不合
格を示す１レベルの合否判定信号ＴＧを出力し、その他
の場合、すなわち、ＲＳ１、ＲＳ２、ＲＳ３の場合には
合格を示す０レベルの合否判定信号ＴＧを出力する。
【００４６】本実施の形態のＤＮＬＥ判定では、ラッチ
信号に最初に設定する初期値すなわちＡ／Ｄ変換回数カ
ウンタ１１の初期値に対してもテストを行うため、Ａ／
Ｄ変換回数カウンタ１１の初期値は下限値ＬＬと上限値
ＵＬの範囲にあることが望ましい。ここでは、設定値を
可変できる下限値のレジスタ１４，上限値のレジスタ１
５に対応するため、レジスタ１４の下限値ＬＬをそのま
ま初期値とした。上限値ＵＬを初期値としても良いし、
これら下限値及び上限値と異なる値を初期値としても良
いことは当然である。
信号に最初に設定する初期値すなわちＡ／Ｄ変換回数カ
ウンタ１１の初期値に対してもテストを行うため、Ａ／
Ｄ変換回数カウンタ１１の初期値は下限値ＬＬと上限値
ＵＬの範囲にあることが望ましい。ここでは、設定値を
可変できる下限値のレジスタ１４，上限値のレジスタ１
５に対応するため、レジスタ１４の下限値ＬＬをそのま
ま初期値とした。上限値ＵＬを初期値としても良いし、
これら下限値及び上限値と異なる値を初期値としても良
いことは当然である。
【００４７】また、本実施の形態では、ＤＮＬＥ判定を
規格内であるか否かのみを判定しているが、ラッチ回路
１３の出力のラッチ信号ＲＳの値を直接読み出すことに
よりＤＮＬＥを定量的に知ることができるようにしても
良い。
規格内であるか否かのみを判定しているが、ラッチ回路
１３の出力のラッチ信号ＲＳの値を直接読み出すことに
よりＤＮＬＥを定量的に知ることができるようにしても
良い。
【００４８】また、ミスコードが発生したとき増分カウ
ンタ２の増分ＩＤの値を直接読み出すことにより、どの
出力コードＤＮの値でそのミスコードが発生したかを判
定できるようにしても良い。
ンタ２の増分ＩＤの値を直接読み出すことにより、どの
出力コードＤＮの値でそのミスコードが発生したかを判
定できるようにしても良い。
【００４９】次に、本発明の第２の実施の形態を特徴づ
けるＤＮＬＥ判定回路１０Ａを図１と共通の構成要素に
は共通の参照文字／数字を付して同様にブロックで示す
図４を参照すると、この図に示す本実施の形態のＤＮＬ
Ｅ判定回路１０Ａの前述の第１の実施の形態のＤＮＬＥ
判定回路１０との相違点は、下限及び上限の比較回路１
６，１５の代わりに、ラッチ信号ＲＳと下限設定値ＬＬ
との比較結果規格外のとき０レベルの下限比較信号ＣＬ
Ｂを出力する下限比較回路１６Ａと、ラッチ信号ＲＳと
上限設定値ＵＬとの比較結果規格外のとき０レベルの上
限比較信号ＣＵＢを出力する上限比較回路１７Ａとを備
え、判定回路１８の代わりに、ＮＡＮＤ回路を備えて構
成され、供給を受けた下限比較信号ＣＬＢと上限比較信
号ＣＵＢのいずれか一方が規格外を示す０レベルの場合
に不合格を示す１レベルの合否判定信号ＴＧを出力し、
その他の場合には合格を示す０レベルの合否判定信号Ｔ
Ｇを出力する判定回路１８Ａを備えることである。
けるＤＮＬＥ判定回路１０Ａを図１と共通の構成要素に
は共通の参照文字／数字を付して同様にブロックで示す
図４を参照すると、この図に示す本実施の形態のＤＮＬ
Ｅ判定回路１０Ａの前述の第１の実施の形態のＤＮＬＥ
判定回路１０との相違点は、下限及び上限の比較回路１
６，１５の代わりに、ラッチ信号ＲＳと下限設定値ＬＬ
との比較結果規格外のとき０レベルの下限比較信号ＣＬ
Ｂを出力する下限比較回路１６Ａと、ラッチ信号ＲＳと
上限設定値ＵＬとの比較結果規格外のとき０レベルの上
限比較信号ＣＵＢを出力する上限比較回路１７Ａとを備
え、判定回路１８の代わりに、ＮＡＮＤ回路を備えて構
成され、供給を受けた下限比較信号ＣＬＢと上限比較信
号ＣＵＢのいずれか一方が規格外を示す０レベルの場合
に不合格を示す１レベルの合否判定信号ＴＧを出力し、
その他の場合には合格を示す０レベルの合否判定信号Ｔ
Ｇを出力する判定回路１８Ａを備えることである。
【００５０】本実施の形態の動作は、比較信号ＣＬＢ，
ＣＵＢの極性が異なる他は第１の実施の形態と同様であ
るが、一般的なＬＳＩでは、公知のように、ＯＲ回路や
ＡＮＤ回路よりもＮＯＲ回路やＮＡＮＤ回路の方がチッ
プ上に構成することが一般に容易であるので、設計、製
造が容易となる利点がある。
ＣＵＢの極性が異なる他は第１の実施の形態と同様であ
るが、一般的なＬＳＩでは、公知のように、ＯＲ回路や
ＡＮＤ回路よりもＮＯＲ回路やＮＡＮＤ回路の方がチッ
プ上に構成することが一般に容易であるので、設計、製
造が容易となる利点がある。
【００５１】次に、本発明の第３の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図５を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、外部
のテスト信号源３０の代わりに、テスト対象のＡ／Ｄ変
換器２０を内蔵するＬＳＩ内部にＡ／Ｄ変換器２０の動
作クロックＣＫ２と同期したクロックＣＫ１により動作
し、Ａ／Ｄ変換器２０の分解能（精度）より高分解能の
すなわちビット幅が所定ビット数、例えば２ビット分大
きくかつＡ／Ｄ変換器２０がその全てのコードを順番に
出力するようなアナログ入力であるテスト信号ＶＴを生
成するディジタルアナログ変換器（Ｄ／Ａ変換器）４０
と、クロックＣＫ１，ＣＫ２を生成するクロック発生回
路５０とを備えることである。
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図５を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、外部
のテスト信号源３０の代わりに、テスト対象のＡ／Ｄ変
換器２０を内蔵するＬＳＩ内部にＡ／Ｄ変換器２０の動
作クロックＣＫ２と同期したクロックＣＫ１により動作
し、Ａ／Ｄ変換器２０の分解能（精度）より高分解能の
すなわちビット幅が所定ビット数、例えば２ビット分大
きくかつＡ／Ｄ変換器２０がその全てのコードを順番に
出力するようなアナログ入力であるテスト信号ＶＴを生
成するディジタルアナログ変換器（Ｄ／Ａ変換器）４０
と、クロックＣＫ１，ＣＫ２を生成するクロック発生回
路５０とを備えることである。
【００５２】本実施の形態では、テスト対象のＡ／Ｄ変
換器と同一ＬＳＩにテスト信号源であるＤ／Ａ変換器を
内蔵することにより、外部のテスト信号源が不要とな
り、同一クロック発生器から各々の動作用クロックを供
給するので、テスト信号電圧の変化の同期も容易とな
り、ＬＳＩの実動作に必要な電源や信号入力／出力等の
環境が備わっていれば完全な自己テストが可能となると
いう利点がある。
換器と同一ＬＳＩにテスト信号源であるＤ／Ａ変換器を
内蔵することにより、外部のテスト信号源が不要とな
り、同一クロック発生器から各々の動作用クロックを供
給するので、テスト信号電圧の変化の同期も容易とな
り、ＬＳＩの実動作に必要な電源や信号入力／出力等の
環境が備わっていれば完全な自己テストが可能となると
いう利点がある。
【００５３】
【発明の効果】以上説明したように、本発明のＡ／Ｄ変
換器のテスト装置は、初期値をｎビットの００・・・０
１とし比較信号の立ち上がり毎にそのカウント値を単純
に増加させ増分を出力する増分カウンタと、出力コード
と上記増分とを比較し両者が一致したとき比較信号を出
力する比較回路と、相続く２つの上記比較信号の期間の
変換同期パルスの数を計数してＡ／Ｄ変換器の変換動作
回数を求めこの変換動作回数を予め設定した上限値及び
下限値と比較して微分非直線特性誤差（ＤＮＬＥ）が所
定規格範囲内であるか否かを判定するＤＮＬＥ判定回路
とを備えているので、Ａ／Ｄ変換器のテスト信号ＶＴの
電圧を制御するだけで微分非直線特性誤差（ＤＮＬＥ）
及びミスコードのテストが可能となり、テスト手順の簡
単化が図られるという効果がある。
換器のテスト装置は、初期値をｎビットの００・・・０
１とし比較信号の立ち上がり毎にそのカウント値を単純
に増加させ増分を出力する増分カウンタと、出力コード
と上記増分とを比較し両者が一致したとき比較信号を出
力する比較回路と、相続く２つの上記比較信号の期間の
変換同期パルスの数を計数してＡ／Ｄ変換器の変換動作
回数を求めこの変換動作回数を予め設定した上限値及び
下限値と比較して微分非直線特性誤差（ＤＮＬＥ）が所
定規格範囲内であるか否かを判定するＤＮＬＥ判定回路
とを備えているので、Ａ／Ｄ変換器のテスト信号ＶＴの
電圧を制御するだけで微分非直線特性誤差（ＤＮＬＥ）
及びミスコードのテストが可能となり、テスト手順の簡
単化が図られるという効果がある。
【００５４】また、ＤＮＬＥ判定は、判定信号を２値に
することで、テスト結果の判定が容易となり、テスト時
間の短縮、テストに関わるコストを削減できるという効
果がある。
することで、テスト結果の判定が容易となり、テスト時
間の短縮、テストに関わるコストを削減できるという効
果がある。
【図１】本発明のＡ／Ｄ変換器のテスト装置の第１の実
施の形態を示すブロック図である。
施の形態を示すブロック図である。
【図２】図１のテスト信号源の出力特性を示す特性図で
ある。
ある。
【図３】本実施の形態のＡ／Ｄ変換器のテスト装置にお
ける動作の一例を示すフローチャートである。
ける動作の一例を示すフローチャートである。
【図４】本発明のＡ／Ｄ変換器のテスト装置の第２の実
施の形態を特徴付けるＤＮＬＥ判定回路を示すブロック
図である。
施の形態を特徴付けるＤＮＬＥ判定回路を示すブロック
図である。
【図５】本発明のＡ／Ｄ変換器のテスト装置の第３の実
施の形態を示すブロック図である。
施の形態を示すブロック図である。
【図６】従来のＡ／Ｄ変換器のテスト装置の一例を示す
ブロック図である。
ブロック図である。
１，１００ 増分カウンタ ２，１６，１７，２００，１６Ａ，１７Ａ 比較回路 １０ ＤＮＬＥ判定回路 １１ Ａ／Ｄ変換回数カウンタ １２ 遅延回路 １３ ラッチ回路 １４，１５ レジスタ １８，１８Ａ 判定回路 ２０ Ａ／Ｄ変換器 ３０，３００ テスト信号源
Claims (4)
- 【請求項１】 外部から供給を受けたテスト信号をアナ
ログディジタル（以下Ａ／Ｄ）変換し前記テスト信号の
電圧に応じてｎ（正の整数）ビットのディジタル信号で
ある１組の出力コードの１つと１変換動作毎に変換動作
したことを示す変換同期パルスとを出力するｎビットの
Ａ／Ｄ変換器のテストを行うためこのＡ／Ｄ変換器と同
一のＬＳＩに内蔵されたＡ／Ｄ変換器のテスト装置にお
いて、 初期値をｎビットの００・・・０１とし後述の比較回路
の出力である比較信号の立ち上がり毎にそのカウント値
を単純に増加させ増分を出力する増分カウンタと、 第１入力端に入力する前記Ａ／Ｄ変換器の前記出力コー
ドと第２入力端に入力する前記増分カウンタの増分とを
比較し両者が一致したとき比較信号を出力する比較回路
と、 前記Ａ／Ｄ変換器からの前記変換同期パルスの供給を受
け相続く２つの前記比較信号の期間の前記変換同期パル
スの数を計数して前記Ａ／Ｄ変換器の変換動作回数を求
めこの変換動作回数を予め設定した前記変換動作回数の
上限値及び下限値と比較して微分非直線特性誤差（ＤＮ
ＬＥ）が所定規格範囲内であるか否かを判定するＤＮＬ
Ｅ判定回路とを備え、 前記ＤＮＬＥ判定回路が、初期値を予め設定され前記Ａ
／Ｄ変換器からの前記変換同期パルスの供給を受けこの
変換同期パルスを計数して前記Ａ／Ｄ変換器２０の変換
動作回数であるｍ（正の整数）ビットの変換数を出力し
後述の遅延比較信号の供給に応答して前記変換数をリセ
ットするＡ／Ｄ変換数カウンタと、 前記比較回路から供給を受ける前記比較信号を所定時間
遅延させ前記遅延比較信号を出力して前記Ａ／Ｄ変換数
カウンタに供給する遅延回路と、 予め初期値を設定され前記比較信号の供給に応答して前
記Ａ／Ｄ変換数カウンタの前記変換数を取り込み保持
（ラッチ）しｍビットのラッチ信号を出力するラッチ回
路と、 前記ラッチ信号の予め設定した規格の範囲の下限値を設
定するｍビットの下限値レジスタと、 前記ラッチ信号の予め設定した規格の範囲の上限値を設
定するｍビットの上限 値レジスタと、 前記ラッチ信号と前記下限値とを比較し前記ラッチ信号
の前記下限値以上である規格内又は前記下限値未満であ
る規格外にそれぞれ対応する下限比較信号を出力する下
限比較回路と、 前記ラッチ信号と前記上限値とを比較し前記ラッチ信号
の前記上限値未満である規格内又は前記上限値以上であ
る規格外にそれぞれ対応する上限比較信号を出力する上
限比較回路と、 前記下限比較信号と前記上限比較信号との供給を受けこ
れら下限比較信号と上限比較信号のいずれか一方が前記
規格外を示す場合に不合格その他の場合に合格をそれぞ
れ示す合否判定信号を出力する判定回路とを備え ること
を特徴とするＡ／Ｄ変換器のテスト装置。 - 【請求項２】 前記下限比較回路及び前記上限比較回路
が、それぞれの前記規格外のとき論理１レベルの前記下
限比較信号及び前記上限比較信号をそれぞれ出力し、 前記判定回路が、前記下限比較信号及び前記上限比較信
号のいずれか一方が論理レベル１のとき論理レベル１の
前記合否判定信号を出力するＯＲ回路を備えることを特
徴とする請求項１記載のＡ／Ｄ変換器のテスト装置。 - 【請求項３】 前記下限比較回路及び前記上限比較回路
が、それぞれの前記規格外のとき論理０レベルの前記下
限比較信号及び前記上限比較信号をそれぞれ出力し、 前記判定回路が、前記下限比較信号及び前記上限比較信
号のいずれか一方が論理レベル０のとき論理レベル１の
前記合否判定信号を出力するＮＡＮＤ回路を備えること
を特徴とする請求項１記載のＡ／Ｄ変換器のテスト装
置。 - 【請求項４】 テスト信号をＡ／Ｄ変換し前記テスト信
号の電圧に応じてｎ（正の整数）ビットのディジタル信
号である１組の出力コードの１つと１変換動作毎に変換
動作したことを示す変換同期パルスとを出力するｎビッ
トのＡ／Ｄ変換器のテストを行うためこのＡ／Ｄ変換器
と同一のＬＳＩに内蔵されたＡ／Ｄ変換器のテスト装置
において、 前記ＬＳＩに前記Ａ／Ｄ変換器の動作用の第１のクロッ
クと同期した第２のクロックにより動作し分解能対応の
ビット幅が前記Ａ／Ｄ変換器の分解能に対応するビット
幅より所定ビット数分高くかつ前記Ａ／Ｄ変換器がその
全てのコードを順番に出力するような前記テスト信号を
生成するディジタルアナログ（以下Ｄ／Ａ）変換器と、 前記第１及び第２のクロックを生成するクロック発生回
路と、 初期値をｎビットの００・・・０１とし後述の比較回路
の出力である比較信号の立ち上がり毎にそのカウント値
を単純に増加させ増分を出力する増分カウンタと、 第１入力端に入力する前記Ａ／Ｄ変換器の前記出力コー
ドと第２入力端に入力する前記増分カウンタの増分とを
比較し両者が一致したとき比較信号を出力する比較回路
と、 前記Ａ／Ｄ変換器からの前記変換同期パルスの供給を受
け相続く２つの比較信号の期間の変換同期パルスの数を
計数して前記Ａ／Ｄ変換器の変換動作回数を求めこの変
換動作回数を予め設定した前記変換動作回数の上限値及
び下限値と比較して微分非直線特性誤差（ＤＮＬＥ）が
所定規格範囲内であるか否かを判定するＤＮＬＥ判定回
路とを備え、 前記ＤＮＬＥ判定回路が、初期値を予め設定され前記Ａ
／Ｄ変換器からの前記変換同期パルスの供給を受けこの
変換同期パルスを計数して前記Ａ／Ｄ変換器２０の変換
動作回数であるｍ（正の整数）ビットの変換数を出力し
後述の遅延比較信号の供給に応答して前記変換数をリセ
ットするＡ／Ｄ変換数カウンタと、 前記比較回路から供給を受ける前記比較信号を所定時間
遅延させ前記遅延比較信号を出力して前記Ａ／Ｄ変換数
カウンタに供給する遅延回路と、 予め初期値を設定され前記比較信号の供給に応答して前
記Ａ／Ｄ変換数カウンタの前記変換数を取り込み保持
（ラッチ）しｍビットのラッチ信号を出力するラッチ回
路と、 前記ラッチ信号の予め設定した規格の範囲の下限値を設
定するｍビットの下限値レジスタと、 前記ラッチ信号の予め設定した規格の範囲の上限値を設
定するｍビットの上限値レジスタと、 前記ラッチ信号と前記下限値とを比較し前記ラッチ信号
の前記下限値以上である規格内又は前記下限値未満であ
る規格外にそれぞれ対応する下限比較信号を出力する下
限比較回路と、 前記ラッチ信号と前記上限値とを比較し前記ラッチ信号
の前記上限値未満である規格内又は前記上限値以上であ
る規格外にそれぞれ対応する上限比較信号を出力する上
限比較回路と、 前記下限比較信号と前記上限比較信号との供給を受けこ
れら下限比較信号と上限比較信号のいずれか一方が前記
規格外を示す場合に不合格その他の場合に合格をそれぞ
れ示す合否判定信号を出力する判定回路とを備え ること
を特徴とするＡ／Ｄ変換器のテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12635899A JP3265286B2 (ja) | 1999-05-06 | 1999-05-06 | Ａ／ｄ変換器のテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12635899A JP3265286B2 (ja) | 1999-05-06 | 1999-05-06 | Ａ／ｄ変換器のテスト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000323990A JP2000323990A (ja) | 2000-11-24 |
| JP3265286B2 true JP3265286B2 (ja) | 2002-03-11 |
Family
ID=14933215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12635899A Expired - Fee Related JP3265286B2 (ja) | 1999-05-06 | 1999-05-06 | Ａ／ｄ変換器のテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3265286B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1999
- 1999-05-06 JP JP12635899A patent/JP3265286B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JP2000323990A (ja) | 2000-11-24 |
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