JP3970406B2 - Ｃｍｏｓ ｓｒａｍ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、具体的にはＣＭＯＳセルを持つＳＲＡＭ装置に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置のウェハバーンインは、半導体メモリ装置の信頼性を高めるために、半導体メモリ装置をパッケージ組立て以前のウェハ状態でバーンインする方法で、良く知られているパッケージバーンインと同一の効果を得ることができる。このウェハバーンインは、組立て前のウェハー状態で良品／不良品チップを区分できるので、生産効率を高めることができるし、パッケージ組立て前に欠陥が発生したセルあるいは弱いセルを選別して、パッケージ工程を遂行することができるので、組立て原価を節減することができる。それだけではなく、最近需要が増加しているＫＧＢ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ：完全に組立てたパッケージ状態で製品を販売するのではなく、ウェハ状態で製品を販売し、ユーザが自分の思う通りに組立てること）では、ウェハバーンイン試験が必要不可欠であるとも言える。
【０００３】
また、ウェハバーンインにおいては、一回に幾つかのワードラインを選択して幾つかのメモリセルに同時にセルデータを書込むことができるので、製品の信頼性試験時間を減らすことができる。このような利点から最近ウェハバーンイン試験を実施する製品が増加しているが、既存のウェハバーンイン試験は同時に幾つかのワードラインを活性化させ、ビットライン上のトランジジスタをオン、オフする方法を使用した。
【０００４】
ウェハバーンイン方式は一回に幾つかのワードラインを活性化させ、幾つかのメモリセルに論理‘１’あるいは論理‘０’のセルデータを同時に書込み、この書込まれたセルデータを読出すものであるから、チップに加わる動作上のストレスを減らすことができ、バーンイン効果はよい。しかし、一回に幾つかのメモリセルに同時にセルデータを書込み、これを読出すには通常の動作以上の電力を消耗するようになる。従って、メモリセルに供給される電源電圧とビットラインを通じて供給される電力だけでは、メモリセルにセルデータを書込み、これを読出す動作が正確に遂行されなくなる。
【０００５】
図３は、従来技術によるＣＭＯＳ ＳＲＡＭ装置を示す回路図である。この図３を参照すると、従来のＳＲＡＭ装置のセルアレイ１００は、ロー方向に伸長する複数のワードラインＷＬｊ（ここで、ｊ＝１〜ｎ）と、カラム方向に伸長する複数の第１及び第２ビットラインＢＬｉ、／ＢＬｉ（ここで、ｉ＝１〜ｍ）と、各第１及び第２ビットラインＢＬｉ、／ＢＬｉの間にｎ個配列され、ロー方向にｍ組設けられるメモリセルＭＣとで構成される。そして、このセルアレイ１００の各第１及び第２ビットラインＢＬｉ、／ＢＬｉに対応して各ビットラインロード２００＿ｉが設けられる。この各ビットラインロード２００＿ｉは、各第１及び第２ビットラインＢＬｉ、／ＢＬｉと、入力電圧Ｖｃｃが印加される入力端子１との間に接続される。さらに、各メモリセルにセルデータを書込んだり、書込まれたデータを読出したりする時、選択されたメモリセルに電源電圧を印加するための入力端子１が各メモリセルＭＣに共通に接続されている。
【０００６】
ここで、各ビットラインロード２００＿ｉは、第１及び第２プリチャージトランジスタＴ１，Ｔ２からなる。第１プリチャージトランジスタＴ１は、入力端子１と各第１ビットラインＢＬｉ間に接続され、ウェハバーンイン時、論理‘ロー’レベルの制御信号ＰＢＬ１が印加されると活性化され、各第１ビットラインＢＬｉに所定量の電流を供給する。第２プリチャージトランジスタＴ２は、入力端子１と各第２ビットライン／ＢＬｉ間に接続され、ウェハバーンイン時、論理‘ロー’レベルの制御信号ＰＢＬ２が印加されると活性化され、各第２ビットライン／ＢＬｉに所定量の電流を供給する。第１及び第２プリチャージトランジスタＴ１，Ｔ２は、エンハンスメント型ＰチャンネルＭＯＳトランジスタで構成されている。
【０００７】
図４は、セルアレイ１００の各メモリセルＭＣの詳細回路を示す。このメモリセルＭＣは、電源電圧Ｖｃｃが供給される入力端子１と接地端子２間に直列接続され、ゲートが共通接続されたＰＭＯＳトランジスタＴ５及びＮＭＯＳトランジスタＴ３と、同様に入力端子１と接地端子２間に直列接続され、ゲートが共通接続されたＰＭＯＳトランジスタＴ６及びＮＭＯＳトランジスタＴ４と、トランジスタＴ５とＴ３の接続点であるセルノードＡと第１ビットラインＢＬｉ間に接続され、ゲートがワードラインＷＬｊに接続されたＮＭＯＳトランジスタＴ７と、トランジスタＴ６とＴ４の接続点であるセルノードＢと第２ビットライン／ＢＬｉ間に接続され、ゲートがワードラインＷＬｊに接続されたＮＭＯＳトランジスタＴ８とで構成され、セルノードＡはトランジスタＴ６とＴ４のゲートに、セルノードＢはトランジスタＴ５とＴ３のゲートに接続される。
【０００８】
ウェハバーンイン動作は図示しないバッファデコーディングにより適当な数のワードラインを選択し、選択されたワードラインに接続されたメモリセルに論理‘１’あるいは論理‘０’のセルデータを反復的に書込み、読出して各メモリセルにストレスを加えるようにする。まず、ウェハバーンイン試験のために適当な数のワードラインを活性化させる。以後、選択されたワードラインに接続されたメモリセルにセルデータを書込むが、いまセルデータが論理‘１’だとすると、各ビットラインロード２００＿ｉの第１プリチャージトランジスタ（ＰＭＯＳトランジスタ）Ｔ１のゲート端子に論理‘ロー’レベルの制御信号ＰＢＬ１を印加して、各第１プリチャージトランジスタＴ１を活性化させる。これにより、各第１プリチャージトランジスタＴ１を通じて入力端子１から第１ビットラインＢＬｉに所定の電流が供給される。
【０００９】
この時、第２プリチャージトランジスタ（ＰＭＯＳトランジスタ）Ｔ２のゲート端子に論理‘ハイ’レベルの制御信号ＰＢＬ２が印加され、第２プリチャージトランジスタＴ２が非活性化される。これにより、入力端子１と第２ビットライン／ＢＬｉ間の電流パスが遮断される。このような動作により、各メモリセルのノードＡは論理‘ハイ’レベルになり、ノードＢは論理‘ロー’レベルになり、選択されたメモリセルに論理‘１’のセルデータが書込まれる。一方、選択されたメモリセルに論理‘０’のセルデータを書込む場合は、論理‘１’のセルデータを書込む場合と反対の動作とすればよい。
【００１０】
【発明が解決しようとする課題】
ところで、ＳＲＡＭ装置においては、パッケージ後の完成状態でのチップ動作を考えて第１及び第２プリチャージトランジスタＴ１，Ｔ２の駆動能力を設定しなければならないので、この第１及び第２プリチャージトランジスタＴ１，Ｔ２のサイズをやたら大きく作ることはできない。ウェハバーンイン動作時、一回に数多くのワードラインが選択され、数多くのメモリセルが動作するようになるので、メモリセルに流れる電流が非常に大きくなる。一方、チップのノーマル動作時には一つのワードラインだけを選択するようになり、第１及び第２プリチャージトランジスタＴ１，Ｔ２だけでも選択されたメモリセルに充分な電流を供給できる。しかし、ウェハバーンイン動作時には、数多くのメモリセルが動作するため、第１及び第２プリチャージトランジスタＴ１，Ｔ２だけでは充分な電流を供給できない。これがため、ウェハバーンイン動作時に電流不足によりウェハバーンイン動作ができない問題点が生じた。
【００１１】
また、ＣＭＯＳセル構造を持つＳＲＡＭ装置のようにセルデータをラッチにより保存するメモリセルは、一回貯蔵されたセルデータを第１及び第２プリチャージトランジスタＴ１，Ｔ２を通じて供給される電流だけで変えることが容易でない。例えば、ウェハバーンイン動作を遂行する以前の初期状態でノードＡは論理‘ロー’レベル、ノードＢは論理‘ハイ’レベルに設定されていると仮定する。この状態からウェハバーンインをすることとし、数多くのワードラインが選択され、選択されたメモリセルに論理‘１’のセルデータを書込もうとする場合、第１プリチャージトランジスタＴ１を活性化させ、第２プリチャージトランジスタＴ２を非活性化させ、第１ビットラインＢＬｉに所定の電流を供給するようになる。
【００１２】
この時、選択されたワードラインにゲート端子が接続されたＮＭＯＳトランジスタＴ７，Ｔ８はターンオンされている。しかも、ノードＢの初期状態によりＮＭＯＳトランジスタＴ３がターンオンされている。したがって、第１プリチャージトランジスタＴ１を通じて供給されるオン電流がＮＭＯＳトランジスタＴ７（伝達トランジスタ）とＮＭＯＳトランジスタＴ３（第１貯蔵トランジスタ）を通じて接地端子２に擦り抜けるようになる。その結果、セルノードＡは初期状態と同一の論理‘ロー’レベルに、セルノードＢは初期状態と同一の論理‘ハイ’レベルに続いて保持される。結局、選択されたメモリセルに論理‘１’のセルデータを書込もうとしても、初期状態の論理‘０’が続いて保持され、セルデータが変わらない問題点が発生する。
【００１３】
従って、本発明は上述した問題点を解決するために提案されたものであり、その目的は、ウェハバーンイン試験動作を遂行する時、選択されたメモリセルにバーンイン試験が遂行されるほどに十分な電力を供給してウェハバーンインの失敗を防止することができ、しかもセルデータを正確に書き替えることができるＣＭＯＳ ＳＲＡＭ装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決し上記目的を達成するために本発明は、ロー方向に伸長する複数のワードラインと、カラム方向に伸長する複数の第１及び第２ビットラインと、この各第１及び第２ビットライン間にｎ個配列されて、前記ワードライン方向にｍ組設けられる複数のメモリセルとからなるセルアレイと、ロー方向およびカラム方法に配列された前記メモリセルに各々接続され、ウェハバーンイン時、各メモリセルに所定の電流を伝達する第１電源供給ライン及び第２電源供給ラインと、ウェハバーンイン時、選択された前記各メモリセルに論理‘１’のセルデータを書込むために第１電圧レベルの第１制御信号と第２電圧レベルの第２制御信号が印加されると、選択された各メモリセルに前記第１電源供給ラインを通じて所定の電流を供給するとともに、前記第２電源供給ラインを通じて供給される所定の電流を遮断し、逆に、前記選択された各メモリセルに論理‘０’のセルデータを書込むために第２電圧レベルの第１制御信号と第１電圧レベルの第２制御信号が印加されると、選択された各メモリセルに前記第２電源供給ラインを通じて所定の電流を供給するとともに、前記第１電源供給ラインを通じて供給される所定の電流を遮断するスイッチング回路とを具備することを特徴とするＣＭＯＳ ＳＲＡＭ装置とする。
【００１５】
このＣＭＯＳ ＳＲＡＭ装置において、前記第１及び第２制御信号は、通常動作時は、同一の位相を持つ信号である。
【００１６】
また、前記スイッチング回路は、入力電圧が印加される入力端子と、この入力端子と前記第１電源供給ライン間に接続され、第１電圧レベルの前記第１制御信号が印加されると活性化される第１スイッチングトランジスタと、前記入力端子と前記第２電源供給ライン間に接続され、第１電圧レベルの第２制御信号が印加されると活性化される第２スイッチングトランジスタとから構成されるようにすることができる。その際、前記第１及び第２スイッチングトランジスタは、エンハンスメント型ＰチャンネルＭＯＳトランジスタで構成することができる。
【００１７】
さらに、上記ＣＭＯＳ ＳＲＡＭ装置は、ウェハバーンイン時、メモリセル中選択された所定のワードラインに接続されたメモリセルに論理‘１’のセルデータを書込むために第１電圧レベルの第１制御信号と第２電圧レベルの第２制御信号が印加されると、各第１ビットラインに所定の電流を供給するとともに、各第２ビットラインに供給される所定の電流を遮断し、逆に、前記選択された各メモリセルに論理‘０’のセルデータを書込むために第２電圧レベルの前記第１制御信号と第１電圧レベルの前記第２制御信号が印加されると、各第２ビットラインに所定の電流を供給するとともに、前記各第１ビットラインに供給される所定の電流を遮断する複数のロード手段を更に含むことができる。
【００１８】
この各ロード手段は、入力電圧が印加される入力端子と前記各第１ビットライン間に接続され、第１電圧レベルの第１制御信号が印加されると活性化される第１プリチャージトランジスタと、前記入力端子と各第２ビットライン間に接続され、第１電圧レベルの第２制御信号が印加されると活性化される第２プリチャージトランジスタとから構成されるようにすることができる。その際、前記第１及び第２プリチャージトランジスタは、エンハンスメント型ＰチャンネルＭＯＳトランジスタで構成することができる。
【００１９】
このようなＣＭＯＳ ＳＲＡＭ装置によれば、バーンイン試験動作を遂行する時、バーンイン試験が遂行されるように十分な電力を選択されたメモリセルに供給することができるとともに、セルデータを変えられるような十分な電流を供給することができセルデータを正確に書き替えることができる。
【００２０】
【発明の実施の形態】
以下本発明の実施の形態を図１および図２を参照して詳細に説明する。その際、図１および図２において、図３および図４と同一の機能を持つ構成要素に対しては図３および図４と同一の参照番号を付す。
【００２１】
図１を参照すると、本発明の実施の形態に係る新規なＣＭＯＳ ＳＲＡＭ装置は、セルアレイ１００の各メモリセルＭＣの必要な部分だけにバーンイン時、必要な電源電圧（入力電圧）Ｖｃｃを供給できるように、独立した２本の電源供給ラインＰＳＬ１，ＰＳＬ２とスイッチング回路３００とを備える。これにより、ウェハバーンイン時、電流不足によるバーンイン動作失敗を防止するとともに、セルデータを変えられるように十分な電流を供給することができセルデータを正確に書き替えることができる。すなわち、選択された各メモリセルに論理‘１’のセルデータを書込む場合、外部から論理‘ロー’レベルの制御信号ＰＢＬ１を印加し、ビットラインロード２００＿ｉ（ここで、ｉ＝１〜ｍ）のＰＭＯＳトランジスタＴ１とスイッチング回路３００のＰＭＯＳトランジスタＴ９を活性化させる。これと同時に論理‘ハイ’レベルの制御信号ＰＢＬ２を印加して、ビットラインロード２００＿ｉのＰＭＯＳトランジスタＴ２とスイッチング回路３００のＰＭＯＳトランジスタＴ１０を非活性化させる。一方、論理‘０’のセルデータを書込む場合は、上述と反対にＰＭＯＳトランジスタＴ１及びＴ９を非活性化させ、ＰＭＯＳトランジスタＴ２及びＴ１０を活性化させる。
【００２２】
そして、このようにして、ウェハバーンイン動作時、セルデータを論理‘１’あるいは論理‘０’に変えようとする場合、論理‘１’に設定させなければならないセルノード側にスイッチング回路３００を通じて所定のセル電流を流すことにより、ビットラインロード２００＿ｉのＰＭＯＳトランジスタＴ１及びＴ２により供給される電流の不足によるバーンイン動作の失敗を防止するとともに、セルデータを変えられるような十分な電流を供給することができセルデータを正確に書き替えることができる。
【００２３】
本発明の実施の形態をより詳細に説明する。図１は、本発明の好ましい実施の形態によるＣＭＯＳ ＳＲＡＭ装置を示す回路図である。この図１を参照すると、本発明の実施の形態によるＣＭＯＳ ＳＲＡＭ装置は、セルアレイ１００、ロード手段としてのビットラインロード２００＿ｉ（ここで、ｉ＝１〜ｍ）、およびスイッチング回路３００で構成される。
【００２４】
セルアレイ１００は、ロー方向に伸長する複数のワードラインＷＬｊ（ここで、ｊ＝１〜ｎ）と、カラム方向に伸長する複数の第１及び第２ビットラインＢＬｉ、／ＢＬｉ（ここで、ｉ＝１〜ｍ）と、各第１及び第２ビットラインＢＬｉ、／ＢＬｉの間にｎ個配列され、ロー方向にｍ組設けられるメモリセルＭＣとで構成される。第１及び第２電源供給ラインＰＳＬ１及びＰＳＬ２は、カラム方向及びロー方向に配列されたメモリセルＭＣに各々接続され、ウェハバーンイン時、スイッチング回路３００から伝達される所定の電流を選択された各メモリセルに伝達する。
【００２５】
スイッチング回路３００は、ウェハバーンイン動作の間、外部から論理‘ロー’レベルの制御信号ＰＢＬ１が印加されると、第１電源供給ラインＰＳＬ１を通じて、選択された各メモリセルに所定の電流を供給する。これと同時に第２電源供給ラインＰＳＬ２を通じて供給される所定の電流を遮断し、選択された各メモリセルに論理‘１’のセルデータを書込む。また、スイッチング回路３００は、論理‘ハイ’レベルの制御信号ＰＢＬ１が印加されると、第２電源供給ラインＰＳＬ２を通じて、選択された各メモリセルに所定の電流を供給するとともに、第１電源供給ラインＰＳＬ１を通じて供給される所定の電流を遮断して、選択された各メモリセルに論理‘０’のセルデータを書込む。
【００２６】
スイッチング回路３００は、スイッチングトランジスタとしてのＰＭＯＳトランジスタＴ９及びＴ１０からなる。ＰＭＯＳトランジスタＴ９は、電源電圧（入力電圧）Ｖｃｃが印加される入力端子１と第１電源供給ラインＰＳＬ１の間に接続され、論理‘ロー’レベルの制御信号ＰＢＬ１が印加されると活性化される。ＰＭＯＳトランジスタＴ１０は、入力端子１と第２電源供給ラインＰＳＬ２の間に接続され、論理‘ロー’レベルの制御信号ＰＢＬ２が印加されると活性化される。
【００２７】
ビットラインロード２００＿ｉは、ウェハバーンイン動作時、メモリセル中選択された所定のワードラインに接続されたメモリセルに論理‘１’のセルデータを書込むために論理‘ロー’レベルの制御信号ＰＢＬ１が印加されると、各第１ビットラインＢＬｉに所定の電流を供給するとともに、各第２ビットライン／ＢＬｉに供給される所定の電流を遮断する。逆に、選択された各メモリセルに論理‘０’のセルデータを書込むために論理‘ロー’レベルの制御信号ＰＢＬ２が印加されると、各第２ビットライン／ＢＬｉに所定の電流を供給するとともに、各第１ビットラインＢＬｉに供給される所定の電流を遮断する。
【００２８】
ビットラインロード２００＿ｉは、プリチャージトランジスタとしてのＰＭＯＳトランジスタＴ１及びＴ２からなる。ＰＭＯＳトランジスタＴ１は、入力端子１と各第１ビットラインＢＬｉの間に接続され、論理‘ロー’レベルの制御信号ＰＢＬ１が印加されると活性化される。ＰＭＯＳトランジスタＴ２は、入力端子１と各第２ビットライン／ＢＬｉの間に接続され、論理‘ロー’レベルの制御信号ＰＢＬ２が印加されると活性化される。
【００２９】
ＰＭＯＳトランジスタＴ１，Ｔ２，Ｔ９，Ｔ１０はエンハンスメント型のＰチャンネルＭＯＳトランジスタである。
【００３０】
図２は、図１の各メモリセルＭＣの詳細回路図を示す。このメモリセルＭＣは、電源電圧Ｖｃｃと接地端子２間に直列接続され、ゲートが共通接続されたＰＭＯＳトランジスタＴ５及びＮＭＯＳトランジスタＴ３と、同様に電源電圧Ｖｃｃと接地端子２間に直列接続され、ゲートが共通接続されたＰＭＯＳトランジスタＴ６及びＮＭＯＳトランジスタＴ４と、トランジスタＴ５とＴ３の接続点であるセルノードＡと第１ビットラインＢＬｉ間に接続され、ゲートがワードラインＷＬｊに接続されたＮＭＯＳトランジスタＴ７と、トランジスタＴ６とＴ４の接続点であるセルノードＢと第２ビットライン／ＢＬｉ間に接続され、ゲートがワードラインＷＬｊに接続されたＮＭＯＳトランジスタＴ８とで構成され、セルノードＡはトランジスタＴ６とＴ４のゲートに、セルノードＢはトランジスタＴ５とＴ３のゲートに接続される。さらに、セルノードＡに第１電源供給ラインＰＳＬ１が接続され、セルノードＢに第２電源供給ラインＰＳＬ２が接続される。
【００３１】
図１及び図２を参照して本発明の実施の形態の動作を説明すると、次の通りである。まず、ウェハバーンイン試験が遂行される前のメモリセル初期状態において、セルノードＡは論理‘ロー’レベルに、セルノードＢは論理‘ハイ’レベルに設定されていると仮定する。その後、ウェハバーンイン動作を遂行するため、同時に適当な数のワードラインが活性化されると、活性化されたワードラインに接続された各メモリセルのＮＭＯＳトランジスタ（伝達トランジスタ）Ｔ７，Ｔ８がターンオンされる。
【００３２】
通常のノーマル書込み／読出し動作時に第１及び第２ビットラインＢＬｉ，／ＢＬｉを所定電圧レベルにプリチャージするためのＰＭＯＳトランジスタＴ１及びＴ２の駆動能力は、一つのワードラインに接続されたメモリセルを駆動する程度の大きさである。したがって、ウェハバーンイン動作時、ＰＭＯＳトランジスタＴ１及びＴ２は、選択されたメモリセルにバーンイン試験が遂行されるように十分な電流を伝達することはできない。ウェハバーンイン動作時は、幾つかのワードラインが選択され、選択されたワードラインに接続されたすべてのメモリセルを動作させるので、多くの電流が流れるようになる。しかし、ＰＭＯＳトランジスタＴ１及びＴ２の駆動能力は小さく、これにより、ウェハバーンイン動作時、ＰＭＯＳトランジスタＴ１及びＴ２を通じて、選択されたメモリセルに十分な電流を供給することができず、バーンイン動作が遂行されない状態となる。
【００３３】
これに対して、本発明の実施の形態においては、ウェハバーンイン動作を遂行して選択された各メモリセルに論理‘１’のセルデータを書込もうとする場合、論理‘ロー’レベルの制御信号ＰＢＬ１を印加してＰＭＯＳトランジスタＴ１及びＴ２中、ＰＭＯＳトランジスタＴ１を活性化させる。これと同時に第２ビットライン／ＢＬｉに対応するＰＭＯＳトランジスタＴ２は非活性化される。
【００３４】
さらに、必要な電源電圧Ｖｃｃを供給するＰＭＯＳトランジスタＴ９及びＴ１０中、第１電源供給ラインＰＳＬ１に対応するＰＭＯＳトランジスタＴ９は論理‘ロー’レベルの制御信号ＰＢＬ１により活性化される。一方、ＰＭＯＳトランジスタＴ９及びＴ１０中、第２電源供給ラインＰＳＬ２に対応するＰＭＯＳトランジスタＴ１０は非活性化される。このような動作によりセルノードＢはスイッチング回路３００から供給される電流が遮断され、論理‘ロー’レベルになる。従って、活性化されたワードラインに接続されたＮＭＯＳトランジスタ（伝達トランジスタ）Ｔ７がターンオンされていても、セルノードＢにゲート端子が接続されたＮＭＯＳトランジスタ（貯蔵トランジスタ）Ｔ３はターンオフされ、セルノードＡを論理‘ハイ’レベルに変えることができる。その結果、ウェハバーンイン動作時、スイッチング回路３００を通じて論理‘０’のセルデータを論理‘１’に変えられるようになる。
【００３５】
言い換えれば、本発明では、ウェハバーンイン動作時、セルデータを論理‘１’あるいは論理‘０’に変えようとする場合、論理‘１’に設定させなければならないセルノード側にスイッチング回路３００を介してセル電流を流す。これにより、ＰＭＯＳトランジスタＴ１及びＴ２により供給される電流不足によるバーンイン動作の失敗を防ぐことができる。又、選択されたワードラインに接続された伝達トランジスタＴ７がターンオンされ、セルオン電流が流れるとしても、ＰＭＯＳトランジスタＴ１０がターンオフされているので、選択されたメモリセルを希望のセルデータに変えられる。
【００３６】
なお、ＰＭＯＳトランジスタＴ２に印加される制御信号ＰＢＬ２は、ウェハバーンイン動作時、制御信号ＰＢＬ１と位相が反転されて印加されるが、制御信号ＰＢＬ１及びＰＢＬ２は通常動作時は、同一の位相を持つビットラインロード制御信号として印加される。
【００３７】
【発明の効果】
以上詳細に説明したように本発明のＣＭＯＳ ＳＲＡＭ装置によれば、ウェハ状態でバーンインする時、スイッチング回路および２本の独立した電源供給ラインでメモリセルの必要な部分だけに電源電圧を供給するようにしたので、ウェハバーンイン時、電流不足によるバーンイン動作失敗を防止することができるとともに、セルデータを変えるための十分な電流を供給することができセルデータを正確に書き替えることができる。
【図面の簡単な説明】
【図１】本発明によるＣＭＯＳ ＳＲＡＭ装置の実施の形態を示す回路図。
【図２】図１の装置のセルアレイにおける各メモリセルの詳細を示す回路図。
【図３】従来技術によるＣＭＯＳ ＳＲＡＭ装置を示す回路図。
【図４】図３の装置のセルアレイにおける各メモリセルの詳細を示す回路図。
【符号の説明】
１００ セルアレイ
ＢＬ１〜ＢＬｍ 第１ビットライン
／ＢＬ１〜／ＢＬｍ 第２ビットライン
ＷＬ１〜ＷＬｎ ワードライン
ＭＣ メモリセル
ＰＳＬ１ 第１電源供給ライン
ＰＳＬ２ 第２電源供給ライン
２００＿１〜２００＿ｍ ビットラインロード
３００ スイッチング回路
Ｔ１，Ｔ２，Ｔ９，Ｔ１０ ＰＭＯＳトランジスタ
１ 入力端子
【発明の属する技術分野】
本発明は半導体メモリ装置に関するものであり、具体的にはＣＭＯＳセルを持つＳＲＡＭ装置に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置のウェハバーンインは、半導体メモリ装置の信頼性を高めるために、半導体メモリ装置をパッケージ組立て以前のウェハ状態でバーンインする方法で、良く知られているパッケージバーンインと同一の効果を得ることができる。このウェハバーンインは、組立て前のウェハー状態で良品／不良品チップを区分できるので、生産効率を高めることができるし、パッケージ組立て前に欠陥が発生したセルあるいは弱いセルを選別して、パッケージ工程を遂行することができるので、組立て原価を節減することができる。それだけではなく、最近需要が増加しているＫＧＢ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ：完全に組立てたパッケージ状態で製品を販売するのではなく、ウェハ状態で製品を販売し、ユーザが自分の思う通りに組立てること）では、ウェハバーンイン試験が必要不可欠であるとも言える。
【０００３】
また、ウェハバーンインにおいては、一回に幾つかのワードラインを選択して幾つかのメモリセルに同時にセルデータを書込むことができるので、製品の信頼性試験時間を減らすことができる。このような利点から最近ウェハバーンイン試験を実施する製品が増加しているが、既存のウェハバーンイン試験は同時に幾つかのワードラインを活性化させ、ビットライン上のトランジジスタをオン、オフする方法を使用した。
【０００４】
ウェハバーンイン方式は一回に幾つかのワードラインを活性化させ、幾つかのメモリセルに論理‘１’あるいは論理‘０’のセルデータを同時に書込み、この書込まれたセルデータを読出すものであるから、チップに加わる動作上のストレスを減らすことができ、バーンイン効果はよい。しかし、一回に幾つかのメモリセルに同時にセルデータを書込み、これを読出すには通常の動作以上の電力を消耗するようになる。従って、メモリセルに供給される電源電圧とビットラインを通じて供給される電力だけでは、メモリセルにセルデータを書込み、これを読出す動作が正確に遂行されなくなる。
【０００５】
図３は、従来技術によるＣＭＯＳ ＳＲＡＭ装置を示す回路図である。この図３を参照すると、従来のＳＲＡＭ装置のセルアレイ１００は、ロー方向に伸長する複数のワードラインＷＬｊ（ここで、ｊ＝１〜ｎ）と、カラム方向に伸長する複数の第１及び第２ビットラインＢＬｉ、／ＢＬｉ（ここで、ｉ＝１〜ｍ）と、各第１及び第２ビットラインＢＬｉ、／ＢＬｉの間にｎ個配列され、ロー方向にｍ組設けられるメモリセルＭＣとで構成される。そして、このセルアレイ１００の各第１及び第２ビットラインＢＬｉ、／ＢＬｉに対応して各ビットラインロード２００＿ｉが設けられる。この各ビットラインロード２００＿ｉは、各第１及び第２ビットラインＢＬｉ、／ＢＬｉと、入力電圧Ｖｃｃが印加される入力端子１との間に接続される。さらに、各メモリセルにセルデータを書込んだり、書込まれたデータを読出したりする時、選択されたメモリセルに電源電圧を印加するための入力端子１が各メモリセルＭＣに共通に接続されている。
【０００６】
ここで、各ビットラインロード２００＿ｉは、第１及び第２プリチャージトランジスタＴ１，Ｔ２からなる。第１プリチャージトランジスタＴ１は、入力端子１と各第１ビットラインＢＬｉ間に接続され、ウェハバーンイン時、論理‘ロー’レベルの制御信号ＰＢＬ１が印加されると活性化され、各第１ビットラインＢＬｉに所定量の電流を供給する。第２プリチャージトランジスタＴ２は、入力端子１と各第２ビットライン／ＢＬｉ間に接続され、ウェハバーンイン時、論理‘ロー’レベルの制御信号ＰＢＬ２が印加されると活性化され、各第２ビットライン／ＢＬｉに所定量の電流を供給する。第１及び第２プリチャージトランジスタＴ１，Ｔ２は、エンハンスメント型ＰチャンネルＭＯＳトランジスタで構成されている。
【０００７】
図４は、セルアレイ１００の各メモリセルＭＣの詳細回路を示す。このメモリセルＭＣは、電源電圧Ｖｃｃが供給される入力端子１と接地端子２間に直列接続され、ゲートが共通接続されたＰＭＯＳトランジスタＴ５及びＮＭＯＳトランジスタＴ３と、同様に入力端子１と接地端子２間に直列接続され、ゲートが共通接続されたＰＭＯＳトランジスタＴ６及びＮＭＯＳトランジスタＴ４と、トランジスタＴ５とＴ３の接続点であるセルノードＡと第１ビットラインＢＬｉ間に接続され、ゲートがワードラインＷＬｊに接続されたＮＭＯＳトランジスタＴ７と、トランジスタＴ６とＴ４の接続点であるセルノードＢと第２ビットライン／ＢＬｉ間に接続され、ゲートがワードラインＷＬｊに接続されたＮＭＯＳトランジスタＴ８とで構成され、セルノードＡはトランジスタＴ６とＴ４のゲートに、セルノードＢはトランジスタＴ５とＴ３のゲートに接続される。
【０００８】
ウェハバーンイン動作は図示しないバッファデコーディングにより適当な数のワードラインを選択し、選択されたワードラインに接続されたメモリセルに論理‘１’あるいは論理‘０’のセルデータを反復的に書込み、読出して各メモリセルにストレスを加えるようにする。まず、ウェハバーンイン試験のために適当な数のワードラインを活性化させる。以後、選択されたワードラインに接続されたメモリセルにセルデータを書込むが、いまセルデータが論理‘１’だとすると、各ビットラインロード２００＿ｉの第１プリチャージトランジスタ（ＰＭＯＳトランジスタ）Ｔ１のゲート端子に論理‘ロー’レベルの制御信号ＰＢＬ１を印加して、各第１プリチャージトランジスタＴ１を活性化させる。これにより、各第１プリチャージトランジスタＴ１を通じて入力端子１から第１ビットラインＢＬｉに所定の電流が供給される。
【０００９】
この時、第２プリチャージトランジスタ（ＰＭＯＳトランジスタ）Ｔ２のゲート端子に論理‘ハイ’レベルの制御信号ＰＢＬ２が印加され、第２プリチャージトランジスタＴ２が非活性化される。これにより、入力端子１と第２ビットライン／ＢＬｉ間の電流パスが遮断される。このような動作により、各メモリセルのノードＡは論理‘ハイ’レベルになり、ノードＢは論理‘ロー’レベルになり、選択されたメモリセルに論理‘１’のセルデータが書込まれる。一方、選択されたメモリセルに論理‘０’のセルデータを書込む場合は、論理‘１’のセルデータを書込む場合と反対の動作とすればよい。
【００１０】
【発明が解決しようとする課題】
ところで、ＳＲＡＭ装置においては、パッケージ後の完成状態でのチップ動作を考えて第１及び第２プリチャージトランジスタＴ１，Ｔ２の駆動能力を設定しなければならないので、この第１及び第２プリチャージトランジスタＴ１，Ｔ２のサイズをやたら大きく作ることはできない。ウェハバーンイン動作時、一回に数多くのワードラインが選択され、数多くのメモリセルが動作するようになるので、メモリセルに流れる電流が非常に大きくなる。一方、チップのノーマル動作時には一つのワードラインだけを選択するようになり、第１及び第２プリチャージトランジスタＴ１，Ｔ２だけでも選択されたメモリセルに充分な電流を供給できる。しかし、ウェハバーンイン動作時には、数多くのメモリセルが動作するため、第１及び第２プリチャージトランジスタＴ１，Ｔ２だけでは充分な電流を供給できない。これがため、ウェハバーンイン動作時に電流不足によりウェハバーンイン動作ができない問題点が生じた。
【００１１】
また、ＣＭＯＳセル構造を持つＳＲＡＭ装置のようにセルデータをラッチにより保存するメモリセルは、一回貯蔵されたセルデータを第１及び第２プリチャージトランジスタＴ１，Ｔ２を通じて供給される電流だけで変えることが容易でない。例えば、ウェハバーンイン動作を遂行する以前の初期状態でノードＡは論理‘ロー’レベル、ノードＢは論理‘ハイ’レベルに設定されていると仮定する。この状態からウェハバーンインをすることとし、数多くのワードラインが選択され、選択されたメモリセルに論理‘１’のセルデータを書込もうとする場合、第１プリチャージトランジスタＴ１を活性化させ、第２プリチャージトランジスタＴ２を非活性化させ、第１ビットラインＢＬｉに所定の電流を供給するようになる。
【００１２】
この時、選択されたワードラインにゲート端子が接続されたＮＭＯＳトランジスタＴ７，Ｔ８はターンオンされている。しかも、ノードＢの初期状態によりＮＭＯＳトランジスタＴ３がターンオンされている。したがって、第１プリチャージトランジスタＴ１を通じて供給されるオン電流がＮＭＯＳトランジスタＴ７（伝達トランジスタ）とＮＭＯＳトランジスタＴ３（第１貯蔵トランジスタ）を通じて接地端子２に擦り抜けるようになる。その結果、セルノードＡは初期状態と同一の論理‘ロー’レベルに、セルノードＢは初期状態と同一の論理‘ハイ’レベルに続いて保持される。結局、選択されたメモリセルに論理‘１’のセルデータを書込もうとしても、初期状態の論理‘０’が続いて保持され、セルデータが変わらない問題点が発生する。
【００１３】
従って、本発明は上述した問題点を解決するために提案されたものであり、その目的は、ウェハバーンイン試験動作を遂行する時、選択されたメモリセルにバーンイン試験が遂行されるほどに十分な電力を供給してウェハバーンインの失敗を防止することができ、しかもセルデータを正確に書き替えることができるＣＭＯＳ ＳＲＡＭ装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決し上記目的を達成するために本発明は、ロー方向に伸長する複数のワードラインと、カラム方向に伸長する複数の第１及び第２ビットラインと、この各第１及び第２ビットライン間にｎ個配列されて、前記ワードライン方向にｍ組設けられる複数のメモリセルとからなるセルアレイと、ロー方向およびカラム方法に配列された前記メモリセルに各々接続され、ウェハバーンイン時、各メモリセルに所定の電流を伝達する第１電源供給ライン及び第２電源供給ラインと、ウェハバーンイン時、選択された前記各メモリセルに論理‘１’のセルデータを書込むために第１電圧レベルの第１制御信号と第２電圧レベルの第２制御信号が印加されると、選択された各メモリセルに前記第１電源供給ラインを通じて所定の電流を供給するとともに、前記第２電源供給ラインを通じて供給される所定の電流を遮断し、逆に、前記選択された各メモリセルに論理‘０’のセルデータを書込むために第２電圧レベルの第１制御信号と第１電圧レベルの第２制御信号が印加されると、選択された各メモリセルに前記第２電源供給ラインを通じて所定の電流を供給するとともに、前記第１電源供給ラインを通じて供給される所定の電流を遮断するスイッチング回路とを具備することを特徴とするＣＭＯＳ ＳＲＡＭ装置とする。
【００１５】
このＣＭＯＳ ＳＲＡＭ装置において、前記第１及び第２制御信号は、通常動作時は、同一の位相を持つ信号である。
【００１６】
また、前記スイッチング回路は、入力電圧が印加される入力端子と、この入力端子と前記第１電源供給ライン間に接続され、第１電圧レベルの前記第１制御信号が印加されると活性化される第１スイッチングトランジスタと、前記入力端子と前記第２電源供給ライン間に接続され、第１電圧レベルの第２制御信号が印加されると活性化される第２スイッチングトランジスタとから構成されるようにすることができる。その際、前記第１及び第２スイッチングトランジスタは、エンハンスメント型ＰチャンネルＭＯＳトランジスタで構成することができる。
【００１７】
さらに、上記ＣＭＯＳ ＳＲＡＭ装置は、ウェハバーンイン時、メモリセル中選択された所定のワードラインに接続されたメモリセルに論理‘１’のセルデータを書込むために第１電圧レベルの第１制御信号と第２電圧レベルの第２制御信号が印加されると、各第１ビットラインに所定の電流を供給するとともに、各第２ビットラインに供給される所定の電流を遮断し、逆に、前記選択された各メモリセルに論理‘０’のセルデータを書込むために第２電圧レベルの前記第１制御信号と第１電圧レベルの前記第２制御信号が印加されると、各第２ビットラインに所定の電流を供給するとともに、前記各第１ビットラインに供給される所定の電流を遮断する複数のロード手段を更に含むことができる。
【００１８】
この各ロード手段は、入力電圧が印加される入力端子と前記各第１ビットライン間に接続され、第１電圧レベルの第１制御信号が印加されると活性化される第１プリチャージトランジスタと、前記入力端子と各第２ビットライン間に接続され、第１電圧レベルの第２制御信号が印加されると活性化される第２プリチャージトランジスタとから構成されるようにすることができる。その際、前記第１及び第２プリチャージトランジスタは、エンハンスメント型ＰチャンネルＭＯＳトランジスタで構成することができる。
【００１９】
このようなＣＭＯＳ ＳＲＡＭ装置によれば、バーンイン試験動作を遂行する時、バーンイン試験が遂行されるように十分な電力を選択されたメモリセルに供給することができるとともに、セルデータを変えられるような十分な電流を供給することができセルデータを正確に書き替えることができる。
【００２０】
【発明の実施の形態】
以下本発明の実施の形態を図１および図２を参照して詳細に説明する。その際、図１および図２において、図３および図４と同一の機能を持つ構成要素に対しては図３および図４と同一の参照番号を付す。
【００２１】
図１を参照すると、本発明の実施の形態に係る新規なＣＭＯＳ ＳＲＡＭ装置は、セルアレイ１００の各メモリセルＭＣの必要な部分だけにバーンイン時、必要な電源電圧（入力電圧）Ｖｃｃを供給できるように、独立した２本の電源供給ラインＰＳＬ１，ＰＳＬ２とスイッチング回路３００とを備える。これにより、ウェハバーンイン時、電流不足によるバーンイン動作失敗を防止するとともに、セルデータを変えられるように十分な電流を供給することができセルデータを正確に書き替えることができる。すなわち、選択された各メモリセルに論理‘１’のセルデータを書込む場合、外部から論理‘ロー’レベルの制御信号ＰＢＬ１を印加し、ビットラインロード２００＿ｉ（ここで、ｉ＝１〜ｍ）のＰＭＯＳトランジスタＴ１とスイッチング回路３００のＰＭＯＳトランジスタＴ９を活性化させる。これと同時に論理‘ハイ’レベルの制御信号ＰＢＬ２を印加して、ビットラインロード２００＿ｉのＰＭＯＳトランジスタＴ２とスイッチング回路３００のＰＭＯＳトランジスタＴ１０を非活性化させる。一方、論理‘０’のセルデータを書込む場合は、上述と反対にＰＭＯＳトランジスタＴ１及びＴ９を非活性化させ、ＰＭＯＳトランジスタＴ２及びＴ１０を活性化させる。
【００２２】
そして、このようにして、ウェハバーンイン動作時、セルデータを論理‘１’あるいは論理‘０’に変えようとする場合、論理‘１’に設定させなければならないセルノード側にスイッチング回路３００を通じて所定のセル電流を流すことにより、ビットラインロード２００＿ｉのＰＭＯＳトランジスタＴ１及びＴ２により供給される電流の不足によるバーンイン動作の失敗を防止するとともに、セルデータを変えられるような十分な電流を供給することができセルデータを正確に書き替えることができる。
【００２３】
本発明の実施の形態をより詳細に説明する。図１は、本発明の好ましい実施の形態によるＣＭＯＳ ＳＲＡＭ装置を示す回路図である。この図１を参照すると、本発明の実施の形態によるＣＭＯＳ ＳＲＡＭ装置は、セルアレイ１００、ロード手段としてのビットラインロード２００＿ｉ（ここで、ｉ＝１〜ｍ）、およびスイッチング回路３００で構成される。
【００２４】
セルアレイ１００は、ロー方向に伸長する複数のワードラインＷＬｊ（ここで、ｊ＝１〜ｎ）と、カラム方向に伸長する複数の第１及び第２ビットラインＢＬｉ、／ＢＬｉ（ここで、ｉ＝１〜ｍ）と、各第１及び第２ビットラインＢＬｉ、／ＢＬｉの間にｎ個配列され、ロー方向にｍ組設けられるメモリセルＭＣとで構成される。第１及び第２電源供給ラインＰＳＬ１及びＰＳＬ２は、カラム方向及びロー方向に配列されたメモリセルＭＣに各々接続され、ウェハバーンイン時、スイッチング回路３００から伝達される所定の電流を選択された各メモリセルに伝達する。
【００２５】
スイッチング回路３００は、ウェハバーンイン動作の間、外部から論理‘ロー’レベルの制御信号ＰＢＬ１が印加されると、第１電源供給ラインＰＳＬ１を通じて、選択された各メモリセルに所定の電流を供給する。これと同時に第２電源供給ラインＰＳＬ２を通じて供給される所定の電流を遮断し、選択された各メモリセルに論理‘１’のセルデータを書込む。また、スイッチング回路３００は、論理‘ハイ’レベルの制御信号ＰＢＬ１が印加されると、第２電源供給ラインＰＳＬ２を通じて、選択された各メモリセルに所定の電流を供給するとともに、第１電源供給ラインＰＳＬ１を通じて供給される所定の電流を遮断して、選択された各メモリセルに論理‘０’のセルデータを書込む。
【００２６】
スイッチング回路３００は、スイッチングトランジスタとしてのＰＭＯＳトランジスタＴ９及びＴ１０からなる。ＰＭＯＳトランジスタＴ９は、電源電圧（入力電圧）Ｖｃｃが印加される入力端子１と第１電源供給ラインＰＳＬ１の間に接続され、論理‘ロー’レベルの制御信号ＰＢＬ１が印加されると活性化される。ＰＭＯＳトランジスタＴ１０は、入力端子１と第２電源供給ラインＰＳＬ２の間に接続され、論理‘ロー’レベルの制御信号ＰＢＬ２が印加されると活性化される。
【００２７】
ビットラインロード２００＿ｉは、ウェハバーンイン動作時、メモリセル中選択された所定のワードラインに接続されたメモリセルに論理‘１’のセルデータを書込むために論理‘ロー’レベルの制御信号ＰＢＬ１が印加されると、各第１ビットラインＢＬｉに所定の電流を供給するとともに、各第２ビットライン／ＢＬｉに供給される所定の電流を遮断する。逆に、選択された各メモリセルに論理‘０’のセルデータを書込むために論理‘ロー’レベルの制御信号ＰＢＬ２が印加されると、各第２ビットライン／ＢＬｉに所定の電流を供給するとともに、各第１ビットラインＢＬｉに供給される所定の電流を遮断する。
【００２８】
ビットラインロード２００＿ｉは、プリチャージトランジスタとしてのＰＭＯＳトランジスタＴ１及びＴ２からなる。ＰＭＯＳトランジスタＴ１は、入力端子１と各第１ビットラインＢＬｉの間に接続され、論理‘ロー’レベルの制御信号ＰＢＬ１が印加されると活性化される。ＰＭＯＳトランジスタＴ２は、入力端子１と各第２ビットライン／ＢＬｉの間に接続され、論理‘ロー’レベルの制御信号ＰＢＬ２が印加されると活性化される。
【００２９】
ＰＭＯＳトランジスタＴ１，Ｔ２，Ｔ９，Ｔ１０はエンハンスメント型のＰチャンネルＭＯＳトランジスタである。
【００３０】
図２は、図１の各メモリセルＭＣの詳細回路図を示す。このメモリセルＭＣは、電源電圧Ｖｃｃと接地端子２間に直列接続され、ゲートが共通接続されたＰＭＯＳトランジスタＴ５及びＮＭＯＳトランジスタＴ３と、同様に電源電圧Ｖｃｃと接地端子２間に直列接続され、ゲートが共通接続されたＰＭＯＳトランジスタＴ６及びＮＭＯＳトランジスタＴ４と、トランジスタＴ５とＴ３の接続点であるセルノードＡと第１ビットラインＢＬｉ間に接続され、ゲートがワードラインＷＬｊに接続されたＮＭＯＳトランジスタＴ７と、トランジスタＴ６とＴ４の接続点であるセルノードＢと第２ビットライン／ＢＬｉ間に接続され、ゲートがワードラインＷＬｊに接続されたＮＭＯＳトランジスタＴ８とで構成され、セルノードＡはトランジスタＴ６とＴ４のゲートに、セルノードＢはトランジスタＴ５とＴ３のゲートに接続される。さらに、セルノードＡに第１電源供給ラインＰＳＬ１が接続され、セルノードＢに第２電源供給ラインＰＳＬ２が接続される。
【００３１】
図１及び図２を参照して本発明の実施の形態の動作を説明すると、次の通りである。まず、ウェハバーンイン試験が遂行される前のメモリセル初期状態において、セルノードＡは論理‘ロー’レベルに、セルノードＢは論理‘ハイ’レベルに設定されていると仮定する。その後、ウェハバーンイン動作を遂行するため、同時に適当な数のワードラインが活性化されると、活性化されたワードラインに接続された各メモリセルのＮＭＯＳトランジスタ（伝達トランジスタ）Ｔ７，Ｔ８がターンオンされる。
【００３２】
通常のノーマル書込み／読出し動作時に第１及び第２ビットラインＢＬｉ，／ＢＬｉを所定電圧レベルにプリチャージするためのＰＭＯＳトランジスタＴ１及びＴ２の駆動能力は、一つのワードラインに接続されたメモリセルを駆動する程度の大きさである。したがって、ウェハバーンイン動作時、ＰＭＯＳトランジスタＴ１及びＴ２は、選択されたメモリセルにバーンイン試験が遂行されるように十分な電流を伝達することはできない。ウェハバーンイン動作時は、幾つかのワードラインが選択され、選択されたワードラインに接続されたすべてのメモリセルを動作させるので、多くの電流が流れるようになる。しかし、ＰＭＯＳトランジスタＴ１及びＴ２の駆動能力は小さく、これにより、ウェハバーンイン動作時、ＰＭＯＳトランジスタＴ１及びＴ２を通じて、選択されたメモリセルに十分な電流を供給することができず、バーンイン動作が遂行されない状態となる。
【００３３】
これに対して、本発明の実施の形態においては、ウェハバーンイン動作を遂行して選択された各メモリセルに論理‘１’のセルデータを書込もうとする場合、論理‘ロー’レベルの制御信号ＰＢＬ１を印加してＰＭＯＳトランジスタＴ１及びＴ２中、ＰＭＯＳトランジスタＴ１を活性化させる。これと同時に第２ビットライン／ＢＬｉに対応するＰＭＯＳトランジスタＴ２は非活性化される。
【００３４】
さらに、必要な電源電圧Ｖｃｃを供給するＰＭＯＳトランジスタＴ９及びＴ１０中、第１電源供給ラインＰＳＬ１に対応するＰＭＯＳトランジスタＴ９は論理‘ロー’レベルの制御信号ＰＢＬ１により活性化される。一方、ＰＭＯＳトランジスタＴ９及びＴ１０中、第２電源供給ラインＰＳＬ２に対応するＰＭＯＳトランジスタＴ１０は非活性化される。このような動作によりセルノードＢはスイッチング回路３００から供給される電流が遮断され、論理‘ロー’レベルになる。従って、活性化されたワードラインに接続されたＮＭＯＳトランジスタ（伝達トランジスタ）Ｔ７がターンオンされていても、セルノードＢにゲート端子が接続されたＮＭＯＳトランジスタ（貯蔵トランジスタ）Ｔ３はターンオフされ、セルノードＡを論理‘ハイ’レベルに変えることができる。その結果、ウェハバーンイン動作時、スイッチング回路３００を通じて論理‘０’のセルデータを論理‘１’に変えられるようになる。
【００３５】
言い換えれば、本発明では、ウェハバーンイン動作時、セルデータを論理‘１’あるいは論理‘０’に変えようとする場合、論理‘１’に設定させなければならないセルノード側にスイッチング回路３００を介してセル電流を流す。これにより、ＰＭＯＳトランジスタＴ１及びＴ２により供給される電流不足によるバーンイン動作の失敗を防ぐことができる。又、選択されたワードラインに接続された伝達トランジスタＴ７がターンオンされ、セルオン電流が流れるとしても、ＰＭＯＳトランジスタＴ１０がターンオフされているので、選択されたメモリセルを希望のセルデータに変えられる。
【００３６】
なお、ＰＭＯＳトランジスタＴ２に印加される制御信号ＰＢＬ２は、ウェハバーンイン動作時、制御信号ＰＢＬ１と位相が反転されて印加されるが、制御信号ＰＢＬ１及びＰＢＬ２は通常動作時は、同一の位相を持つビットラインロード制御信号として印加される。
【００３７】
【発明の効果】
以上詳細に説明したように本発明のＣＭＯＳ ＳＲＡＭ装置によれば、ウェハ状態でバーンインする時、スイッチング回路および２本の独立した電源供給ラインでメモリセルの必要な部分だけに電源電圧を供給するようにしたので、ウェハバーンイン時、電流不足によるバーンイン動作失敗を防止することができるとともに、セルデータを変えるための十分な電流を供給することができセルデータを正確に書き替えることができる。
【図面の簡単な説明】
【図１】本発明によるＣＭＯＳ ＳＲＡＭ装置の実施の形態を示す回路図。
【図２】図１の装置のセルアレイにおける各メモリセルの詳細を示す回路図。
【図３】従来技術によるＣＭＯＳ ＳＲＡＭ装置を示す回路図。
【図４】図３の装置のセルアレイにおける各メモリセルの詳細を示す回路図。
【符号の説明】
１００ セルアレイ
ＢＬ１〜ＢＬｍ 第１ビットライン
／ＢＬ１〜／ＢＬｍ 第２ビットライン
ＷＬ１〜ＷＬｎ ワードライン
ＭＣ メモリセル
ＰＳＬ１ 第１電源供給ライン
ＰＳＬ２ 第２電源供給ライン
２００＿１〜２００＿ｍ ビットラインロード
３００ スイッチング回路
Ｔ１，Ｔ２，Ｔ９，Ｔ１０ ＰＭＯＳトランジスタ
１ 入力端子
Claims (6)
- ロー方向に伸長する複数のワードラインと、カラム方向に伸長する複数の第１及び第２ビットラインと、この各第１及び第２ビットライン間にｎ個配列されて、前記ワードライン方向にｍ組設けられる複数のメモリセルとからなるセルアレイと、
ロー方向およびカラム方向に配列された前記各メモリセルの一対のデータ入力ノードに各々接続され、ウェハバーンイン時、各メモリセルに所定の電流を伝達する第１電源供給ライン及び第２電源供給ラインと、
入力電圧が印加される入力端子と前記各第１ビットライン間に接続され、第１電圧レベルの第１制御信号が印加されると活性化される第１プリチャージトランジスタと、前記入力端子と各第２ビットライン間に接続され、第１電圧レベルの第２制御信号が印加されると活性化される第２プリチャージトランジスタとから構成され、ウェハバーンイン時、前記メモリセル中選択された所定のワードラインに接続されたメモリセルにセルデータを書込むために第１ビットラインまたは第２ビットラインに所定の電流を供給する複数のロード手段と、
入力電圧が印加される入力端子と前記第１電源供給ライン間に接続され、第１電圧レベルの前記第１制御信号が印加されると活性化される第１スイッチングトランジスタと、前記入力端子と前記第２電源供給ライン間に接続され、第１電圧レベルの前記第２制御信号が印加されると活性化される第２スイッチングトランジスタとから構成され、ウェハバーンイン時、前記第１または第２プリチャージトランジスタによる電流供給不足を補うように前記第１または第２電源供給ラインを通じて前記各メモリセルにセルデータ書込み用の所定の電流を供給するスイッチング回路と
を具備することを特徴とするＣＭＯＳ ＳＲＡＭ装置。 - 前記第１及び第２制御信号は、通常動作時は、同一の位相を持つ信号であることを特徴とする請求項１に記載のＣＭＯＳ ＳＲＡＭ装置。
- 前記スイッチング回路は、ウェハバーンイン時、選択された前記各メモリセルに論理‘１’のセルデータを書込むために第１電圧レベルの第１制御信号と第２電圧レベルの第２制御信号が印加されると、選択された各メモリセルに前記第１電源供給ラインを通じて所定の電流を供給するとともに、前記第２電源供給ラインを通じて供給される所定の電流を遮断し、逆に、前記選択された各メモリセルに論理‘０’のセルデータを書込むために第２電圧レベルの第１制御信号と第１電圧レベルの第２制御信号が印加されると、選択された各メモリセルに前記第２電源供給ラインを通じて所定の電流を供給するとともに、前記第１電源供給ラインを通じて供給される所定の電流を遮断することを特徴とする請求項１に記載のＣＭＯＳ ＳＲＡＭ装置。
- 前記第１及び第２スイッチングトランジスタは、エンハンスメント型ＰチャンネルＭＯＳトランジスタで構成されることを特徴とする請求項１に記載のＣＭＯＳ ＳＲＡＭ装置。
- 前記複数のロード手段は、ウェハバーンイン時、メモリセル中選択された所定のワードラインに接続されたメモリセルに論理‘１’のセルデータを書込むために第１電圧レベルの第１制御信号と第２電圧レベルの第２制御信号が印加されると、各第１ビットラインに所定の電流を供給するとともに、各第２ビットラインに供給される所定の電流を遮断し、逆に、前記選択された各メモリセルに論理‘０’のセルデータを書込むために第２電圧レベルの前記第１制御信号と第１電圧レベルの前記第２制御信号が印加されると、各第２ビットラインに所定の電流を供給するとともに、前記各第１ビットラインに供給される所定の電流を遮断することを特徴とする請求項１に記載のＣＭＯＳ ＳＲＡＭ装置。
- 前記第１及び第２プリチャージトランジスタは、エンハンスメント型ＰチャンネルＭＯＳトランジスタで構成されることを特徴とする請求項１に記載のＣＭＯＳ ＳＲＡＭ装置。
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