KR0168341B1 - 반도체 메모리 장치의 원통형 커패시터 제조방법 - Google Patents

Abstract

본 발명은 고집적 원통형 커패시터 제조방법에 관한 것으로 반도체 기판상에 제1절연막을 형성하는 단계; 상기 반도체 기판의 상부 표면이 노출되도록 제1절연막을 관통하는 제1개구부를 형성하는 단계; 상기 제1개구부를 충진하면서 상기 제1절연막 위에 제1도전층을 형성하는 단계; 상기 제1도전층 전면에 산화방지막을 형성하는 단계; 상기 산화방지막을 식각하여 상기 제1도전층을 일부 노출시키는 제2개구부를 정의하는 제1산화방지막 패턴을 형성하는 단계; 상기 제1산화방지막 패턴을 식각마스크로 이용하여 상기 제1도전층의 일부를 이방성 식각하여 상기 제1도전층내에 제3개구부를 형성하는 단계; 상기 제1산화방지막 패턴의 일부를 등방성 식각하여 상기 제1산화방지막 패턴과 밀착되어 있던 상기 제1도전층의 상부 표면 일부를 노출시키는 제2산화방지막 패턴을 형성하는 단계; 상기 제2산화방지막 패턴에 의해 보호되지 않는 상기 제1전도층의 노출 표면 전면에 산화막 마스크를 형성하는 단계; 상기 제2산화방지막 패턴을 제거하는 단계; 상기 산화막 마스크를 식각마스크로 사용하여 상기 제1도전층을 이방성 식각하여 원통형 스토리지 전극을 완성하는 단계; 상기 산화막 마스크를 제거하는 단계; 상기 원통형 스토리지 전극의 표면에 커패시터 절연막을 형성하는 단계; 및 상기 커패시터 절연막 표면에 제2도전층을 형성하는 단계를 포함하여 구성되며, 스토리지전극의 주벽의 상부단면에 형성되는 담장결함의 문제점을 해결하여 신뢰성과 제조수율이 향상되고, 스토리지 전극을 구성하는 폴리실리콘에서 불균일한 접촉저항이 유발되지 않는 고집적 원통형 커패시터를 제조할 수 있게 된다.

Description

반도체 메모리 장치의 원통형 커패시터 제조방법

제1a도 내지 제1h도는 종래 방법에 따른 반도체 메모리 장치의 원통형 커패시터 제조방법을 도시한 공정순서도.

제2도는 종래 방법에 따라 제조된 반도체 메모리 장치의 원통형 커패시터의 커패시터전극 주변부의 확대도.

제3a도 내지 제3h도는 본 발명에 따른 원통형 커패시터 제조방법의 일실시예를 도시한 공정순서도.

제4도는 본 발명에 따른 원통형 커패시터 제조방법의 다른 실시예의 공정일부를 도시한 단면도.

제5a도 내지 제5d도는 본 발명에 따른 원통형 커패시터 제조방법의 다른 일실시예를 도시한 공정순서도.

제6a도 내지 제6e도는 본 발명에 따른 원통형 커패시터 제조방법의 다른 실시예를 도시한 공정순서도.

제7a도 내지 제7e도는 본 발명에 따른 원통형 커패시터 제조방법의 또 다른 실시예를 도시한 공정순서도.

* 도면의 주요부분에 대한 부호의 설명

100 : 반도체 기판 110 : 제1절연막

120 : 제1개구부 130 : 제1도전층

140,140A,140B,140B' : 산화방지막, 제1산화방지막 패턴, 제2산화방지막 패턴, 산화방지막 패턴

150,150',150 : 제2개구부 160,160'160 : 제3개구부

170 : 스토리지전극의 주변의 상부단면

180 : 산화막 마스크 190 : 커패시터 절연막

200 : 제2도전층 210 : 보충 폴리실리콘층

220 : 포토레지스트패턴 230 : 측벽스페이서

240,240A,240B : 추가절연막, 제1추가절연막 패턴, 제2추가절연막 패턴

본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 특히 반도체 메모리 장치의 고집적 원통형 커패시터 제조방법에 관한 것이다.

메모리 셀의 면적 감소에 따른 셀커패시턴스 감소는 DRAM(Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 되는데, 셀커패시턴스가 감소되면 메모리 셀의 독출 능력이 저하되고 소프트 에러율을 증가될 뿐만 아니라 저전압에서의 소자동작이 어렵게 되어, 작동시 전력소모가 과다하게 된다. 때문에 반도체 메모리 장치의 고집적화를 위해서는 셀커패시턴스 감소 문제가 반드시 해결되어야 한다.

통상 약 1.5㎛²의 메모리 셀 면적을 가지는 64MD MRAM에 있어서는 일반적인 2차원적인 스택형 메모리셀이 사용된다면 오산화탄탈륨(Ta₂O₅)과 같은 고유전율의 물질이 사용되더라도 충분한 커패시턴스가 얻어지지 않기 때문에 3차원 구조의 스택형 커패시터가 개발되었고, 이것이 셀커패시턴스 향상에 크게 기여하고 있다.

상기 3차원 스택형 커패시터 구조중에서, 특히, 원통 구조(Cylindrical Capacitor)는 원통의 외면뿐만 아니라 내면까지 유효 커패시터 영역으로 이용할 수 있어서 종래부터 주목을 받아 왔다.

이러한 원통형 커패시터 제조방법은 N.Shinmura등에 의해서A Stacked Capicator Cell with Ring Structure라는 제목의 논문으로 Extended Abstracts of the 22nd International Conference on Solid State Devices and Materials, 1990, pp. 833-866에서 소개되었는데, 그 원통형 커패시터 제조방법을 설명하면 다음과 같다.

먼저 제1a도에 도시된 바와 같이, 반도체기판(10)에 절연막(20)이 침적 형성되고, 상기 절연막(20)을 관통하여 반도체 기판(10)의 표면에 이르는 절연막 개구부(30)를 형성한 후, 제1b도에서와 같이 상기 절연막 개구부(30)를 충진하면서 절연막(20) 전면을 덮도록 제1폴리실리콘(40)을 침적하고 제1폴리실리콘(40)위에 제2절연막(50)을 침척하여 패턴닝 한다. 다음에 제1C도에서와 같이 제2절연막(50)을 마스크로 하여 제1폴리실리콘(40)의 두께 일부를 식각하여 상기 절연막(20) 위에 얇은 폴리실리콘층(41)을 남겨놓고, 제1d도에서와 같이 스페이서 절연막(51)을 형성한다. 이어서, 제1e도에서와 같이 제1d도의 결과물 전면에 폴리실리콘(60)을 침적하고, 제1f도에서와 같이 상기 폴리실리콘(60)을 이방성 식각하여 스토리지 전극의 저부(底部,42)와 주벽(周壁,61)을 형성한다. 그리고 제1g도에서와 같이 상기 절연막(50) 및 상기 스페이서 절연막(51)을 식각하여 제거한다. 이후 제1h도에서와 같이 커패시터의 다른 쪽 전극을 이루는 폴리실리콘층(70)을 침적함으로써 커패시터 구조를 완성하게 된다.

그러나, 상기한 종래 방법의 문제점으로서 첫째, 제1f도와 같이 폴리실리콘(60)을 이방성 식각하여 스토리지전극의 주벽(61)을 형성하면 주벽부를 확대 도시한 제2도에서 볼 수 있는 바와 같이 담장결함이라고 불리우는 뾰족한 폴리실리콘 잔류물(64)이 주벽의 상부(62)에 남게 된다. 이러한 담장결함의 문제점으로서는 커패시터의 전기적 특성을 열화시킬 뿐만 아니라, 얇게 형성되기 때문에 기계적으로도 약하여 소자 제조공정 도중 쉽게 부러져 소자 표면에 부착됨으로써 소자 생산수율을 저하시키는 점과, 둘째 커패시터의 스토리지전극의 구성이 폴리실리콘층(42)과 폴리실리콘층(61) 2개의 층이 접촉면(I)을 통해 연결되어 이루어지는바, 이로 인하여 상기 접촉면(I)에서 두 폴리실리콘층(42)(61)간의 접촉저항이 불균일하게 증가되고, 그 결과 통사의 DRAM에서와 같이 수많은 커패시터가 동시에 균일하게 제조되어야 하는 곳에서는 그 커패시터의 성능 저하가 유발된다는 점이 지적되어 왔다.

이에, 본 발명의 목적은 상기와 같은 담장결함의 문제점을 해결하여, 신뢰성과 제조수율이 향상된 고집적 원통형 커패시터 제조방법을 제공하는 것이다.

본 발명의 다른 목적은 스토리지 전극을 구성하는 폴리실리콘에서 불균일한 접촉저항이 유발되지 않는 고집적 원통형 커패시터 제조방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명자는 반도체장치의 원통형 스토리지전극의 주벽 상부 단면을 형성하는데 있어서, 스토리지전극의 주벽의 상부단면이 될 부분 위에 다른 물질층을 적층하였다가, 후에 상기 다른 물질층을 제거하여 스토리지전극의 주벽의 상부단면을 노출시키는 방법을 채용하였고; 또한 스토리지 전극을 구성하는 전체 폴리실리콘층을 하나의 공정에서 동시에 침적하여 형성하였다.

즉, 상기 목적을 달성하기 위한 본 발명의 구성은, 반도체 기판상에 제1절연막을 형성하는 단계; 상기 반도체 기판의 상부 표면이 노출되도록 제1절연막을 관통하는 제1개구부를 형성하는 단계; 상기 제1개구부를 충진하면서 상기 제1절연막 위에 제1도전층을 형성하는 단계; 상기 제1도전층 전면에 산화방지막을 형성하는 단계; 상기 산화방지막을 식각하여 상기 제1도전층을 일부 노출시키는 제2개구부를 정의하는 제1산화방지막 패턴을 형성하는 단계; 상기 제1산화방지막 패턴을 식각마스크로 이용하여 상기 제1도전층의 일부를 이방성 식각하여 상기 제1도전층내에 제3개구부를 형성하는 단계; 상기 제1산화방지막 패턴의 일부를 등방성 식각하여 상기 제1산화방지막 패턴과 밀착되어있던 상기 제1도전층의 상부 표면 일부를 노출시키는 제2산화방지막 패턴을 형성하는 단계; 상기 제2산화방지막 패턴에 의해 보호되지 않는 상기 제1도전층의 노출 표면 전면에 산화막 마스크를 형성하는 단계; 상기 제2산화방지막 패턴을 제거하는 단계; 상기 산화막 마스크를 식각마스크로 사용하여 상기 제1도전층을 이방성 식각하여 원통형 스토리지 전극을 완성하는 단계; 상기 산화막 마스크를 제거하는 단계; 상기 원통형 스토리지 전극의 표면에 커패시터 절연막을 형성하는 단계; 및 상기 커패시터 절연막 표면에 제2도전층을 형성하는 단계를 포함하여 이루어진다.

상기 목적을 달성하기 위하여 본 발명의 다른 구성은, 반도체 기판상에 제1절연막을 형성하는 단계; 상기 반도체 기판의 상부 표면이 노출되도록 제1절연막을 관통하는 제1개구부를 형성하는 단계; 상기 제1개구부를 충진하면서 상기 제1절연막 위에 제1도전층을 형성하는 단계; 상기 제1도전층 전면에 산화방지막을 형성하는 단계; 상기 산화방지막 전면에 포토레지스트층을 형성하는 단계; 상기 포토레지스트층 및 산화방지막을 식각하여 제1도전층을 일부 노출시키는 제2개구부를 정의하는 포토레지스트 패턴 및 산화방지막 패턴을 형성하는 단계; 상기 포토레지스트 패턴의 측벽과 상기 산화방지막 패턴의 측벽에 측벽 스페이서를 형성하는 단계; 상기 포토레지스트 패턴과 상기 측벽 스페이서를 식각마스크로하여 상기 제1도전층의 일부를 이방성 식각하여 상기 제1도전층내에 제3개구부를 형성하는 단계; 상기 포토레지스트 패턴과 상기 측벽스페이서를 제거하는 단계; 상기 산화방지막 패턴에 의해 보호되지 않는 상기 제1도전층의 노출 표면 전면에 산화막 마스크를 형성하는 단계; 상기 산화방지막 패턴을 제거하는 단계; 상기 산화막 마스크를 식각마스크로 사용하여 상기 제1도전층을 이방성 식각하여 원통형 스토리지 전극을 완성하는 단계; 상기 산화막 마스크를 제거하는 단계; 상기 원통형 스토리지 전극 표면에 커패시터 절연막을 형성하는 단계; 및 상기 커패시터 절연막 표면에 제2도전층을 형성하는 단계를 포함하여 이루어진다.

상기 목적을 달성하기 위한 본 발명의 또 다른 구성은, 반도체 기판상에 제1절연막을 형성하는 단계; 상기 반도체 기판의 상부 표면이 노출되도록 제1절연막을 관통하는 제1개구부를 형성하는 단계; 상기 제1개구부를 충진하면서 상기 제1절연막 위에 제1도전층을 형성하는 단계; 상기 제1도전층 전면에 산화방지막을 형성하는 단계; 상기 산화 방지막 전면에 추가 절연막을 형성하는 단계; 상기 추가 절연막과 상기 산화방지막을 식각하여 제1도전층의 일부를 노출시키는 제2개구부를 정의하는 제1추가절연막 패턴과 제1산화방지막 패턴을 형성하는 단계; 상기 제1추가절연막 패턴과 상기 제1산화방지막 패턴을 식각마스크로 사용하여 상기 제1도전층의 일부를 이방성 식각하여 상기 제1도전층내에 제3개구부를 형성하는 단계; 상기 제1추가절연막 패턴의 일부를 등방성 식각하여 상가 제1추가절연막 패턴과 밀착되어있던 상기 제1산화방지막 패턴의 상부 표면 일부를 노출시키는 제2추가절연막 패턴을 형성하는 단계; 상기 제2추가절연막 패턴을 식각마스크로 하여 상기 제1산화방지막 패턴을 식각함으로써 상기 제1산화방지막 패턴과 밀착되어있던 상기 제1도전층의 상부 표면 일부를 노출시키는 제2산화방지막 패턴을 형성하는 단계; 상기 제2추가절연막 패턴을 제거하는 단계; 상기 제2산화방지막 패턴에 의해 보호되지 않는 상기 제1도전층의 노출표면에 산화막 마스크를 형성하는 단계; 상기 제2산화방지막 패턴을 제거하는 단계; 상기 산화막 마스크를 식각마스크로 사용하여 상기 제1도전층을 이방성 식각하여 원통형 스토리지 전극을 완성하는 단계; 상기 산화막 마스크를 제거하는 단계; 상기 원통형 스토리지 전극 표면에 커패시터 절연막을 형성하는 단계; 및 상기 커패시터 절연막 표면에 제2도전층을 형성하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. 각 도면에서 동일한 참조번호는 동일한 요소를 나타낸다.

제3a도 내지 제3h도는 본 발명에 따른 원통형 커패시터 제조방법의 제1실시예를 도시한 공정순서도이다.

제3a도는 반도체기판(100)상에 제1절연막(110)을 형성하고 상기 반도체기판(100)의 상부 표면이 노출되도록 상기 제1절연막(110)을 관통하는 제1개구부(120)를 형성한 후, 상기 제1개구부(120)를 충진하면서 상기 제1절연막(110)위에 스토리지전극으로 사용될 제1도전층(130)을 형성하고, 상기 제1도전층(130) 전면에 산화방지막(140)을 형성하는 공정을 도시한 것이다.

이때 통상 MOSFET과 결합되어 동작되는 SRAM셀과 같은 소자에서는 상기 반도체기판(100)이 MOSFET의 소스 혹은 드레인 단자가 될 수 있다. 또한 상기 제1절연막(110)은 고온산화막 혹은 BPSG(Boro-Phosphoro-Silicate-Glass) 혹은 플라즈마 CVD 산화물등으로 형성할 수 있고, 상기 제1도전층(130)은 도핑되지 않은 실리콘층을 침적한 후 POCL₃를 도핑하거나, 통상적으로 사용되는 PH₃를 포함하는 폴리실리콘 침적 분위기 속에서 성장되는 인(P)이 고농도로 도핑된 인-시튜(in-situ) 도핑 폴리실리콘을 사용하여 만들 수도 있다. 제1도전층(130)의 두께는 약 4000Å로 침적하는 것이 바람직스럽다. 상기 산화방지막(140)은 실리콘질화물을 화학증착법으로 침적하여 형성할 수 있고, 막의 두께는 2500Å정도로 하는 것이 바람직스럽다.

제3b도는 상기 제1도전층(130)의 일부를 노출시키는 제2개구부(150)를 정의하는 제1산화방지막 패턴(140A)을 형성한 것을 도시한 것이고, 제3c도는 상기 제2개구부(150)를 통해 노출된 상기 제1도전층(130)을 이방성 식각하여 제3개구부(160)를 형성하는 공정을 도시한 것이다.

상기 제3개구부(160) 형성시는 상기 제1도전층(130) 두께의 일부만을 식각하는데, 예를 들어 제1도전층(130)의 두께가 4000Å정도인 경우라면 상기 제3개구부(160)의 깊이는 3000Å정도로 하는 것이 바람직스럽다.

제3d도는 상기 제1산화방지막 패턴(140A)을 그 두께의 일부에 상당하는 만큼 등방성 식각하여 상기 제1산화방지막 패턴(140A)과 밀착되어있던 상기 제1도전층(130)의 상부 표면 일부 즉, 스토리지전극의 주벽의 상부 단면(170)을 노출시키는 제2산화방지막 패턴(140B)을 형성하는 공정을 도시한 것이다. 이때 노출되는 제1도전층의 상부 표면의 넓이는 1200Å 정도로 하는 것이 바람직스럽다. 상기 노출 공정은 인산을 포함하고 있는 가열된 용액속에서 이루어 질 수 있다.

제3e도는 상기 제2산화방지막 패턴(140B)으로 보호되지 않는 상기 제1도전층(130)의 노출 표면에 산화막 마스크(180)를 형성하는 공정을 도시한 것으로서, 이 공정은 H₂O가 포함된 Si산화 분위기 속에서 이루어질 수 있으며, 산화막 마스크(180)의 두께는 후속되는 공정인 제1도전층(130)의 이방성 식각공정(제3f도)에서 산화막 마스크(180)의 일부가 손실될 것을 고려하여 여유 있는 두께이어야 하며, 500Å정도의 두께가 바람직하나 이를 초과하여 1000Å정도로 할 수도 있다.

제3f도는 상기 제2산화방지막 패턴(140B)을 제거하고 산화막 마스크(180)를 식각마스크로 사용하여 상기 제1도전층(130)을 이방성 식각하여 저부와 주벽이 하나로 연결된 원통형 스토리지 전극을 형성하는 공정을 도시한 것이다. 질화막으로 된 제2산화방지막 패턴(140B)을 제거하기 위해서는, 먼저 질화막 표면에 형성된 얇은 산화막(미도시)의 제거를 위하여 불산이 포함된 용액내에서 습식식각을 행한 후, 상기 제2산화방지막 패턴(140B)의 제거는 인산이 포함된 가열된 용액속에서 하는 것이 효과적이다. 또한 상기 질화막으로된 제2산화방지막 패턴(140B)의 제거공정은 상기 산화막 마스크(180)를 그 하부의 제1도전층(130)의 식각을 방지하는 마스크로 사용하면서 건식식각을 행함으로써 할 수도 있다.

제3g도는 식각마스크로 사용된 상기 산화막 마스크(180)를 제거하는 공정을 도시한 것이다. 상기 산화막 마스크(180)는 불산을 포함하는 산화물 식각액을 사용하여 제거할 수 있다.

제3h도는 상기 제1도전층(130) 표면에 커패시터 절연막(190)을 형성하고, 상기 커패시터 절연막(190) 표면에 제2도전층(200)을 형성하는 공정을 도시한 것이다.

상기 커패시터 절연막(190)은 실리콘 질화막과 실리콘산화막으로 구성된 복합막일 수 있으며, 상기 제2도전층(200)은 커패시터 전극으로서 폴리실리콘층을 화학증착하여 형성할 수 있다.

제4도는 본 발명에 의한 원통형 커패시터 제조방법의 제2실시예를 도시한 것으로서, 제1실시예의 공정에 따라 제3f도의 제2산화방지막 패턴(140B) 제거공정을 마친 후에 상기 제3개구부(160)가 매몰되도록 산화막 마스크(180) 위와 제1도전층(130)위에 보충 폴리실리콘층(210)을 형성하는 공정이 추가된 것이며, 그 후 제1실시예에서와 같이 제1도전층(130)을 이방성 식각공정을 행한다. 제2실시예의 효과로서는 상기 제1도전층(130)의 이방성 식각공정을 할 때 상기 보충 폴리실리콘층(210)이 상기 산화막 마스크(180)가 식각분위기에 직접 노출되는 시간을 감소시켜서, 상기 산화막 마스크(180)가 과도하게 손실되는 것을 방지할 수 있다는 것이다.

제5a도내지 제5d도는 본 발명에 의한 원통형 커패시터 제조방법의 제3실시예를 도시한 것으로서, 제1실시예에서 반도체기판(100)상에 제1절연막(110)을 형성할 때 상기 제1절연막(110)을 산화막(111), 질화막(112) 및 산화막(113)으로 다층 구성한 것에 특징이 있다.

상기 제1절연막(110)을 형성한 이후에는 제5b도에 해당하는 공정까지 제1실시예와 동일하게 후속 공정들을 행하는데, 제5b도는 제1도전층(130)을 이방성 식각공정을 행한 후의 결과물을 도시한 것이다. 이어서 상기 산화막 마스크(180)의 제거 공정을 행하는데, 이때 상기 제1절연막(110)의 상부층을 구성하는 산화막(113)을 완전히 제거하여 제5c도에서와 같이 상기 산화막(113)과 밀착되어 있던 제1도전층(130)의 표면을 전부 노출시킴으로써 커패시턴스 값을 크게 할 수도 있고, 아니면 상기 산화막(113)의 일부를 잔존시켜서 커패시터의 기계적 강도가 크게 되도록 조정 할 수도 있다.

상기 제1절연막(110)의 형성은 질화막(112)이 200Å정도, 산화막(113)은 1000Å 정도가 되도록 저압 CVD법으로 침적하여 할 수 있다. 상기 산화막(180) 및 산화막(113)을 제거한 이후에는 제5d도에서와 같이 커패시터 절연막(190) 및 제2도전층(200)을 형성시킨다.

제6a도내지 제6e도는 본 발명에 의한 원통형 커패시터 제조방법의 제4실시예를 도시한 것으로서, 측벽스페이서(230)를 이용하여 스토리지 전극의 주벽의 상부단면(170)을 형성한다는 것에 특징이 있다.

제6a도는 제1실시예에서와 같이, 반도체기판(100)상에 제1절연막(110)을 형성하고 상기 반도체기판(100)의 상부 표면이 노출되도록 제1절연막(110)을 관통하는 제1개구부(120)를 형성하며, 제1개구부(120)를 충진하면서 상기 제1절연막(110)위에 스토리지전극으로 사용될 제1도전층(130)을 형성한 후, 상기 제1도전층(130) 전면에 산화방지막(140)을 형성하는 공정을 도시한 것이다.

제6b도는 상기 산화방지막(140) 전면에 포토레지스트층을 형성하고, 상기 제1도전층(130)이 노출되도록 포토레지스트층과 그 하부의 상기 산화방지막(140)을 식각하여 제2개구부(150')를 정의하는 산화방지막 패턴(140B')과 포토레지스트 패턴(220)을 형성하는 공정을 도시한 것이다.

이어서 제6c도에서와 같이 상기 포토레지스트 패턴(220)의 측벽과 상기 산화방지막 패턴(140B')의 측벽에 측벽스페이서(230)를 형성한다.

그리고 제6d도에서와 같이 상기 포토레지스트 패턴(220)과 상기 측벽스페이서(230)를 식각마스크로하여 상기 제1도전층(130)을 일부 이방성 식각함으로써 제1도전층(130)내에 제3개구부(160')를 형성한다.

이후 상기 포토레지스트 패턴(220)과 상기 측벽스페이서(230)를 제거하면 제6e도에 도시된 바와 같은 결과물이 얻어지는 바, 이는 제1실시예의 제3d도에 상당한다. 이후의 공정은 제1실시예에 준한다.

한편, 제4실시예에서 산화방지막(140)은 제1실시예의 경우보다 얇게 형성하는데 저압CVD방법으로 1000Å 정도의 질화막으로 형성하는 것이 바람직하다.

상기 측벽스페이서(230)의 형성은 CF₃와 CHF₃가스 분위기를 사용하는 플라즈마내에서 생성되는 부산물로 형성할 수 있으며, 상기 포토레지스트층(220)과 상기 측벽스페이서(230)의 제거는 산소를 포함하고 있는 플라즈마내에서 행해지는 애슁(ashing)공정과 습식 식각방법으로 행할 수 있다.

제7a도 내지 제7e도는 본 발명에 의한 원통형 커패시터 제조방법의 제5실시예를 도시한 것으로서, 제1실시예의 산화방지막(140)위에 추가절연막(240)을 형성하고, 이 추가절연막(240)을 이용하여 스토리지 전극의 주벽의 상부단면(170)을 형성한다는 것에 특징이 있다.

제7a도는 반도체기판(100)상에 제1절연막(110)을 형성하고 상기 반도체기판(100)의 상부 표면이 노출되도록 제1절연막(110)을 관통하는 제1개구부(120)를 형성하며, 제1개구부(120)를 충진하면서 상기 제1절연막(110)위에 스토리지전극으로 사용될 제1도전층(130)을 형성한 후, 상기 제1도전층(130) 전면에 산화방지막(140)과 추가 절연막(240)을 차례로 형성한 것을 도시한 것이다. 여기서 산화 방지막(140)은 질화막을 저압CVD법으로 300Å 정도로 형성하고, 상기 추가 절연막(240)은 저압CVD법으로 2500Å 정도로 형성하는 것이 바람직스럽다.

제7b도는 상기 제1도전층(130)을 일부 노출시키는 제2개구부(150)를 정의하는 제1추가절연막 패턴(240A)과 제1산화방지막 패턴(140A)을 형성하는 공정을 도시한 것이고, 제7c도는 상기 제2개구부(150)를 통해 노출된 상기 제1도전층(130)을 그 두께의 일부만이 잔류하도록 이방성 식각하여 제3개구부(160)를 형성한 것을 도시한 것이다.

제7d도는 상기 제1추가절연막 패턴(240A)의 일부를 등방성 식각하여 상기 제1추가절연막 패턴(240A)과 밀착되어있던 상기 제1산화방지막 패턴(140A)의 일부 상부 표면을 노출시키는 제2추가절연막 패턴(240B)을 형성하는 공정을 도시한 것이다.

제7e도는 상기 제2추가절연막 패턴(240B)을 식각 마스크로하여 상기 제1산화방지막 패턴(140A)을 식각함으로써 상기 제1산화방지막 패턴(140A)과 밀착되어있던 상기 제1도전층(130)의 상부 표면 일부, 즉 스토리지전극의 주벽의 상부단면(170)을 노출시키는 제2산화방지막 패턴(140B)을 형성하는 공정을 나타낸 것이다.

이후 상기 제2추가절연막 패턴(240B)을 제거하면 제1실시예의 제3d도에 상당하는 결과물이 얻어지고, 그 이후의 공정은 제1실시예와 동일하게 진행된다.

상기와 같이 본 발명에 의하면, 반도체장치의 원통형 스토리지 전극의 주벽 상부 단면을 형성하는 방법에 있어서, 스토리지전극의 주벽의 상부단면이 될 부분위에 다른 물질층으로 적층하였다가, 후에 상기 다른 물질층을 제거하여 스토리지전극의 주벽의 상부단면을 노출시키는 방법을 채용함으로써, 담장결함의 문제점을 해결하여, 신뢰성과 제조수율이 향상되고; 나아가, 스토리지 전극을 구성하는 전체 폴리실리콘층을 하나의 공정에서 동시에 침척하여 형성함으로써 스토리지 전극을 구성하는 폴리실리콘에서 불균일한 접촉저항이 유발되지 않는 고집적 원통형 커패시터를 제조할 수 있게 된다.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기 보다는 바람직한 실시예의 예시로서 해석되어야 한다. 예를 들어 본 발명이 속하는 분야에서 숙달된 자는 본 발명의 각 공정에서 침착되는 층의 구성 재료, 각층의 두께, 또는 각 개구부를 형성하는 방법 등을 변형하여 본 발명을 실시할 수 있음이 명백하다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims (9)

1. A) 반도체 기판상에 제1절연막을 형성하는 단계; B) 상기 반도체 기판의 상부 표면이 노출되도록 제1절연막을 관통하는 제1개구부를 형성하는 단계; c) 상기 제1개구부를 충진하면서 상기 제1절연막 위에 제1도전층을 형성하는 단계; d) 상기 제1도전층 전면에 산화방지막을 형성하는 단계; e) 상기 산화방지막을 식각하여 상기 제1도전층을 일부 노출시키는 제2개구부를 정의하는 제1산화방지막 패턴을 형성하는 단계; f) 상기 제1산화방지막 패턴을 식각마스크로 이용하여 상기 제1도전층의 일부를 이방성 식각하여 상기 제1도전층내에 제3개구부를 형성하는 단계; g) 상기 제1산화방지막 패턴의 일부를 등방성 식각하여 상기 제1산화방지막 패턴과 밀착되어 있던 상기 제1도전층의 상부 표면 일부를 노출시키는 제2산화방지막 패턴을 형성하는 단계; h) 상기 제2산화방지막 패턴에 의해 보호되지 않는 상기 제1도전층의 노출 표면 전면에 산화막 마스크를 형성하는 단계; i) 상기 제2산화방지막 패턴을 제거하는 단계; j) 상기 산화막 마스크를 식각마스크로 사용하여 상기 제1도전층을 이방성 식각하여 원통형 스토리지 전극을 완성하는 단계; k) 상기 산화막 마스크를 제거하는 단계; l) 상기 원통형 스토리지 전극의 표면에 커패시터 절연막을 형성하는 단계; 및 m) 상기 커패시터 절연막 표면에 제2도전층을 형성하는 단계를 포함하여 구성되는 반도체 메모리 장치의 원통형 커패시터 제조방법.
2. 제1항에 있어서, 상기 제2산화방지막 패턴을 제거하는 단계 이후에 상기 제3개구부가 매몰되도록 상기 산화막 마스크 위와 상기 제1도전층 위에 보충 실리콘층을 침척하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 원통형 커패시터 제조방법.
3. 제1항에 있어서, 상기 제1절연막은 산화막, 질화막 및 산화막을 차례로 적층하여 구성하는 것을 특징으로 하는 반도체 메모리 장치의 원통형 커패시터 제조방법.
4. A) 반도체 기판상에 제1절연막을 형성하는 단계; B) 상기 반도체 기판의 상부 표면이 노출되도록 제1절연막을 관통하는 제1개구부를 형성하는 단계; c) 상기 제1개구부를 충진하면서 상기 제1절연막 위에 제1도전층을 형성하는 단계; d) 상기 제1도전층 전면에 산화방지막을 형성하는 단계; e) 상기 산화방지막 전면에 포토레지스트층을 형성하는 단계; f) 상기 포토레지스트층 및 산화방지막을 식각하여 제1도전층을 일부 노출시키는 제2개구부를 정의하는 포토레지스트 패턴 및 산화방지막 패턴을 형성하는 단계; g) 상기 포토레지스트 패턴의 측벽과 상기 산화방지막 패턴의 측벽에 측벽스페이서를 형성하는 단계; h) 상기 포토레지스트 패턴과 상기 측벽스페이서를 식각마스크로 하여 상기 제1도전층의 일부를 이방성 식각하여 상기 제1도전층내에 제3개구부를 형성하는 단계; i) 상기 포토레지스트 패턴과 상기 측벽스페이서를 제거하는 단계. j) 상기 포토레지스트 패턴에 의해 보호되지 않는 상기 제1도전층의 노출 표면 전면에 산화막 마스크를 형성하는 단계; k) 상기 산화방지막 패턴을 제거하는 단계; l) 상기 산화막 마스크를 식각마스크로 사용하여 상기 제1도전층을 이방성 식각하여 원통형 스토리지 전극을 완성하는 단계; m) 상기 산화막 마스크를 제거하는 단계; n) 상기 원통형 스토리지 전극 표면에 커패시터 절연막을 형성하는 단계; 및 o) 상기 커패시터 절연막 표면에 제2도전층을 형성하는 단계를 포함하는 반도체 메모리 장치의 원통형 커패시터 제조방법.
5. 제4항에 있어서, 상기 산화방지막 패턴을 제거하는 단계 이후에 상기 제3개구부가 매몰되도록 상기 산화막 마스크 위와 상기 제1도전층 위에 보충 실리콘층을 침척하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 원통형 커패시터 제조방법.
6. 제4항에 있어서, 상기 제1절연막은 산화막, 질화막 및 산화막을 차례로 구성하는 것을 특징으로 하는 반도체 메모리 장치의 원통형 커패시터 제조방법.
7. A) 반도체 기판상에 제1절연막을 형성하는 단계; B) 상기 반도체 기판의 상부 표면이 노출되도록 제1절연막을 관통하는 제1개구부를 형성하는 단계; c) 상기 제1개구부를 충진하면서 상기 제1절연막 위에 제1도전층을 형성하는 단계; d) 상기 제1도전층 전면에 산화방지막을 형성하는 단계; e) 상기 산화방지막 전면에 추가 절연막을 형성하는 단계; f) 상기 추가 절연막과 상기 산화방지막을 식각하여 상기 제1도전층의 일부를 노출시키는 제2개구부를 정의하는 제1추가절연막 패턴과 제1산화방지막 패턴을 형성하는 단계; g) 상기 제1추가절연막 패턴과 상기 제1산화방지막 패턴을 식각마스크로 사용하여 상기 제1도전층의 일부를 이방성 식각하여 상기 제1도전층내에 제3개구부를 형성하는 단계; h) 상기 제1추가절연막 패턴의 일부를 등방성 식각하여 상기 제1추가절연막 패턴과 밀착되어 있던 상기 제1산화막방지 패턴의 상부 표면 일부를 노출시키는 제2추가절연막 패턴을 형성하는 단계; i) 상기 제2추가절연막 패턴을 식각 마스크로 하여 상기 제1산화막 패턴을 식각함으로써 상기 제1산화방지막 패턴과 밀착되어 있던 상기 제1도전층의 상부 표면 일부를 노출시키는 제2산화방지막 패턴을 형성하는 단계; j) 상기 제2추가절연막 패턴을 제거하는 단계; k) 상기 제2산화방지막 패턴에 의해 보호되지 않는 상기 제1도전층의 노출 표면에 산화막 마스크를 형성하는 단계; l) 상기 제2산화방지막 패턴을 제거하는 단계; m) 상기 산화막 마스크를 식각마스크로 사용하여 상기 제1도전층을 이방성 식각하여 원통형 스토리지 전극을 완성하는 단계; n) 상기 산화막 마스크를 제거하는 단계; o) 상기 원통형 스토리지 전극 표면에 커패시터 절연막을 형성하는 단계; 및 p) 상기 커패시터 절연막 표면에 제2도전층을 형성하는 단계를 포함하여 구성되는 반도체 메모리 장치의 원통형 커패시터 제조방법.
8. 제7항에 있어서, 상기 제2산화방지막 패턴을 제거하는 단계 이후에 상기 제3개구부가 매몰되도록 상기 산화막 마스크위와 상기 제1도전층 위에 보충 실리콘층을 침적하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 원통형 커패시터 제조방법.
9. 제7항에 있어서, 상기 제1절연막은 산화막, 질화막 및 산화막을 차례로 적층하여 구성하는 것을 특징으로 하는 반도체 메모리 장치의 원통형 커패시터 제조방법.