JPH07176608A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07176608A JPH07176608A JP5317859A JP31785993A JPH07176608A JP H07176608 A JPH07176608 A JP H07176608A JP 5317859 A JP5317859 A JP 5317859A JP 31785993 A JP31785993 A JP 31785993A JP H07176608 A JPH07176608 A JP H07176608A
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Abstract
(57)【要約】
【目的】 選択的に酸素イオン注入をして局部的に埋込
み酸化膜層を形成する際に、埋込み酸化膜層と半導体基
板界面に欠陥が発生するのを防止することを目的として
いる。 【構成】 選択的に酸素をイオン注入する工程と、この
イオン注入領域に接する部分もしくは一部がイオン注入
領域に含まれ、かつイオン注入領域を囲むよう半導体基
板１の内部に、イオン注入の投影飛程６と３倍の偏差７
の和よりも深い溝８を形成する工程と、前記イオン注入
した層を安定な酸化膜層４にする熱処理工程を少なくと
も含んでいる。
み酸化膜層を形成する際に、埋込み酸化膜層と半導体基
板界面に欠陥が発生するのを防止することを目的として
いる。 【構成】 選択的に酸素をイオン注入する工程と、この
イオン注入領域に接する部分もしくは一部がイオン注入
領域に含まれ、かつイオン注入領域を囲むよう半導体基
板１の内部に、イオン注入の投影飛程６と３倍の偏差７
の和よりも深い溝８を形成する工程と、前記イオン注入
した層を安定な酸化膜層４にする熱処理工程を少なくと
も含んでいる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
同一基板にＳＯＩ構造のトランジスタとバルク上に形成
したトランジスタを搭載する混在型半導体集積回路装置
に適用して有効な技術に関する。
同一基板にＳＯＩ構造のトランジスタとバルク上に形成
したトランジスタを搭載する混在型半導体集積回路装置
に適用して有効な技術に関する。
【０００２】
【従来の技術】従来、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ
Ｉｎｓｕｌａｔｏｒ）構造によって素子間の完全分離が
容易になり、またソフトエラーやＣＭＯＳ特有のラッチ
アップ抑制が可能になってきた。また、ＳＯＩの表面Ｓ
ｉ層を１００ｎｍ程度まで薄く、不純物濃度も比較的低
い状態に制御して、ＳＯＩのＳｉ層のほぼ全体が空乏化
するような条件にすると、短チャネル効果の抑制やＭＯ
ＳＦＥＴの電流駆動能力の向上などさらに優れた性能を
得られることがわかってきた。１００ｎｍ程度の薄膜Ｓ
ＯＩ層を大面積に均一に形成する技術としてＳＩＭＯＸ
（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔａｔｉ
ｏｎ Ｏｘｙｇｅｎ）法が最もよく研究されている。こ
の方法は高濃度の酸素イオンをＳｉ基板深く注入し、そ
の後の高温熱処理でＳｉと酸素とを反応させて、Ｓｉ基
板内部に埋込みＳｉＯ2 層を形成し、その表面に薄い単
結晶Ｓｉ層を残すものである。酸素の注入量は１０18ｃ
ｍ-2程度、イオン注入の加速電圧は１５０〜２００Ｋｅ
Ｖが用いられる。注入後の高温熱処理は１３００℃前後
で４〜６時間程度行われる。
Ｉｎｓｕｌａｔｏｒ）構造によって素子間の完全分離が
容易になり、またソフトエラーやＣＭＯＳ特有のラッチ
アップ抑制が可能になってきた。また、ＳＯＩの表面Ｓ
ｉ層を１００ｎｍ程度まで薄く、不純物濃度も比較的低
い状態に制御して、ＳＯＩのＳｉ層のほぼ全体が空乏化
するような条件にすると、短チャネル効果の抑制やＭＯ
ＳＦＥＴの電流駆動能力の向上などさらに優れた性能を
得られることがわかってきた。１００ｎｍ程度の薄膜Ｓ
ＯＩ層を大面積に均一に形成する技術としてＳＩＭＯＸ
（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔａｔｉ
ｏｎ Ｏｘｙｇｅｎ）法が最もよく研究されている。こ
の方法は高濃度の酸素イオンをＳｉ基板深く注入し、そ
の後の高温熱処理でＳｉと酸素とを反応させて、Ｓｉ基
板内部に埋込みＳｉＯ2 層を形成し、その表面に薄い単
結晶Ｓｉ層を残すものである。酸素の注入量は１０18ｃ
ｍ-2程度、イオン注入の加速電圧は１５０〜２００Ｋｅ
Ｖが用いられる。注入後の高温熱処理は１３００℃前後
で４〜６時間程度行われる。
【０００３】このようなＳＯＩ基板上にＭＯＳトランジ
スタとバイポーラトランジスタとを複合した高速、低消
費電力の半導体集積回路（以下、ＢｉＣＭＯＳ回路と略
す）を形成する場合、以下のような問題が生じる。
スタとバイポーラトランジスタとを複合した高速、低消
費電力の半導体集積回路（以下、ＢｉＣＭＯＳ回路と略
す）を形成する場合、以下のような問題が生じる。
【０００４】ＳＯＩ構造を採用するＭＯＳトランジスタ
においては動作状態でのチャネル形成領域を完全空乏化
し、キンク（Ｋｉｎｋ）特性を防止する目的で、Ｓｉ層
を薄膜化する必要がある。通常、Ｓｉ層は１００ｎｍ以
下の膜厚で形成される。ＢｉＣＭＯＳ回路において、Ｓ
ＯＩのＳｉ薄膜層に縦型構造のｎｐｎ型バイポーラトラ
ンジスタを構成することが難しい。即ち、ｎ型エミッタ
領域、ｐ型ベース領域、ｎ型コレクタ領域のそれぞれの
縦方向（垂直方向）のサイズ縮小には耐圧確保のため限
界があり、特にｎ+ 埋込み層を形成するとベース・コレ
クタ間耐圧、エミッタ・コレクタ間耐圧を確保すること
が困難である。一方、ｎ+ 埋込み層を形成しないとコレ
クタ層の抵抗が高くなり、コレクタ電流飽和が起こりや
すくなったり、遮断周波数ｆT が低下したりしてしま
う。
においては動作状態でのチャネル形成領域を完全空乏化
し、キンク（Ｋｉｎｋ）特性を防止する目的で、Ｓｉ層
を薄膜化する必要がある。通常、Ｓｉ層は１００ｎｍ以
下の膜厚で形成される。ＢｉＣＭＯＳ回路において、Ｓ
ＯＩのＳｉ薄膜層に縦型構造のｎｐｎ型バイポーラトラ
ンジスタを構成することが難しい。即ち、ｎ型エミッタ
領域、ｐ型ベース領域、ｎ型コレクタ領域のそれぞれの
縦方向（垂直方向）のサイズ縮小には耐圧確保のため限
界があり、特にｎ+ 埋込み層を形成するとベース・コレ
クタ間耐圧、エミッタ・コレクタ間耐圧を確保すること
が困難である。一方、ｎ+ 埋込み層を形成しないとコレ
クタ層の抵抗が高くなり、コレクタ電流飽和が起こりや
すくなったり、遮断周波数ｆT が低下したりしてしま
う。
【０００５】また、縦型構造のバイポーラトランジスタ
よりもＳＯＩ構造のＭＯＳトランジスタと組み合わせや
すい横型構造のｎｐｎバイポーラトランジスタを用いる
方法もあるが横型のバイポーラトランジスタでは基板表
面の影響を受けやすく高い電流増幅率、高い耐圧を得る
ことがむずかしい。
よりもＳＯＩ構造のＭＯＳトランジスタと組み合わせや
すい横型構造のｎｐｎバイポーラトランジスタを用いる
方法もあるが横型のバイポーラトランジスタでは基板表
面の影響を受けやすく高い電流増幅率、高い耐圧を得る
ことがむずかしい。
【０００６】このようなＳＯＩ基板上にＢｉＣＭＯＳ回
路を形成する際に生じる問題点を解決するためにＳＯＩ
基板に選択的にバルク領域を設け、ここにバイポーラト
ランジスタを形成する方法がＭａｔｓｕｍｏｔｏ ｅｔ
ａｌ，ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴＥＲＳ ６
ｔｈ Ｊｕｌｙ １９８９ ｖｏｌ．２５Ｎｏ１４，ｐ
ｐ．９０４−９０５に述べられている。しかしこの方法
では局部的にバルク領域を残した局部（Ｌｏｃａｌ）Ｓ
ＩＭＯＸ基板を酸素イオン注入法で製作する際、ＳＯＩ
部分と基板部分の境界に欠陥が発生し素子歩留が悪化す
る。
路を形成する際に生じる問題点を解決するためにＳＯＩ
基板に選択的にバルク領域を設け、ここにバイポーラト
ランジスタを形成する方法がＭａｔｓｕｍｏｔｏ ｅｔ
ａｌ，ＥＬＥＣＴＲＯＮＩＣＳ ＬＥＴＴＥＲＳ ６
ｔｈ Ｊｕｌｙ １９８９ ｖｏｌ．２５Ｎｏ１４，ｐ
ｐ．９０４−９０５に述べられている。しかしこの方法
では局部的にバルク領域を残した局部（Ｌｏｃａｌ）Ｓ
ＩＭＯＸ基板を酸素イオン注入法で製作する際、ＳＯＩ
部分と基板部分の境界に欠陥が発生し素子歩留が悪化す
る。
【０００７】この欠陥発生を防止するひとつの方法は特
開昭６１−１２１４６８号公報に述べられている。即
ち、図２２（ａ）〜（ｅ）に示すように、基板５０１に
ＳＯＩ構造となる部分５００の少なくとも主要な箇所に
レジスト５０５を設けて溝５０４を掘る工程を経て、さ
らに前記ＳＯＩ構造となる部分５００にマスク５０５′
を用いて選択的に深い酸素イオン注入を行い、さらに熱
処理することによって、酸素イオン注入領域５０２′を
安定な埋込み酸化膜５０２に変性する工程を少なくとも
経ることによって、部分的なＳＯＩ構造を有する半導体
基板を形成するものである。
開昭６１−１２１４６８号公報に述べられている。即
ち、図２２（ａ）〜（ｅ）に示すように、基板５０１に
ＳＯＩ構造となる部分５００の少なくとも主要な箇所に
レジスト５０５を設けて溝５０４を掘る工程を経て、さ
らに前記ＳＯＩ構造となる部分５００にマスク５０５′
を用いて選択的に深い酸素イオン注入を行い、さらに熱
処理することによって、酸素イオン注入領域５０２′を
安定な埋込み酸化膜５０２に変性する工程を少なくとも
経ることによって、部分的なＳＯＩ構造を有する半導体
基板を形成するものである。
【０００８】なお図２２において、５０６は酸化膜、５
０７はエピタキシャル層、５０８は不完全エピタキシャ
ル層、５０９は酸化膜を示している。
０７はエピタキシャル層、５０８は不完全エピタキシャ
ル層、５０９は酸化膜を示している。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
方法には以下の不具合が生じることが明かになった。即
ち、溝５０４の深さを埋込み酸化膜層５０２よりもある
一定値以上深く形成しないと前述の製造法を用いても欠
陥が発生してしまう。
方法には以下の不具合が生じることが明かになった。即
ち、溝５０４の深さを埋込み酸化膜層５０２よりもある
一定値以上深く形成しないと前述の製造法を用いても欠
陥が発生してしまう。
【００１０】また１００ｎｍ前後の薄いＳｉ層を基板面
内均一に形成するためには、チャネリングを防止する必
要があり、通常、酸素イオンビームが基板の法線方向に
対して１４度の角度で入射するように基板をイオン注入
装置内に配置する。従って図２３（ａ）に示すように半
導体基板５０１内に溝を先に形成した後酸素イオン注入
（矢印１００で示す）するとイオン注入のマスク５０
５′の影になる領域５１０が形成され、溝に囲まれた領
域に均一に酸素を導入することができない。影になった
部分では酸素注入量が少ないため、良好な埋込み酸化膜
層を形成できない。例えば注入量が０．３〜０．４×１
０18ｃｍ-2以下になると、ボイドが形成され均一な埋込
み酸化膜が得られない。一方、影になる領域にも十分に
酸素を導入するため注入量を増加させると、影にならな
い部分の注入量が多すぎて、高温アニール後基板表面に
凹凸が生じてしまう。例えば注入量が約２．５×１０18
ｃｍ-2以上になると、ＳＯＩ表面荒れを生じる。
内均一に形成するためには、チャネリングを防止する必
要があり、通常、酸素イオンビームが基板の法線方向に
対して１４度の角度で入射するように基板をイオン注入
装置内に配置する。従って図２３（ａ）に示すように半
導体基板５０１内に溝を先に形成した後酸素イオン注入
（矢印１００で示す）するとイオン注入のマスク５０
５′の影になる領域５１０が形成され、溝に囲まれた領
域に均一に酸素を導入することができない。影になった
部分では酸素注入量が少ないため、良好な埋込み酸化膜
層を形成できない。例えば注入量が０．３〜０．４×１
０18ｃｍ-2以下になると、ボイドが形成され均一な埋込
み酸化膜が得られない。一方、影になる領域にも十分に
酸素を導入するため注入量を増加させると、影にならな
い部分の注入量が多すぎて、高温アニール後基板表面に
凹凸が生じてしまう。例えば注入量が約２．５×１０18
ｃｍ-2以上になると、ＳＯＩ表面荒れを生じる。
【００１１】尚、図２３（ｂ）のようにイオン注入時に
マスク材の影５１０の領域ができないようにイオン注入
マスク５０５′に傾斜をつけたり、図２３（ｃ）のよう
に溝とイオン注入マスク５０５′をずらす方法もある
が、いずれの方法も工程が面倒であり、また溝があるた
め影５１０になる部分を完全にはなくすことができな
い。従って、簡便な方法でかつ均一な局部埋込み酸化膜
層を形成できる方法が必要とされていた。
マスク材の影５１０の領域ができないようにイオン注入
マスク５０５′に傾斜をつけたり、図２３（ｃ）のよう
に溝とイオン注入マスク５０５′をずらす方法もある
が、いずれの方法も工程が面倒であり、また溝があるた
め影５１０になる部分を完全にはなくすことができな
い。従って、簡便な方法でかつ均一な局部埋込み酸化膜
層を形成できる方法が必要とされていた。
【００１２】本発明の目的は、選択的に酸素イオン注入
をして局部的に埋込み酸化膜層を形成する際に、埋込み
酸化膜層と半導体基板界面に欠陥が発生するのを防止す
ることにある。
をして局部的に埋込み酸化膜層を形成する際に、埋込み
酸化膜層と半導体基板界面に欠陥が発生するのを防止す
ることにある。
【００１３】
【課題を解決するための手段】上記の問題点を解決する
ために本発明は半導体基板の内部に絶縁膜を埋設した溝
が設けられ、前記溝に接しかつ囲まれた領域に選択的に
設けられた酸素をイオン注入し形成した埋込み酸化膜層
を有する半導体装置において、前記溝の深さが前記イオ
ン注入の投影飛程と３倍の偏差の和よりも深いことを特
徴としている。
ために本発明は半導体基板の内部に絶縁膜を埋設した溝
が設けられ、前記溝に接しかつ囲まれた領域に選択的に
設けられた酸素をイオン注入し形成した埋込み酸化膜層
を有する半導体装置において、前記溝の深さが前記イオ
ン注入の投影飛程と３倍の偏差の和よりも深いことを特
徴としている。
【００１４】また、本発明の製造方法は、半導体基板に
選択的に酸素をイオン注入する工程と、イオン注入され
た領域に接する部分もしくは一部が前記イオン注入領域
に含まれ、かつ前記イオン注入領域を囲むよう半導体基
板の内部に溝を形成する工程と、前記イオン注入領域を
安定な酸化膜領域にする熱処理工程を少なくとも含んで
いる。
選択的に酸素をイオン注入する工程と、イオン注入され
た領域に接する部分もしくは一部が前記イオン注入領域
に含まれ、かつ前記イオン注入領域を囲むよう半導体基
板の内部に溝を形成する工程と、前記イオン注入領域を
安定な酸化膜領域にする熱処理工程を少なくとも含んで
いる。
【００１５】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１６】図１は本発明の構造を示す断面構造図であ
る。図において半導体基板１の内部に絶縁膜３を埋設し
た溝２が設けられ、溝２に接しかつ囲まれた領域に選択
的に設けられた酸素をイオン注入し形成した埋込み酸化
膜層４を有する。図中、５はシリコン領域である。更
に、溝２の深さ８がイオン注入の投影飛程６と３倍の偏
差７の和よりも深い。
る。図において半導体基板１の内部に絶縁膜３を埋設し
た溝２が設けられ、溝２に接しかつ囲まれた領域に選択
的に設けられた酸素をイオン注入し形成した埋込み酸化
膜層４を有する。図中、５はシリコン領域である。更
に、溝２の深さ８がイオン注入の投影飛程６と３倍の偏
差７の和よりも深い。
【００１７】図２に酸素イオン注入の加速電圧と投影飛
程および偏差の関係を示す。また酸素注入の加速電圧１
５０ＫｅＶのときの溝深さと欠陥発生の関係を図３に示
す。
程および偏差の関係を示す。また酸素注入の加速電圧１
５０ＫｅＶのときの溝深さと欠陥発生の関係を図３に示
す。
【００１８】図２および図３から明かなように溝深さが
酸素イオン注入の投影飛程と３倍の偏差の和よりも深く
ないと欠陥を完全になくすことができない。加速電圧が
１５０ＫｅＶ以外においてもほぼ同様の結果が得られて
いる。
酸素イオン注入の投影飛程と３倍の偏差の和よりも深く
ないと欠陥を完全になくすことができない。加速電圧が
１５０ＫｅＶ以外においてもほぼ同様の結果が得られて
いる。
【００１９】また図示はしていないがこの構造を用い
て、酸素イオン注入の加速電圧を２種類以上にすれば、
２種類以上の異なる厚さを有する局部的なＳＯＩ領域を
同一基板上に形成することもできる。
て、酸素イオン注入の加速電圧を２種類以上にすれば、
２種類以上の異なる厚さを有する局部的なＳＯＩ領域を
同一基板上に形成することもできる。
【００２０】次に本発明の製造方法について図４〜図７
を参照しながら簡単に説明する。まず、図４に示すよう
に、半導体基板１上に膜厚１．７〜１．３μｍの酸化膜
マスク９を形成し埋込み酸化膜層を形成する領域に局部
的に酸化膜の窓を設ける。次に酸素イオンを加速電圧１
３０〜１７０ＫｅＶ、注入量１．５×１０18〜２×１０
18ｃｍ-2基板温度５００℃〜６００℃の条件で注入す
る。４′は酸素イオン注入領域を示す。
を参照しながら簡単に説明する。まず、図４に示すよう
に、半導体基板１上に膜厚１．７〜１．３μｍの酸化膜
マスク９を形成し埋込み酸化膜層を形成する領域に局部
的に酸化膜の窓を設ける。次に酸素イオンを加速電圧１
３０〜１７０ＫｅＶ、注入量１．５×１０18〜２×１０
18ｃｍ-2基板温度５００℃〜６００℃の条件で注入す
る。４′は酸素イオン注入領域を示す。
【００２１】次に図５に示すようにフォトマスク１０を
設けフォトエッチング法を用いて０．４〜０．６μｍ幅
の溝２を形成する。半導体基板１のエッチングは例え
ば、シリコン領域をＣ12／Ａｒ／Ｈｅの第１の混合ガス
で行い、埋め込み酸化膜層４′の表面が現れた時点でエ
ッチングをＣ12／ＣＨＦ3 ／Ａｒ／Ｈｅの第２の混合ガ
スで埋め込み酸化膜層４′をエッチングする。
設けフォトエッチング法を用いて０．４〜０．６μｍ幅
の溝２を形成する。半導体基板１のエッチングは例え
ば、シリコン領域をＣ12／Ａｒ／Ｈｅの第１の混合ガス
で行い、埋め込み酸化膜層４′の表面が現れた時点でエ
ッチングをＣ12／ＣＨＦ3 ／Ａｒ／Ｈｅの第２の混合ガ
スで埋め込み酸化膜層４′をエッチングする。
【００２２】次に図６に示すように埋め込み酸化膜４′
をエッチング終了後、再度第１の混合ガス条件でエッチ
ングし、溝深さを１〜１．５μｍ形成する。尚、酸素イ
オン注入は前述のように基板に対して角度をつけて行わ
れるので酸化膜マスク端付近のイオン注入時に影になり
酸素注入量が少なくなり、高温アニール後の良好な膜質
の埋め込み酸化膜層が得られない。従って、溝２を形成
する領域は図８および図９に示すように酸化膜マスク９
でイオン注入１００の影になり注入量が少なくなった領
域５１０を同時に除去できるように設ける。次に半導体
基板１上に１０〜２０ｎｍの酸化膜１１を形成後、１２
００〜１３５０℃、６〜１２時間不活性ガス中で熱処理
し酸素イオン注入層を安定な酸化膜層４に変性させる。
埋め込み酸化膜の膜厚は３００〜５００ｎｍになる。
をエッチング終了後、再度第１の混合ガス条件でエッチ
ングし、溝深さを１〜１．５μｍ形成する。尚、酸素イ
オン注入は前述のように基板に対して角度をつけて行わ
れるので酸化膜マスク端付近のイオン注入時に影になり
酸素注入量が少なくなり、高温アニール後の良好な膜質
の埋め込み酸化膜層が得られない。従って、溝２を形成
する領域は図８および図９に示すように酸化膜マスク９
でイオン注入１００の影になり注入量が少なくなった領
域５１０を同時に除去できるように設ける。次に半導体
基板１上に１０〜２０ｎｍの酸化膜１１を形成後、１２
００〜１３５０℃、６〜１２時間不活性ガス中で熱処理
し酸素イオン注入層を安定な酸化膜層４に変性させる。
埋め込み酸化膜の膜厚は３００〜５００ｎｍになる。
【００２３】次に図７に示すように、ＣＶＤ技術および
エッチバック技術を用いて溝内部を、ＣＶＤ酸化膜また
は酸化膜／窒化膜／酸化膜の複合膜１２で埋設する。
エッチバック技術を用いて溝内部を、ＣＶＤ酸化膜また
は酸化膜／窒化膜／酸化膜の複合膜１２で埋設する。
【００２４】上述の溝エッチングを更に簡略化すること
もでき、次にその第２の実施例について図１０〜図１３
を参照して述べる。なお、図１０〜図１３において図４
〜図７と同一の構成要素には同一の参照番号を付して示
している。
もでき、次にその第２の実施例について図１０〜図１３
を参照して述べる。なお、図１０〜図１３において図４
〜図７と同一の構成要素には同一の参照番号を付して示
している。
【００２５】第２の実施例によれば、即ち、第１の実施
例のように、埋め込み酸化膜層４′の表面が現れた時点
でエッチングガスを第２の混合ガスに切り替えずに第１
の混合ガスのままエッチングを行う。図２４の赤外吸収
スペクトルにおいて、熱酸化膜と酸素イオン注入により
形成した埋め込み酸化膜のスペクトルとを比較して明ら
かなように、酸素イオン注入直後のスペクトルは吸収ピ
ークがブロードになっているほか、概して吸収スペクト
ルが長波長側にずれている。このことから、イオン注入
直後では結合状態が不安定なＳｉ−Ｏ化合物のほかＳｉ
Ｏ2 が混在していることが判る。
例のように、埋め込み酸化膜層４′の表面が現れた時点
でエッチングガスを第２の混合ガスに切り替えずに第１
の混合ガスのままエッチングを行う。図２４の赤外吸収
スペクトルにおいて、熱酸化膜と酸素イオン注入により
形成した埋め込み酸化膜のスペクトルとを比較して明ら
かなように、酸素イオン注入直後のスペクトルは吸収ピ
ークがブロードになっているほか、概して吸収スペクト
ルが長波長側にずれている。このことから、イオン注入
直後では結合状態が不安定なＳｉ−Ｏ化合物のほかＳｉ
Ｏ2 が混在していることが判る。
【００２６】従って酸化膜と大きな選択比を保ちつつシ
リコンをエッチングすることができる前記第１の混合ガ
スのみのエッチング条件を用い、溝の一部が酸素イオン
注入層に重なるように形成すると、図１１に示すような
溝形状を得ることができる。この溝形状を用いると酸素
イオン注入アニール時に発生する欠陥を防止するための
溝形成とＳＯＩ構造の素子の浅い分離を同時に形成でき
る。図１３はＳＯＩ構造のＣＭＯＳトランジスタに適用
した例を示している。図中、１９はゲート電極、２３は
ＮＭＯＳソース・ドレイン拡散層、２４は酸化膜サイド
ウォールスペーサである。
リコンをエッチングすることができる前記第１の混合ガ
スのみのエッチング条件を用い、溝の一部が酸素イオン
注入層に重なるように形成すると、図１１に示すような
溝形状を得ることができる。この溝形状を用いると酸素
イオン注入アニール時に発生する欠陥を防止するための
溝形成とＳＯＩ構造の素子の浅い分離を同時に形成でき
る。図１３はＳＯＩ構造のＣＭＯＳトランジスタに適用
した例を示している。図中、１９はゲート電極、２３は
ＮＭＯＳソース・ドレイン拡散層、２４は酸化膜サイド
ウォールスペーサである。
【００２７】埋め込み酸化膜層よりも深い溝のみでＳＯ
Ｉ素子を分離するよりも溝深さの浅い領域があるので絶
縁膜１１，１２で埋設しやすく微細化に適している。一
方、この構造を酸素イオン注入前に溝形成を行う従来製
造方法で実現するには、深い溝と浅い溝をそれぞれ形成
しなければならず、工程が非常に複雑になる。
Ｉ素子を分離するよりも溝深さの浅い領域があるので絶
縁膜１１，１２で埋設しやすく微細化に適している。一
方、この構造を酸素イオン注入前に溝形成を行う従来製
造方法で実現するには、深い溝と浅い溝をそれぞれ形成
しなければならず、工程が非常に複雑になる。
【００２８】次に、本発明の応用例について以下に述べ
る。図１に示す第１の実施例をＳＯＩ構造のＣＭＯＳト
ランジスタとバルク（基板）上に形成したバイポーラト
ランジスタとを有するＢｉＣＭＯＳに適用した例であ
る。図１４〜図２０を参照して製造方法についてのべ
る。
る。図１に示す第１の実施例をＳＯＩ構造のＣＭＯＳト
ランジスタとバルク（基板）上に形成したバイポーラト
ランジスタとを有するＢｉＣＭＯＳに適用した例であ
る。図１４〜図２０を参照して製造方法についてのべ
る。
【００２９】半導体基板１は第１の実施例の方法により
埋込み酸化膜層４と溝２が設けられている。この実施例
では埋込み酸化膜４の端部に設けられた溝２をバイポー
ラトランジスタの絶縁分離に共用する。図１５に示され
るように、半導体基板１全面に熱酸化膜１３を１０〜２
０ｎｍ形成後、バイポーラトランジスタ形成領域のバル
ク領域にｎ型不純物例えばリン注入量１０13〜１０15ｃ
ｍ-2、加速電圧５００〜９００ＫｅＶ、およびリン注入
量１０12〜１０13ｃｍ-2、加速電圧１５０〜３００Ｋｅ
Ｖのイオン注入法で導入しコレクタ領域１６，１４を形
成する。またリン注入量１０15〜１０16ｃｍ-2、加速電
圧８０〜５０ＫｅＶのイオン注入法でコレクタ領域１５
を形成する。この後、イオン注入層のダメージ回復と不
純物の活性化ため１０００〜１１００℃、３０秒程度の
ランプアニールを行う。
埋込み酸化膜層４と溝２が設けられている。この実施例
では埋込み酸化膜４の端部に設けられた溝２をバイポー
ラトランジスタの絶縁分離に共用する。図１５に示され
るように、半導体基板１全面に熱酸化膜１３を１０〜２
０ｎｍ形成後、バイポーラトランジスタ形成領域のバル
ク領域にｎ型不純物例えばリン注入量１０13〜１０15ｃ
ｍ-2、加速電圧５００〜９００ＫｅＶ、およびリン注入
量１０12〜１０13ｃｍ-2、加速電圧１５０〜３００Ｋｅ
Ｖのイオン注入法で導入しコレクタ領域１６，１４を形
成する。またリン注入量１０15〜１０16ｃｍ-2、加速電
圧８０〜５０ＫｅＶのイオン注入法でコレクタ領域１５
を形成する。この後、イオン注入層のダメージ回復と不
純物の活性化ため１０００〜１１００℃、３０秒程度の
ランプアニールを行う。
【００３０】次に図１６に示すように半導体基板１全面
に酸化膜１７を５０〜１００ｎｍ形成後、フォトエッチ
ング技術を用いて酸化膜１７をエッチングし更に、ＳＯ
ＩのＭＯＳトランジスタ領域のＳｉ層を選択的に島状
５′に残す。尚、公知のＬＯＣＯＳ分離法を用いてＭＯ
Ｓトランジスタ間を分離することもできる。
に酸化膜１７を５０〜１００ｎｍ形成後、フォトエッチ
ング技術を用いて酸化膜１７をエッチングし更に、ＳＯ
ＩのＭＯＳトランジスタ領域のＳｉ層を選択的に島状
５′に残す。尚、公知のＬＯＣＯＳ分離法を用いてＭＯ
Ｓトランジスタ間を分離することもできる。
【００３１】次に図１７に示すように、ＮＭＯＳ形成領
域およびＰＭＯＳ形成領域の島状Ｓｉ層５′にぞれぞれ
ボロンまたはリンをイオン注入法で導入し、しきい値電
圧調整する。次に例えば８００〜９００℃の熱酸化法で
膜厚１０〜２０ｎｍのゲート酸化膜１８を形成する。次
に半導体基板全面上に多結晶シリコン層を例えばＣＶＤ
法で膜厚２００〜３００ｎｍを堆積する。この多結晶シ
リコン層には抵抗値を低減するためｎ型不純物例えばリ
ンをイオン注入法により導入する。尚、この多結晶シリ
コン層上に高融点金属シリサイド層例えばＷＳｉ2 を形
成したポリサイド構造にすることもできる。前記多結晶
シリコン層をフォトレジストをマスクとし、ＲＩＥ（Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性
エッチングを用いてエッチングしＭＯＳトランジスタの
ゲート電極１９を形成する。次にＮＭＯＳ形成領域にｎ
型不純物例えばリンを注入量１０13〜１０14ｃｍ-2、加
速電圧２０〜３０ＫｅＶ、またＰＭＯＳ形成領域にｐ型
不純物例えばＢＦ2 を注入量１０13〜１０14ｃｍ-2、加
速電圧２０〜３０ｋｅＶでそれぞれ導入する。これらの
不純物はゲート電極１９に対して自己整合的に導入さ
れ、ＭＯＳトランジスタのＬＤＤ構造における低濃度ソ
ース・ドレイン領域２０，２２を形成する。次に半導体
基板１上全面にＣＶＤ法を用いて膜厚２００〜３００ｎ
ｍの酸化膜を堆積した後、堆積した酸化膜の膜厚相当分
ＲＩＥ等の異方性エッチングを行いゲート電極１９側面
にサイドウオールスペーサ２４を形成する。次にＮＭＯ
Ｓ形成領域にｎ型不純物例えばヒ素を注入量１０15〜１
０16ｃｍ-2、加速電圧３０〜５０ＫｅＶ、またＰＭＯＳ
形成領域にｐ型不純物例えばＢＦ2 を注入量１０15〜１
０16ｃｍ-2、加速電圧２０〜３０ＫｅＶでそれぞれ導入
する。これらの不純物はゲート電極１９およびサイドウ
オールスペーサ２４に対して自己整合的に導入されＭＯ
Ｓトランジスタのソース・ドレイン領域２１，２３を形
成する。
域およびＰＭＯＳ形成領域の島状Ｓｉ層５′にぞれぞれ
ボロンまたはリンをイオン注入法で導入し、しきい値電
圧調整する。次に例えば８００〜９００℃の熱酸化法で
膜厚１０〜２０ｎｍのゲート酸化膜１８を形成する。次
に半導体基板全面上に多結晶シリコン層を例えばＣＶＤ
法で膜厚２００〜３００ｎｍを堆積する。この多結晶シ
リコン層には抵抗値を低減するためｎ型不純物例えばリ
ンをイオン注入法により導入する。尚、この多結晶シリ
コン層上に高融点金属シリサイド層例えばＷＳｉ2 を形
成したポリサイド構造にすることもできる。前記多結晶
シリコン層をフォトレジストをマスクとし、ＲＩＥ（Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等の異方性
エッチングを用いてエッチングしＭＯＳトランジスタの
ゲート電極１９を形成する。次にＮＭＯＳ形成領域にｎ
型不純物例えばリンを注入量１０13〜１０14ｃｍ-2、加
速電圧２０〜３０ＫｅＶ、またＰＭＯＳ形成領域にｐ型
不純物例えばＢＦ2 を注入量１０13〜１０14ｃｍ-2、加
速電圧２０〜３０ｋｅＶでそれぞれ導入する。これらの
不純物はゲート電極１９に対して自己整合的に導入さ
れ、ＭＯＳトランジスタのＬＤＤ構造における低濃度ソ
ース・ドレイン領域２０，２２を形成する。次に半導体
基板１上全面にＣＶＤ法を用いて膜厚２００〜３００ｎ
ｍの酸化膜を堆積した後、堆積した酸化膜の膜厚相当分
ＲＩＥ等の異方性エッチングを行いゲート電極１９側面
にサイドウオールスペーサ２４を形成する。次にＮＭＯ
Ｓ形成領域にｎ型不純物例えばヒ素を注入量１０15〜１
０16ｃｍ-2、加速電圧３０〜５０ＫｅＶ、またＰＭＯＳ
形成領域にｐ型不純物例えばＢＦ2 を注入量１０15〜１
０16ｃｍ-2、加速電圧２０〜３０ＫｅＶでそれぞれ導入
する。これらの不純物はゲート電極１９およびサイドウ
オールスペーサ２４に対して自己整合的に導入されＭＯ
Ｓトランジスタのソース・ドレイン領域２１，２３を形
成する。
【００３２】次に図１８に示すように半導体基板１全面
にＣＶＤ法を用いて膜厚５０〜１００ｎｍの酸化膜２５
を、また膜厚２００〜３００ｎｍの多結晶シリコン膜２
６を順次堆積する。次にこの多結晶シリコン膜２６に
は、抵抗低減とバイポーラトランジスタのベース引き出
し層を形成するためにｐ型不純物例えばボロンを注入量
１０15〜１０16ｃｍ-2、加速電圧２０〜３０ＫｅＶのイ
オン注入法で導入する。次に多結晶シリコン層２６上全
面にＣＶＤ法を用いて窒化膜２７を膜厚２００〜３００
ｎｍ堆積する。次に窒化膜２７と多結晶シリコン膜２６
をフォトエッチング法を用いて順次エッチングし、バイ
ポーラトランジスタのベース引き出し電極およびエミッ
タ領域の開口部を形成する。次に半導体基板１上全面に
ＣＶＤ法を用いて膜厚１００〜２００ｎｍの窒化膜を堆
積した後、堆積した膜厚に相当分ＲＩＥ等の異方性エッ
チングを行いエミッタ開口部を含む多結晶シリコン層２
６の側壁にサイドウオールスペーサ２８を形成する。次
にバイポーラトランジスタベース形成領域２９の多結晶
シリコン層下にある酸化膜２５，１７を例えば弗酸とフ
ッ化アンモニウムの混合液を用いてフォトレジストをマ
スクに部分的に除去する。このとき多結晶シリコン層２
６上および側壁の絶縁膜は窒化膜であるので前記混合液
ではエッチングされない。
にＣＶＤ法を用いて膜厚５０〜１００ｎｍの酸化膜２５
を、また膜厚２００〜３００ｎｍの多結晶シリコン膜２
６を順次堆積する。次にこの多結晶シリコン膜２６に
は、抵抗低減とバイポーラトランジスタのベース引き出
し層を形成するためにｐ型不純物例えばボロンを注入量
１０15〜１０16ｃｍ-2、加速電圧２０〜３０ＫｅＶのイ
オン注入法で導入する。次に多結晶シリコン層２６上全
面にＣＶＤ法を用いて窒化膜２７を膜厚２００〜３００
ｎｍ堆積する。次に窒化膜２７と多結晶シリコン膜２６
をフォトエッチング法を用いて順次エッチングし、バイ
ポーラトランジスタのベース引き出し電極およびエミッ
タ領域の開口部を形成する。次に半導体基板１上全面に
ＣＶＤ法を用いて膜厚１００〜２００ｎｍの窒化膜を堆
積した後、堆積した膜厚に相当分ＲＩＥ等の異方性エッ
チングを行いエミッタ開口部を含む多結晶シリコン層２
６の側壁にサイドウオールスペーサ２８を形成する。次
にバイポーラトランジスタベース形成領域２９の多結晶
シリコン層下にある酸化膜２５，１７を例えば弗酸とフ
ッ化アンモニウムの混合液を用いてフォトレジストをマ
スクに部分的に除去する。このとき多結晶シリコン層２
６上および側壁の絶縁膜は窒化膜であるので前記混合液
ではエッチングされない。
【００３３】次に図１９に示すようにバイポーラトラン
ジスタベース形成領域２９の露出した半導体基板１表面
から多結晶シリコン層２６下に膜厚５０〜１００ｎｍの
シリコンエピタキシャルベース層３０を選択的に成長す
る。成長条件は例えば６５０℃、ＳｉＨ6 ２０ｓｃｃ
ｍ、Ｂ2 Ｈ6 ３×１０-2ｓｃｃｍとする。前記露出した
基板表面以外の半導体基板表面は全て窒化膜または酸化
膜で覆われているためシリコン層は形成されない。次に
半導体基板１上全面にＣＶＤ法を用いて例えば膜厚２０
０〜３００ｎｍの多結晶シリコン膜を形成する。次に多
結晶シリコン膜にｎ型不純物例えばヒ素を注入量５×１
０15〜１０16ｃｍ-2、加速電圧７０ｋｅＶのイオン注入
法で導入後例えばＲＩＥ等の異方性エッチングを用いて
エミッタ引き出し用電極３１としてバイポーラトランジ
スタのエミッタ開口部に残す。次に、高温短時間アニー
ル１０００〜１１００℃１０〜３０秒を行いエミッタ引
き出し電極３１中に導入されたヒ素がシリコンエピタキ
シャルベース層３０に拡散しバイポーラトランジスタの
エミッタ領域３２が例えば５０〜１００ｎｍの拡散深さ
で形成される。また前記バイポーラトランジスタの引き
出し多結晶シリコン層中に導入されたボロンがエピタキ
シャルベース層３０中に拡散しベース引き出し拡散領域
３３が形成される。
ジスタベース形成領域２９の露出した半導体基板１表面
から多結晶シリコン層２６下に膜厚５０〜１００ｎｍの
シリコンエピタキシャルベース層３０を選択的に成長す
る。成長条件は例えば６５０℃、ＳｉＨ6 ２０ｓｃｃ
ｍ、Ｂ2 Ｈ6 ３×１０-2ｓｃｃｍとする。前記露出した
基板表面以外の半導体基板表面は全て窒化膜または酸化
膜で覆われているためシリコン層は形成されない。次に
半導体基板１上全面にＣＶＤ法を用いて例えば膜厚２０
０〜３００ｎｍの多結晶シリコン膜を形成する。次に多
結晶シリコン膜にｎ型不純物例えばヒ素を注入量５×１
０15〜１０16ｃｍ-2、加速電圧７０ｋｅＶのイオン注入
法で導入後例えばＲＩＥ等の異方性エッチングを用いて
エミッタ引き出し用電極３１としてバイポーラトランジ
スタのエミッタ開口部に残す。次に、高温短時間アニー
ル１０００〜１１００℃１０〜３０秒を行いエミッタ引
き出し電極３１中に導入されたヒ素がシリコンエピタキ
シャルベース層３０に拡散しバイポーラトランジスタの
エミッタ領域３２が例えば５０〜１００ｎｍの拡散深さ
で形成される。また前記バイポーラトランジスタの引き
出し多結晶シリコン層中に導入されたボロンがエピタキ
シャルベース層３０中に拡散しベース引き出し拡散領域
３３が形成される。
【００３４】次に図２０に示すようにバイポーラトラン
ジスタおよびＭＯＳトランジスタを含む半導体基板１全
面に層間絶縁膜３４例えば酸化膜を３００〜５００ｎｍ
ＣＶＤ法を用いて堆積した後コンタクト孔を形成する。
次に金属電極および配線層３５を形成する。
ジスタおよびＭＯＳトランジスタを含む半導体基板１全
面に層間絶縁膜３４例えば酸化膜を３００〜５００ｎｍ
ＣＶＤ法を用いて堆積した後コンタクト孔を形成する。
次に金属電極および配線層３５を形成する。
【００３５】以上の製造工程によりバルクに形成した縦
型ｎｐｎバイポーラトランジスタとＳＯＩ構造のＣＭＯ
Ｓを同一基板上に実現することが可能になる。
型ｎｐｎバイポーラトランジスタとＳＯＩ構造のＣＭＯ
Ｓを同一基板上に実現することが可能になる。
【００３６】本発明の第３の実施例について以下に述べ
る。図２１の第１の実施例を貼り合わせＳＯＩ技術を用
いて図２１に示すように表面に酸化膜３６を有するもう
１枚の基板１′と貼り合わせ、基板１の表面を研磨す
る。その結果、図２２に示すようにＳＯＩ構造において
Ｓｉ層の厚さが異なる領域５″および５′″を同一基板
上に実現できる。この基板を用いればＳＯＩ膜厚の厚い
領域５′″にバイポーラトランジスタを、ＳＯＩ膜厚の
薄い領域５″にＭＯＳトランジスタを形成できる。尚、
図２２に示すように第１の実施例をもう一枚の基板１′
と貼り合わせる場合、溝２の埋設が不十分であっても良
好な張り合せを行うために図２５に示すように基板１の
表面に多結晶シリコン層３７を１００〜５００ｎｍ形成
後、この多結晶シリコン層３７の表面に酸化膜３８を１
００〜５００ｎｍ形成する。次に図２５に示すようにも
う一枚の基板１′と張り合わせる方法もある。
る。図２１の第１の実施例を貼り合わせＳＯＩ技術を用
いて図２１に示すように表面に酸化膜３６を有するもう
１枚の基板１′と貼り合わせ、基板１の表面を研磨す
る。その結果、図２２に示すようにＳＯＩ構造において
Ｓｉ層の厚さが異なる領域５″および５′″を同一基板
上に実現できる。この基板を用いればＳＯＩ膜厚の厚い
領域５′″にバイポーラトランジスタを、ＳＯＩ膜厚の
薄い領域５″にＭＯＳトランジスタを形成できる。尚、
図２２に示すように第１の実施例をもう一枚の基板１′
と貼り合わせる場合、溝２の埋設が不十分であっても良
好な張り合せを行うために図２５に示すように基板１の
表面に多結晶シリコン層３７を１００〜５００ｎｍ形成
後、この多結晶シリコン層３７の表面に酸化膜３８を１
００〜５００ｎｍ形成する。次に図２５に示すようにも
う一枚の基板１′と張り合わせる方法もある。
【００３７】
【発明の効果】以上説明したように本発明は、半導体基
板の内部に絶縁膜を埋設した溝が設けられ、該溝に接し
かつ囲まれた領域に選択的に設けられた酸素をイオン注
入し形成した埋込み酸化膜層を有する半導体装置におい
て、前記溝の深さが前記イオン注入の投影飛程と３倍の
偏差の和よりも深い構造を有しまた、選択的に酸素をイ
オン注入する工程、該イオン注入領域に接するもしくは
一部が該領域に含まれ、かつ該領域を囲むよう半導体基
板の内部に溝を形成する工程、前記イオン注入した層を
安定な酸化膜層にする熱処理工程を少なくとも有する製
造方法であるので、局部的に埋込み酸化膜層をもうけて
も欠陥の発生を防止することができる。更に、バルクに
形成した縦型ｎｐｎバイポーラトランジスタとＳＯＩ構
造のＣＭＯＳを同一基板上に実現することが可能にな
る。
板の内部に絶縁膜を埋設した溝が設けられ、該溝に接し
かつ囲まれた領域に選択的に設けられた酸素をイオン注
入し形成した埋込み酸化膜層を有する半導体装置におい
て、前記溝の深さが前記イオン注入の投影飛程と３倍の
偏差の和よりも深い構造を有しまた、選択的に酸素をイ
オン注入する工程、該イオン注入領域に接するもしくは
一部が該領域に含まれ、かつ該領域を囲むよう半導体基
板の内部に溝を形成する工程、前記イオン注入した層を
安定な酸化膜層にする熱処理工程を少なくとも有する製
造方法であるので、局部的に埋込み酸化膜層をもうけて
も欠陥の発生を防止することができる。更に、バルクに
形成した縦型ｎｐｎバイポーラトランジスタとＳＯＩ構
造のＣＭＯＳを同一基板上に実現することが可能にな
る。
【図１】本発明の第１の実施例の断面図である。
【図２】酸素イオン注入の投影飛程と偏差を表す図であ
る。
る。
【図３】第１の実施例の効果を示す図である。
【図４】本発明の第１の実施例の製造方法を説明するた
めの断面図である。
めの断面図である。
【図５】本発明の第１の実施例の製造方法を説明するた
めの断面図である。
めの断面図である。
【図６】本発明の第１の実施例の製造方法を説明するた
めの断面図である。
めの断面図である。
【図７】本発明の第１の実施例の製造方法を説明するた
めの断面図である。
めの断面図である。
【図８】本発明の第１の実施例の製造方法を説明するた
めの断面図である。
めの断面図である。
【図９】本発明の第１の実施例の製造方法を説明するた
めの断面図である。
めの断面図である。
【図１０】本発明の第２の実施例の製造方法を説明する
ための断面図である。
ための断面図である。
【図１１】本発明の第２の実施例の製造方法を説明する
ための断面図である。
ための断面図である。
【図１２】本発明の第２の実施例の製造方法を説明する
ための断面図である。
ための断面図である。
【図１３】本発明の第２の実施例の製造方法を説明する
ための断面図である。
ための断面図である。
【図１４】本発明の第１の実施例の応用例を示す断面図
である。
である。
【図１５】本発明の第１の実施例の応用例を示す断面図
である。
である。
【図１６】本発明の第１の実施例の応用例を示す断面図
である。
である。
【図１７】本発明の第１の実施例の応用例を示す断面図
である。
である。
【図１８】本発明の第１の実施例の応用例を示す断面図
である。
である。
【図１９】本発明の第１の実施例の応用例を示す断面図
である。
である。
【図２０】本発明の第１の実施例の応用例を示す断面図
である。
である。
【図２１】本発明の第３の実施例の製造方法を説明する
ための断面図である。
ための断面図である。
【図２２】従来例を示す断面図である。
【図２３】従来例の問題点を説明するための図である。
【図２４】酸素イオン注入直後の赤外吸収スペクトルを
示す図である。
示す図である。
【図２５】本発明の第３の実施例を改良した例の断面図
である。
である。
１ 半導体基板 ２ 溝 ３，１２ 埋設絶縁物 ４ 埋込み酸化膜 ４′ 酸素イオン注入領域 ５ シリコン領域 ５′ 島状シリコン領域 ６ 投影飛程 ７ 偏差の３倍 ８ 溝深さ ９ 酸化膜マスク １０ フォトマスク １１，１３，１７，２５ 酸化膜 １４ コレクタ領域 １５ コレクタ引き出し拡散層 １６ コレクタ埋込み層 １８ ゲート酸化膜 １９ ゲート電極 ２０ ＰＭＯＳのＬＤＤ拡散層 ２１ ＰＭＯＳソース・ドレイン拡散層 ２２ ＮＭＯＳのＬＤＤ拡散層 ２３ ＮＭＯＳソース・ドレイン拡散層 ２４ 酸化膜サイドウオールスペーサ ２６ 多結晶シリコンベース引き出し電極 ２７ 窒化膜 ２８ 窒化膜サイドウオールスペーサ ２９ ベース形成領域 ３０ ベース層 ３１′ 多結晶シリコンエミッタ電極 ３２ エミッタ拡散層 ３３ ベース引き出し拡散層 ３４ 層間絶縁膜 ３５ 電極配線 １００ 酸素イオン注入のビーム方向 ５１０ マスクの影になるイオン注入部分
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｅ Ｈ０１Ｌ 21/76 Ｌ
Claims (4)
- 【請求項１】半導体基板の内部に絶縁膜を埋設した溝が
設けられ、前記溝に接しかつ囲まれた領域に選択的に設
けられた酸素をイオン注入し形成した埋込み酸化膜層を
有する半導体装置であって、前記溝の深さが前記イオン
注入の投影飛程と３倍の偏差の和よりも深いことを特徴
とする半導体装置。 - 【請求項２】請求項１の半導体装置において前記溝底面
の一部が前記埋込み酸化膜層に接していることを特徴と
する半導体装置。 - 【請求項３】選択的に形成された、少なくとも２種類以
上の埋込み酸化膜層深さを有することを特徴とする請求
項第１項の半導体装置。 - 【請求項４】半導体基板に選択的に酸素をイオン注入す
る工程と、イオン注入された領域に接する部分もしくは
一部が前記イオン注入領域に含まれ、かつ前記イオン領
域を囲むよう半導体基板の内部に溝を形成する工程と、
前記イオン注入領域を安定な酸化膜領域にする熱処理工
程とを少なくとも含むことを特徴とする半導体装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317859A JPH07176608A (ja) | 1993-12-17 | 1993-12-17 | 半導体装置およびその製造方法 |
| US08/354,557 US5494846A (en) | 1993-12-17 | 1994-12-13 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317859A JPH07176608A (ja) | 1993-12-17 | 1993-12-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07176608A true JPH07176608A (ja) | 1995-07-14 |
Family
ID=18092860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5317859A Pending JPH07176608A (ja) | 1993-12-17 | 1993-12-17 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5494846A (ja) |
| JP (1) | JPH07176608A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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