JPH0897403A - 光pnpnスイッチ - Google Patents
光pnpnスイッチInfo
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- JPH0897403A JPH0897403A JP6227976A JP22797694A JPH0897403A JP H0897403 A JPH0897403 A JP H0897403A JP 6227976 A JP6227976 A JP 6227976A JP 22797694 A JP22797694 A JP 22797694A JP H0897403 A JPH0897403 A JP H0897403A
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- diffusion region
- pnpn
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- chip
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Abstract
(57)【要約】
【目的】 1チップで交流のスイッチングを行うことが
でき、しかも転流特性を改善できる光PNPNスイッチ
を提供する。 【構成】 N型またはP型のうち一方の導電型を持つシ
リコン基板1の表面側に、N型またはP型のうち他方の
導電型を持つアノード拡散領域2と、このアノード拡散
領域2に対向する上記他方の導電型を持つゲート拡散領
域3と、このゲート拡散領域3内に形成され上記一方の
導電型を持つカソード拡散領域3とを有するPNPN部
を一対備える。この一対のPNPN部ch1,ch2
は、上記基板表面の一方向両側に、互いに離間して設け
られ、上記一対のPNPN部ch1,ch2の間に、上
記基板表面から基板内に止まる深さを持つ切り込み溝1
5が形成されている。
でき、しかも転流特性を改善できる光PNPNスイッチ
を提供する。 【構成】 N型またはP型のうち一方の導電型を持つシ
リコン基板1の表面側に、N型またはP型のうち他方の
導電型を持つアノード拡散領域2と、このアノード拡散
領域2に対向する上記他方の導電型を持つゲート拡散領
域3と、このゲート拡散領域3内に形成され上記一方の
導電型を持つカソード拡散領域3とを有するPNPN部
を一対備える。この一対のPNPN部ch1,ch2
は、上記基板表面の一方向両側に、互いに離間して設け
られ、上記一対のPNPN部ch1,ch2の間に、上
記基板表面から基板内に止まる深さを持つ切り込み溝1
5が形成されている。
Description
【0001】
【産業上の利用分野】この発明は光PNPNスイッチに
関する。より詳しくは、交流回路のスイッチとして動作
をする際の転流特性を改善した光PNPNスイッチに関
する。
関する。より詳しくは、交流回路のスイッチとして動作
をする際の転流特性を改善した光PNPNスイッチに関
する。
【0002】
【従来の技術】従来の光PNPNスイッチとしては、図
5および図6に示すようなチップ構造を持つものがあ
る。図5はチップの概略パターンレイアウト、図6は図
5におけるC−C線矢視断面をそれぞれ示している。図
5に示すように、この光PNPNスイッチは、N型シリ
コン基板101の表面側に、アノード拡散領域(P型)
102と、このアノード拡散領域102に対向するPゲ
ート拡散領域(P型)103とを、それぞれ図において
上側、下側に左右反対の状態で備えている。各Pゲート
拡散領域103内にはカソード拡散領域(N型)107
が設けられている。これにより、アノード拡散領域10
2からカソード拡散領域107に向かってPNPN部が
構成されている。便宜上、図5において右上側のアノー
ド102から左上側のカソード107へ電流が流れる経
路をch(チャネル)1、左下側のアノード102から
右下側のカソード107へ電流が流れる経路をch(チ
ャネル)2と呼ぶ。ch1のPゲート拡散領域103と
ch2のアノード拡散領域102との間にch1側のゲ
ート抵抗(P型)106、ch2のPゲート拡散領域1
03とch1のアノード拡散領域102との間にch2
側のゲート抵抗(P型)106がそれぞれ形成されてい
る。ch1のカソード拡散領域107とch2のアノー
ド拡散領域102、ch2のカソード拡散領域107と
ch1のアノード拡散領域102とがそれぞれ図示しな
いAlパターン配線で接続されている。上記各Alパタ
ーン配線の一部にボンディングパッド(破線で示す)1
10,111が設けられ、これらのボンディングパッド
110,111がAuワイヤ112,113によってリ
ードフレームT1,T2に接続されている。109はチッ
プ周辺に設けられたチャネルストッパとしてのN型拡散
領域である。
5および図6に示すようなチップ構造を持つものがあ
る。図5はチップの概略パターンレイアウト、図6は図
5におけるC−C線矢視断面をそれぞれ示している。図
5に示すように、この光PNPNスイッチは、N型シリ
コン基板101の表面側に、アノード拡散領域(P型)
102と、このアノード拡散領域102に対向するPゲ
ート拡散領域(P型)103とを、それぞれ図において
上側、下側に左右反対の状態で備えている。各Pゲート
拡散領域103内にはカソード拡散領域(N型)107
が設けられている。これにより、アノード拡散領域10
2からカソード拡散領域107に向かってPNPN部が
構成されている。便宜上、図5において右上側のアノー
ド102から左上側のカソード107へ電流が流れる経
路をch(チャネル)1、左下側のアノード102から
右下側のカソード107へ電流が流れる経路をch(チ
ャネル)2と呼ぶ。ch1のPゲート拡散領域103と
ch2のアノード拡散領域102との間にch1側のゲ
ート抵抗(P型)106、ch2のPゲート拡散領域1
03とch1のアノード拡散領域102との間にch2
側のゲート抵抗(P型)106がそれぞれ形成されてい
る。ch1のカソード拡散領域107とch2のアノー
ド拡散領域102、ch2のカソード拡散領域107と
ch1のアノード拡散領域102とがそれぞれ図示しな
いAlパターン配線で接続されている。上記各Alパタ
ーン配線の一部にボンディングパッド(破線で示す)1
10,111が設けられ、これらのボンディングパッド
110,111がAuワイヤ112,113によってリ
ードフレームT1,T2に接続されている。109はチッ
プ周辺に設けられたチャネルストッパとしてのN型拡散
領域である。
【0003】なお、この例では、チップの左側周辺、右
側周辺に沿ってそれぞれch1、ch2の光感度を向上
させるためのフォトトランジスタQ3,Q3が設けられて
いる。各フォトトランジスタQ3は、ベース拡散領域
(P型)104と、このベース拡散領域104内に形成
されたエミッタ拡散領域(N型)108と、コレクタと
して働くN型シリコン基板101とで構成されている。
各フォトトランジスタQ3のベース拡散領域104とエ
ミッタ拡散領域108との間には、図6中に示すよう
に、ベース抵抗105が存在する。
側周辺に沿ってそれぞれch1、ch2の光感度を向上
させるためのフォトトランジスタQ3,Q3が設けられて
いる。各フォトトランジスタQ3は、ベース拡散領域
(P型)104と、このベース拡散領域104内に形成
されたエミッタ拡散領域(N型)108と、コレクタと
して働くN型シリコン基板101とで構成されている。
各フォトトランジスタQ3のベース拡散領域104とエ
ミッタ拡散領域108との間には、図6中に示すよう
に、ベース抵抗105が存在する。
【0004】チップ全体としての等価回路は、ch1,
ch2のPNPN部をそれぞれ2つのトランジスタ
Q1,Q2で表した場合、例えば図7のように表される。
交流回路のスイッチとして動作するときには、端子
T1,T2に交流電圧が印加される。例えばT1側がT2側
よりも正電位(約1.5V以上)とする。この状態で、
チップ表面に光(通常はGaAs系発光ダイオードが発す
る赤外光)が入射されると、まずベース領域104が発
生する光電流の寄与によってch1側のフォトトランジ
スタQ3がオン状態となる。すると、ch1側のPNP
トランジスタQ1のベース電流を引き出すことになり、
このPNPトランジスタQ1がオンする。続いて、この
PNPトランジスタQ1のコレクタ電流によってch1
側のNPNトランジスタQ2のベース電流が供給され、
このNPNトランジスタQ2がオンする。すると、PN
PトランジスタQ1のベース電流が供給され、正帰還に
よりch1側のPNPN部がオンして、端子T1から端
子T2へ交流回路の負荷に応じたオン電流が流れる。こ
のときch2側では、バイアス印加の向きが逆であるか
らPNPN部の正帰還が起こらず、1次光電流のみが流
れる。一方、T2側がT1側よりも正電位にある場合は、
ch2側のPNPN部が全く同様に正帰還動作してオン
し、ch1側では1次光電流のみが流れる。
ch2のPNPN部をそれぞれ2つのトランジスタ
Q1,Q2で表した場合、例えば図7のように表される。
交流回路のスイッチとして動作するときには、端子
T1,T2に交流電圧が印加される。例えばT1側がT2側
よりも正電位(約1.5V以上)とする。この状態で、
チップ表面に光(通常はGaAs系発光ダイオードが発す
る赤外光)が入射されると、まずベース領域104が発
生する光電流の寄与によってch1側のフォトトランジ
スタQ3がオン状態となる。すると、ch1側のPNP
トランジスタQ1のベース電流を引き出すことになり、
このPNPトランジスタQ1がオンする。続いて、この
PNPトランジスタQ1のコレクタ電流によってch1
側のNPNトランジスタQ2のベース電流が供給され、
このNPNトランジスタQ2がオンする。すると、PN
PトランジスタQ1のベース電流が供給され、正帰還に
よりch1側のPNPN部がオンして、端子T1から端
子T2へ交流回路の負荷に応じたオン電流が流れる。こ
のときch2側では、バイアス印加の向きが逆であるか
らPNPN部の正帰還が起こらず、1次光電流のみが流
れる。一方、T2側がT1側よりも正電位にある場合は、
ch2側のPNPN部が全く同様に正帰還動作してオン
し、ch1側では1次光電流のみが流れる。
【0005】なお、N型シリコン基板の不純物濃度は通
常1013〜1015cm-3、各P型拡散領域の不純物濃度
(ボロン等)は1015〜1019cm-3、各N型拡散領域
の不純物濃度(リン等)は1020cm-3以上に設定され
ている。
常1013〜1015cm-3、各P型拡散領域の不純物濃度
(ボロン等)は1015〜1019cm-3、各N型拡散領域
の不純物濃度(リン等)は1020cm-3以上に設定され
ている。
【0006】
【発明が解決しようとする課題】ところで、上に述べた
ような、1チップ内に双方向のチャネルch1,ch2
を持ち、交流回路のスイッチとして用いられる素子は、
転流特性が重要な評価基準となっている。つまり、正常
動作では、ch1がオンしている交流の半サイクル期間
中に光入射が無くなったとき、この半サイクル期間中は
PNPN部の電流保持特性によりオン状態が続くが、次
の半サイクルに入ると、光入射が無い限りch2はオン
しない。しかし、スイッチングする交流回路にL負荷が
存在する場合、交流電圧の位相よりもオン電流の位相が
遅れることから、ch1がオフした時点でch2側に急
峻な立ち上がりを示す電圧が印加される。このため、N
型シリコン基板101中に残存している正孔がch2側
のPゲート拡散領域103やベース拡散領域104(図
5参照)へ移動してch2側の正帰還作用を促し、ch
2がオンするという誤動作(転流失敗)を起こすことが
ある。
ような、1チップ内に双方向のチャネルch1,ch2
を持ち、交流回路のスイッチとして用いられる素子は、
転流特性が重要な評価基準となっている。つまり、正常
動作では、ch1がオンしている交流の半サイクル期間
中に光入射が無くなったとき、この半サイクル期間中は
PNPN部の電流保持特性によりオン状態が続くが、次
の半サイクルに入ると、光入射が無い限りch2はオン
しない。しかし、スイッチングする交流回路にL負荷が
存在する場合、交流電圧の位相よりもオン電流の位相が
遅れることから、ch1がオフした時点でch2側に急
峻な立ち上がりを示す電圧が印加される。このため、N
型シリコン基板101中に残存している正孔がch2側
のPゲート拡散領域103やベース拡散領域104(図
5参照)へ移動してch2側の正帰還作用を促し、ch
2がオンするという誤動作(転流失敗)を起こすことが
ある。
【0007】この問題を解決するために、ch1とch
2とを別チップとし、2チップで双方向の光PNPNス
イッチを構成したものが知られている。しかし、2チッ
プ構成とした場合、様々な問題が生ずる。すなわち、同
一フレーム上に2チップを並べてダイボンドする工程
で、双方のチップが接触してチップの欠け、割れ等の不
具合が生ずる。また、双方のチップ間の距離が必要以上
に広がると、双方のチップと入力側の発光ダイオードチ
ップとの距離が広がるとともに、距離のばらつきが生じ
る。このため、最小トリガ電流が増大したり、ばらつき
が生じるという不具合が生じる。また、2チップ構成と
した場合、各チップの周辺面積を確保する必要から、ト
ータルのチップサイズが1チップ構成に比して大きくな
る。しかも、アセンブリの手間も余計にかかる。このた
め、コストが高くつくという問題がある。
2とを別チップとし、2チップで双方向の光PNPNス
イッチを構成したものが知られている。しかし、2チッ
プ構成とした場合、様々な問題が生ずる。すなわち、同
一フレーム上に2チップを並べてダイボンドする工程
で、双方のチップが接触してチップの欠け、割れ等の不
具合が生ずる。また、双方のチップ間の距離が必要以上
に広がると、双方のチップと入力側の発光ダイオードチ
ップとの距離が広がるとともに、距離のばらつきが生じ
る。このため、最小トリガ電流が増大したり、ばらつき
が生じるという不具合が生じる。また、2チップ構成と
した場合、各チップの周辺面積を確保する必要から、ト
ータルのチップサイズが1チップ構成に比して大きくな
る。しかも、アセンブリの手間も余計にかかる。このた
め、コストが高くつくという問題がある。
【0008】例えば、チップの分離に関連して、「沖電
気研究開発」第131号,Vol.53,No.3(昭和6
1年7月)の第25頁には、予め素子を形成したSi基
板と、保持板とを樹脂により加熱圧着し、その後ダイシ
ングソーを用いてSi基板表面側から樹脂部分まで切り
込み溝を形成して素子分離を行う方法(カナル分離法)
が開示されている。しかし、この方法は、上に述べたよ
うに、Si基板と保持板との加熱圧着という余計な手間
がかかり、コスト高となる欠点がある。また、上記切り
込み溝は、ch1,ch2を含む双方向の素子と、同様
の構成のch1,ch2を含む双方向の素子との間を分
離するものであって、ch1とch2との間を分離する
ものではない。つまり、交流のスイッチングを行う素子
の転流特性を改善しようとするものではない。
気研究開発」第131号,Vol.53,No.3(昭和6
1年7月)の第25頁には、予め素子を形成したSi基
板と、保持板とを樹脂により加熱圧着し、その後ダイシ
ングソーを用いてSi基板表面側から樹脂部分まで切り
込み溝を形成して素子分離を行う方法(カナル分離法)
が開示されている。しかし、この方法は、上に述べたよ
うに、Si基板と保持板との加熱圧着という余計な手間
がかかり、コスト高となる欠点がある。また、上記切り
込み溝は、ch1,ch2を含む双方向の素子と、同様
の構成のch1,ch2を含む双方向の素子との間を分
離するものであって、ch1とch2との間を分離する
ものではない。つまり、交流のスイッチングを行う素子
の転流特性を改善しようとするものではない。
【0009】そこで、この発明の目的は、1チップで交
流のスイッチングを行うことができ、しかも転流特性を
改善できる光PNPNスイッチを提供することにある。
流のスイッチングを行うことができ、しかも転流特性を
改善できる光PNPNスイッチを提供することにある。
【0010】
【課題を解決するための手段】上記目的を達成するた
め、請求項1に記載の光PNPNスイッチは、N型また
はP型のうち一方の導電型を持つシリコン基板の表面側
に、N型またはP型のうち他方の導電型を持つアノード
拡散領域と、このアノード拡散領域に対向する上記他方
の導電型を持つゲート拡散領域と、このゲート拡散領域
内に形成され上記一方の導電型を持つカソード拡散領域
とを有するPNPN部を一対備えた光PNPNスイッチ
において、上記一対のPNPN部は、上記基板表面の一
方向両側に、互いに離間して設けられ、上記一対のPN
PN部の間に、上記基板表面から基板内に止まる深さを
持つ切り込み溝が形成されていることを特徴としてい
る。
め、請求項1に記載の光PNPNスイッチは、N型また
はP型のうち一方の導電型を持つシリコン基板の表面側
に、N型またはP型のうち他方の導電型を持つアノード
拡散領域と、このアノード拡散領域に対向する上記他方
の導電型を持つゲート拡散領域と、このゲート拡散領域
内に形成され上記一方の導電型を持つカソード拡散領域
とを有するPNPN部を一対備えた光PNPNスイッチ
において、上記一対のPNPN部は、上記基板表面の一
方向両側に、互いに離間して設けられ、上記一対のPN
PN部の間に、上記基板表面から基板内に止まる深さを
持つ切り込み溝が形成されていることを特徴としてい
る。
【0011】また、請求項2に記載の光PNPNスイッ
チは、請求項1に記載の光PNPNスイッチにおいて、
上記切り込み溝の深さは3μm乃至200μmの範囲内
に設定されていることを特徴としている。
チは、請求項1に記載の光PNPNスイッチにおいて、
上記切り込み溝の深さは3μm乃至200μmの範囲内
に設定されていることを特徴としている。
【0012】また、請求項3に記載の光PNPNスイッ
チは、請求項1または2に記載の光PNPNスイッチに
おいて、上記切り込み溝の両側の基板表面側に、上記各
PNPN部の光感度を増大するためのフォトトランジス
タがそれぞれ設けられていることを特徴としている。
チは、請求項1または2に記載の光PNPNスイッチに
おいて、上記切り込み溝の両側の基板表面側に、上記各
PNPN部の光感度を増大するためのフォトトランジス
タがそれぞれ設けられていることを特徴としている。
【0013】
【作用】請求項1の光PNPNスイッチでは、シリコン
基板の表面側にPNPN部を一対備えているので、ワイ
ヤ等によってこの一対のPNPN部を逆並列に接続する
ことによって、1チップで交流のスイッチングを行うこ
とが可能となる。しかも、上記一対のPNPN部は互い
に離間し、その間に、上記基板表面から基板内に止まる
深さを持つ切り込み溝が形成されているので、この切り
込み溝によってシリコン基板内の少数キャリアの移動が
制限される。また、切り込み溝の側面は少数キャリアを
トラップして消滅させる効果も奏する。したがって、例
えばch1がオフした時、ch1側のシリコン基板中に
残存している少数キャリアがch2側へ移動しにくくな
る。したがって、ch2側の正帰還作用によってch2
がオンするという誤動作(転流失敗)が抑制され、転流
特性が改善される。
基板の表面側にPNPN部を一対備えているので、ワイ
ヤ等によってこの一対のPNPN部を逆並列に接続する
ことによって、1チップで交流のスイッチングを行うこ
とが可能となる。しかも、上記一対のPNPN部は互い
に離間し、その間に、上記基板表面から基板内に止まる
深さを持つ切り込み溝が形成されているので、この切り
込み溝によってシリコン基板内の少数キャリアの移動が
制限される。また、切り込み溝の側面は少数キャリアを
トラップして消滅させる効果も奏する。したがって、例
えばch1がオフした時、ch1側のシリコン基板中に
残存している少数キャリアがch2側へ移動しにくくな
る。したがって、ch2側の正帰還作用によってch2
がオンするという誤動作(転流失敗)が抑制され、転流
特性が改善される。
【0014】請求項2の光PNPNスイッチでは、上記
切り込み溝の深さは3μm乃至200μmの範囲内に設
定されている。
切り込み溝の深さは3μm乃至200μmの範囲内に設
定されている。
【0015】上記切り込み溝の深さを3μm以上とした
理由は次の通りである。すなわち、シリコン基板の表面
反転による耐圧低下防止のために、上記切り込み溝の両
側に沿ってチャネルストッパが設けられる。ここで、上
記切り込み溝の深さがこのチャネルストッパの深さ(通
常3μm以上に設定される)に達しない場合、シリコン
基板内の少数キャリアの移動を制限する効果が発揮され
ない。そこで、切り込み溝の深さは、チャネルストッパ
の深さを越えるように3μm以上に設定するのが好まし
い。
理由は次の通りである。すなわち、シリコン基板の表面
反転による耐圧低下防止のために、上記切り込み溝の両
側に沿ってチャネルストッパが設けられる。ここで、上
記切り込み溝の深さがこのチャネルストッパの深さ(通
常3μm以上に設定される)に達しない場合、シリコン
基板内の少数キャリアの移動を制限する効果が発揮され
ない。そこで、切り込み溝の深さは、チャネルストッパ
の深さを越えるように3μm以上に設定するのが好まし
い。
【0016】また、上記切り込み溝の深さを200μm
以下とした理由は次の通りである。すなわち、転流特性
を改善する観点からは、切り込み溝の深さはシリコン基
板内の少数キャリアの拡散距離を考慮する必要がある。
少数キャリアの拡散距離は、シリコン基板の不純物濃度
と結晶性に依存して定まる。この種の光PNPNスイッ
チでは、シリコン基板とアノード拡散領域、ゲート拡散
領域との接合耐圧を確保するために、シリコン基板の不
純物濃度が1013〜1015cm-3の範囲内、典型的には
1014cm-3程度に設定される。シリコン基板の結晶性
は、作製工程の熱処理に依存する。結果として、少数キ
ャリアの拡散距離は200μm程度となる。一方、チッ
プ表面に切り込み溝が存在すると、アセンブリ工程でチ
ップに外力が加わったとき、この切り込み溝に沿ってチ
ップが割れるおそれがある。したがって、アセンブリの
観点からは、切り込み溝の深さは浅い方が好ましい。そ
こで、切り込み溝の深さは200μm以下に設定するの
が好ましい。
以下とした理由は次の通りである。すなわち、転流特性
を改善する観点からは、切り込み溝の深さはシリコン基
板内の少数キャリアの拡散距離を考慮する必要がある。
少数キャリアの拡散距離は、シリコン基板の不純物濃度
と結晶性に依存して定まる。この種の光PNPNスイッ
チでは、シリコン基板とアノード拡散領域、ゲート拡散
領域との接合耐圧を確保するために、シリコン基板の不
純物濃度が1013〜1015cm-3の範囲内、典型的には
1014cm-3程度に設定される。シリコン基板の結晶性
は、作製工程の熱処理に依存する。結果として、少数キ
ャリアの拡散距離は200μm程度となる。一方、チッ
プ表面に切り込み溝が存在すると、アセンブリ工程でチ
ップに外力が加わったとき、この切り込み溝に沿ってチ
ップが割れるおそれがある。したがって、アセンブリの
観点からは、切り込み溝の深さは浅い方が好ましい。そ
こで、切り込み溝の深さは200μm以下に設定するの
が好ましい。
【0017】請求項3の光PNPNスイッチでは、上記
切り込み溝の両側の基板表面に、上記各PNPN部の光
感度を増大するためのフォトトランジスタがそれぞれ設
けられているので、光感度が増大して、発光ダイオード
と組み合わせたときの最小トリガ電流を低くすることが
可能となる。
切り込み溝の両側の基板表面に、上記各PNPN部の光
感度を増大するためのフォトトランジスタがそれぞれ設
けられているので、光感度が増大して、発光ダイオード
と組み合わせたときの最小トリガ電流を低くすることが
可能となる。
【0018】
【実施例】以下、この発明の光PNPNスイッチを実施
例により詳細に説明する。
例により詳細に説明する。
【0019】図1は一実施例の光PNPNスイッチの概
略パターンレイアウトを示し、図2は図1におけるA−
A線矢視断面、図3は図1におけるB−B線矢視断面を
それぞれ示している。
略パターンレイアウトを示し、図2は図1におけるA−
A線矢視断面、図3は図1におけるB−B線矢視断面を
それぞれ示している。
【0020】図1に示すように、この光PNPNスイッ
チは、N型シリコン基板1の表面側に、アノード拡散領
域(P型)2と、このアノード拡散領域2に対向するP
ゲート拡散領域(P型)3とを、それぞれ図において上
側1a、下側1bに左右反対の状態で備えている。各P
ゲート拡散領域3内にはカソード拡散領域(N型)7が
設けられている。これにより、チップの上側部分1a、
下側部分1bで、それぞれアノード拡散領域2からカソ
ード拡散領域7に向かってPNPN部が構成されてい
る。
チは、N型シリコン基板1の表面側に、アノード拡散領
域(P型)2と、このアノード拡散領域2に対向するP
ゲート拡散領域(P型)3とを、それぞれ図において上
側1a、下側1bに左右反対の状態で備えている。各P
ゲート拡散領域3内にはカソード拡散領域(N型)7が
設けられている。これにより、チップの上側部分1a、
下側部分1bで、それぞれアノード拡散領域2からカソ
ード拡散領域7に向かってPNPN部が構成されてい
る。
【0021】チップの上側部分1aと下側部分1bとは
基板表面から基板内に止まる深さDを持つ切り込み溝1
5(図3参照)によって仕切られている。便宜上、図1
において上側部分1aで右側のアノード2からカソード
7へ電流が流れる経路をch(チャネル)1、下側部分
1bで左側のアノード2からカソード7へ電流が流れる
経路をch(チャネル)2と呼ぶ。
基板表面から基板内に止まる深さDを持つ切り込み溝1
5(図3参照)によって仕切られている。便宜上、図1
において上側部分1aで右側のアノード2からカソード
7へ電流が流れる経路をch(チャネル)1、下側部分
1bで左側のアノード2からカソード7へ電流が流れる
経路をch(チャネル)2と呼ぶ。
【0022】この例では、チップの上側部分1a、下側
部分1bにそれぞれch1、ch2の光感度を向上させ
るためのフォトトランジスタQ3,Q3が設けられてい
る。各フォトトランジスタQ3は、Pゲート拡散距離3
のアノード拡散領域2と反対の側に設けられたベース拡
散領域(P型)4と、このベース拡散領域4内に形成さ
れたエミッタ拡散領域(N型)8と、コレクタとして働
くN型シリコン基板1とで構成されている。各フォトト
ランジスタQ3のベース拡散領域4とエミッタ拡散領域
8との間には、図2中に示すように、ベース抵抗105
が存在する。
部分1bにそれぞれch1、ch2の光感度を向上させ
るためのフォトトランジスタQ3,Q3が設けられてい
る。各フォトトランジスタQ3は、Pゲート拡散距離3
のアノード拡散領域2と反対の側に設けられたベース拡
散領域(P型)4と、このベース拡散領域4内に形成さ
れたエミッタ拡散領域(N型)8と、コレクタとして働
くN型シリコン基板1とで構成されている。各フォトト
ランジスタQ3のベース拡散領域4とエミッタ拡散領域
8との間には、図2中に示すように、ベース抵抗105
が存在する。
【0023】また、図1中に示すように、チップの上側
部分1a、下側部分1bでは、それぞれPNPN部のP
ゲート拡散領域3と、フォトトランジスタQ3のベース
拡散領域4との間にゲート抵抗(P型)6が形成されて
いる。
部分1a、下側部分1bでは、それぞれPNPN部のP
ゲート拡散領域3と、フォトトランジスタQ3のベース
拡散領域4との間にゲート抵抗(P型)6が形成されて
いる。
【0024】チップの上側部分1a、下側部分1bにお
いて、図2に示すように、それぞれカソード拡散領域7
とエミッタ拡散領域8とはAlパターン配線で接続され
ている。上記各Alパターン配線の一部にボンディング
パッド(図1中に破線で示す)11a,11bが設けら
れている。また、各アノード拡散領域2にそれぞれAl
パターン配線が設けられ、その一部にボンディングパッ
ド10a,10bが設けられている。これらのボンディ
ングパッド10a,11bがAuワイヤ12a,12b
によってリードフレームT1に接続される一方、ボンデ
ィングパッド11a,10bがAuワイヤ13a,13
bによってリードフレームT2に接続されている。
いて、図2に示すように、それぞれカソード拡散領域7
とエミッタ拡散領域8とはAlパターン配線で接続され
ている。上記各Alパターン配線の一部にボンディング
パッド(図1中に破線で示す)11a,11bが設けら
れている。また、各アノード拡散領域2にそれぞれAl
パターン配線が設けられ、その一部にボンディングパッ
ド10a,10bが設けられている。これらのボンディ
ングパッド10a,11bがAuワイヤ12a,12b
によってリードフレームT1に接続される一方、ボンデ
ィングパッド11a,10bがAuワイヤ13a,13
bによってリードフレームT2に接続されている。
【0025】また、この例では、チップの上側部分1
a、下側部分1bのそれぞれの周辺に沿ってチャネルス
トッパとしてのN型拡散領域9a,9bが設けられてい
る。N型拡散領域9aは、切り込み溝15の上側に沿っ
た部分9aiと、チップ周辺に沿った部分9aoとを含
み、N型拡散領域9bは、切り込み溝15の下側に沿っ
た部分9biと、チップ周辺に沿った部分9boとを含
んでいる。
a、下側部分1bのそれぞれの周辺に沿ってチャネルス
トッパとしてのN型拡散領域9a,9bが設けられてい
る。N型拡散領域9aは、切り込み溝15の上側に沿っ
た部分9aiと、チップ周辺に沿った部分9aoとを含
み、N型拡散領域9bは、切り込み溝15の下側に沿っ
た部分9biと、チップ周辺に沿った部分9boとを含
んでいる。
【0026】この光PNPNスイッチは公知の手法によ
り次のようにして作製する。
り次のようにして作製する。
【0027】まず、図1に示すように、N型シリコン
基板1の表面にP型不純物としてボロンを拡散して、各
アノード拡散領域2と、各Pゲート拡散領域3とを同時
に形成する。シリコン基板1の不純物濃度は1014cm
-3程度である。
基板1の表面にP型不純物としてボロンを拡散して、各
アノード拡散領域2と、各Pゲート拡散領域3とを同時
に形成する。シリコン基板1の不純物濃度は1014cm
-3程度である。
【0028】次に、N型シリコン基板1の表面に再び
P型不純物としてボロンを拡散して、各ベース拡散領域
4と、各ゲート抵抗6とを同時に形成する。
P型不純物としてボロンを拡散して、各ベース拡散領域
4と、各ゲート抵抗6とを同時に形成する。
【0029】次に、各Pゲート拡散領域3の表面、各
ベース拡散領域4の表面にそれぞれN型不純物としてリ
ンを拡散して、各Pゲート拡散領域3、各ベース拡散領
域4内にカソード拡散領域7、エミッタ拡散領域8を形
成する。同時に、チップ周辺と中央とに、すなわち略
「日」の字状のパターンで、チャネルストッパとしての
N型拡散領域を形成する。なお、この段階では、チップ
の中央ではN型拡散領域9ai,9biは上下に分離さ
れておらず、連続している。このN型拡散領域9a,9
bの深さは通常通り3μmとする。
ベース拡散領域4の表面にそれぞれN型不純物としてリ
ンを拡散して、各Pゲート拡散領域3、各ベース拡散領
域4内にカソード拡散領域7、エミッタ拡散領域8を形
成する。同時に、チップ周辺と中央とに、すなわち略
「日」の字状のパターンで、チャネルストッパとしての
N型拡散領域を形成する。なお、この段階では、チップ
の中央ではN型拡散領域9ai,9biは上下に分離さ
れておらず、連続している。このN型拡散領域9a,9
bの深さは通常通り3μmとする。
【0030】熱処理(温度800℃、30分間)を行
った後、図示しないAlパターン配線を形成する。さら
に、チップ表面に図示しない保護膜を設け、この保護膜
のうちボンディングパッド11a,11b,12a,1
2bに相当する部分と、チャネルストッパとしてのN型
拡散領域上の部分を除去する。
った後、図示しないAlパターン配線を形成する。さら
に、チップ表面に図示しない保護膜を設け、この保護膜
のうちボンディングパッド11a,11b,12a,1
2bに相当する部分と、チャネルストッパとしてのN型
拡散領域上の部分を除去する。
【0031】ウエハテストを行った後、チップの上側
部分1aと下側部分1bとの境界に存するN型拡散領域
の中央をハーフダイシングして、基板表面から基板内に
止まる深さを持つ切り込み溝15を形成する。この切り
込み溝15により、N型拡散領域9ai,9biを上下
に分離する。
部分1aと下側部分1bとの境界に存するN型拡散領域
の中央をハーフダイシングして、基板表面から基板内に
止まる深さを持つ切り込み溝15を形成する。この切り
込み溝15により、N型拡散領域9ai,9biを上下
に分離する。
【0032】続いて、チップ周辺をフルダイシングし
て、チップ間を分離する。
て、チップ間を分離する。
【0033】ダイボンドを行った後、ボンディングパ
ッド10a,11bとリードフレームT1とをAuワイ
ヤ12a,12bによって接続する一方、ボンディング
パッド11a,10bとリードフレームT2とをAuワ
イヤ13a,13bによって接続する。
ッド10a,11bとリードフレームT1とをAuワイ
ヤ12a,12bによって接続する一方、ボンディング
パッド11a,10bとリードフレームT2とをAuワ
イヤ13a,13bによって接続する。
【0034】このようにチップの上側部分1a、下側部
分1bにそれぞれ設けたPNPN部を逆並列に接続する
ことによって、1チップで交流のスイッチングを行うこ
とができる。
分1bにそれぞれ設けたPNPN部を逆並列に接続する
ことによって、1チップで交流のスイッチングを行うこ
とができる。
【0035】しかも、上側部分1aのPNPN部と下側
部分1bのPNPN部との間に切り込み溝15を形成し
ているので、この切り込み溝15によってN型シリコン
基板1内の少数キャリアである正孔の移動が制限され
る。また、切り込み溝15の側面は正孔をトラップして
消滅させる効果も奏する。したがって、例えばch1が
オフした時、ch1側のシリコン基板1中に残存してい
る正孔がch2側へ移動しにくくなる。したがって、c
h2側の正帰還作用によってch2がオンするという誤
動作(転流失敗)を抑制でき、転流特性を改善できる。
部分1bのPNPN部との間に切り込み溝15を形成し
ているので、この切り込み溝15によってN型シリコン
基板1内の少数キャリアである正孔の移動が制限され
る。また、切り込み溝15の側面は正孔をトラップして
消滅させる効果も奏する。したがって、例えばch1が
オフした時、ch1側のシリコン基板1中に残存してい
る正孔がch2側へ移動しにくくなる。したがって、c
h2側の正帰還作用によってch2がオンするという誤
動作(転流失敗)を抑制でき、転流特性を改善できる。
【0036】図4は、実際に切り込み溝15の深さDを
変化させた場合の転流特性との相関データを示してい
る。この図から分かるように、図1に示したパターンレ
イアウトのもの(図中「〇」印で示す)において、切り
込み溝15の深さDを0μm(切り込み溝なし)、50
μm、100μmと増加させると、L負荷時に転流失敗
する電流値(この電流値以下であれば光PNPNスイッ
チが正常動作する)を増大させることができた。なお、
参考のために切り込み溝を深くして2チップに分離した
もの(図中「◎」印で示す)は、当然ながら転流失敗は
起こらなかった。また、図1に示したパターンレイアウ
トのものは、図5に示したパターンレイアウトのもの
(図中「●」印で示す)に比して、切り込み溝15が無
くとも転流特性が改善されている。これは、図1のもの
は、図5のものに比してch1のPNPN部とch2と
のPNPN部との距離が遠くなったからだと考えられ
る。
変化させた場合の転流特性との相関データを示してい
る。この図から分かるように、図1に示したパターンレ
イアウトのもの(図中「〇」印で示す)において、切り
込み溝15の深さDを0μm(切り込み溝なし)、50
μm、100μmと増加させると、L負荷時に転流失敗
する電流値(この電流値以下であれば光PNPNスイッ
チが正常動作する)を増大させることができた。なお、
参考のために切り込み溝を深くして2チップに分離した
もの(図中「◎」印で示す)は、当然ながら転流失敗は
起こらなかった。また、図1に示したパターンレイアウ
トのものは、図5に示したパターンレイアウトのもの
(図中「●」印で示す)に比して、切り込み溝15が無
くとも転流特性が改善されている。これは、図1のもの
は、図5のものに比してch1のPNPN部とch2と
のPNPN部との距離が遠くなったからだと考えられ
る。
【0037】上記切り込み溝15の深さDは、シリコン
基板1内の正孔の移動を制限する効果を発揮できるよう
に、少なくともチャネルストッパ9ai,9biの深さ
を越える3μm以上に設定するのが好ましい。
基板1内の正孔の移動を制限する効果を発揮できるよう
に、少なくともチャネルストッパ9ai,9biの深さ
を越える3μm以上に設定するのが好ましい。
【0038】一方、チップ表面に切り込み溝15が存在
すると、アセンブリ工程でチップに外力が加わったと
き、この切り込み溝15に沿ってチップが割れるおそれ
がある。したがって、アセンブリの観点からは、切り込
み溝の深さは浅い方が好ましい。ここで、主にシリコン
基板1の不純物濃度1014cm-3程度と、上記熱処理
(温度800℃、30分間)の結果として、正孔の拡散
距離が200μm程度となる。そこで、シリコン基板1
中の正孔の拡散距離を考慮して、切り込み溝の深さは2
00μm以下に設定するのが好ましい。
すると、アセンブリ工程でチップに外力が加わったと
き、この切り込み溝15に沿ってチップが割れるおそれ
がある。したがって、アセンブリの観点からは、切り込
み溝の深さは浅い方が好ましい。ここで、主にシリコン
基板1の不純物濃度1014cm-3程度と、上記熱処理
(温度800℃、30分間)の結果として、正孔の拡散
距離が200μm程度となる。そこで、シリコン基板1
中の正孔の拡散距離を考慮して、切り込み溝の深さは2
00μm以下に設定するのが好ましい。
【0039】なお、この実施例では、シリコン基板1の
導電型をN型としたが、当然ながらこれに限られるもの
ではない。シリコン基板1の導電型をP型とし、これに
応じて他の拡散領域の導電型を上記実施例のものと反対
にしても良い。
導電型をN型としたが、当然ながらこれに限られるもの
ではない。シリコン基板1の導電型をP型とし、これに
応じて他の拡散領域の導電型を上記実施例のものと反対
にしても良い。
【0040】
【発明の効果】以上より明らかなように、請求項1の光
PNPNスイッチは、シリコン基板の表面側にPNPN
部を一対備えているので、ワイヤ等によってこの一対の
PNPN部を逆並列に接続することによって、1チップ
で交流のスイッチングを行うことができる。しかも、上
記一対のPNPN部は互いに離間し、その間に、上記基
板表面から基板内に止まる深さを持つ切り込み溝が形成
されているので、この切り込み溝によってシリコン基板
内の少数キャリアの移動が制限される。また、切り込み
溝の側面は少数キャリアをトラップして消滅させる効果
も奏する。したがって、例えばch1がオフした時、c
h1側のシリコン基板中に残存している少数キャリアが
ch2側へ移動しにくくなる。したがって、ch2側の
正帰還作用によってch2がオンするという誤動作(転
流失敗)を抑制でき、転流特性を改善できる。
PNPNスイッチは、シリコン基板の表面側にPNPN
部を一対備えているので、ワイヤ等によってこの一対の
PNPN部を逆並列に接続することによって、1チップ
で交流のスイッチングを行うことができる。しかも、上
記一対のPNPN部は互いに離間し、その間に、上記基
板表面から基板内に止まる深さを持つ切り込み溝が形成
されているので、この切り込み溝によってシリコン基板
内の少数キャリアの移動が制限される。また、切り込み
溝の側面は少数キャリアをトラップして消滅させる効果
も奏する。したがって、例えばch1がオフした時、c
h1側のシリコン基板中に残存している少数キャリアが
ch2側へ移動しにくくなる。したがって、ch2側の
正帰還作用によってch2がオンするという誤動作(転
流失敗)を抑制でき、転流特性を改善できる。
【0041】また、請求項2の光PNPNスイッチで
は、上記切り込み溝の深さは3μm乃至200μmの範
囲内に設定されているので、転流特性を有効に改善でき
る上、アセンブリ工程でチップに外力が加わったとき、
チップの割れ欠けを無視できるレベルに抑えることがで
きる。
は、上記切り込み溝の深さは3μm乃至200μmの範
囲内に設定されているので、転流特性を有効に改善でき
る上、アセンブリ工程でチップに外力が加わったとき、
チップの割れ欠けを無視できるレベルに抑えることがで
きる。
【0042】また、請求項3の光PNPNスイッチで
は、上記切り込み溝の両側の基板表面側に、上記各PN
PN部の光感度を増大するためのフォトトランジスタが
それぞれ設けられているので、光感度を増大させて、発
光ダイオードと組み合わせたときの最小トリガ電流を低
くすることができる。
は、上記切り込み溝の両側の基板表面側に、上記各PN
PN部の光感度を増大するためのフォトトランジスタが
それぞれ設けられているので、光感度を増大させて、発
光ダイオードと組み合わせたときの最小トリガ電流を低
くすることができる。
【図1】 この発明の一実施例の光PNPNスイッチを
示す平面図である。
示す平面図である。
【図2】 図1におけるA−A線矢視断面図である。
【図3】 図2におけるB−B線矢視断面図である。
【図4】 上記光PNPNスイッチの切り込み溝の深さ
と転流特性との関係を示す図である。
と転流特性との関係を示す図である。
【図5】 従来の光PNPNスイッチを示す平面図であ
る。
る。
【図6】 図5におけるC−C線矢視断面図である。
【図7】 図5に示した光PNPNスイッチの等価回路
を示す図である。
を示す図である。
1 N型シリコン基板 2 アノード
拡散領域 3 Pゲート拡散領域 4 ベース拡
散領域 7 カソード拡散領域 8 エミッタ
拡散領域 15 切り込み溝 9a,9b
チャネルストッパ
拡散領域 3 Pゲート拡散領域 4 ベース拡
散領域 7 カソード拡散領域 8 エミッタ
拡散領域 15 切り込み溝 9a,9b
チャネルストッパ
Claims (3)
- 【請求項1】 N型またはP型のうち一方の導電型を持
つシリコン基板の表面側に、N型またはP型のうち他方
の導電型を持つアノード拡散領域と、このアノード拡散
領域に対向する上記他方の導電型を持つゲート拡散領域
と、このゲート拡散領域内に形成され上記一方の導電型
を持つカソード拡散領域とを有するPNPN部を一対備
えた光PNPNスイッチにおいて、 上記一対のPNPN部は、上記基板表面の一方向両側
に、互いに離間して設けられ、 上記一対のPNPN部の間に、上記基板表面から基板内
に止まる深さを持つ切り込み溝が形成されていることを
特徴とする光PNPNスイッチ。 - 【請求項2】 請求項1に記載の光PNPNスイッチに
おいて、 上記切り込み溝の深さは3μm乃至200μmの範囲内
に設定されていることを特徴とする光PNPNスイッ
チ。 - 【請求項3】 請求項1または2に記載の光PNPNス
イッチにおいて、 上記切り込み溝の両側の基板表面側に、上記各PNPN
部の光感度を増大するためのフォトトランジスタがそれ
ぞれ設けられていることを特徴とする光PNPNスイッ
チ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22797694A JP3181178B2 (ja) | 1994-09-22 | 1994-09-22 | 光pnpnスイッチ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22797694A JP3181178B2 (ja) | 1994-09-22 | 1994-09-22 | 光pnpnスイッチ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0897403A true JPH0897403A (ja) | 1996-04-12 |
JP3181178B2 JP3181178B2 (ja) | 2001-07-03 |
Family
ID=16869215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22797694A Expired - Fee Related JP3181178B2 (ja) | 1994-09-22 | 1994-09-22 | 光pnpnスイッチ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3181178B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003086826A (ja) * | 2001-09-12 | 2003-03-20 | Hamamatsu Photonics Kk | ホトダイオードアレイ、固体撮像装置、及び、放射線検出器 |
JP2003086827A (ja) * | 2001-09-12 | 2003-03-20 | Hamamatsu Photonics Kk | ホトダイオードアレイ、固体撮像装置、及び、放射線検出器 |
US6995408B2 (en) | 2002-12-18 | 2006-02-07 | Sharp Kabushiki Kaisha | Bidirectional photothyristor chip |
US7157747B2 (en) | 2002-12-10 | 2007-01-02 | Sharp Kabushiki Kaisha | Bidirectional photothyristor chip, light-fired coupler and solid state relay |
CN105405876A (zh) * | 2014-09-10 | 2016-03-16 | 夏普株式会社 | 光耦合双向可控硅元件 |
-
1994
- 1994-09-22 JP JP22797694A patent/JP3181178B2/ja not_active Expired - Fee Related
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003086826A (ja) * | 2001-09-12 | 2003-03-20 | Hamamatsu Photonics Kk | ホトダイオードアレイ、固体撮像装置、及び、放射線検出器 |
JP2003086827A (ja) * | 2001-09-12 | 2003-03-20 | Hamamatsu Photonics Kk | ホトダイオードアレイ、固体撮像装置、及び、放射線検出器 |
JP4482253B2 (ja) * | 2001-09-12 | 2010-06-16 | 浜松ホトニクス株式会社 | ホトダイオードアレイ、固体撮像装置、及び、放射線検出器 |
US7157747B2 (en) | 2002-12-10 | 2007-01-02 | Sharp Kabushiki Kaisha | Bidirectional photothyristor chip, light-fired coupler and solid state relay |
US6995408B2 (en) | 2002-12-18 | 2006-02-07 | Sharp Kabushiki Kaisha | Bidirectional photothyristor chip |
CN105405876A (zh) * | 2014-09-10 | 2016-03-16 | 夏普株式会社 | 光耦合双向可控硅元件 |
JP2016058570A (ja) * | 2014-09-10 | 2016-04-21 | シャープ株式会社 | フォトトライアック素子 |
Also Published As
Publication number | Publication date |
---|---|
JP3181178B2 (ja) | 2001-07-03 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |