JP2003174168A - 絶縁ゲート型バイポーラトランジスタ及びその製造方法 - Google Patents
絶縁ゲート型バイポーラトランジスタ及びその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 55
- 239000004065 semiconductor Substances 0.000 claims abstract description 184
- 239000000758 substrate Substances 0.000 claims description 167
- 229910052751 metal Inorganic materials 0.000 claims description 45
- 239000002184 metal Substances 0.000 claims description 45
- 238000000034 method Methods 0.000 claims description 32
- 230000002093 peripheral effect Effects 0.000 claims description 13
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 6
- 238000002360 preparation method Methods 0.000 claims description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910052720 vanadium Inorganic materials 0.000 claims description 2
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 claims description 2
- 239000010408 film Substances 0.000 description 117
- 239000010410 layer Substances 0.000 description 35
- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000004904 shortening Methods 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
チング特性の改善されたIGBTを提供する。 【解決手段】 N-型の半導体基体の一方の表面に、こ
の半導体基体の厚さ方向に流れる電流のスイッチングを
行う絶縁ゲートトランジスタを有し、前記半導体基体の
他方の表面に、前記絶縁ゲートトランジスタのオン時に
前記半導体基体中にホールを注入して伝導度変調を起こ
させるためのショットキー接合を有する絶縁ゲート型バ
イポーラトランジスタであって、前記半導体基体の他方
の表面には部分的に開口された絶縁膜が形成されるとと
もに、この絶縁膜の表面側にさらにドレイン電極が形成
されることにより、前記絶縁膜が開口された領域におい
て半導体基体と前記ドレイン電極とによるショットキー
接合が形成されてなることを特徴とする絶縁ゲート型バ
イポーラトランジスタ。
Description
ポーラトランジスタ(Insulated Gate Bipolar Transis
tor、以下「IGBT」という。)及びその製造方法に
関する。さらに詳細には、オン抵抗を低く保ちながらさ
らに高速スイッチング特性が改善されたIGBT及びそ
の製造方法に関する。
スイッチング特性とバイポーラトランジスタの低いオン
抵抗特性を併せもつパワートランジスタである。図20
は、このIGBTのうち、いわゆるPN接合型のIGB
Tの部分断面図である。図20に示されるように、この
IGBT810は、上部にMOSFET構造、下部にバ
イポーラトランジスタ構造を備えている。
及び動作を説明する。このIGBT810は、P+コレ
クタ層812上に、N+バッファ層814A及びN-ドリ
フト層814Bが形成されている(これらを総称して
「Nベース層」814という。)。そして、このN-ド
リフト層814Bの表面にはDSA(Double Diffusion
Self Align)法により、その表面が露出するようにPウ
ェル領域816が形成されている。さらに、このPウェ
ル領域816中にはその表面が露出するようにN +エミ
ッタ領域818が形成されている。そして、Pウェル領
域816の表面にはSiO2などの薄いゲート絶縁膜8
22を介して、ポリシリコンなどからなるゲート電極8
24が形成されている。このゲート電極824は、Pウ
ェル領域816をまたぎ、N+エミッタ領域818から
N-ドリフト層814Bに達するように配置されてい
る。このゲート電極824直下のPウェル領域表面をチ
ャネル形成領域820という。N+エミッタ領域818
とPウェル領域816とを表面で短絡するようにエミッ
タ電極828が形成され、このエミッタ電極828はエ
ミッタ端子Eに接続されている。このエミッタ電極82
8はゲート電極824とは層間絶縁膜826で絶縁され
ている。ゲート電極824はゲート端子Gに接続されて
いる。P+コレクタ層812の表面にはコレクタ電極8
30が形成され、このコレクタ電極830はコレクタ端
子Cに接続されている。
対してコレクタ端子Cに正電圧を印加した状態で、エミ
ッタ端子Eに対してゲート端子Gに閾値以上の正電圧を
印加することにより、ターンオンする。すなわち、ゲー
ト端子Gに閾値以上の正電圧が印加されると、MOSF
ET同様に、Pウェル領域816のチャネル形成領域8
20の表面に反転チャネルが形成され、N+エミッタ領
域818から反転チャネルを通ってN-ベース層814
内に電子が流入する。すると、これに対応して、P+コ
レクタ層812からNベース層814内にホールの注入
が起こり、P+コレクタ層812とN+バッファ層814
A(N-ベース層814)のPN接合は順バイアス状態
となり、N-ベース層814が伝導度変調を起こす。こ
のため、IGBT810は、本来は高抵抗に設定されて
いるN-ドリフト層814Bが伝導度変調により低抵抗
化するため、高耐圧素子であってもオン抵抗が低くなっ
ている。
子Eに対してゲート端子Gに印加される電圧を閾値以下
の電圧とすることによりターンオフする。すなわち、ゲ
ート端子Gに印加される電圧が閾値以下となると、チャ
ネル形成領域820において反転チャネルは消滅し、N
+エミッタ領域818からの電子の流入が止まる。しか
し、N-ベース層814内には依然として電子が存在す
る。N-ベース層814内に蓄積したホールの大部分は
Pウェル領域816を通り、エミッタ電極826へ流入
するが、一部はN-ベース層814内に存在する電子と
再結合して消滅する。N-ベース層814内に蓄積した
ホールがすべて消滅した時点で素子は阻止状態となり、
ターンオフが完了する。
るため、消滅させるのに時間がかかり、ターンオフ時間
を短縮するのは容易ではない。すなわち、このPN接合
型のIGBTは、ターンオン時には伝導度変調が起こる
ためオン電圧が低いという優れた特性を示す反面、ター
ンオフ時にはホールを消滅させるのに時間がかかるた
め、ターンオフ時間が長くなり高速スイッチング特性が
劣るという欠点があるのである。
て、半導体基体に金などのライフタイムキラーをドープ
したり、電子線や中性子を照射するなどして、キャリア
のライフタイムを短くする方法が提案されている。しか
しながら、これらの方法は、ターンオン時の伝導度変調
の度合を大きく低下させたり、導通時の電圧降下が大き
くなったり、高温時にライフタイムが長くなったりして
好ましくない。
消するために、上述したPN接合型のIGBTとは異な
る構造をもつ、いわゆるショットキー接合型のIGBT
が提案されている(特開昭61−150280号)。図
21はこのショットキー接合型のIGBTの部分断面図
である。図21に示されるように、このショットキー接
合型のIGBT910もPN接合型のIGBT810と
同様に、上部にMOSFET構造、下部にバイポーラト
ランジスタ構造を備えている。
910の一方の表面(以下、「素子面」ということもあ
る。)の構造を示す図である。図22に示されるよう
に、このIGBT910の素子面には、能動領域AR
と、この能動領域を取り囲むように配置された固定電位
拡散領域DRと、チップ周囲に形成され、やはり能動領
域を取り囲むように配置されたガードリング領域GR
と、外部との接続に用いられるゲートパッド領域GPと
が形成されている。
RにおけるC部分の部分拡大図である。図23では島状
に形成された多数のIGBTのユニットセル(ウェル領
域916及びソース領域918)が縦横に多数配列した
例が示されており、図24ではストライプ状に形成され
た多数のIGBTのユニットセル(ウェル領域916及
びソース領域918)が横方向に多数配列した例子が示
されている。なお、図23及び図24においては、ゲー
ト電極などの他の表面構造は省略してある。
のIGBTの構造及び動作を説明する。ショットキー接
合型のIGBT910は、N-層914の表面にDSA
法により、その表面が露出するようにPウェル領域91
6が形成されている。さらに、このPウェル領域916
中にはその表面が露出するようにN+ソース領域(N+エ
ミッタ領域ということもある。)918が形成されてい
る。そして、Pウェル領域916の表面にはSiO2な
どの薄いゲート絶縁膜922を介して、ポリシリコンな
どからなるゲート電極924が形成されている。このゲ
ート電極924は、Pウェル領域916をまたぎ、N+
ソース領域918からN-層914に達するように配置
されている。このゲート電極924直下のPウェル領域
表面をチャネル形成領域920という。N+ソース領域
918とPウェル領域916とを表面で短絡するように
ソース電極(エミッタ電極ということもある。)928
が形成され、このソース電極928はソース端子Sに接
続されている。このソース電極928はゲート電極92
4とは層間絶縁膜926で絶縁されている。ゲート電極
924はゲート端子Gに接続されている。N-層914
の他方の表面には、「N-層914と接触することによ
りショットキー接合を形成する金属」の膜からなるドレ
イン電極(コレクタ電極ということもある。)930が
形成され、このドレイン電極930はドレイン端子Dに
接続されている。
の動作は、上述したPN接合型のIGBT810の動作
と基本的に同じであるが、上述したPN接合型のIGB
T810ではPN接合を介してホールが注入されている
のに対して、このショットキー接合型のIGBT910
では、ショットキー接合を介してホールが注入されると
ころが異なっている。このため、上述したPN接合型の
IGBT810と比較してホール注入量が低レベルとな
っており、ターンオフ時に残留しているホールを少なく
することができる。その結果、従来のPN接合型のIG
BT810よりもさらにターンオフ時間が短縮され、高
速スイッチングが特性が改善されている。
ョットキー接合型のIGBTにおいても、IGBTの応
用製品のインバーター特性を向上させるため、さらなる
高速スイッチング特性の改善が求められている。そこ
で、本発明の目的は、オン抵抗を低く保ちながらさらに
高速スイッチング特性の改善されたIGBTを提供する
ことにある。
ト型バイポーラトランジスタは、N-型の半導体基体の
一方の表面に、この半導体基体の厚さ方向に流れる電流
のスイッチングを行う絶縁ゲートトランジスタを有し、
前記半導体基体の他方の表面に、前記絶縁ゲートトラン
ジスタのオン時に前記半導体基体中にホールを注入して
伝導度変調を起こさせるためのショットキー接合を有す
る絶縁ゲート型バイポーラトランジスタであって、前記
半導体基体の他方の表面には部分的に開口された絶縁膜
が形成されるとともに、この絶縁膜の表面側にさらにド
レイン電極が形成されることにより、前記絶縁膜が開口
された領域において前記半導体基体と前記ドレイン電極
とによるショットキー接合が形成されてなることを特徴
とする。
るように、P+コレクタ層812とNベース層814と
Pウェル領域816とから構成されるPNPバイポーラ
トランジスタを有しているため、このPNPバイポーラ
トランジスタにおけるエミッタであるP+コレクタ層8
12からNベース層814中にホールが注入される。こ
れに対して、ショットキー接合型のIGBTは、図21
に示されるように、ドレイン電極930とN-型半導体
基体914とPウェル領域916とから構成されるバイ
ポーラトランジスタを有しているため、このバイポーラ
トランジスタのエミッタに相当するドレイン電極930
からN-型半導体基体914中にホールが注入される。
示す図である。図1に示されるように、本発明のIGB
T110は、いわゆるショットキー接合型のIGBTで
あるため、従来のショットキー接合型のIGBT910
の場合と同様に、ドレイン電極130とN-型半導体基
体114とPウェル領域116とから構成されるバイポ
ーラトランジスタを有しているため、このバイポーラト
ランジスタのエミッタに相当するドレイン電極130か
らN-型半導体基体114中にホールが注入される。
のショットキー接合型のIGBTと異なるのは、半導体
基体の他方の表面の構造である。すなわち、従来のショ
ットキー接合型のIGBT910ではその他方の表面が
全面に渡ってドレイン電極で覆われている構造を有して
いるのに対して、本発明のIGBT110ではその他方
の表面には部分的に開口された絶縁膜が形成されるとと
もに、この絶縁膜の表面側にさらにドレイン電極が形成
された構造を有している。
GBT910ではドレイン電極全面からホールが注入さ
れるのに対して、本発明のIGBT110では絶縁膜が
開口された領域からのみホールが注入されることにな
る。このため、本発明のIGBT110におけるバイポ
ーラトランジスタは、従来のショットキー接合型のIG
BT910におけるバイポーラトランジスタより小さい
バイポーラトランジスタとなる。このため、本発明のI
GBT110に従来のショットキー接合型のIGBT9
10の場合と同じだけのコレクタ電流ICを流した場
合、電流密度が高くなる。すると、電流増幅率hFEが低
くなるため、従来よりもテール電流が小さなものとな
る。このため、ターンオフ時におけるホールの残存量が
基準値以下になるまでの時間が短縮される結果、ターン
オフ時間が短縮されることになる。一方、ターンオン時
には、ショットキー接合からのホール注入によって伝導
度変調が起こるので、オン抵抗は低く保たれている。こ
のため、本発明のIGBTは、オン抵抗を低く保ちなが
ら高速スイッチング特性が改善されている優れたIGB
Tとなる。
ランジスタは、N-型の半導体基体の一方の表面に、こ
の半導体基体の厚さ方向に流れる電流のスイッチングを
行う多数の絶縁ゲートトランジスタが形成された能動領
域と、非能動領域とを有し、前記半導体基体の他方の表
面に、前記絶縁ゲートトランジスタのオン時に前記半導
体基体中にホールを注入して伝導度変調を起こさせるた
めのショットキー接合を有する絶縁ゲート型バイポーラ
トランジスタであって、前記半導体基体の他方の表面の
うち少なくとも能動領域に対応する領域においては、部
分的に開口された絶縁膜が形成されるとともに、この絶
縁膜の表面側にさらにドレイン電極が形成されることに
より、前記絶縁膜が開口された領域において前記半導体
基体と前記ドレイン電極とによるショットキー接合が形
成されてなることを特徴とする。
においては、部分的に開口された絶縁膜が形成されると
ともに、この絶縁膜の表面側にさらにドレイン電極が形
成されることにより、前記絶縁膜が開口された領域にお
いて半導体基体とドレイン電極とによるショットキー接
合が形成されてなる。このため、本発明のIGBTは、
少なくとも能動領域に対応する領域においては、上記
(1)に記載のIGBTが有する効果と同様の効果を有
する。
ゲート型バイポーラトランジスタにおいては、前記半導
体基体の他方の表面の外周部には、前記ドレイン電極の
半導体基体側に、前記絶縁膜と同一工程で形成された第
2の絶縁膜が形成されてなるとともに、前記ドレイン電
極は前記外周部の外側端部にまで延在しないように構成
されてなることが好ましい。
周部の外側端部にまで延在していないため、ウエハをダ
イシングしてチップ化する際に、ドレイン電極を構成す
る金属がチップ側面(ダイシング面)にまわり込んでし
まうことを確実に防止することができる。その結果、極
めてショットキー接合面のリークの少ないIGBTとな
る。さらに、第2の絶縁膜は絶縁膜と同一工程で形成で
きるため、プロセスを複雑にすることもない。
イポーラトランジスタにおいては、前記第2の絶縁膜が
形成された領域においては、前記半導体基体に、前記ド
レイン電極と接触しないように、かつ、前記半導体基体
の側面に露出するように、N+領域が形成されてなると
ともに、前記第2の絶縁膜が形成された領域において
は、前記半導体基体に、前記ドレイン電極と接触しない
ように、かつ、前記半導体基体の側面に露出しないよう
に、P領域が形成されてなることが好ましい。
成された領域においては、半導体基体に、半導体基体の
側面に露出するように、N+領域が形成されてなること
により、半導体基体の表面の反転層がこのN+領域で止
められるため、チャネル電流を低減することができる。
膜が形成された領域においては、半導体基体に、半導体
基体の側面に露出しないように、P領域が形成されてな
ることにより、ショットキー接合の空乏層が広がってP
領域まで到達し、さらにP領域の空乏層と一体となって
P領域を覆うように広がるので、第2の絶縁膜端部にお
ける電界強度は弱められる。このため、誤ってソース端
子とドレイン端子の間に逆極性の電圧を印加してしまっ
たときにも耐圧を確保することができ素子の破壊を防止
することができる。いわゆる逆接保護機能に優れたIG
BTとなる。そのうえ、P領域とドレイン電極とは接触
していないので、通常のPN接合型のIGBTを構成す
る部分がない。このため、ターンオフ時間が長くなるこ
とによるスイッチング損失の増大もない。
記載の絶縁ゲート型バイポーラトランジスタにおいて
は、前記半導体基体がシリコンからなり、前記ドレイン
電極を構成する金属のうち少なくとも前記半導体基体と
接触する部分が、白金、金、バナジウム、アルミニウム
又はモリブデンであることが好ましい。
からなる半導体基体とこれらの金属と接触することにな
るから確実にショットキー接合が形成される。
記載の絶縁ゲート型バイポーラトランジスタにおいて
は、前記絶縁膜及び前記第2の絶縁膜として、無機絶縁
膜又は有機絶縁膜を用いることができる。無機絶縁膜と
しては、絶縁性、化学的安定性、耐熱性などの観点か
ら、SiO2膜やSi3N4膜などを好ましく用いること
ができ、有機絶縁膜としては同様の観点からポリイミド
を好ましく用いることができる。これらのなかでも、ガ
スの放出の少ないSiO2膜を特に好ましく用いること
ができる。
ランジスタは、上記(1)又は(2)に記載の絶縁ゲー
ト型バイポーラトランジスタの製造方法であって、
(a)N-型の半導体基板を準備する半導体基板準備工
程と、(b)この半導体基板の一方の表面に絶縁ゲート
トランジスタを形成する絶縁ゲートトランジスタ形成工
程と、(c)前記半導体基板の他方の表面側を表面加工
することによって前記半導体基板を薄くして、N-型の
半導体基体を形成する半導体基体形成工程と、(d)前
記半導体基体の他方の表面に、部分的に開口された絶縁
膜を形成する絶縁膜形成工程と、(e)前記半導体基体
の他方の表面に、ドレイン電極を構成する金属膜を形成
する金属膜形成工程と、を有することを特徴とする。
は、通常のショットキー接合型のIGBTの製造工程に
おける金属膜形成工程の前に、半導体基体の他方の表面
に、部分的に開口された絶縁膜を形成する絶縁膜形成工
程を追加するだけの簡単な方法である。このように簡単
な方法でありながら、オン抵抗を低く保ちながらさらに
ターンオフ時間を短縮して高速スイッチング特性の改善
されたIGBTを製造することができる。
ランジスタの製造方法は、上記(3)に記載の絶縁ゲー
ト型バイポーラトランジスタの製造方法であって、
(a)N-型の半導体基板を準備する半導体基板準備工
程と、(b)この半導体基板の一方の表面に絶縁ゲート
トランジスタを形成する絶縁ゲートトランジスタ形成工
程と、(c)前記半導体基板の他方の表面側を表面加工
することによって前記半導体基板を薄くして、N-型の
半導体基体を形成する半導体基体形成工程と、(d)前
記半導体基体の他方の表面に、部分的に開口された絶縁
膜と第2の絶縁膜とを形成する絶縁膜形成工程と、
(e)前記半導体基体の他方の表面に、ドレイン電極を
構成する金属膜を形成する金属膜形成工程と、(f)前
記半導体基体の他方の表面の外周部において、前記ドレ
イン電極を構成する金属膜を除去する金属膜除去工程
と、を有することを特徴とする。
は、上記(7)に記載のIGBTの製造工程において、
その絶縁膜形成工程で第2の絶縁膜も同時に形成すると
ともに、その金属膜形成工程の後に、半導体基体の他方
の表面の外周部においてドレイン電極を構成する金属膜
を除去する金属膜除去工程を追加するだけの簡単な方法
である。このように簡単な方法でありながら、上記
(7)に記載の絶縁ゲート型バイポーラトランジスタの
製造方法が有しているの効果に加えて、以下の効果を有
する。
化する際に、ドレイン電極を構成する金属がチップ側面
(ダイシング面)にまわり込んでしまうことを確実に防
止することができるため、極めてショットキー接合面の
リークの少ないIGBTを製造することができる。
ランジスタの製造方法は、上記(4)に記載の絶縁ゲー
ト型バイポーラトランジスタの製造方法であって、
(a)N-型の半導体基板を準備する半導体基板準備工
程と、(b)この半導体基板の一方の表面に絶縁ゲート
トランジスタを形成する絶縁ゲートトランジスタ形成工
程と、(c)前記半導体基板の他方の表面側を表面加工
することによって前記半導体基板を薄くして、N-型の
半導体基体を形成する半導体基体形成工程と、化学的安
定性や耐熱性の観点から、(d)前記半導体基体の他方
の表面の所定位置にP領域を形成するP領域形成工程
と、(e)前記半導体基体の他方の表面の所定位置にN
+領域を形成するN+領域形成工程と、(f)前記半導体
基体の他方の表面に、部分的に開口された絶縁膜と第2
の絶縁膜とを形成する絶縁膜形成工程と、(g)前記半
導体基体の他方の表面に、ドレイン電極を構成する金属
膜を形成する金属膜形成工程と、(h)前記半導体基体
の他方の表面の外周部において、前記ドレイン電極を構
成する金属膜を除去する金属膜除去工程と、を有するこ
とを特徴とする。
は、上記(8)に記載のIGBTの製造工程において、
その絶縁膜形成工程の前に半導体基体の他方の表面の所
定位置にP領域を形成するP領域形成工程と、半導体基
体の他方の表面の所定位置にN +領域を形成するN+領域
形成工程とを追加するだけの簡単な方法である。このよ
うに簡単な方法でありながら、上記(8)に記載の絶縁
ゲート型バイポーラトランジスタの製造方法が有する効
果に加えて、以下の効果を有する。
域の作用により、半導体基体の表面の反転層がこのN+
領域で止められるため、チャネル電流を低減することが
できる。また、半導体基体に形成されたP領域の作用に
より、誤ってソース端子とドレイン端子の間に逆極性の
電圧を印加してしまったときにも耐圧を確保することが
でき素子の破壊を防止することができる。いわゆる逆接
保護機能に優れたIGBTとなる。そのうえ、このP領
域とドレイン電極とは接触していないので、通常のPN
接合型のIGBTを構成する部分がない。このため、タ
ーンオフ時間が長くなることによるスイッチング損失の
増大もない。
記載の絶縁ゲート型バイポーラトランジスタの製造方法
においては、半導体基体形成工程における表面加工の方
法としては、研削及び研磨、研削及びCMP、研削及び
エッチング、並びにエッチングの方法などを好ましく用
いることができる。
記載の絶縁ゲート型バイポーラトランジスタの製造方法
においては、(a)〜(e)(又は(a)〜(f)若し
くは(a)〜(h))の順序で工程を実施するのが好ま
しいが、必ずしもこの順序で工程を実施する必要はな
い。例えば、(b)の絶縁ゲートトランジスタ形成工程
のうちの一工程(例:ソース電極形成工程)又は二工程
以上を(c)工程以降に実施することもできる。また、
(9)に記載の絶縁ゲート型バイポーラトランジスタの
製造方法においては、(d)と(e)を入れ替えること
もできる。
施の形態を詳しく説明する。
1に係るIGBTの部分断面図を示す図である。図1
は、従来のIGBT910の断面図である図21に対応
している。また、図2は、実施形態1に係るIGBT1
10の他方の表面(以下、「裏面」ということもあ
る。)の構造を示す図である。また、図3は、図2にお
けるD部分の部分拡大図であって、実施形態1に係るI
GBTの裏面の第1の構造例を示す部分拡大図である。
図1、図2及び図3を参照しながら、実施形態1に係る
IGBT110を説明する。
IGBT110は、ショットキー接合型のIGBTであ
るため、基本的には、従来のショットキー接合型のIG
BT910と場合と同様の構造を有している。このた
め、本発明のIGBT110は、ドレイン電極130と
N-型半導体基体114とPウェル領域116とから構
成されるバイポーラトランジスタを有しており、このバ
イポーラトランジスタのエミッタに相当するドレイン電
極130からN-型半導体基体114中にホールが注入
される。
が、従来のショットキー接合型のIGBT910と異な
るのは、半導体基体114の他方の表面の構造である。
すなわち、従来のショットキー接合型のIGBT910
ではその他方の表面が全面に渡ってドレイン電極930
で覆われている構造を有しているのに対して、実施形態
1に係るIGBT110ではその他方の表面には部分的
に開口された絶縁膜132が形成されるとともに、この
絶縁膜132の表面側にさらにドレイン電極130が形
成された構造を有している。
て、絶縁膜132は、能動領域全体に渡って形成されて
いるが、拡大して見れば、図3に示されるように、島状
に(互いに離散した状態で)形成されており、部分的に
開口された絶縁膜となっている。
GBT910ではドレイン電極全面からホールが注入さ
れるのに対して、実施形態1に係るIGBT110では
絶縁膜132が開口された領域からのみホールが注入さ
れることになる。このため、実施形態1に係るIGBT
110におけるバイポーラトランジスタは、従来のショ
ットキー接合型のIGBT910におけるバイポーラト
ランジスタと比較してより小さいバイポーラトランジス
タとなる。このため、図4に示されるように、実施形態
1に係るIGBT110に従来のショットキー接合型の
IGBT910の場合と同じだけのコレクタ電流(例え
ば5A(アンペア))を流した場合、より電流密度が高
くなるため、電流増幅率(hFE)が低くなる。このた
め、図5に示されるように、従来よりもテール電流が小
さなものとなる。このため、ターンオフ時におけるホー
ルの残存量が基準値以下になるまでの時間が短縮される
結果、ターンオフ時間が短縮されることになる。一方、
ターンオン時には、ショットキー接合からのホール注入
によって伝導度変調が起こるので、オン抵抗は低く保た
れている。このため、実施形態1に係るIGBTは、オ
ン抵抗を低く保ちながら高速スイッチング特性が改善さ
れている優れたIGBTとなる。
T110の製造工程を示す図である。図6及び図7を参
照しながら、実施形態1に係るIGBTの製造方法を説
明する。
法は、以下の工程(a)〜(e)を有している。 (a)半導体基板準備工程 まず、N-型の半導体基板108を準備する。 (b)絶縁ゲートトランジスタ形成工程 次に、DSA法などを用いて、半導体基板108の素子
面の能動領域ARに絶縁ゲートトランジスタを形成す
る。 (c)半導体基体形成工程 次に、半導体基板108の裏面側を研削及び研磨するこ
とによって半導体基板を薄くしてN-型の半導体基体1
14を形成する。 (d)絶縁膜形成工程 次に、半導体基体108の裏面に、部分的に開口された
絶縁膜132を形成する。 (e)金属膜形成工程 次に、半導体基体108の裏面に、白金、モリブデン、
チタン、ニッケル、銀の薄膜を順次積層させてドレイン
電極130を形成する。
実施形態1に係るIGBT110が得られた。このよう
に、この製造方法は、通常のショットキー接合型のIG
BTの製造工程における金属膜形成工程の前に、半導体
基体の裏面に、部分的に開口された絶縁膜を形成する絶
縁膜形成工程を追加するだけの簡単な方法である。この
ように簡単な方法でありながら、オン抵抗を低く保ちな
がらさらにターンオフ時間を短縮して高速スイッチング
特性の改善されたIGBTを製造することができる。
の他方の表面の第2の構造例を示す部分拡大図である。
図8中、破線は、第2の構造例に係るIGBT110の
素子面におけるユニットセルを示している。図8に示さ
れるように、この第2の構造例では、島状の絶縁膜が各
ユニットセルの間に形成されている。この第2の構造例
に係るIGBTの特性を評価したところ、第1の構造例
の場合と同様に、オン抵抗も低く、ターンオフ時間も短
く、高速スイッチング特性も改善されていることがわか
った。
の他方の表面の第3の構造例を示す部分拡大図である。
図9中、破線は、第3の構造例に係るIGBT110の
素子面におけるユニットセルを示している。図9に示さ
れるように、この第3の構造例は第1の構造例とは逆の
パターン構造を有していて、この構造例の絶縁膜では、
開口部が島状に配置されるように、形成されている。第
3の構造例に係るIGBTの特性を評価したところ、第
1の構造例や第2の構造例の場合と同様に、オン抵抗も
低く、ターンオフ時間も短く、高速スイッチング特性も
改善されていることがわかった。
0の他方の表面の第4の構造例を示す図である。図9
中、破線は、第4の構造例に係るIGBT110の素子
面におけるユニットセルを示している。図9に示される
ように、この第4の構造例では、ストライプ状の絶縁膜
がストライプ状に形成された各ユニットセルに対応して
互いに離隔して設けられている。第4の構造例に係るI
GBTの特性を評価したところ、第1の構造例〜第3の
構造例の場合と同様に、オン抵抗も低く、ターンオフ時
間も短く、高速スイッチング特性も改善されていること
がわかった。
態2に係るIGBTの裏面構造を説明するための図であ
り、図12は、図11のA−A線における、実施形態2
に係るIGBTの断面図である。図13は、図11のB
−B線における、実施形態2に係るIGBTの断面図で
ある。図11、図12及び図13を参照しながら、実施
形態2に係るIGBT210を説明する。
GBT210は、N-型の半導体基体214の素子面
に、能動領域ARと、この能動領域ARの両側に形成さ
れた固定電位拡散領域DRと、チップ周囲に配置された
ガードリングGRと、中央部に配置されたゲートパッド
領域GPが形成されており、従来のショットキー接合型
のIGBT910と同じである。なお、図11において
は、素子面上に形成されている構造も参考のために一部
表されている。また、実施形態2に係るIGBT210
は、裏面の能動領域に対応する領域には部分的に開口さ
れた絶縁膜132が形成されるとともに、この絶縁膜1
32の表面側にさらにドレイン電極130が形成された
構造を有しており、この点については実施形態1に係る
IGBT110と同じである。
210は、半導体基体214の裏面の外周部には、ドレ
イン電極230の半導体基体側に、絶縁膜232と同一
工程で形成された第2の絶縁膜233が形成されてなる
とともに、ドレイン電極230は外周部の外側端部にま
で延在しないように構成されてなることを特徴としてい
る。このため、ウエハをダイシングしてチップ化する際
に、ドレイン電極230を構成する金属がチップ側面2
60(ダイシング面)にまわり込んでしまうことを確実
に防止することができる。その結果、極めてショットキ
ー接合面のリークの少ないIGBTとなる。なお、実施
形態2においては、第2の絶縁膜233は絶縁膜232
と同一工程で形成できるため、プロセスを複雑にするこ
ともない。
10は、実施形態1に係るIGBT110と同様に、オ
ン抵抗を低く保ちながら高速スイッチング特性が改善さ
れている優れたIGBTとなるはもちろん、極めてショ
ットキー接合面のリークの少ないさらに優れたIGBT
となる。
GBT210の製造工程を示す図である。図14及び図
15を参照しながら、実施形態2に係るIGBT210
の製造方法を説明する。
法は、以下の工程(a)〜(f)を有している。 (a)半導体基板準備工程 まず、N-型の半導体基板208を準備する。 (b)絶縁ゲートトランジスタ形成工程 次に、DSA法などを用いて、半導体基板208の素子
面の能動領域ARに絶縁ゲートトランジスタを形成す
る。 (c)半導体基体形成工程 次に、半導体基板208の裏面側を研削及び研磨するこ
とによって半導体基板を薄くしてN-型の半導体基体2
14を形成する。 (d)絶縁膜形成工程 次に、半導体基体214の裏面に、部分的に開口された
絶縁膜232と第2の絶縁膜233とを形成する。 (e)金属膜形成工程 次に、半導体基体214の裏面に、ドレイン電極230
を構成する金属膜を形成する。 (f)金属膜除去工程 次に、半導体基体214の裏面外周部において、ドレイ
ン電極230を構成する金属膜を除去する。
示したような、実施形態2に係るIGBT110が得ら
れた。このように、この製造方法は、実施形態1に係る
IGBTの製造工程において、その絶縁膜形成工程で第
2の絶縁膜233も同時に形成するとともに、その金属
膜形成工程の後に、半導体基体214の裏面の外周部に
おいてドレイン電極130を構成する金属膜を除去する
金属膜除去工程を追加するだけの簡単な方法である。こ
のように簡単な方法でありながら、実施形態1に係るI
GBTの製造方法が有しているの効果に加えて、以下の
効果を有する。
化する際に、ドレイン電極を構成する金属がチップ側面
(ダイシング面)にまわり込んでしまうことを確実に防
止することができるため、極めてショットキー接合面の
リークの少ないIGBTを製造することができる。
形態3に係るIGBTの断面図である。図16は、実施
形態2に係るIGBT210の断面図である図12に対
応する図であり、図17は、実施形態2に係るIGBT
210の断面図である図13に対応する図である。図1
6及び図17を参照しながら、実施形態3に係るIGB
T310を説明する。
形態3に係るIGBT310は、実施形態2に係るIG
BT210とよく似た構造を有している。すなわち、実
施形態3に係るIGBT310は、裏面の能動領域に対
応する領域には部分的に開口された絶縁膜332が形成
されるとともに、この絶縁膜332の表面側にさらにド
レイン電極330が形成された構造を有している。ま
た、実施形態3に係るIGBT310は、半導体基体3
14の裏面の外周部には、ドレイン電極330の半導体
基体側に、絶縁膜332と同一工程で形成された第2の
絶縁膜333が形成されてなるとともに、ドレイン電極
330は外周部の外側端部にまで延在しないように構成
されてなることを特徴としている。
310は、第2の絶縁膜333が形成された領域におい
ては、半導体基体314に、ドレイン電極330と接触
しないように、かつ、半導体基体314の側面360に
露出するように、N+領域336が形成されている。ま
た、第2の絶縁膜333が形成された領域においては、
半導体基体314に、ドレイン電極330と接触しない
ように、かつ、半導体基体314の側面360に露出し
ないように、P領域334が形成されている。
N+領域336の作用により、半導体基体314の表面
の反転層がこのN+領域336で止められるため、チャ
ネル電流を低減することができる。
域334の作用により、ショットキー接合の空乏層が広
がってP領域まで到達し、さらにP領域の空乏層と一体
となってP領域を覆うように広がるので、第2の絶縁膜
333の端部における電界強度は弱められる。このた
め、誤ってソース端子とドレイン端子の間に逆極性の電
圧を印加してしまったときにも耐圧を確保することがで
き素子の破壊を防止することができる。いわゆる逆接保
護機能に優れたIGBTとなる。そのうえ、P領域33
4とドレイン電極330とは接触していないので、通常
のPN接合型のIGBTを構成する部分がない。このた
め、ターンオフ時間が長くなることによるスイッチング
損失の増大もない。
10は、実施形態2に係るIGBT210と同様に、オ
ン抵抗を低く保ちながらさらに高速スイッチング特性が
改善された、極めてショットキー接合面のリークの少な
い優れたIGBTであるのはもちろん、チャネル電流が
低減された逆接保護機能に優れた、さらに優れたIGB
Tである。
GBT310の製造工程を示す図である。図18及び図
19を参照しながら、実施形態3に係るIGBT310
の製造方法を説明する。
法は、以下の工程(a)〜(h)を有している。 (a)半導体基板準備工程 まず、N-型の半導体基板308を準備する。 (b)絶縁ゲートトランジスタ形成工程 次に、DSA法などを用いて、半導体基板308の素子
面の能動領域ARに絶縁ゲートトランジスタを形成す
る。 (c)半導体基体形成工程 次に、半導体基板308の裏面側を研削及び研磨するこ
とによって半導体基板を薄くしてN-型の半導体基体3
14を形成する。 (d)P領域形成工程 次に、半導体基体308の裏面の所定位置にP領域33
4を形成する。 (e)N+領域形成工程 次に、半導体基体308の裏面の所定位置にN+領域3
36を形成する。 (f)絶縁膜形成工程 次に、半導体基体314の裏面に、部分的に開口された
絶縁膜332と第2の絶縁膜333とを形成する。 (g)金属膜形成工程 次に、半導体基体314の裏面に、ドレイン電極330
を構成する金属膜を形成する。 (h)金属膜除去工程 次に、半導体基体314の裏面外周部において、ドレイ
ン電極330を構成する金属膜を除去する。
たような実施形態3に係るIGBT310が得られた。
このように、この製造方法は、実施形態2に係るIGB
Tの製造工程おける絶縁膜形成工程の前に、半導体基体
の裏面の所定位置にP領域を形成するP領域形成工程
と、半導体基体の裏面の所定位置にN+領域を形成する
N+領域形成工程とを追加するだけの簡単な方法であ
る。このように簡単な方法でありながら、実施形態2に
係るIGBTの製造方法が有する効果に加えて、以下の
効果を有する。
域の作用により、半導体基体の表面の反転層がこのN+
領域で止められるため、チャネル電流を低減することが
できる。また、半導体基体に形成されたP領域の作用に
より、誤ってソース端子とドレイン端子の間に逆極性の
電圧を印加してしまったときにも耐圧を確保することが
でき素子の破壊を防止することができる。いわゆる逆接
保護機能に優れたIGBTとなる。そのうえ、このP領
域とドレイン電極とは接触していないので、通常のPN
接合型のIGBTを構成する部分がない。このため、タ
ーンオフ時間が長くなることによるスイッチング損失の
増大もない。
は、半導体基体の他方の表面には部分的に開口された絶
縁膜が形成されるとともに、この絶縁膜の表面側にさら
にドレイン電極が形成されることにより、前記絶縁膜が
開口された領域において半導体基体と前記ドレイン電極
とによるショットキー接合が形成されてなるため、オン
抵抗を低く保ちながらさらに高速スイッチング特性の改
善された優れたIGBTとなっている。また、本発明の
IGBTは、半導体基体の他方の表面のうち少なくとも
能動領域においては、部分的に開口された絶縁膜が形成
されるとともに、この絶縁膜の表面側にさらにドレイン
電極が形成されることにより、前記絶縁膜が開口された
領域において前記半導体基体と前記ドレイン電極とによ
るショットキー接合が形成されてなるため、オン抵抗を
低く保ちながらさらに高速スイッチング特性の改善され
た優れたIGBTとなっている。さらにまた、本発明の
IGBTの製造方法によれば、以上のように優れたIG
BTを簡単に製造することができる。
である。
例を示す部分拡大図である。
図である。
ける電流波形図である。
である。
である。
例を示す部分拡大図である。
例を示す部分拡大図である。
造例を示す部分拡大図である。
するための図である。
図である。
図である。
図である。
図である。
ある。
断面図である。
面構造を示す図である。
Claims (9)
- 【請求項1】 N-型の半導体基体の一方の表面に、こ
の半導体基体の厚さ方向に流れる電流のスイッチングを
行う絶縁ゲートトランジスタを有し、前記半導体基体の
他方の表面に、前記絶縁ゲートトランジスタのオン時に
前記半導体基体中にホールを注入して伝導度変調を起こ
させるためのショットキー接合を有する絶縁ゲート型バ
イポーラトランジスタであって、 前記半導体基体の他方の表面には部分的に開口された絶
縁膜が形成されるとともに、この絶縁膜の表面側にさら
にドレイン電極が形成されることにより、前記絶縁膜が
開口された領域において前記半導体基体と前記ドレイン
電極とによるショットキー接合が形成されてなることを
特徴とする絶縁ゲート型バイポーラトランジスタ。 - 【請求項2】 N-型の半導体基体の一方の表面に、こ
の半導体基体の厚さ方向に流れる電流のスイッチングを
行う多数の絶縁ゲートトランジスタが形成された能動領
域と、非能動領域とを有し、前記半導体基体の他方の表
面に、前記絶縁ゲートトランジスタのオン時に前記半導
体基体中にホールを注入して伝導度変調を起こさせるた
めのショットキー接合を有する絶縁ゲート型バイポーラ
トランジスタであって、 前記半導体基体の他方の表面のうち少なくとも能動領域
に対応する領域においては、部分的に開口された絶縁膜
が形成されるとともに、この絶縁膜の表面側にさらにド
レイン電極が形成されることにより、前記絶縁膜が開口
された領域において前記半導体基体と前記ドレイン電極
とによるショットキー接合が形成されてなることを特徴
とする絶縁ゲート型バイポーラトランジスタ。 - 【請求項3】 請求項1又は2に記載の絶縁ゲート型バ
イポーラトランジスタにおいて、前記半導体基体の他方
の表面の外周部には、前記ドレイン電極の半導体基体側
に、前記絶縁膜と同一工程で形成された第2の絶縁膜が
形成されてなるとともに、前記ドレイン電極は前記外周
部の外側端部にまで延在しないように構成されてなるこ
とを特徴とする絶縁ゲート型バイポーラトランジスタ。 - 【請求項4】 請求項3に記載の絶縁ゲート型バイポー
ラトランジスタにおいて、 前記第2の絶縁膜が形成された領域においては、前記半
導体基体に、前記ドレイン電極と接触しないように、か
つ、前記半導体基体の側面に露出するように、N+領域
が形成されてなるとともに、 前記第2の絶縁膜が形成された領域においては、前記半
導体基体に、前記ドレイン電極と接触しないように、か
つ、前記半導体基体の側面に露出しないように、P領域
が形成されてなることを特徴とする絶縁ゲート型バイポ
ーラトランジスタ。 - 【請求項5】 請求項1乃至4のいずれかに記載の絶縁
ゲート型バイポーラトランジスタにおいて、前記半導体
基体がシリコンからなり、前記ドレイン電極を構成する
金属のうち少なくとも前記半導体基体と接触する部分
が、白金、金、バナジウム、アルミニウム又はモリブデ
ンであることを特徴とする絶縁ゲート型バイポーラトラ
ンジスタ。 - 【請求項6】 請求項1乃至5のいずれかに記載の絶縁
ゲート型バイポーラトランジスタにおいて、前記絶縁膜
及び前記第2の絶縁膜が、無機絶縁膜又は有機絶縁膜で
あることを特徴とする絶縁ゲート型バイポーラトランジ
スタ。 - 【請求項7】 請求項1又は2に記載の絶縁ゲート型バ
イポーラトランジスタの製造方法であって、(a)N-
型の半導体基板を準備する半導体基板準備工程と、
(b)この半導体基板の一方の表面に絶縁ゲートトラン
ジスタを形成する絶縁ゲートトランジスタ形成工程と、
(c)前記半導体基板の他方の表面側を表面加工するこ
とによって前記半導体基板を薄くして、N-型の半導体
基体を形成する半導体基体形成工程と、(d)前記半導
体基体の他方の表面に、部分的に開口された絶縁膜を形
成する絶縁膜形成工程と、(e)前記半導体基体の他方
の表面に、ドレイン電極を構成する金属膜を形成する金
属膜形成工程と、を有することを特徴とする絶縁ゲート
型バイポーラトランジスタの製造方法。 - 【請求項8】 請求項3に記載の絶縁ゲート型バイポー
ラトランジスタの製造方法であって、(a)N-型の半
導体基板を準備する半導体基板準備工程と、(b)この
半導体基板の一方の表面に絶縁ゲートトランジスタを形
成する絶縁ゲートトランジスタ形成工程と、(c)前記
半導体基板の他方の表面側を表面加工することによって
前記半導体基板を薄くして、N-型の半導体基体を形成
する半導体基体形成工程と、(d)前記半導体基体の他
方の表面に、部分的に開口された絶縁膜と第2の絶縁膜
とを形成する絶縁膜形成工程と、(e)前記半導体基体
の他方の表面に、ドレイン電極を構成する金属膜を形成
する金属膜形成工程と、(f)前記半導体基体の他方の
表面の外周部において、前記ドレイン電極を構成する金
属膜を除去する金属膜除去工程と、を有することを特徴
とする絶縁ゲート型バイポーラトランジスタの製造方
法。 - 【請求項9】 請求項4に記載の絶縁ゲート型バイポー
ラトランジスタの製造方法であって、(a)N-型の半
導体基板を準備する半導体基板準備工程と、(b)この
半導体基板の一方の表面に絶縁ゲートトランジスタを形
成する絶縁ゲートトランジスタ形成工程と、(c)前記
半導体基板の他方の表面側を表面加工することによって
前記半導体基板を薄くして、N-型の半導体基体を形成
する半導体基体形成工程と、(d)前記半導体基体の他
方の表面の所定位置にP領域を形成するP領域形成工程
と、(e)前記半導体基体の他方の表面の所定位置にN
+領域を形成するN+領域形成工程と、(f)前記半導体
基体の他方の表面に、部分的に開口された絶縁膜と第2
の絶縁膜とを形成する絶縁膜形成工程と、(g)前記半
導体基体の他方の表面に、ドレイン電極を構成する金属
膜を形成する金属膜形成工程と、(h)前記半導体基体
の他方の表面の外周部において、前記ドレイン電極を構
成する金属膜を除去する金属膜除去工程と、を有するこ
とを特徴とする絶縁ゲート型バイポーラトランジスタの
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2001371613A JP3935343B2 (ja) | 2001-12-05 | 2001-12-05 | 絶縁ゲート型バイポーラトランジスタ及びその製造方法 |
Applications Claiming Priority (1)
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JP2001371613A JP3935343B2 (ja) | 2001-12-05 | 2001-12-05 | 絶縁ゲート型バイポーラトランジスタ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
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JP2003174168A true JP2003174168A (ja) | 2003-06-20 |
JP3935343B2 JP3935343B2 (ja) | 2007-06-20 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2001371613A Expired - Lifetime JP3935343B2 (ja) | 2001-12-05 | 2001-12-05 | 絶縁ゲート型バイポーラトランジスタ及びその製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP3935343B2 (ja) |
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JP7286715B2 (ja) | 2015-12-11 | 2023-06-05 | ローム株式会社 | 半導体装置、半導体パッケージおよび電源装置 |
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JP3935343B2 (ja) | 2007-06-20 |
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