JP3369391B2 - 誘電体分離型半導体装置 - Google Patents
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Description
有する半導体チップに2本以上のボンディングワイヤー
が接続された誘電体分離型半導体装置に関し、特に、ボ
ンディングワイヤーのアンダーループによる特性変動が
少なく、さらに、低コストかつ高信頼性である誘電体分
離型半導体装置に関する。
とは、素子(例えば、ダイオードやトランジスタ)を作
る領域を定め、隣り合う素子と素子とを電気的に絶縁分
離する工程であり、この素子分離構造の一つとして誘電
体分離構造が挙げられる。かかる誘電体分離構造は、酸
化膜等の誘電体により素子と素子とを分離する構造であ
り、例えば、以下に述べる光半導体スイッチにおけるフ
ォトダイオードの素子間分離に用いられている。
を示す回路図であり、発光ダイオード(Light Emitting
Diode、以下、単に「LED」と記す。)1と、LED
1と光結合されたフォトダイオードアレイ3と、フォト
ダイオードアレイ3と並列的に接続されたインピーダン
ス成分5と、フォトダイオードアレイ3のアノードaに
ゲートGが、カソードbにソースSが接続されたMOS
電解効果型トランジスタ(Metal Oxide Semiconductor
Field Effect Transistor 、以下、単に「MOSFE
T」と記す。)7とから構成されている。
ED1を点灯(オン)させることにより、フォトダイオ
ードアレイ3の両端に光起電力を発生させ、この光起電
力をMOSFET7のゲートG−ソースS間に印加し、
MOSFET7を導通状態(オン状態)とし、逆に、L
ED1を消灯(オフ)させることにより、フォトダイオ
ードアレイ3による光起電力の発生を停止し、MOSF
ET7のゲートG−ソースS間の静電容量に蓄積された
電荷をインピーダンス成分5を通して放電して、MOS
FET7を非導通状態(オフ状態)とすることでスイッ
チング動作を達成するものである。
体チップで構成する場合には、例えば、図4に示すよう
な半導体チップの構成により実現することができる。図
4は、図3に示す光半導体スイッチが半導体チップで構
成された一例を示す図である。
ォトダイオードアレイチップ9上には複数個のフォトダ
イオードを直列接続したフォトダイオードアレイ3とイ
ンピーダンス成分5(図示省略)とが、MOSFETチ
ップ11上にはMOSFET7がそれぞれ形成されてい
る。
MOSFETチップ11それぞれのチップ上には、各チ
ップと外部引き出し線であるボンディングワイヤーとを
接続するための電極であるボンディングパッドが形成さ
れており、具体的には、フォトダイオードアレイチップ
9には、フォトダイオードアレイ3のアノードaが接続
されているアノードパッド13と、カソードbが接続さ
れているカソードパッド15が、MOSFETチップ1
1には、MOSFET7のゲートGが接続されているゲ
ートパッド17と、ソースSが接続されているソースパ
ッド19と、図示はしないが、MOSFET7のドレイ
ンが接続されているドレインパッドがそれぞれ形成され
ている。
とMOSFETチップ11とを電気的に接続するため
に、ボンディングワイヤー21によりフォトダイオード
アレイチップ9上のアノードパッド13とMOSFET
チップ11上のゲートパッド17とが、ボンディングワ
イヤー23によりカソードパッド15とソースパッド1
9とがそれぞれ接続されている。
イチップ9の概略構成を示す斜視図である。図5に示す
ように、フォトダイオードアレイチップ9は、フォトダ
イオードアレイ3を構成するフォトダイオードが形成さ
れる活性領域である複数のSi島25を、誘電体である
分離酸化膜49により分離する、上記誘電体分離構造を
有している。さらに、各Si島25間の溝には、ポリシ
リコン(シート抵抗:1MΩ/□以上)27が埋め込ま
れ、チップの平坦化が行われている。
ハに同一に回路等を複数作成し、それら一つ一つをダイ
シングラインに沿って切断分割することにより作成され
るものであり、フォトダイオードアレイチップ9におい
ては、ダイシングライン29に沿って切断されたもので
ある。
は上述した半導体チップの構成により実現することがで
きる。
光半導体スイッチでは、次のような問題があった。
イチップ9の断面図であるが、組み立て工程のばらつき
や温度サイクル試験の信頼性試験等により、図6に示す
ように、ボンディングワイヤー21、23が共にアンダ
ーループを起こす場合がある。この時、チップ周辺部の
エッジ(図中A及びBで示す箇所)に共に接触した場合
には、ボンディングワイヤー21と23の電位が異なっ
ていることから、ポリシリコン27によりフォトダイオ
ード3のアノードパッド13とカソードパッド15との
間に寄生抵抗が発生してしまうのである。
(例えば、酸化膜)の堆積が複数回行われるが、ダイシ
ング工程時に図5に示すダイシングライン29となるべ
き部分に堆積された上記絶縁膜等は、各拡散工程前のエ
ッチング工程において除去される。これは、ダイシング
工程時にダイシングライン29上に絶縁膜等が残ってい
るとダイシングの効率が悪い等の理由から行われるもの
である。ところが、この除去により、各拡散工程時に
は、ダイシングライン29となるべき部分にもイオン注
入されることとなり、結果として、図6に示すように、
1kΩ/□〜100kΩ/□程度のシート抵抗を持つ低
抵抗層31が形成されてしまうことになる。
抵抗を持つポリシリコン27が、チップ周辺では数kΩ
/□〜数十kΩ/□程度の低抵抗層31となっている場
合に、ボンディングワイヤー21、23がチップ周辺部
のエッジにそれぞれが接触すると、低抵抗層31により
フォトダイオード3のアノードパッド13とカソードパ
ッド15との間に、図7に示すように、寄生抵抗5aが
発生するのである。かかる寄生抵抗5aの存在は、光半
導体スイッチのスイッチング特性及びLED入力電流を
大幅に低下させてしまうのである。
ると、例えば、インピーダンス成分5を数MΩで設計し
た場合には、この光半導体スイッチのスイッチングスピ
ードは数百μs、LED1のIFT(入力電流)は1mA
程度となるが、寄生抵抗33が発生すると、フォトダイ
オードアレイ3のアノードa−カソードb間のインピー
ダンス成分の合計は数十kΩまで低下してしまい、IFT
は10mA程度までアップし、規定の入力電流ではこの
光半導体スイッチは動作しなくなってしまうのである。
アンダーループの発生は、ボンディングの2次側におい
て発生する可能性が高いので、図4に示すフォトダイオ
ードアレイチップ9のアノードパッド13及びカソード
パッド15が2次側で接続され、そのボンディングがウ
ェッジ型又はステッチ型である場合に、特に、問題とな
る。
ングワイヤーの表面に絶縁被覆膜を形成する方法が考え
られるが、上記絶縁被覆膜の材料がボンディング強度の
劣化やコストの上昇を招くという問題があった。
あり、その目的は、ボンディングワイヤーのアンダール
ープによる特性変動が少なく、さらに、低コストかつ高
信頼性である誘電体分離型半導体装置を提供することに
ある。
めに請求項1記載の発明は、電位の異なる2本以上のボ
ンディングワイヤーが接続された誘電体分離構造を有す
る半導体チップから構成される誘電体分離型半導体装置
において、前記半導体チップの周辺部が高抵抗化されて
いることを特徴とする。
される活性領域を酸化膜などの誘電体で電気的に分離す
る誘電体分離構造を有する半導体チップから構成される
誘電体分離型半導体装置であって、電位の異なる2本以
上のボンディングワイヤーが接続された誘電体分離型半
導体装置において、前記活性領域間の溝にはポリシリコ
ンが埋め込まれ、さらに、前記半導体チップの周辺部の
前記ポリシリコンはアンドープドポリシリコンであるこ
とを特徴とする。
電体分離型半導体装置において、前記半導体チップの周
辺部のシート抵抗は1MΩ/□以上であることを特徴と
する。
電体分離型半導体装置において、前記半導体チップのボ
ンディングパッドには前記ボンディングワイヤーの2次
側がボンディングされ、そのボンディングがウェッジ型
またはステッチ型であることを特徴とする。
続された電位の異なる2本以上のボンディングワイヤー
が共にアンダーループを起こしてチップ周辺部のエッジ
に接触し、前記2本以上のボンディングワイヤーが短絡
した場合であっても、前記半導体チップの周辺部が高抵
抗化されているので、前記ボンディングワイヤー間に寄
生抵抗が発生することはなく、従って、従来では問題と
なったチップの特性変動を抑えることができる。
て図面を用いて説明する。
体スイッチにおけるフォトダイオードアレイチップの断
面図である。なお、図6と同一の部分には同一の符号が
付してある。
イチップは、誘電体分離構造を有する半導体チップであ
り、支持基板33の一主面上に形成された酸化膜35上
に活性領域である複数のSi島25(25a、25b)
が形成され、さらに、各Si島25は誘電体である分離
酸化膜49により互いに電気的に分離されている。ま
た、各Si島25間の溝には、ポリシリコン27(シー
ト抵抗:1MΩ/□)が埋め込まれ、チップ表面の平坦
化を行っている。なお、ポリシリコン27は互いに電気
的に接続されている。
型拡散層37とn型拡散層39が作られ、これらにより
フォトダイオード41が各Si島25内部に形成されて
いる。さらに、各Si島25内に形成された複数のフォ
トダイオード41は、直列接続され、例えば、図1にお
いては、フォトダイオード25aのアノードであるp型
拡散層37とフォトダイオード25bのカソードである
n型拡散層39(オーミック接触を得るためにn+ 型拡
散層39aが設けられている。)とが層間膜43に設け
られたコンタクトホールを介して金属配線45により接
続されている。
接続されることによりフォトダイオードアレイが構成さ
れ、アレイの両端に位置するフォトダイオードのアノー
ド若しくはカソードが、フォトダイオードアレイのアノ
ード若しくはカソードとなり、図4に示すアノードパッ
ド13若しくはカソードパッド15に接続されている。
例えば、図1においては、フォトダイオード25aのカ
ソードであるn型拡散層39がカソードパッド15に、
フォトダイオード25bのアノードであるp型拡散層3
7がアノードパッド13にそれぞれ接続されている。
の表面には、温度等の外気によるフォトダイオードの特
性劣化を防ぐための表面保護膜であるパッシベーション
膜47が付けられているが、アノードパッド13、カソ
ードパッド15及びチップ周辺部の上は、パッシベーシ
ョン膜47は除去されている。アノードパッド13、カ
ソードパッド15の上が除去されているのはボンディン
グワイヤーと各パッドを接続するため、チップ周辺部の
上が除去されているのは、従来技術で説明したように、
ダイシング工程の効率をアップするためである。
レイチップの特徴は、まさに、図1から明らかなよう
に、図6に示す従来のフォトダイオードアレイチップで
は意図することなく形成されてしまっていた低抵抗層3
1が、形成されていないということなのである。
の実現方法は、いろいろな方法を提案することができ
る。その一つの方法として、例えばp型拡散層37やn
型拡散層39を形成する拡散工程において注入される不
純物がポリシリコン27に打込まれないように、フォト
レジスト等によりマスキングを施す方法がある。この方
法によれば、ダイシング後にチップ周辺部となるポリシ
リコン27に不純物が注入されてしまうのを防ぎ、低抵
抗層31の発生を防止することができるのである。な
お、この方法は、上述したように、単なる一例にすぎ
ず、本発明は本実施の形態に限定されるものではない。
アレイチップにおいては、アノードパッド13にボンデ
ィングワイヤー21を、カソードパッド15にボンディ
ングワイヤー23を接続し、ボンディングワイヤー21
及びボンディングワイヤー23が共にアンダーループを
起こし、ボンディングワイヤー21及びボンディングワ
イヤー23が共にチップ周辺部のエッジに接触した場合
であっても、図6に示す従来のフォトダイオードアレイ
チップのように低抵抗層31が形成されていないので、
図7に示す寄生抵抗5aは発生せず、従って、従来では
問題となったチップの特性変動を無くすことができるの
である。
イヤーのアンダーループの発生は、ボンディングの2次
側において発生する可能性が高いので、図1に示すフォ
トダイオードアレイチップのアノードパッド13及びカ
ソードパッド15が2次側で接続され、そのボンディン
グがウェッジ型又はステッチ型である場合に、特に、顕
著な効果を発揮するものである。
を有する半導体チップとして、フォトダイオードが複数
個直列接続されたフォトダイオードアレイが形成された
ものについて説明したが、本発明はこれに限定されるも
のではなく、例えば、図2に示すように、フォトダイオ
ード41とMOSFET7が1チップ化された半導体チ
ップにおいても、同様な効果を発揮する。
オードやMOSFETに限定されるものではなく、例え
ば、フォトダイオードをドライバーIC、MOSFET
をパワートランジスターやIGBT(Insulated Gate B
ipolar Transistor )に置き換えたものでも同様な効果
を発揮し、また、ボンディングワイヤーが2本に限定さ
れるわけでもなく、異なる電位を有していれば、2本以
上の場合においても同様である。
本以上のボンディングワイヤーが接続された誘電体分離
型半導体装置において、チップ周辺部を高インピーダン
ス化することにより、ボンディングワイヤーにアンダー
ループが発生し、共に、チップ周辺部のエッジに接触し
た場合であっても、従来のようなチップの電気特性の変
動を起こさない、高信頼性かつ低コストの誘電体分離型
半導体装置を提供することができる。
おけるフォトダイオードアレイチップの断面図である。
斜視図である。
である。
ップで構成した場合の構成図である。
略構成を示す斜視図である。
面図である。
Claims (4)
- 【請求項1】 各種の素子が形成される活性領域を酸化
膜などの誘電体で電気的に分離する誘電体分離構造を有
する半導体チップから構成される誘電体分離型半導体装
置であって、電位の異なる2本以上のボンディングワイ
ヤーが接続された誘電体分離型半導体装置において、 前記活性領域間の溝にはポリシリコンが埋め込まれ、さ
らに、前記半導体チップの周辺部の前記ポリシリコンは
アンドープドポリシリコンであることを特徴とする誘電
体分離型半導体装置。 - 【請求項2】 前記半導体チップの周辺部のシート抵抗
は1MΩ/□以上であることを特徴とする請求項1に記
載の誘電体分離型半導体装置。 - 【請求項3】 前記半導体チップのボンディングパッド
には前記ボンディングワイヤーの2次側がボンディング
されることを特徴とする請求項1又は2に記載の誘電体
分離型半導体装置。 - 【請求項4】 前記ボンディングがウェッジ型又はステ
ッチ型であることを特徴とする請求項3に記載の誘電体
分離型半導体装置。
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