DE102004052868B4 - Integrierte Schaltkreis-Anordnung und Schaltkreis-Array - Google Patents

Integrierte Schaltkreis-Anordnung und Schaltkreis-Array Download PDF

Info

Publication number
DE102004052868B4
DE102004052868B4 DE102004052868A DE102004052868A DE102004052868B4 DE 102004052868 B4 DE102004052868 B4 DE 102004052868B4 DE 102004052868 A DE102004052868 A DE 102004052868A DE 102004052868 A DE102004052868 A DE 102004052868A DE 102004052868 B4 DE102004052868 B4 DE 102004052868B4
Authority
DE
Germany
Prior art keywords
circuit arrangement
integrated circuit
arrangement according
signal
inductance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102004052868A
Other languages
English (en)
Other versions
DE102004052868A1 (de
Inventor
Martin Dr. Streibl
Marc Tiebout
Christoph Kienmayer
Uwe Dr. Hodel
Thomas Benetik
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102004052868A priority Critical patent/DE102004052868B4/de
Priority to US11/264,294 priority patent/US7388734B2/en
Publication of DE102004052868A1 publication Critical patent/DE102004052868A1/de
Application granted granted Critical
Publication of DE102004052868B4 publication Critical patent/DE102004052868B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Integrierte Schaltkreis-Anordnung
• mit einem ersten Signaleingangspad und mit einem zweiten Signaleingangspad, an welchen ein differentielles Eingabesignal anlegbar ist;
• mit mindestens einem Signalausgang, an welchem ein Ausgabesignal bereitstellbar ist, wobei der Signalausgang mit dem ersten Signaleingangspad und mit dem zweiten Signaleingangspad gekoppelt ist;
• mit einer ersten Kapazität zwischen dem ersten Signaleingangspad und dem zweiten Signaleingangspad;
• mit einer ersten Induktivität und mit einer zu der ersten Induktivität seriell geschalteten zweiten Induktivität, die zwischen dem ersten Signaleingangspad und dem zweiten Signaleingangspad angeordnet und parallel zu der ersten Kapazität geschaltet sind;
• mit einem ersten Anschluss, der auf ein erstes Versorgungspotential bringbar ist, und mit einem zweiten Anschluss, der auf ein zweites Versorgungspotential bringbar ist;
• mit einem ersten Electrostatic-Discharge-(ESD)Element zwischen dem ersten Anschluss und dem zweiten Anschluss;
• mit einem zweiten Electrostatic-Discharge-Element zwischen dem ersten Anschluss einerseits und der ersten und der...

Description

  • Die Erfindung betrifft eine integrierte Schaltkreis-Anordnung und ein Schaltkreis-Array.
  • "Electro Static Discharge" (ESD) bedeutet elektrostatische Entladung und beschreibt die Vorgänge und Auswirkungen beim Ausgleich von elektrischen Ladungen zwischen zwei unterschiedlich geladenen Komponenten. Kommen diese in Berührung miteinander, werden positive und negative Ladungen ausgetauscht, und es kann dadurch zu Schäden in einem elektrischen Schaltkreis kommen.
  • In einem integrierten Schaltkreis sind ein oberes Betriebspotential VDD und ein unteres Betriebspotential VSS vorgesehen, zwischen welchen Schutzmechanismen zum Vermeiden von Schäden infolge von ESD vorgesehen sind.
  • ESD, das heißt elektrostatische Entladungen, sind häufig die Ursache für eine Schädigung oder Zerstörung einer integrierten Schaltung und verursachen somit hohe finanzielle Schäden. Mit der Entwicklung der MOS-Technologie ("metal Oxide semiconductor") in der Mikroelektronik ging eine Miniaturisierung der Halbleiterbauelemente bei zunehmend hohen Taktraten einher. Daraus resultiert eine steigende Empfindlichkeit gegenüber ESD-Impulsen, also hohen Spannungs- und Stromspitzen solcher Taktsignale. Unter ESD-Stress stehende Halbleiterbauelemente können in einem integrierten Schaltkreis Fehler verursachen. ESD kann zu einem Totalausfall oder zu einer Beschädigung des Bauelements führen. Daher ist der Schutz vor elektrostatischen Entladungen (ESD-Schutz) heute in allen Bereichen der Mikroelektronik wichtig.
  • ESD-Schutz bei Hochfrequenzschaltungstechnik-Anwendungen ist ein schwieriges technisches Problem, da die hohe parasitäre Kapazität von ESD-Schutzelementen die erreichbare maximale Betriebsfrequenz der Schaltung inhärent stark einschränkt. Solche ESD-Schutzelemente sind zum Beispiel eine Diode, ein Thyristor oder ein "grounded n-MOS"-Bauelement (das heißt ein n-MOS-Feldeffekttransistor mit einem auf dem elektrischen Massepotential befindlichen Gate-Anschluss). Kleinere ESD-Schutzelemente würden höhere Frequenzen ermöglichen, erfüllen aber die Funktionalität als ESD-Schutz nicht in ausreichendem Maße, sind also nicht in ausreichendem Maße in der Lage, ESD-Ströme abzuführen.
  • Im Weiteren wird bezugnehmend auf 1 eine Schaltkreis-Anordnung 100 mit ESD-Schutz gemäß dem Stand der Technik beschrieben.
  • Bei der Schaltkreis-Anordnung 100 kann an einem Signaleingangs-Pad 101 ein Eingangssignal bereitgestellt werden und einem Eingabe-/Ausgabe-Schaltkreis 102 zugeführt werden. Zur Versorgung der Schaltkreis-Anordnung 100 mit elektrischer Energie ist ein Versorgungspotential 103 VDD vorgesehen, und ein elektrisches Massepotential 104 GND. Zwischen dem Signaleingangs-Pad 101 und dem Versorgungspotential 103 VDD ist eine erstes ESD-Schutzelement 105 vorgesehen. Ferner ist zwischen dem Signaleingangs-Pad 101 und dem elektrischen Massepotential 104 ein zweites ESD-Schutzelement 106 vorgesehen.
  • Darüber hinaus ist in 1 eine Schaltkreis-Anordnung 110 gezeigt, die zusätzlich zu den Komponenten der Schaltkreis-Anordnung 100 einen ohmschen Widerstand 111 zwischen dem Signaleingangs-Pad 101 und dem Eingabe-/Ausgabe-Schaltkreis 102 aufweist.
  • Anschaulich zeigt 1 Schaltkreis-Anordnungen 100, 110, die einen Schutz gegen hohe Spannungen durch das Vorsehen der ESD-Schutzelemente 105, 106 aufweisen, da diese das Versorgungspotential 103 VDD von dem Massepotential 104 GND elektrisch entkoppeln.
  • Im Fall einer großen elektrischen Stromstärke müssen die ESD-Elemente 105, 106 ausreichend groß sein. Bei Hochfrequenzanwendungen führen große ESD-Elemente allerdings zu einer unerwünschten großen parasitären Kapazität.
  • Ansätze für ESD-Schutz-Schaltkreis-Anordnungen für Hochfrequenzschaltkreise sind in [1] bis [8] offenbart.
  • Der in [5] bis [7] offenbarte Ansatz besteht im Wesentlichen darin, kleinere ESD-Schutzelemente zu verwenden.
  • In 2 ist ein ESD-Schutz-Schaltkreis 200 gezeigt, wie er in [7] offenbart ist.
  • In 3 ist eine in [6] offenbarte ESD-Schutz-Schaltkreis-Anordnung 300 gezeigt, bei welcher der ESD-Schutz mittels einer ersten ESD-Schutzdiode 301 und mittels einer zweiten ESD-Schutzdiode 302 realisiert ist.
  • Die Ansätze gemäß [5] bis [7] haben allerdings den Nachteil, dass sie zumeist eine nur geringe ESD-Festigkeit aufweisen und dass der Bereich verarbeitbarer Hochfrequenzen eingeschränkt ist, mit welchen die Schaltkreis-Anordnungen betreibbar sind. Bei höheren Frequenzen wie 5GHz oder 17GHz, wie sie für WLAN-Systeme ("wireless local area network") verwendet werden, kommen diese Ansätze somit nur schlecht oder gar nicht mehr in Frage.
  • Ein alternativer Ansatz gemäß [1] bis [4] besteht im Wesentlichen darin, dass unter Verwendung von On-Chip realisierten LC-Resonanzkreisen die ESD-Schutzelemente entkoppelt werden, oder dass die Kapazität eines jeden ESD-Elements in einem LC-Resonanzkreis abgestimmt wird.
  • Die in 4 gezeigte ESD-Schutz-Schaltkreis-Anordnung 400 stellt eine Lösung dar, wie sie in [4] offenbart ist. Bei der ESD-Schutz-Schaltkreis-Anordnung 400 sind ein erster ESD-Schutz-Teilschaltkreis 401 und ein zweiter ESD-Schutz-Teilschaltkreis 402 vorgesehen, wobei eine ESD-Kapazität 403 eine (parasitäre) Kapazität der ESD-Schutzelemente 401, 402 darstellt.
  • Nachteilig bei dem Ansatz gemäß [1] bis [4] ist der hohe Flächenbedarf der integrierten Induktivitäten.
  • Bei der in [8] offenbarten ESD-Schutz-Schaltkreis-Anordnung 500, die in 5 gezeigt ist, wird anstelle klassischer ESD-Schutzelemente eine Induktivität verwendet. ESD-Schutz wird anschaulich durch die mit der Versorgungsspannung gekoppelten Standard-ESD-Schutzelemente erreicht.
  • Somit sind bei der ESD-Schutz-Schaltkreis-Anordnung 500 eine erste Induktivität 501 und eine zweite Induktivität 502 vorgesehen, sowie eine Kapazität 503. Ferner ist eine Mehrzahl von Signaleingängen 101 vorgesehen, und eine Mehrzahl von Signalausgängen 102.
  • Das Problem eines wirkungsvollen ESD-Schutzes stellt sich in besonderer Ausprägung bei einer differenziellen Schaltung im Falle einer ESD-Entladung zwischen zwei differenziellen Radiofrequenz-Eingabe/Ausgabe-Pins ("RF I/O Pins"). Konventioneller ESD-Schutz der Radiofrequenz-Eingabe/Ausgabe-Pins gegen lokale Versorgungspotentiale führen zu besonders hohen Spannungsabfällen über einen ESD-Schutzpfad.
  • Im Weiteren wird bezugnehmend auf 6 eine Schaltkreis-Anordnung 600 gemäß dem Stand der Technik beschrieben, aus der die besondere Gefährdung einer differenziellen RF-Eingangsschaltung im Falle einer ESD-Endladung zwischen zwei differenziellen RF Pins (IN und IP) hervorgeht.
  • Die Schaltkreis-Anordnung 600 enthält ein erstes Signaleingangspad 601 (IN), und ein zweites Signaleingangspad 602 (IP), zwischen welchen ein differenzielles Eingangssignal bereitstellbar ist. Zwischen einem ersten Signalausgang 603 (ON) und einem zweiten Signalausgang 604 (OP) ist ein differenzielles Ausgangssignal bereitstellbar. Das erste Signaleingangspad 601 ist mit dem Gate-Bereich eines ersten n-MOS-Feldeffekttransistors 605 gekoppelt, dessen erster Source-/Drain-Bereich mit einer Stromquelle 607 gekoppelt ist, und dessen zweiter Source-/Drain-Bereich mit dem ersten Signalausgang 603 gekoppelt ist. Das zweite Signaleingangspad 602 ist mit dem Gate-Bereich eines zweiten n-MOS-Feldeffekttransistors 606 gekoppelt, dessen erster Source-/Drain-Bereich mit der Stromquelle 607 und dessen zweiter Source-/Drain-Bereich mit dem zweiten Signalausgang 604 gekoppelt ist. Ein zweiter Anschluss der Stromquelle 607 ist auf das Massepotential 104 VSS gebracht. Zwischen dem Versorgungspotential 103 VDD und dem Massepotential 104 VSS sind drei ESD-Schutzpfade gebildet. Ein erster ESD-Schutzpfad besteht aus einer ersten ESD-Schutzdiode 608 und aus einer zweiten ESD-Schutzdiode 609. Ein zweiter ESD-Schutzpfad besteht aus einer dritten ESD-Schutzdiode 610 und einer vierten ESD-Schutzdiode 611. Ein dritter ESD-Schutzpfad besteht aus einem ESD-Schutzelement 612, das zum Beispiel ein Thyristor sein kann. Wie exemplarisch in 6 gezeigt, wird bei einer positiven Entladung von dem RF-Eingangspin IN 601 gegen den zweiten RF-Eingangspin IP 602 der ESD-Strom über drei Schutzelemente in Serie (Schutzdioden 608, 609 an IN, Schutzelement 612 zwischen VDD und VSS, Schutzdioden 610, 611 an IP) geführt. Der dabei entstehende hohe Spannungsabfall kann zum Durchbruch der beiden Gate-isolierenden Schichten der Eingangstransistoren 605, 606, das heißt zu einem unerwünschten Stromfluss zwischen den Gate-Bereichen der Transistoren 605, 606 führen und somit die Schaltkreis-Anordnung 600 zerstören. Konventionell kann diesem Problem nur durch das Einfügen zusätzlicher Schutzelemente begegnet werden, was die Leistungsfähigkeit der Schaltung aufgrund des zusätzlichen Kapazitätsbelags degradieren würde.
  • In [9] ist eine Hochfrequenz-Halbleitervorrichtung offenbart, bei der eine ESD-Schutzschaltung mit einem Knotenpunkt verbunden ist, welcher eine Abzweigung einer Hochfrequenzsignal-Eingangs-/Ausgangsleitung bildet, wobei das eine Ende der Hochfrequenzsignal-Eingangs-/Ausgangsleitung mit einer Hochfrequenz-Eingangs/Ausgangsanschlussfläche verbunden ist, das andere Ende der Hochfrequenz-Eingangs-/Ausgangsleitung mit einer internen Schaltung verbunden ist, und ein Gleichstrom-Sperrkondensator in Reihe zwischen den Knotenpunkt und die interne Schaltung geschaltet ist.
    •
  • Der Erfindung liegt das Problem zugrunde, eine Schaltkreis-Anordnung bereitzustellen, welche auch für differenzielle Hochfrequenzanwendungen einen zuverlässigen ESD-Schutz ermöglicht.
  • Dieses Problem wird durch eine Schaltkreis-Anordnung und durch ein Schaltkreis-Array mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
  • Die erfindungsgemäße integrierte Schaltkreis-Anordnung enthält ein erstes Signaleingangspad und ein zweites Signaleingangspad, an welchen ein differenzielles Eingabesignal anliegt. Ferner ist ein Signalausgang, welcher bevorzugt einen ersten Signalausgangsanschluss und einen zweiten Signalausgangsanschluss aufweist, vorgesehen, an welchem/welchen ein, vorzugsweise differenzielles, Ausgabesignal bereitstellbar ist, wobei der Signalausgang mit dem ersten Signaleingangspad und mit dem zweiten Signaleingangspad gekoppelt ist. Ferner enthält die integrierte Schaltkreis-Anordnung eine erste Kapazität zwischen dem ersten Signaleingangspad und dem zweiten Signaleingangspad, und eine erste Induktivität und eine zu der ersten Induktivität seriell geschaltete zweite Induktivität, die zwischen dem ersten Signaleingangspad und dem zweiten Signaleingangspad angeordnet und parallel zu der ersten Kapazität geschaltet sind. Darüber hinaus weist die integrierte Schaltkreis-Anordnung einen ersten Anschluss auf, der auf ein erstes Versorgungspotential bringbar ist, und weist einen zweiten Anschluss auf, der auf ein zweites Versorgungspotential bringbar ist. Zwischen dem ersten Anschluss und dem zweiten Anschluss ist ein erstes Electrostatic-Discharge-Element vorgesehen. Darüber hinaus ist ein zweites Electrostatic-Discharge-Element zwischen dem ersten Anschluss einerseits und der ersten und der zweiten Induktivität andererseits verschaltet.
  • Ferner ist erfindungsgemäß ein Schaltkreis-Array mit einer integrierten Schaltkreis-Anordnung mit den oben beschriebenen Merkmalen und mit einem mit der integrierten Schaltkreis-Anordnung gekoppelten Nutzschaltkreis geschaffen.
  • Ein Grundidee der Erfindung ist darin zu sehen, dass für eine monolithisch integrierte Schaltkreis-Anordnung zum Verarbeiten eines differenziellen Eingabesignals ein effektiver ESD-Schutz dadurch vorgesehen wird, dass zwei vorzugsweise unter Bildung einer Koppelinduktivität gekoppelte Spulen geschickt verschaltet werden, so dass zwischen den Spulen anschaulich ein RF-freier Knoten gebildet wird. Ausgehend von diesen RF-freien Knoten führen Anschlüsse zu den oberen und unteren Versorgungspotentialen, welche mittels des ersten Electrostatic-Discharge-Element bzw. mittels des zweiten Electrostatic-Discharge-Elements vor ESD-Schäden geschützt sind. Durch diese neuartige und ausgefallene ESD-Schaltungsarchitektur sind auch Hochfrequenz-Schaltkreise mit einer differenziellen Signalverarbeitung sicher vor ESD-Schäden geschützt, wobei simultan eine starke kapazitive Belastung vermieden ist.
  • Anschaulich schafft die Erfindung einen differenziellen RF-Eingangs-ESD-Schutz mittels Bereitstellen einer neuartigen Schutzschaltung zum ESD-Schutz differenzieller RF-Eingangsschaltungen vor elektrostatischen Entladungen, insbesondere zwischen zwei Signaleingangspads (RF-Pins).
  • Das ESD-Schutzkonzept der Erfindung lässt sich in differenziellen Hochfrequenz-Eingangsschaltungen (RF-Input Schaltungen), die bei einer bestimmten Arbeitsfrequenz oder in einem bestimmten Frequenzband (Bandpass) arbeiten, vorteilhaft einsetzen. Zwei Input-Pins werden durch Spulen, die vorzugsweise funktionell gekoppelt sind (zum Beispiel beschreibbar durch einen Kopplungsfaktor k zum Bilden einer Kopplungsinduktivität, "mutual inductance"), miteinander verschaltet. Bei geeigneter Auslegung der Werte der beiden Induktivitäten und mindestens einer Kapazität bleiben die beiden RF-Input Pins bei der Arbeitsfrequenz hinsichtlich eines Hochfrequenzsignals (das heißt RF-mäßig) voneinander isoliert.
  • Zudem kann mittels Verkoppelns der beiden RF-Input-Pads ein aufgrund der differenziellen Funktion der Eingangsschaltung RF-freier Mittelknoten geschaffen werden, an den ohne schädliche Wirkung zusätzliche ESD-Schutzelemente gegen einen Masseanschluss oder gegen ein positives Versorgungspotential geschaltet werden können. Die Spulenstrecke zwischen den beiden differenziellen RF-Input-Pins übernimmt dabei den ESD-Schutz bei ESD-Belastung zwischen den beiden Input-Pins, das ESD-Schutzelement am Mittelknoten übernimmt den Schutz bei Belastung einer der beiden Input-Pins nach Masse oder zu der positiven Versorgungsspannung hin. Dieses neuartige Schutzkonzept eignet sich aufgrund der geringen Abmessungen der passiven Bauelemente vor allem für Schaltungen mit einer hohen Arbeitsfrequenz, insbesondere im Bereich >5GHz. Mittels Verschaltens zusätzlicher RF-Matching-Elemente am Mittelknoten, wie zum Beispiel eine Kapazität und ein RC-Glied (Serienschaltung aus einem ohmschen Widerstand und einem Kondensator) kann die Impedanzanpassung ("impedance matching") der Schutzschaltung eingestellt werden, ohne dabei die Schutzwirkung der Schaltung zu degradieren.
  • Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Das erste Versorgungspotential kann ein oberes Betriebspotential sein (zum Beispiel ein Betriebspotential VDD), und das zweite Versorgungspotential kann ein unteres Betriebspotential (zum Beispiel das elektrische Massepotential VSS) sein.
  • Alternativ kann das erste Versorgungspotential ein unteres Betriebspotential (zum Beispiel das elektrische Massepotential VSS) sein, und das zweite Versorgungspotential kann ein oberes Betriebspotential (zum Beispiel VDD) sein.
  • Zumindest eines der Electrostatic-Discharge-Elemente kann als Diode realisiert werden. Ferner kann jedes Electrostatic-Discharge-Element auch aus einer Mehrzahl von Bauelementen, zum Beispiel aus einer Mehrzahl von Dioden, gebildet sein.
  • Zumindest eines der Electrostatic-Discharge-Elemente kann alternativ oder ergänzend einen Thyristor (oder mehrere Thyristoren) aufweisen.
  • Alternativ oder ergänzend kann zumindest eines der Electrostatic-Discharge-Elemente einen oder mehrere Feldeffekttransistoren aufweisen. Der Feldeffekttransistor kann ein sogenannter grounded-n-MOS Feldeffekttransistor sein. Bei einem grounded-n-MOS Feldeffekttransistor ist der Gate-Anschluss geerdet, das heißt er ist auf das elektrische Massepotential gebracht.
  • Anschaulich können an sich bekannte ESD-Schutzelemente mit der neuartigen Architektur der erfindungsgemäßen Schaltkreis-Anordnung in vorteilhafter Weise kombiniert werden, woraus ein geringer Flächenbedarf der Schaltkreis-Anordnung resultiert.
  • Das an das erste Signaleingangspad und an das zweite Signaleingangspad anlegbare differentielle Eingabesignal kann ein Hochfrequenzsignal sein. Die integrierte Schaltkreis-Anordnung ist insbesondere zum Verarbeiten von Hochfrequenzsignalen hervorragend geeignet und stellt eine geschickte Lösung des schwierigen technischen Problems der Implementierung von ESD-Schutz bei Hochfrequenzanwendungen dar.
  • Bei der erfindungsgemäßen Schaltkreis-Anordnung kann ein Hochfrequenz-Verarbeitungsschaltkreis vorgesehen sein, der an den ersten Signalausgang und an den zweiten Signalausgang angeschlossen ist, zum Beispiel eine Eingangsstufe.
  • Die erste Induktivität und die zweite Induktivität können als gemeinsame, d.h. als eine gekoppelte Induktivität vorgesehen sein.
  • Insbesondere kann die gekoppelte Induktivität eine Spule mit Mittelabgriff sein, wobei der Mittelabgriff mit dem zweiten Electrostatic-Discharge-Element gekoppelt ist.
  • Bei der integrierten Schaltkreis-Anordnung kann ein drittes Electrostatic-Discharge-Element zwischen dem zweiten Anschluss einerseits und der ersten und der zweiten Induktivität andererseits vorgesehen sein. Ein solches optionales ESD-Schutzelement (zum Beispiel eine Diode, ein Thyristor oder ein grounded n-MOS-Feldeffekttransistor) kann den ESD-Schutz zusätzlich verbessern.
  • Die Schaltkreis-Anordnung ist als monolithisch integrierter Schaltkreis eingerichtet. Daher kann die Schaltkreis-Anordnung in einem Substrat, zum Beispiel in einem Halbleiter-Substrat, insbesondere in einem Silizium-Substrat (zum Beispiel in einem Silizium-Chip) monolithisch integriert sein. Daher kann bei der Herstellung der erfindungsgemäßen Schaltkreis-Anordnung von den Vorteilen der ausgereiften Silizium-Mikrotechnologie profitiert werden, und es kann die Schaltkreis-Anordnung in miniaturisierter Größe vorgesehen sein.
  • Bei der integrierten Schaltkreis-Anordnung kann die erste Induktivität und die zweite Induktivität jeweils als (monolithisch) integrierte Induktivität eingerichtet sein. Mit dieser Maßnahme kann die gesamte Schaltkreis-Anordnung miniaturisiert vorgesehen werden und mit minimalem Platzbedarf und somit kostengünstig gefertigt werden.
  • An dem ersten Signalausgang kann ein erstes Signalausgangspad bereitgestellt sein, und an dem zweiten Signalausgang kann ein zweites Signalausgangspad bereitgestellt sein.
  • Ferner kann bei der integrierten Schaltkreis-Anordnung die erste Induktivität und die zweite Induktivität derart verkoppelt sein, dass eine Koppelinduktivität (Kopplungsfaktor k) gebildet ist ("mutual inductance"). Anders ausgedrückt werden die erste Induktivität und die zweite Induktivität räumlich derart zueinander angeordnet, dass diese beiden Bauelemente miteinander funktionell gekoppelt werden bzw. in gewisser Weise wechselwirken können. Zum Beispiel können die beiden Induktivitäten in unterschiedlichen aber räumlich ausreichend dicht benachbarten Prozessierungsebenen vorgesehen werden, so dass sie sich hinsichtlich ihrer Funktionalität gegenseitig beeinflussen. Es ist auch möglich, zum Verkoppeln der Induktivitäten dieselben als Spule mit Mittelabgriff vorzusehen.
  • Die integrierte Schaltkreis-Anordnung kann eine zweite Kapazität und eine zu der zweiten Kapazität seriell geschaltete dritte Kapazität aufweisen, die parallel zu der ersten Kapazität geschaltet sind, wobei ein Knoten zwischen der zweiten Kapazität und der dritten Kapazität mit dem zweiten Electrostatic-Discharge-Element gekoppelt ist.
  • Ferner kann eine vierte Kapazität vorgesehen sein, die parallel zu dem zweiten Electrostatic-Discharge-Element geschaltet ist.
  • Eine fünfte Kapazität kann parallel zu dem ersten Electrostatic-Discharge-Element geschaltet sein.
  • Ferner kann ein RC-Glied vorgesehen sein, das heißt eine Reihenschaltung aus einem ohmschen Widerstand R und einem Kondensator C, welches RC-Glied parallel zu dem zweiten Electrostatic-Discharge-Element geschaltet ist.
  • Darüber hinaus kann eine Parallelschaltung aus einem vierten Electrostatic-Discharge-Element und einer sechsten Kapazität vorgesehen sein, welche Parallelschaltung zwischen dem zweiten Anschluss einerseits und die erste und die zweite Induktivität andererseits geschaltet ist.
  • Mittels Vorsehens des RC-Glieds bzw. der Parallelschaltung aus dem vierten Electrostatic-Discharge-Element und der sechsten Kapazität wird anschaulich eine Impedanz-Einstellung vorgenommen, ohne dabei die Schutzwirkung der Schaltung zu degradieren.
  • Im Weiteren werden Ausgestaltung des erfindungsgemäßen Schaltkreis-Arrays, das eine erfindungsgemäße integrierte Schaltkreis-Anordnung aufweist, beschrieben. Ausgestaltungen des Schaltkreis-Arrays gelten auch für die integrierte Schaltkreis-Anordnung und umgekehrt.
  • Unter einem Nutzschaltkreis wird insbesondere ein Schaltkreis verstanden, der mit der erfindungsgemäßen Schaltkreis-Anordnung koppelbar ist bzw. mit dieser gemeinsam betreibbar ist. Zumindest ein Teil des Nutzschaltkreises kann an die Signalausgänge der erfindungsgemäßen Schaltkreis-Anordnung angeschlossen sein.
  • Ein solches Schaltkreis-Array enthält die für den EDS-Schutz eingerichtete erfindungsgemäße Schaltkreis-Anordnung und zusätzlich den Nutzschaltkreis, der die eigentliche Funktionalität erfüllt, insbesondere ein Hochfrequenzsignal in vorgebbarer Weise verarbeiten kann.
  • Der Nutzschaltkreis kann einen GSM-Schaltkreis ("global system for mobile communications") aufweisen. Mit der GSM-Technologie wird ein Mobilfunkstandard bezeichnet, der hauptsächlich für die Telefonie eingesetzt wird. GSM stellt somit einen genormten Standard für digitalen Mobilfunk dar.
  • Alternativ kann der Nutzschaltkreis ein UMTS-Schaltkreis ("universal mobile telecommunications system") sein. UMTS ist ein Mobilfunkstandard einer neueren Generation und umfasst erweiterte multimediale Dienste, Satelliten und erdgestützte Sendeanlagen. Über UMTS können zu Beispiel zwischenmenschliche Kommunikation (Audio- und Videotelefonie), Nachrichtendienste (zum Beispiel Chats), Informationsverteilung (zum Beispiel World Wide Web Browsing), erweiterte Positionsanwendungen (persönliche Navigation, Fahrerunterstützung), Geschäftsdienste (Mobilität in geschlossenen Räumen) oder Massendienste (zum Beispiel Bankdienste, E-Commerce), etc. realisiert werden.
  • Der Nutzschaltkreis kann darüber hinaus als WLAN-Schaltkreis ("wireless local area network") realisiert sein. WLAN steht für ein drahtloses lokales Netzwerk.
  • Der Nutzschaltkreis kann ferner einen DCS-Schaltkreis ("Dynamic Channel Selection"), einen DECT-Schaltkreis ("Digital Enhanced Cordless Telecommunications"), einen Bluetooth-Schaltkreis, einen UWB-Schaltkreis ("Ultra Wide Band"), einen PCS-Schaltkreis und/oder einen RADAR-Schaltkreis aufweisen.
  • Für all diese Nutzschaltkreisanwendungen bietet die erfindungsgemäße Lösung einen sicherer Schutz gegen ESD und kann damit dazu beitragen, die Funktionalität dieser Nutzschaltkreise zu verbessern.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
  • Es zeigen:
  • 1 eine erste ESD-Schutz-Schaltkreis-Anordnung gemäß dem Stand der Technik,
  • 2 eine zweite ESD-Schutz-Schaltkreis-Anordnung gemäß dem Stand der Technik,
  • 3 eine dritte ESD-Schutz-Schaltkreis-Anordnung gemäß dem Stand der Technik,
  • 4 eine vierte ESD-Schutz-Schaltkreis-Anordnung gemäß dem Stand der Technik,
  • 5 eine fünfte ESD-Schutz-Schaltkreis-Anordnung gemäß dem Stand der Technik,
  • 6 eine sechste ESD-Schutz-Schaltkreis-Anordnung gemäß dem Stand der Technik,
  • 7 eine ESD-Schutz-Schaltkreis-Anordnung gemäß einem ersten Ausführungsbeispiel der Erfindung,
  • 8 eine ESD-Schutz-Schaltkreis-Anordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung,
  • 9 eine ESD-Schutz-Schaltkreis-Anordnung gemäß einem dritten Ausführungsbeispiel der Erfindung.
  • Gleiche oder ähnliche Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugsziffern versehen.
  • Die Darstellungen in den Figuren sind schematisch und nicht maßstäblich.
    •
  • Im Weiteren wird bezugnehmend auf 7 eine ESD-Schutz-Schaltkreis-Anordnung 700 gemäß einem ersten Ausführungsbeispiel der Erfindung beschrieben.
  • Die ESD-Schutz-Schaltkreis-Anordnung 700 enthält ein erstes Signaleingangspad 701 und ein zweites Signaleingangspad 702, zwischen welchem ein differenzielles Eingabesignal anlegbar ist. Ferner ist ein erster Signalausgang 703 und ein zweiter Signalausgang 704 vorgesehen, zwischen welchen ein differenzielles Ausgabesignal bereitgestellt ist. Der erste Signalausgang 703 ist mit dem ersten Signaleingangspad 701 gekoppelt, und der zweite Signalausgang 704 ist mit dem zweiten Signaleingangspad 702 gekoppelt. Die Signalausgänge 703, 704 sind mit einem Eingangsstufe-Schaltkreis 705 gekoppelt, das heißt mit einem beliebigen Nutzschaltkreis, in dem die an den Signalausgängen 703, 704 bereitgestellten Signale weiterverarbeitet werden. Eine erste Kapazität 706 ist zwischen den ersten Signaleingangspad 701 und dem zweiten Signaleingangspad 702 vorgesehen. Eine erste integrierte Induktivität 707 und eine zweite integrierte Induktivität 708 sind zueinander seriell geschaltet und miteinander gekoppelt, was in 7 durch einen Kopplungsfaktor k 715 symbolisiert ist. Mit anderen Worten wechselwirken die integrierten Induktivitäten 706, 707, 708 miteinander, um eine Koppelinduktivität zu bilden. Die Serienschaltung aus der ersten integrierten Induktivität 707 und der zweiten integrierten Induktivität 708 ist zwischen dem ersten Signaleingangspad 701 und dem zweiten Signaleingangspad 702 angeordnet und parallel zu der ersten Kapazität 706 geschaltet. An einem Massepotential-Anschluss 709 ist das Massepotential VSS bereitgestellt. An einem Versorgungspotential-Anschluss 710 ist das Versorgungspotential VDD bereitgestellt. Ein erstes ESD-Schutzelement 711 ist zwischen dem Massepotential-Anschluss 709 und dem Versorgungspotential-Anschluss 710 verschaltet. Ein zweites ESD-Schutzelement 712 ist zwischen dem Massepotential-Anschluss und einen Potentialknoten 714 zwischen der ersten integrierten Induktivität 707 und der zweiten integrierten Induktivität 708 geschaltet. Ferner kann optional ein drittes ESD-Schutzelement 713 zwischen dem Versorgungspotential-Anschluss 710 und den Knoten 714 geschaltet werden, um den ESD-Schutz weiter zu verbessern.
  • Jedes der ESD-Schutzelemente 711 bis 713 kann zum Beispiel als Diode, als Thyristor, als grounded n-MOS-Feldeffekttransistor oder aus einer beliebigen Verschaltung von mindestens zwei solchen Elementen gebildet sein.
  • Die ESD-Schutz-Schaltkreis-Anordnung 700 ist zum Verarbeiten differenzieller Hochfrequenz-Eingangssignale eingerichtet und arbeitet in einem Bandpass von Frequenzen besonders wirkungsvoll. Die beiden Input Pins 701, 702 sind mit den untereinander gekoppelten Spulen 707, 708 gekoppelt. Die erste Kapazität 704 kann eine parasitäre Kapazität oder eine explizite Koppelkapazität (d.h. ein Kondensator-Bauelement) sein. Die Induktivitäten 707, 708 sowie die Kapazität 706 sind so ausgelegt, dass die beiden RF-Input Pins 701, 702 bei der Arbeitsfrequenz der ESD-Schutz-Schaltkreis-Anordnung 700 voneinander hinsichtlich eines Hochfrequenzsignals isoliert bleiben.
  • Aufgrund der Verschaltung gemäß 7 wird eine RF-freier Mittelknoten 714 geschaffen, an den ohne schädliche Wirkung zusätzliche ESD-Schutzelemente 711 bis 713 angekoppelt werden. Die Spulenstrecke realisiert ESD-Schutz bei ESD-Belastung zwischen den beiden Input Pins 701, 702. Ferner ist mittels zusätzlicher ESD-Schutzelemente ein ESD-Schutz bei Belastung eines der beiden Input-Pins 701, 702 nach Masse 709 oder nach positiver Versorgungsspannung 710 erreicht.
  • Im Weiteren wird bezugnehmend auf 8 eine ESD-Schutz-Schaltkreis-Anordnung 800 gemäß einem zweiten Ausführungsbeispiel der Erfindung beschrieben.
  • Der mit der ESD-Schutz-Schaltkreis-Anordnung 800 bereitgestellte ESD-Schutz ist gegenüber der in 7 gezeigten ESD-Schutz-Schaltkreis-Anordnung 700 weiter verfeinert.
  • In 8 ist eine konkrete Ausgestaltung für einen Eingangsstufe-Schaltkreis 705 gezeigt. Ein solcher Schaltkreis zum Weiterverarbeiten der an den Signalausgängen 703, 704 bereitgestellten Signalen weist gemäß dem in 8 gezeigten Ausführungsbeispiel einen ersten Feldeffekttransistor 801 und einen zweiten Feldeffekttransistor 802 auf. Ein Gate-Anschluss des ersten Feldeffekttransistors 801 ist mit dem ersten Signaleingangspad 701 gekoppelt, und ein Gate-Anschluss des zweiten Feldeffekttransistors 802 ist mit dem zweiten Signaleingangspad 702 gekoppelt. Zwischen den Source-/Drain-Anschlüssen der Feldeffekttransistoren 801, 802 fließt ein Strom, der durch die Signale an den Signaleingangspads 701, 702 bestimmt wird.
  • Ferner enthält die ESD-Schutz-Schaltkreis-Anordnung 800 eine zweite Kapazität 803 und eine dritte Kapazität 804, die zu der ersten Kapazität 706 parallel geschaltet sind, wobei ein Potentialknoten 714 zwischen der zweiten Kapazität 803 und der dritten Kapazität 804 mit den zweiten ESD-Schutzelement 712 gekoppelt ist.
  • Ferner ist bei der ESD-Schutz-Schaltkreis-Anordnung 800 eine vierte Kapazität 805 vorgesehen, die parallel zu dem zweiten ESD-Schutzelement 712 geschaltet ist. Eine fünfte Kapazität 806 ist parallel zu dem ersten ESD-Schutzelement 711 geschaltet.
  • Die zweiten bis fünften Kapazitäten 803 bis 806 können jeweils wiederum als separate Kondensator-Bauelemente oder als parasitäre Kapazitäten realisiert sein.
  • Die ESD-Schutz-Schaltkreis-Anordnung 800 mit den zusätzlichen ESD-Schutzeinrichtungen ermöglicht einen gegenüber der allerdings mit geringerem Aufwand herstellbaren ESD-Schutz-Schaltkreis-Anordnung 700 weiter verbesserten ESD-Schutz.
  • Im Weiteren wird bezugnehmend auf 9 eine ESD-Schutz-Schaltkreis-Anordnung 900 gemäß einem dritten Ausführungsbeispiel der Erfindung beschrieben.
  • Bei der ESD-Schutz-Schaltkreis-Anordnung 900 sind gegenüber der ESD-Schutz-Schaltkreis-Anordnung 800 zusätzliche Mittel vorgesehen, um den ESD-Schutz weiter zu verbessern.
  • So enthält die ESD-Schutz-Schaltkreis-Anordnung 900 ein RC-Glied 901, das parallel zu dem zweiten ESD-Schutzelement 712 geschaltet ist. Ferner ist bei der ESD-Schutz-Schaltkreis-Anordnung 900 eine Parallelschaltung aus einem vierten ESD-Schutzelement 902 und einer sechsten Kapazität 903 vorgesehen, welche Parallelschaltung zwischen den Versorgungspotential-Anschluss 710 einerseits und den Knoten 714 andererseits geschaltet ist.
  • In diesem Dokument sind folgende Veröffentlichungen zitiert:
    • [1] Ming-Dou Ker et al., EOS/ESD-Symp. Proceedings 2003, Seiten 204-213
    • [2] Vassilev, V et al., EOS/ESD-Symp. Proceedings 2003, Seiten 195-203
    • [3] Hyvonen et al., EOS/ESD-Symp. Proceedings 2003, Seiten 188-194
    • [4] Galai, S, Razavi, B "Broadband ESD Protection Circuits in CMOS-Technology", Proceedings ISSCC 2003, Paper 10.5
    • [5] Leroux, P, Steyaert, M "A high performance 5.2GHz LNA with an on-chip inductor to provide EDS-protection", IEE Electronics Letters, Band 37, Nr.1, Seiten 467-469, März 2001
    • [6] Leroux, P, Janssens, J, Steyaert, M "A 0.8dB NF ESD-protected 9mW CMOS LNA", ISSCC Dig. Tech. Papers, Band 26, Seiten 410-411, 2001
    • [7] Mahdavi, S, Abidi, A "Fully integrated 2.2-mW CMOS Front End for a 900-MHz Wireless Receiver", IEEE JSSC, 05/2002
    • [8] Liebermann, T, Tiebout, M "A Low Phasenoise, Differentially Tuned, 1.8GHz Power VCO with an ESD-compatible 14dBm Output Stage in Standard Digital CMOS", ESSCIRC Proceedings, Villach, 09/2001
    • [9] DE 102 39 230 A1
    • 100
    Schaltkreis-Anordnung
    101
    Signaleingangs-Pad
    102
    Eingabe-/Ausgabe-Schaltkreis
    103
    Versorgungspotential
    104
    elektrisches Massepotential
    105
    erstes ESD-Schutzelement
    106
    zweites ESD-Schutzelement
    200
    ESD-Schutz-Schaltkreis
    300
    ESD-Schutz-Schaltkreis-Anordnung
    301
    erste ESD-Schutzdiode
    302
    zweite ESD-Schutzdiode
    400
    ESD-Schutz-Schaltkreis-Anordnung
    401
    erster ESD-Schutz-Teilschaltkreis
    402
    zweiter ESD-Schutz-Teilschaltkreis
    403
    ESD-Kapazität
    500
    ESD-Schutz-Schaltkreis-Anordnung
    501
    erste Induktivität
    502
    zweite Induktivität
    503
    Kapazität
    600
    Schaltkreis-Anordnung
    601
    erstes Signaleingangspad
    602
    zweites Signaleingangspad
    603
    erster Signalausgang
    604
    zweiter Signalausgang
    605
    erster n-MOS-Feldeffekttransistor
    606
    zweiter n-MOS-Feldeffekttransistor
    607
    Stromquelle
    608
    erste ESD-Schutzdiode
    609
    zweite ESD-Schutzdiode
    610
    dritte ESD-Schutzdiode
    611
    vierte ESD-Schutzdiode
    612
    ESD-Schutzelement
    700
    ESD-Schutz-Schaltkreis-Anordnung
    701
    erstes Signaleingangspad
    702
    zweites Signaleingangspad
    703
    erster Signalausgang
    704
    zweiter Signalausgang
    705
    Eingangsstufe-Schaltkreis
    706
    erste Kapazität
    707
    erste integrierte Induktivität
    708
    zweite integrierte Induktivität
    709
    Massepotential-Anschluss
    710
    Versorgungspotential-Anschluss
    711
    erstes ESD-Schutzelement
    712
    zweites ESD-Schutzelement
    713
    drittes ESD-Schutzelement
    714
    Potentialknoten
    715
    Kopplungsfaktor k
    800
    ESD-Schutz-Schaltkreis-Anordnung
    801
    erster Feldeffekttransistor
    802
    zweiter Feldeffekttransistor
    803
    zweite Kapazität
    804
    dritte Kapazität
    805
    vierte Kapazität
    806
    fünfte Kapazität
    900
    ESD-Schutz-Schaltkreis-Anordnung
    901
    RC-Glied
    902
    viertes ESD-Schutzelement
    903
    sechste Kapazität

Claims (25)

  1. Integrierte Schaltkreis-Anordnung • mit einem ersten Signaleingangspad und mit einem zweiten Signaleingangspad, an welchen ein differentielles Eingabesignal anlegbar ist; • mit mindestens einem Signalausgang, an welchem ein Ausgabesignal bereitstellbar ist, wobei der Signalausgang mit dem ersten Signaleingangspad und mit dem zweiten Signaleingangspad gekoppelt ist; • mit einer ersten Kapazität zwischen dem ersten Signaleingangspad und dem zweiten Signaleingangspad; • mit einer ersten Induktivität und mit einer zu der ersten Induktivität seriell geschalteten zweiten Induktivität, die zwischen dem ersten Signaleingangspad und dem zweiten Signaleingangspad angeordnet und parallel zu der ersten Kapazität geschaltet sind; • mit einem ersten Anschluss, der auf ein erstes Versorgungspotential bringbar ist, und mit einem zweiten Anschluss, der auf ein zweites Versorgungspotential bringbar ist; • mit einem ersten Electrostatic-Discharge-(ESD)Element zwischen dem ersten Anschluss und dem zweiten Anschluss; • mit einem zweiten Electrostatic-Discharge-Element zwischen dem ersten Anschluss einerseits und der ersten und der zweiten Induktivität andererseits.
  2. Integrierte Schaltkreis-Anordnung nach Anspruch 1, bei der das erste Versorgungspotential ein oberes Betriebspotential und bei dem das zweite Versorgungspotential ein unteres Betriebspotential ist.
  3. Integrierte Schaltkreis-Anordnung nach Anspruch 1, bei der das erste Versorgungspotential ein unteres Betriebspotential und bei dem das zweite Versorgungspotential ein oberes Betriebspotential ist.
  4. Integrierte Schaltkreis-Anordnung nach einem der Ansprüche 1 bis 3, bei der zumindest eines der Electrostatic-Discharge-Elemente eine Diode aufweist.
  5. Integrierte Schaltkreis-Anordnung nach einem der Ansprüche 1 bis 4, bei der zumindest eines der Electrostatic-Discharge-Elemente einen Thyristor aufweist.
  6. Integrierte Schaltkreis-Anordnung nach einem der Ansprüche 1 bis 5, bei der zumindest eines der Electrostatic-Discharge-Elemente einen Feldeffekttransistor aufweist.
  7. Integrierte Schaltkreis-Anordnung nach Anspruch 6, bei welcher der Feldeffekttransistor ein „grounded n-MOS"-Feldeffekttransistor ist.
  8. Integrierte Schaltkreis-Anordnung nach einem der Ansprüche 1 bis 7, bei der das an das erste Signaleingangspad und an das zweite Signaleingangspad anlegbare differentielle Eingabesignal ein Hochfrequenzsignal ist.
  9. Integrierte Schaltkreis-Anordnung nach einem der Ansprüche 1 bis 8, mit einem Hochfrequenz-Verarbeitungsschaltkreis, der an den Signalausgang angeschlossen ist.
  10. Integrierte Schaltkreis-Anordnung nach einem der Ansprüche 1 bis 9, bei dem der Signalausgang einen ersten Signalausgangsanschluss und einen zweiten Signalausgangsanschluss aufweist.
  11. Integrierte Schaltkreis-Anordnung nach Anspruch 10, mit einem Hochfrequenz-Verarbeitungsschaltkreis, der an den ersten Signalausgang und an den zweiten Signalausgang angeschlossen ist.
  12. Integrierte Schaltkreis-Anordnung nach einem der Ansprüche 1 bis 11, bei dem die erste Induktivität und die zweite Induktivität als gekoppelte Induktivität vorgesehen sind.
  13. Integrierte Schaltkreis-Anordnung nach Anspruch 12, bei der die gekoppelte Induktivität eine Spule mit Mittelabgriff ist, wobei der Mittelabgriff mit dem zweiten Electrostatic-Discharge-Element gekoppelt ist.
  14. Integrierte Schaltkreis-Anordnung nach einem der Ansprüche 1 bis 13, mit einem dritten Electrostatic-Discharge-Element zwischen dem zweiten Anschluss einerseits und der ersten und der zweiten Induktivität andererseits.
  15. Integrierte Schaltkreis-Anordnung nach einem der Ansprüche 1 bis 14, bei der die erste Induktivität und die zweite Induktivität jeweils als integrierte Induktivität eingerichtet sind.
  16. Integrierte Schaltkreis-Anordnung nach einem der Ansprüche 1 bis 9, bei der an dem Signalausgang ein Signalausgangspad bereitgestellt ist.
  17. Integrierte Schaltkreis-Anordnung nach einem der Ansprüche 10 bis 16, bei der an dem ersten Signalausgangsanschluss ein erstes Signalausgangspad bereitgestellt ist, und bei der an dem zweiten Signalausgangsanschluss ein zweites Signalausgangspad bereitgestellt ist.
  18. Integrierte Schaltkreis-Anordnung nach einem der Ansprüche 1 bis 17, bei der die erste Induktivität und die zweite Induktivität derart verkoppelt sind, dass eine Koppelinduktivität gebildet ist.
  19. Integrierte Schaltkreis-Anordnung nach einem der Ansprüche 1 bis 18, mit einer zweiten Kapazität und mit einer zu der zweiten Kapazität seriell geschalteten dritten Kapazität, die parallel zu der ersten Kapazität geschaltet sind, wobei ein Potentialknoten zwischen der zweiten Kapazität und der dritten Kapazität mit dem zweiten Electrostatic-Discharge-Element gekoppelt ist.
  20. Integrierte Schaltkreis-Anordnung nach einem der Ansprüche 1 bis 19, mit einer vierten Kapazität, die parallel zu dem zweiten Electrostatic-Discharge-Element geschaltet ist.
  21. Integrierte Schaltkreis-Anordnung nach einem der Ansprüche 1 bis 20, mit einer fünften Kapazität, die parallel zu dem ersten Electrostatic-Discharge-Element geschaltet ist.
  22. Integrierte Schaltkreis-Anordnung nach einem der Ansprüche 1 bis 21, mit einem RC-Glied, das parallel zu dem zweiten Electrostatic-Discharge-Element geschaltet ist.
  23. Integrierte Schaltkreis-Anordnung nach einem der Ansprüche 1 bis 22, mit einer Parallelschaltung aus einem vierten Electrostatic-Discharge-Element und einer sechsten Kapazität, welche Parallelschaltung zwischen den zweiten Anschluss einerseits und die erste und die zweite Induktivität andererseits geschaltet ist.
  24. Schaltkreis-Array, • mit einer integrierten Schaltkreis-Anordnung nach einem der Ansprüche 1 bis 23; • mit einem mit der integrierten Schaltkreis-Anordnung gekoppelten Nutzschaltkreis.
  25. Schaltkreis-Array nach Anspruch 24, bei dem der Nutzschaltkreis • einen GSM-Schaltkreis; • einen UMTS-Schaltkreis; • einen WLAN-Schaltkreis; • einen DCS-Schaltkreis; • einen DECT-Schaltkreis; • einen Bluetooth-Schaltkreis; • einen UWB-Schaltkreis; • einen PCS-Schaltkreis; und/oder • einen RADAR-Schaltkreis aufweist.
DE102004052868A 2004-11-02 2004-11-02 Integrierte Schaltkreis-Anordnung und Schaltkreis-Array Active DE102004052868B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102004052868A DE102004052868B4 (de) 2004-11-02 2004-11-02 Integrierte Schaltkreis-Anordnung und Schaltkreis-Array
US11/264,294 US7388734B2 (en) 2004-11-02 2005-10-31 Integrated circiut arrangement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102004052868A DE102004052868B4 (de) 2004-11-02 2004-11-02 Integrierte Schaltkreis-Anordnung und Schaltkreis-Array

Publications (2)

Publication Number Publication Date
DE102004052868A1 DE102004052868A1 (de) 2006-05-11
DE102004052868B4 true DE102004052868B4 (de) 2007-02-08

Family

ID=36217087

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004052868A Active DE102004052868B4 (de) 2004-11-02 2004-11-02 Integrierte Schaltkreis-Anordnung und Schaltkreis-Array

Country Status (2)

Country Link
US (1) US7388734B2 (de)
DE (1) DE102004052868B4 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7335955B2 (en) * 2005-12-14 2008-02-26 Freescale Semiconductor, Inc. ESD protection for passive integrated devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10239230A1 (de) * 2001-12-26 2003-07-17 Mitsubishi Electric Corp Hochfrequenz-Halbleitervorrichtung

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0897362A (ja) * 1994-09-28 1996-04-12 Nittetsu Semiconductor Kk 半導体集積回路の電源保護回路
US5545909A (en) * 1994-10-19 1996-08-13 Siliconix Incorporated Electrostatic discharge protection device for integrated circuit
US5625280A (en) * 1995-10-30 1997-04-29 International Business Machines Corp. Voltage regulator bypass circuit
US5995353A (en) * 1997-06-17 1999-11-30 Hewlett-Packard Company Apparatus for discharging an electrostatic discharge via a spark gap coupled in series with a high impedance network
US6665527B2 (en) * 2000-11-30 2003-12-16 Motorola, Inc. Double balanced mixer circuit
US6507471B2 (en) * 2000-12-07 2003-01-14 Koninklijke Philips Electronics N.V. ESD protection devices
US6771475B2 (en) * 2002-06-17 2004-08-03 Broadcom Corporation Electrostatic protection circuit with impedance matching for radio frequency integrated circuits
US7113050B1 (en) * 2004-10-01 2006-09-26 National Semiconductor Corporation Integrated circuit with oscillator and electrostatic discharge protection

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10239230A1 (de) * 2001-12-26 2003-07-17 Mitsubishi Electric Corp Hochfrequenz-Halbleitervorrichtung

Non-Patent Citations (10)

* Cited by examiner, † Cited by third party
Title
GALAI,S., RAZAVI,B.: Broadband ESD Protection Circuits in CMOS-Technology. In: Proceedings ISSCC, 2003, Paper 10.5 *
HYVONEN,S., JOSHI,S., ROSENBAUM,E.: Comprehensive ESD Protection for RF Inputs. In: EOS/ESD- Symposium Proceedings, 2003, S. 188-194 *
LEROUX,P., JANSSENS,J., STEYAERT,M.: A 0.8dB NF ESD-protected 9mW CMOS LNA. In: ISSCC Dig. *
LEROUX,P., STEYAERT,M.: A high performance 5.2GHz LNA with an on-chip inductor to provide EDS- protection. In: IEEE Electronics Letters, Bd. 37, Nr. 1, 2001, S. 467-469 *
LIEBERMANN,T., TIEBOUT,M.: A Low Phasenoise, Differentially Tuned, 1.8GHz Power VCO with an ESD-compatible 14dBm Output Stage in Standard Digital CMOS. In: ESSCIRC Proceedings, Villach, 09/2001
MAHDAVI,S., ABIDI,A.: Fully integrated 2.2-mW CMOS Front End for a 900-MHz Wireless Receiver. In: IEEE JSSC, 2002
MING-DOU,K., CHIEN-MING,L.: ESD Protection Design for Giga-Hz RF CMOS LNA with Novel Impedance- Isolation Technique. In: EOS/ESD-Symposium Proceedings, 2003, S. 204-213 *
Tech. Papers, Bd. 26, 2001, S. 410-411
VASSILEV,V., et al.: Co-Design Methology to Provide High ESD Protection Levels in the Advan- ced RF Circuits. In: EOS/ESD-Symposium Proceedings 2003, S. 195-203
VASSILEV,V., et al.: Co-Design Methology to Provide High ESD Protection Levels in the Advan- ced RF Circuits. In: EOS/ESD-Symposium Proceedings2003, S. 195-203 *

Also Published As

Publication number Publication date
US7388734B2 (en) 2008-06-17
US20060103995A1 (en) 2006-05-18
DE102004052868A1 (de) 2006-05-11

Similar Documents

Publication Publication Date Title
DE10214068B4 (de) ESD-Schutzschaltung für Radiofrequenz-Ausgangsanschlüsse in einer integrierten Schaltung
DE102007046883B4 (de) Systeme, Verfahren und Vorrichtungen für CMOS-Antennenschalter unter Verwendung von Body Switching in einer Mehrstapelstruktur
EP1816742B1 (de) Differenzverstärker und Funksystem mit Differenzverstärker
DE102015223713B4 (de) Vorrichtung zum ESD-Schutz und Herstellungsverfahren
DE102004011719B4 (de) Halbleitervorrichtung
DE60302831T2 (de) Halbleiterschalter mit isolierten MOS-Transistoren
DE102009005120B4 (de) Elektronischer Schaltkreis und elektronische Schaltkreis-Anordnung
DE102006019888B4 (de) Verstärker mit ESD-Schutz
DE102015106522A1 (de) System und Verfahren für eine schaltbare Kapazität
DE102007057656A1 (de) Systeme, Verfahren und Vorrichtungen für CMOS-Hochleistungsantennenschalter unter Verwendung von Body Switching und Substrat-Flächendiodensteuerung in einer Mehrstapel-Struktur
DE112018002602T5 (de) Transient stabilisierte SOI-FETs
DE60130941T2 (de) Verbindungshalbleiterschalter für Hochfrequenzschaltvorgänge
DE102014103344A1 (de) Halbleiterchipkonfiguration mit Koppler
DE10239230A1 (de) Hochfrequenz-Halbleitervorrichtung
DE102008039732A1 (de) Halbleiter-Herstellungsprozess-Ladungsschutz-Schaltkreise
DE112018003595T5 (de) Schaltbauelement zum schalten eines analogen elektrischen eingangssignals
DE19740125C2 (de) Schaltung zum Entladungsschutz integrierter Schaltkreise mit einem steuerbaren Siliziumgleichrichter und einem MOS-Transistor als Schutzelemente
US20170302272A1 (en) Optimized RF Switching Device Architecture for Impedance Control Applications
DE102008061634A1 (de) Integrierter HF-ESD-Schutz für Hochfrequenzschaltungen
DE60014032T2 (de) Aktiver differential asymmetrischer umwandler
DE102016218598B4 (de) Vorrichtung und Verfahren für einen ESD-Schutz eines Halbleiters
DE102005056906B4 (de) Integrierte Schaltungsanordnung mit in Reihe geschalteten Kondensatoren und Verwendung
DE102004052868B4 (de) Integrierte Schaltkreis-Anordnung und Schaltkreis-Array
DE102015108471B4 (de) Hybrider Leistungsverstärker mit einem elektrischen und thermischen Leitfähigkeitspfad
DE112016006634T5 (de) Anliegender bodykontakt für soi-transistor

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition