JPH0888445A - 埋め込み型ｐ型基板半導体レーザ - Google Patents
埋め込み型ｐ型基板半導体レーザInfo
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- JPH0888445A JPH0888445A JP22513194A JP22513194A JPH0888445A JP H0888445 A JPH0888445 A JP H0888445A JP 22513194 A JP22513194 A JP 22513194A JP 22513194 A JP22513194 A JP 22513194A JP H0888445 A JPH0888445 A JP H0888445A
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- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
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- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/227—Buried mesa structure ; Striped active layer
-
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- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
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- H01S5/227—Buried mesa structure ; Striped active layer
- H01S5/2275—Buried mesa structure ; Striped active layer mesa created by etching
- H01S5/2277—Buried mesa structure ; Striped active layer mesa created by etching double channel planar buried heterostructure [DCPBH] laser
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- Electromagnetism (AREA)
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Abstract
(57)【要約】
【目的】 ｐ型基板を用い、かつ高温特性に優れた埋め
込み型半導体レーザを提供することにある。 【構成】 ｐ型の伝導タイプを有する、第１の半導体か
らなる基板１上に形成される埋め込み型半導体レーザに
おいて、少なくとも活性層６ストライプ領域の両脇に、
ｐ型の第１の半導体層２まで達する深さの溝を有し、こ
の溝の内部が基板１側から順次ｐ型の第１の半導体層
７、ｎ型の第１の半導体層８、ｐ型の第１の半導体層９
および第１の半導体よりもバンドギャップの小さい第２
の半導体層１０より埋め込められ、さらに全体がｎ型の
第１の半導体１１により埋め込まれた構造を有する。
込み型半導体レーザを提供することにある。 【構成】 ｐ型の伝導タイプを有する、第１の半導体か
らなる基板１上に形成される埋め込み型半導体レーザに
おいて、少なくとも活性層６ストライプ領域の両脇に、
ｐ型の第１の半導体層２まで達する深さの溝を有し、こ
の溝の内部が基板１側から順次ｐ型の第１の半導体層
７、ｎ型の第１の半導体層８、ｐ型の第１の半導体層９
および第１の半導体よりもバンドギャップの小さい第２
の半導体層１０より埋め込められ、さらに全体がｎ型の
第１の半導体１１により埋め込まれた構造を有する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体レーザの構造に
関し、特にコンピュータや交換機などの光インターコネ
クションに用いる半導体アレイレーザ、光通信用半導体
レーザの構造に関する。
関し、特にコンピュータや交換機などの光インターコネ
クションに用いる半導体アレイレーザ、光通信用半導体
レーザの構造に関する。
【０００２】
【従来の技術】ＤＣ−ＰＢＨ（ｄｏｕｂｌｅ−ｃｈａｎ
ｎｅｌ−ｐｌａｎｅｒ−ｂｕｒｉｅｄ−ｈｅｔｅｒｏｓ
ｔｒｕｃｔｕｒｅ）レーザは、図１３にその断面構造を
示すような埋め込み構造を有しており、高温高出力動作
に優れたデバイスであった（例えば、文献Ｊ．Ｌ．
Ｔ．，ｖｏｌ．ＬＴ−１，Ｎｏ．１，ｐｐ．１８５−２
０２（１９８３）水戸ら“ＩｎＧａＡｓＰ Ｄｏｕｂｌ
ｅ−Ｃｈａｎｎｅｌ−Ｐｌａｎｅｒ−Ｂｕｒｉｅｄ−Ｈ
ｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｌａｓｅｒ Ｄｉｏｄ
ｅ（ＤＣ−ＰＢＨ ＬＤ） ｗｉｔｈ Ｅｆｆｅｃｔｉ
ｖｅ ＣｕｒｒｅｎｔＣｏｎｆｉｎｅｍｅｎｔ”）。図
１３において、１２はｎ−ＩｎＰ（００１）基板、１３
はｎ−ＩｎＰバッファー層、１４はｎ−ＩｎＰクラッド
層、１５はＩｎＧａＡｓＰ層、１６はｐ−ＩｎＰクラッ
ド層、１７はＩｎＧａＡｓＰ活性層、１８はｐ−ＩｎＰ
電流ブロック層、１９はｎ−ＩｎＰ電流ブロック層、２
０はｐ−ＩｎＰ埋め込み層である。
ｎｅｌ−ｐｌａｎｅｒ−ｂｕｒｉｅｄ−ｈｅｔｅｒｏｓ
ｔｒｕｃｔｕｒｅ）レーザは、図１３にその断面構造を
示すような埋め込み構造を有しており、高温高出力動作
に優れたデバイスであった（例えば、文献Ｊ．Ｌ．
Ｔ．，ｖｏｌ．ＬＴ−１，Ｎｏ．１，ｐｐ．１８５−２
０２（１９８３）水戸ら“ＩｎＧａＡｓＰ Ｄｏｕｂｌ
ｅ−Ｃｈａｎｎｅｌ−Ｐｌａｎｅｒ−Ｂｕｒｉｅｄ−Ｈ
ｅｔｅｒｏｓｔｒｕｃｔｕｒｅ Ｌａｓｅｒ Ｄｉｏｄ
ｅ（ＤＣ−ＰＢＨ ＬＤ） ｗｉｔｈ Ｅｆｆｅｃｔｉ
ｖｅ ＣｕｒｒｅｎｔＣｏｎｆｉｎｅｍｅｎｔ”）。図
１３において、１２はｎ−ＩｎＰ（００１）基板、１３
はｎ−ＩｎＰバッファー層、１４はｎ−ＩｎＰクラッド
層、１５はＩｎＧａＡｓＰ層、１６はｐ−ＩｎＰクラッ
ド層、１７はＩｎＧａＡｓＰ活性層、１８はｐ−ＩｎＰ
電流ブロック層、１９はｎ−ＩｎＰ電流ブロック層、２
０はｐ−ＩｎＰ埋め込み層である。
【０００３】
【発明が解決しようとする課題】しかしながら、図１３
の従来のＤＣ−ＰＢＨレーザはｎ型基板を用いているた
め、アレイ状に素子を形成する場合、ｎ側が共通電極と
なる。ところが、近年ではｎｐｎバイポーラトランジス
タによるＥＣＬ駆動が好んで用いられるようになったた
め、ｐ型基板上の埋め込みレーザが求められるようにな
ってきた。ＤＣ−ＰＢＨレーザにおいて単にｎ型半導体
とｐ型半導体を置き換えた構造の場合、活性層脇がｎ型
埋め込み層となる。この場合、電子の方が正孔より移動
度が大きいので、活性層脇を流れるリーク電流が大きく
なり、従来のｎ型基板のＤＣ−ＰＢＨレーザほどの特性
が望めないという問題があった。
の従来のＤＣ−ＰＢＨレーザはｎ型基板を用いているた
め、アレイ状に素子を形成する場合、ｎ側が共通電極と
なる。ところが、近年ではｎｐｎバイポーラトランジス
タによるＥＣＬ駆動が好んで用いられるようになったた
め、ｐ型基板上の埋め込みレーザが求められるようにな
ってきた。ＤＣ−ＰＢＨレーザにおいて単にｎ型半導体
とｐ型半導体を置き換えた構造の場合、活性層脇がｎ型
埋め込み層となる。この場合、電子の方が正孔より移動
度が大きいので、活性層脇を流れるリーク電流が大きく
なり、従来のｎ型基板のＤＣ−ＰＢＨレーザほどの特性
が望めないという問題があった。
【０００４】本発明の目的は、このような従来構造の埋
め込み型半導体レ−ザをｐ型基板上に形成する場合の欠
点を除去し、ｐ型基板を用いても、良好な高温特性を実
現できる半導体レーザの埋め込み構造を提供することに
ある。
め込み型半導体レ−ザをｐ型基板上に形成する場合の欠
点を除去し、ｐ型基板を用いても、良好な高温特性を実
現できる半導体レーザの埋め込み構造を提供することに
ある。
【０００５】
【課題を解決するための手段】第１の発明は、ｐ型の伝
導タイプを有する、第１の半導体からなる基板上に形成
される埋め込み型半導体レーザにおいて、少なくとも活
性層ストライプ領域の両脇に、ｐ型の第１の半導体層ま
で達する深さの溝を有し、この溝の内部が基板側から順
次ｐ型の第１の半導体層，ｎ型の第１の半導体層，ｐ型
の第１の半導体層および第１の半導体よりもバンドギャ
ップの小さい第２の半導体層より埋め込められ、さらに
全体がｎ型の第１の半導体により埋め込まれた構造を有
することを特徴とする。
導タイプを有する、第１の半導体からなる基板上に形成
される埋め込み型半導体レーザにおいて、少なくとも活
性層ストライプ領域の両脇に、ｐ型の第１の半導体層ま
で達する深さの溝を有し、この溝の内部が基板側から順
次ｐ型の第１の半導体層，ｎ型の第１の半導体層，ｐ型
の第１の半導体層および第１の半導体よりもバンドギャ
ップの小さい第２の半導体層より埋め込められ、さらに
全体がｎ型の第１の半導体により埋め込まれた構造を有
することを特徴とする。
【０００６】第２の発明は、ｐ型の伝導タイプを有す
る、第１の半導体からなる基板上に形成される埋め込み
型半導体レーザにおいて、少なくとも活性層ストライプ
領域の両脇に、ｐ型の第１の半導体層まで達する深さの
溝を有し、この溝の内部が基板側から順次ｐ型の第１の
半導体層、第１の半導体よりもバンドギャップの小さい
第２の半導体層、ｎ型の第１の半導体層およびｐ型の第
１の半導体層により埋め込まれ、さらに全体がｎ型の第
１の半導体により埋め込まれた構造を有することを特徴
とする。
る、第１の半導体からなる基板上に形成される埋め込み
型半導体レーザにおいて、少なくとも活性層ストライプ
領域の両脇に、ｐ型の第１の半導体層まで達する深さの
溝を有し、この溝の内部が基板側から順次ｐ型の第１の
半導体層、第１の半導体よりもバンドギャップの小さい
第２の半導体層、ｎ型の第１の半導体層およびｐ型の第
１の半導体層により埋め込まれ、さらに全体がｎ型の第
１の半導体により埋め込まれた構造を有することを特徴
とする。
【０００７】第３の発明は、ｐ型の伝導タイプを有す
る、第１の半導体からなる基板上に形成される埋め込み
型半導体レーザにおいて、少なくとも活性層ストライプ
領域の両脇に、ｐ型の第１の半導体層まで達する深さの
溝を有し、この溝の内部が基板側から順次ｐ型の第１の
半導体層、第１の半導体よりもバンドギャップの小さい
第２の半導体層、ｎ型の第１の半導体層およびｐ型の第
１の半導体層により埋め込まれ、第１の半導体層よりも
バンドギャップの小さい第２の半導体層により埋め込ま
れ、さらに全体がｎ型の第１の半導体により埋め込まれ
た構造を有することを特徴とする。
る、第１の半導体からなる基板上に形成される埋め込み
型半導体レーザにおいて、少なくとも活性層ストライプ
領域の両脇に、ｐ型の第１の半導体層まで達する深さの
溝を有し、この溝の内部が基板側から順次ｐ型の第１の
半導体層、第１の半導体よりもバンドギャップの小さい
第２の半導体層、ｎ型の第１の半導体層およびｐ型の第
１の半導体層により埋め込まれ、第１の半導体層よりも
バンドギャップの小さい第２の半導体層により埋め込ま
れ、さらに全体がｎ型の第１の半導体により埋め込まれ
た構造を有することを特徴とする。
【０００８】第４の発明は、ｐ型の伝導タイプを有す
る、第１の半導体からなる基板上に形成される埋め込み
型半導体レーザにおいて、少なくとも活性層ストライプ
領域の両脇に、ｐ型の第１の半導体層まで達する深さの
溝を有し、この溝の内部が基板側から順次ｐ型の第１の
半導体層、前記ｐ型の第１の半導体よりもキャリア密度
の小さいｐ型の半導体層、ｎ型の第１の半導体層，ｐ型
の第１の半導体層により埋め込まれ、さらに全体がｎ型
の第１の半導体により埋め込まれた構造を有することを
特徴とする。
る、第１の半導体からなる基板上に形成される埋め込み
型半導体レーザにおいて、少なくとも活性層ストライプ
領域の両脇に、ｐ型の第１の半導体層まで達する深さの
溝を有し、この溝の内部が基板側から順次ｐ型の第１の
半導体層、前記ｐ型の第１の半導体よりもキャリア密度
の小さいｐ型の半導体層、ｎ型の第１の半導体層，ｐ型
の第１の半導体層により埋め込まれ、さらに全体がｎ型
の第１の半導体により埋め込まれた構造を有することを
特徴とする。
【０００９】第５の発明は、ｐ型の伝導タイプを有す
る、第１の半導体からなる基板上に形成される埋め込み
型半導体レーザにおいて、少なくとも活性層ストライプ
領域の周辺部分がｐ型の第１の半導体層まで達する深さ
に掘りこまれており、この部分が基板側から順次ｐ型の
第１の半導体層、第１の半導体よりもバンドギャップの
小さい第２の半導体層、ｎ型の第１の半導体層およびｐ
型の第１の半導体層により埋め込まれ、さらに全体がｎ
型の第１の半導体により埋め込まれた構造を有すること
を特徴とする。
る、第１の半導体からなる基板上に形成される埋め込み
型半導体レーザにおいて、少なくとも活性層ストライプ
領域の周辺部分がｐ型の第１の半導体層まで達する深さ
に掘りこまれており、この部分が基板側から順次ｐ型の
第１の半導体層、第１の半導体よりもバンドギャップの
小さい第２の半導体層、ｎ型の第１の半導体層およびｐ
型の第１の半導体層により埋め込まれ、さらに全体がｎ
型の第１の半導体により埋め込まれた構造を有すること
を特徴とする。
【００１０】第６の発明は、ｐ型の伝導タイプを有す
る、第１の半導体からなる基板上に形成される埋め込み
型半導体レーザにおいて、少なくとも活性層ストライプ
領域の周辺部分がｐ型の第１の半導体層まで達する深さ
に掘りこまれており、この部分が基板側から順次ｐ型の
第１の半導体層、第１の半導体よりもバンドギャップの
小さい第２の半導体層、ｎ型の第１の半導体層およびｐ
型の第１の半導体層により埋め込まれ、第１の半導体よ
りもバンドギャップの小さい第２の半導体層により埋め
込まれ、さらに全体がｎ型の第１の半導体により埋め込
まれた構造を有することを特徴とする。
る、第１の半導体からなる基板上に形成される埋め込み
型半導体レーザにおいて、少なくとも活性層ストライプ
領域の周辺部分がｐ型の第１の半導体層まで達する深さ
に掘りこまれており、この部分が基板側から順次ｐ型の
第１の半導体層、第１の半導体よりもバンドギャップの
小さい第２の半導体層、ｎ型の第１の半導体層およびｐ
型の第１の半導体層により埋め込まれ、第１の半導体よ
りもバンドギャップの小さい第２の半導体層により埋め
込まれ、さらに全体がｎ型の第１の半導体により埋め込
まれた構造を有することを特徴とする。
【００１１】第７の発明は、ｐ型の伝導タイプを有す
る、第１の半導体からなる基板上に形成される埋め込み
型半導体レーザにおいて、少なくとも活性層ストライプ
領域の周辺部分がｐ型の第１の半導体層まで達する深さ
に掘りこまれており、この部分が基板側から順次ｐ型の
第１の半導体層、前記ｐ型の第１の半導体よりもキャリ
ア密度の小さいｐ型の半導体層、ｎ型の第１の半導体層
およびｐ型の第１の半導体層により埋め込まれ、さらに
全体がｎ型の第１の半導体により埋め込まれた構造を有
することを特徴とする。
る、第１の半導体からなる基板上に形成される埋め込み
型半導体レーザにおいて、少なくとも活性層ストライプ
領域の周辺部分がｐ型の第１の半導体層まで達する深さ
に掘りこまれており、この部分が基板側から順次ｐ型の
第１の半導体層、前記ｐ型の第１の半導体よりもキャリ
ア密度の小さいｐ型の半導体層、ｎ型の第１の半導体層
およびｐ型の第１の半導体層により埋め込まれ、さらに
全体がｎ型の第１の半導体により埋め込まれた構造を有
することを特徴とする。
【００１２】
【作用】ｐ型基板上に形成される半導体レーザにおい
て、低しきい値電流，高スロープ効率を実現するには、
活性層以外の部分を流れる不要な漏れ電流を低減するこ
とが重要である。活性層の両脇を流れる電流は、電流ブ
ロック層のｎｐｎｐ構造によってある程度抑制できる。
しかし活性層の両脇がｎ型電流ブロック層で埋め込まれ
ている場合は、電子の移動度は正孔の移動度よりかなり
大きいため、電子が活性層上部のｎ型クラッド層からｎ
型電流ブロック層に流れ込み、さらにチャネル部のｐｎ
接合に注入され易く、レーザの特性は著しく劣化する。
て、低しきい値電流，高スロープ効率を実現するには、
活性層以外の部分を流れる不要な漏れ電流を低減するこ
とが重要である。活性層の両脇を流れる電流は、電流ブ
ロック層のｎｐｎｐ構造によってある程度抑制できる。
しかし活性層の両脇がｎ型電流ブロック層で埋め込まれ
ている場合は、電子の移動度は正孔の移動度よりかなり
大きいため、電子が活性層上部のｎ型クラッド層からｎ
型電流ブロック層に流れ込み、さらにチャネル部のｐｎ
接合に注入され易く、レーザの特性は著しく劣化する。
【００１３】従来のＤＣ−ＰＢＨレーザで半導体の伝導
タイプを反転した構造（ｐ型，ｎ型を反転した構造）で
は、活性層の両脇がｎ型半導体層で埋め込まれており、
活性層上部からｎ型電流ブロック層に流れ込む電子の流
れは不可避であった。従って、活性層両脇にｐ型半導体
が位置するように埋め込めばこの電子の流れをある程度
抑制することができると考えられる。
タイプを反転した構造（ｐ型，ｎ型を反転した構造）で
は、活性層の両脇がｎ型半導体層で埋め込まれており、
活性層上部からｎ型電流ブロック層に流れ込む電子の流
れは不可避であった。従って、活性層両脇にｐ型半導体
が位置するように埋め込めばこの電子の流れをある程度
抑制することができると考えられる。
【００１４】また、活性層の両脇を流れる電流は、電流
ブロック層のｐｎｐｎサイリスタ構造によってブロック
される。活性層上部のｎ型クラッド層から活性層脇のｐ
層を通り、さらにｎ型電流ブロック層に流れ込みｐ型基
板へ流れる電子の存在、あるいはｐ型基板からｐ型電流
ブロック層に流れ込み上部のｎ型電流ブロック層へ流れ
る正孔の存在は不可避であった。
ブロック層のｐｎｐｎサイリスタ構造によってブロック
される。活性層上部のｎ型クラッド層から活性層脇のｐ
層を通り、さらにｎ型電流ブロック層に流れ込みｐ型基
板へ流れる電子の存在、あるいはｐ型基板からｐ型電流
ブロック層に流れ込み上部のｎ型電流ブロック層へ流れ
る正孔の存在は不可避であった。
【００１５】図１２にサイリスタ構造を示す。順バイア
スをかけたときのサイリスタのターンオンは、図１２に
示すｎ１層からｐ１層に流れ込む電子によって起こるｐ
ｎ接合Ｊ１における拡散電位の低下と、ｐ２層からｎ２
層に流れ込む正孔によって起こるｎｐ接合Ｊ３における
拡散電位の低下によって助長される。
スをかけたときのサイリスタのターンオンは、図１２に
示すｎ１層からｐ１層に流れ込む電子によって起こるｐ
ｎ接合Ｊ１における拡散電位の低下と、ｐ２層からｎ２
層に流れ込む正孔によって起こるｎｐ接合Ｊ３における
拡散電位の低下によって助長される。
【００１６】本発明では電流ブロック層におけるｐｎｐ
ｎ構造において、図１２の接合Ｊ１にあたる位置と、接
合Ｊ３にあたる位置にｐ１層，ｎ１層，ｐ２層，ｎ２層
よりバンドギャップの小さい半導体層を挿入することに
より、ｎ型電流ブロック層からｐ型層へ流れ込む電子及
びｐ型電流ブロック層からｎ型層へ流れ込む正孔を吸収
し、それぞれの位置での拡散電位の低下を防ぐ効果をね
らったものである。さらに、接合Ｊ１，Ｊ３にあたる位
置にバンドギャップは同じでも、キャリア密度の低い半
導体層を挿入することによっても同様の効果が期待でき
る。その結果、電流ブロック層がタンオンし難くなり、
高温高出力特性の良好なｐ型基板上の埋め込み型半導体
レーザを得ることができる。
ｎ構造において、図１２の接合Ｊ１にあたる位置と、接
合Ｊ３にあたる位置にｐ１層，ｎ１層，ｐ２層，ｎ２層
よりバンドギャップの小さい半導体層を挿入することに
より、ｎ型電流ブロック層からｐ型層へ流れ込む電子及
びｐ型電流ブロック層からｎ型層へ流れ込む正孔を吸収
し、それぞれの位置での拡散電位の低下を防ぐ効果をね
らったものである。さらに、接合Ｊ１，Ｊ３にあたる位
置にバンドギャップは同じでも、キャリア密度の低い半
導体層を挿入することによっても同様の効果が期待でき
る。その結果、電流ブロック層がタンオンし難くなり、
高温高出力特性の良好なｐ型基板上の埋め込み型半導体
レーザを得ることができる。
【００１７】
（実施例１）図１は、第１の発明の半導体レーザであっ
て、ｐ型ＩｎＰ基板上に形成した例の構造を示す図であ
る。第１の半導体にはＩｎＰを用い、第２の半導体には
ＩｎＧａＡｓＰを用いることとする。
て、ｐ型ＩｎＰ基板上に形成した例の構造を示す図であ
る。第１の半導体にはＩｎＰを用い、第２の半導体には
ＩｎＧａＡｓＰを用いることとする。
【００１８】すなわち、この半導体レーザは、ｐ−Ｉｎ
Ｐ（００１）基板１上に形成され、少なくともＩｎＧａ
ＡｓＰ活性層６ストライプ領域の両脇に、ｐ−ＩｎＰバ
ッファー層２まで達する深さの溝を有し、この溝の内部
が基板側から順次ｐ−ＩｎＰ電流ブロック層７，ｎ−Ｉ
ｎＰ電流ブロック層８，ｐ−ＩｎＰ電流ブロック層９，
ｉ−ＩｎＧａＡｓＰ層１０により埋め込まれ、さらに全
体がｎ−ＩｎＰ埋め込み層１１により埋め込まれた構造
を有している。
Ｐ（００１）基板１上に形成され、少なくともＩｎＧａ
ＡｓＰ活性層６ストライプ領域の両脇に、ｐ−ＩｎＰバ
ッファー層２まで達する深さの溝を有し、この溝の内部
が基板側から順次ｐ−ＩｎＰ電流ブロック層７，ｎ−Ｉ
ｎＰ電流ブロック層８，ｐ−ＩｎＰ電流ブロック層９，
ｉ−ＩｎＧａＡｓＰ層１０により埋め込まれ、さらに全
体がｎ−ＩｎＰ埋め込み層１１により埋め込まれた構造
を有している。
【００１９】次に、その製造方法について図２を参照し
ながら説明する。図２は、本実施例の製造工程を示す構
造模式図である。図２（ａ）に示すように、ｐ−ＩｎＰ
（００１）基板１上にＭＯＶＰＥ法を用いて、ｐ−Ｉｎ
Ｐバッファー層２（Ｚｎ：５×１０17ｃｍ-3ドープ）
０．５μｍを成長した後、ＳｉＯ2 膜２３を形成し、Ｓ
ｉＯ2 膜２３をマスクとしてＭＯＶＰＥ法でｐ−ＩｎＰ
クラッド層３（Ｚｎ：５×１０17ｃｍ-3ドープ）を成長
させる。さらにバンドギャップ波長１．３μｍのＩｎＧ
ａＡｓＰ活性層６を成長させ、続いてｎ−ＩｎＰクラッ
ド層５（Ｓｉ：１．２×１０18ｃｍ-3ドープ）０．６μ
ｍを成長し、ＤＨウエハを作成する。
ながら説明する。図２は、本実施例の製造工程を示す構
造模式図である。図２（ａ）に示すように、ｐ−ＩｎＰ
（００１）基板１上にＭＯＶＰＥ法を用いて、ｐ−Ｉｎ
Ｐバッファー層２（Ｚｎ：５×１０17ｃｍ-3ドープ）
０．５μｍを成長した後、ＳｉＯ2 膜２３を形成し、Ｓ
ｉＯ2 膜２３をマスクとしてＭＯＶＰＥ法でｐ−ＩｎＰ
クラッド層３（Ｚｎ：５×１０17ｃｍ-3ドープ）を成長
させる。さらにバンドギャップ波長１．３μｍのＩｎＧ
ａＡｓＰ活性層６を成長させ、続いてｎ−ＩｎＰクラッ
ド層５（Ｓｉ：１．２×１０18ｃｍ-3ドープ）０．６μ
ｍを成長し、ＤＨウエハを作成する。
【００２０】本実施例ではＭＯＶＰＥ法を用いるが、こ
れはＭＢＥ法等においても可能である。また活性層を、
１．１３μｍ組成ＩｎＧａＡｓＰのＳＣＨ（Ｓｅｐａｒ
ａ−ｔｅｄ Ｃｏｎｆｉｎｅｍｅｎｔ Ｈｅｔｅｒｏｓ
ｔｒｕｃｔｕｒｅ）層を６０ｎｍ、５．７ｎｍ厚の１．
４０μｍ組成ＩｎＧａＡｓＰウエル（ノンドープ）およ
び１０ｎｍ厚の１．１３μｍ組成ＩｎＧａＡｓＰバリア
（ノンドープ）、７周期からなる多重量子井戸（ＭＱ
Ｗ）構造、並びに１．３μｍ組成ＩｎＧａＡｓＰのＳＣ
Ｈ層６０ｎｍからなるようなＭＱＷ活性層とすれば、さ
らに良好な特性が望める。
れはＭＢＥ法等においても可能である。また活性層を、
１．１３μｍ組成ＩｎＧａＡｓＰのＳＣＨ（Ｓｅｐａｒ
ａ−ｔｅｄ Ｃｏｎｆｉｎｅｍｅｎｔ Ｈｅｔｅｒｏｓ
ｔｒｕｃｔｕｒｅ）層を６０ｎｍ、５．７ｎｍ厚の１．
４０μｍ組成ＩｎＧａＡｓＰウエル（ノンドープ）およ
び１０ｎｍ厚の１．１３μｍ組成ＩｎＧａＡｓＰバリア
（ノンドープ）、７周期からなる多重量子井戸（ＭＱ
Ｗ）構造、並びに１．３μｍ組成ＩｎＧａＡｓＰのＳＣ
Ｈ層６０ｎｍからなるようなＭＱＷ活性層とすれば、さ
らに良好な特性が望める。
【００２１】次に図２（ｂ）に示すように、ＳｉＯ2 膜
２３を除去した後、ダブルチャネル部分をＭＯＶＰＥ法
を用いて、ｐ−ＩｎＰ電流ブロック層７（Ｚｎ：１×１
０18ｃｍ-3），ｎ−ＩｎＰ電流ブロック層８（Ｓｉ：１
×１０18ｃｍ-3），ｐ−ＩｎＰ電流ブロック層９（Ｚ
ｎ：１×１０18ｃｍ-3），ｉ−ＩｎＧａＡｓＰ層１０に
より順次埋め込み成長を行う。本実施例ではＭＯＶＰＥ
法を用いるが、これはＬＰＥ法あるいはＭＢＥ法等にお
いても可能である。さらに、この上にｎ−ＩｎＰ埋め込
み層１１（Ｓｉ：１．２×１０18ｃｍ-3）を成長させれ
ば、図１に示すｐ型基板上の埋め込み型半導体レーザを
得る。
２３を除去した後、ダブルチャネル部分をＭＯＶＰＥ法
を用いて、ｐ−ＩｎＰ電流ブロック層７（Ｚｎ：１×１
０18ｃｍ-3），ｎ−ＩｎＰ電流ブロック層８（Ｓｉ：１
×１０18ｃｍ-3），ｐ−ＩｎＰ電流ブロック層９（Ｚ
ｎ：１×１０18ｃｍ-3），ｉ−ＩｎＧａＡｓＰ層１０に
より順次埋め込み成長を行う。本実施例ではＭＯＶＰＥ
法を用いるが、これはＬＰＥ法あるいはＭＢＥ法等にお
いても可能である。さらに、この上にｎ−ＩｎＰ埋め込
み層１１（Ｓｉ：１．２×１０18ｃｍ-3）を成長させれ
ば、図１に示すｐ型基板上の埋め込み型半導体レーザを
得る。
【００２２】次に、もう一つの製造方法について図３を
参照して説明する。図３は、本実施例のもう１つの製造
工程を示す構造模式図である。図３（ａ）に示すよう
に、ｐ−ＩｎＰ（００１）基板１上にＭＯＶＰＥ法を用
いて、ｐ−ＩｎＰバッファー層２（Ｚｎ：５×１０17ｃ
ｍ-3ドープ）０．５μｍを成長した後、ＭＯＶＰＥ法で
ｐ−ＩｎＰクラッド層３（Ｚｎ：５×１０17ｃｍ-3ドー
プ）を成長させる。さらに本実施例では、バンドギャッ
プ波長１．３μｍのＩｎＧａＡｓＰ活性層６を成長さ
せ、続いてｎ−ＩｎＰクラッド層５（Ｓｉ：１．２×１
０18ｃｍ-3ドープ）０．６μｍを成長させ、ＤＨウエハ
を作成する。本実施例ではＭＯＶＰＥ法を用いるが、こ
れはＭＢＥ法等においても可能である。また、活性層を
ＭＱＷ構造とすれば、さらに良好な特性が望める。
参照して説明する。図３は、本実施例のもう１つの製造
工程を示す構造模式図である。図３（ａ）に示すよう
に、ｐ−ＩｎＰ（００１）基板１上にＭＯＶＰＥ法を用
いて、ｐ−ＩｎＰバッファー層２（Ｚｎ：５×１０17ｃ
ｍ-3ドープ）０．５μｍを成長した後、ＭＯＶＰＥ法で
ｐ−ＩｎＰクラッド層３（Ｚｎ：５×１０17ｃｍ-3ドー
プ）を成長させる。さらに本実施例では、バンドギャッ
プ波長１．３μｍのＩｎＧａＡｓＰ活性層６を成長さ
せ、続いてｎ−ＩｎＰクラッド層５（Ｓｉ：１．２×１
０18ｃｍ-3ドープ）０．６μｍを成長させ、ＤＨウエハ
を作成する。本実施例ではＭＯＶＰＥ法を用いるが、こ
れはＭＢＥ法等においても可能である。また、活性層を
ＭＱＷ構造とすれば、さらに良好な特性が望める。
【００２３】次に図３（ｂ）に示すように、メサ形成用
のストライプマスクを用いて、Ｂｒ−メタノール系のエ
ッチャントによりＭＱＷウエハ上にダブルチャネルを形
成する。ここではウエットエッチング法を用いるが、こ
れはドライエッチング法においても可能である。形成さ
れたダブルチャネルをＭＯＶＰＥ法を用いて、ｐ−Ｉｎ
Ｐ電流ブロック層７（Ｚｎ：１×１０18ｃｍ-3），ｎ−
ＩｎＰ電流ブロック層８（Ｓｉ：１×１０18ｃｍ-3），
ｐ−ＩｎＰ電流ブロック層９（Ｚｎ：１×１０18ｃ
ｍ-3），ｉ−ＩｎＧａＡｓＰ層１０を順次埋め込み成長
をする。本実施例ではＭＯＶＰＥ法を用いるが、これは
ＬＰＥ法あるいはＭＢＥ法等においても可能である。さ
らに、この上にｎ−ＩｎＰ埋め込み層１１（Ｓｉ：１．
２×１０18ｃｍ-3）を成長させれば、図１に示すｐ型基
板上の埋め込み型半導体レーザを得る。
のストライプマスクを用いて、Ｂｒ−メタノール系のエ
ッチャントによりＭＱＷウエハ上にダブルチャネルを形
成する。ここではウエットエッチング法を用いるが、こ
れはドライエッチング法においても可能である。形成さ
れたダブルチャネルをＭＯＶＰＥ法を用いて、ｐ−Ｉｎ
Ｐ電流ブロック層７（Ｚｎ：１×１０18ｃｍ-3），ｎ−
ＩｎＰ電流ブロック層８（Ｓｉ：１×１０18ｃｍ-3），
ｐ−ＩｎＰ電流ブロック層９（Ｚｎ：１×１０18ｃ
ｍ-3），ｉ−ＩｎＧａＡｓＰ層１０を順次埋め込み成長
をする。本実施例ではＭＯＶＰＥ法を用いるが、これは
ＬＰＥ法あるいはＭＢＥ法等においても可能である。さ
らに、この上にｎ−ＩｎＰ埋め込み層１１（Ｓｉ：１．
２×１０18ｃｍ-3）を成長させれば、図１に示すｐ型基
板上の埋め込み型半導体レーザを得る。
【００２４】（実施例２）図４は、第２の発明の半導体
レーザであって、ｐ型ＩｎＰ基板上に形成した例の構造
を示す図である。第１の半導体にはＩｎＰを用い、第２
の半導体にはＩｎＧａＡｓＰを用いることとする。
レーザであって、ｐ型ＩｎＰ基板上に形成した例の構造
を示す図である。第１の半導体にはＩｎＰを用い、第２
の半導体にはＩｎＧａＡｓＰを用いることとする。
【００２５】すなわち、この半導体レーザは、ｐ−Ｉｎ
Ｐ（００１）基板４３上に形成され、少なくともＩｎＧ
ａＡｓＰ活性層４８ストライプ領域の両脇に、ｐ型のｐ
−ＩｎＰバッファー層４４まで達する深さの溝を有し、
この溝の内部が基板側から順次ｐ−ＩｎＰ電流ブロック
層４９，ｉ−ＩｎＧａＡｓＰ層５０，ｎ−ＩｎＰ電流ブ
ロック層５１，ｐ−ＩｎＰ電流ブロック層５２により埋
め込まれ、さらに全体がｎ−ＩｎＰ埋め込み層５３によ
り埋め込まれた構造を有している。
Ｐ（００１）基板４３上に形成され、少なくともＩｎＧ
ａＡｓＰ活性層４８ストライプ領域の両脇に、ｐ型のｐ
−ＩｎＰバッファー層４４まで達する深さの溝を有し、
この溝の内部が基板側から順次ｐ−ＩｎＰ電流ブロック
層４９，ｉ−ＩｎＧａＡｓＰ層５０，ｎ−ＩｎＰ電流ブ
ロック層５１，ｐ−ＩｎＰ電流ブロック層５２により埋
め込まれ、さらに全体がｎ−ＩｎＰ埋め込み層５３によ
り埋め込まれた構造を有している。
【００２６】なお図中、４５はｐ−ＩｎＰクラッド層、
４６はＩｎＧａＡｓＰ層、４７はｎ−ＩｎＰクラッド
層、４８はＩｎＧａＡｓＰ活性層である。
４６はＩｎＧａＡｓＰ層、４７はｎ−ＩｎＰクラッド
層、４８はＩｎＧａＡｓＰ活性層である。
【００２７】この半導体レーザの製造方法は、実施例１
の製造方法と同じである。
の製造方法と同じである。
【００２８】（実施例３）図５は、第３の発明の半導体
レーザであって、ｐ型ＩｎＰ基板上に形成した例の構造
を示す図である。第１の半導体にはＩｎＰを用い、第２
の半導体にはＩｎＧａＡｓＰを用いることとする。
レーザであって、ｐ型ＩｎＰ基板上に形成した例の構造
を示す図である。第１の半導体にはＩｎＰを用い、第２
の半導体にはＩｎＧａＡｓＰを用いることとする。
【００２９】すなわち、この半導体レーザは、ｐ−Ｉｎ
Ｐ（００１）基板５４上に形成され、少なくともＩｎＧ
ａＡｓＰ活性層５９ストライプ領域の両脇に、ｐ−Ｉｎ
Ｐバッファー層５５まで達する深さの溝を有し、この溝
の内部が基板側から順次ｐ−ＩｎＰ電流ブロック層６
０，ｉ−ＩｎＧａＡｓＰ層６１，ｎ−ＩｎＰ電流ブロッ
ク層６２，ｐ−ＩｎＰ電流ブロック層６３，ｉ−ＩｎＧ
ａＡｓＰ層６４により埋め込まれ、さらに全体がｎ−Ｉ
ｎＰ埋め込み層６５により埋め込まれた構造を有してい
る。
Ｐ（００１）基板５４上に形成され、少なくともＩｎＧ
ａＡｓＰ活性層５９ストライプ領域の両脇に、ｐ−Ｉｎ
Ｐバッファー層５５まで達する深さの溝を有し、この溝
の内部が基板側から順次ｐ−ＩｎＰ電流ブロック層６
０，ｉ−ＩｎＧａＡｓＰ層６１，ｎ−ＩｎＰ電流ブロッ
ク層６２，ｐ−ＩｎＰ電流ブロック層６３，ｉ−ＩｎＧ
ａＡｓＰ層６４により埋め込まれ、さらに全体がｎ−Ｉ
ｎＰ埋め込み層６５により埋め込まれた構造を有してい
る。
【００３０】なお図中、５６はｐ−ＩｎＰクラッド層、
５７はＩｎＧａＡｓＰ層、５８はｎ−ＩｎＰクラッド
層、５９はＩｎＧａＡｓＰ活性層である。
５７はＩｎＧａＡｓＰ層、５８はｎ−ＩｎＰクラッド
層、５９はＩｎＧａＡｓＰ活性層である。
【００３１】この半導体レーザの製造方法は、実施例１
の製造方法と同じである。
の製造方法と同じである。
【００３２】（実施例４）図６は、第４の発明の半導体
レーザであって、ｐ型ＩｎＰ基板上に形成した例の構造
を示す図である。第１の半導体にはＩｎＰを用い、低キ
ャリア密度の半導体層には、１×１０17ｃｍ-3程度のｐ
型ＩｎＰを用いることとする。
レーザであって、ｐ型ＩｎＰ基板上に形成した例の構造
を示す図である。第１の半導体にはＩｎＰを用い、低キ
ャリア密度の半導体層には、１×１０17ｃｍ-3程度のｐ
型ＩｎＰを用いることとする。
【００３３】すなわち、この半導体レーザは、ｐ−Ｉｎ
Ｐ（００１）基板６６上に形成され、少なくともＩｎＧ
ａＡｓＰ活性層７１ストライプ領域の両脇に、ｐ−Ｉｎ
Ｐバッファー層６７まで達する深さの溝を有し、この溝
の内部が基板側から順次ｐ−ＩｎＰ電流ブロック層７
２，低キャリア密度ｐ−ＩｎＰ電流ブロック層７３，ｎ
−ＩｎＰ電流ブロック層７４，ｐ−ＩｎＰ電流ブロック
層７５により埋め込まれ、さらに全体がｎ−ＩｎＰ埋め
込み層７６により埋め込まれた構造を有している。
Ｐ（００１）基板６６上に形成され、少なくともＩｎＧ
ａＡｓＰ活性層７１ストライプ領域の両脇に、ｐ−Ｉｎ
Ｐバッファー層６７まで達する深さの溝を有し、この溝
の内部が基板側から順次ｐ−ＩｎＰ電流ブロック層７
２，低キャリア密度ｐ−ＩｎＰ電流ブロック層７３，ｎ
−ＩｎＰ電流ブロック層７４，ｐ−ＩｎＰ電流ブロック
層７５により埋め込まれ、さらに全体がｎ−ＩｎＰ埋め
込み層７６により埋め込まれた構造を有している。
【００３４】なお図中、６８はｐ−ＩｎＰクラッド層、
６９はＩｎＧａＡｓＰ層、７０はｎ−ＩｎＰクラッド
層、７１はＩｎＧａＡｓＰ活性層である。
６９はＩｎＧａＡｓＰ層、７０はｎ−ＩｎＰクラッド
層、７１はＩｎＧａＡｓＰ活性層である。
【００３５】この半導体レーザの製造方法は、実施例１
の製造方法と同じである。
の製造方法と同じである。
【００３６】（実施例５）図７は、第５の発明の半導体
レーザであって、ｐ型ＩｎＰ基板上に形成した例の構造
を示す図である。第１の半導体にはＩｎＰを用い、第２
の半導体にはＩｎＧａＡｓＰを用いることとする。
レーザであって、ｐ型ＩｎＰ基板上に形成した例の構造
を示す図である。第１の半導体にはＩｎＰを用い、第２
の半導体にはＩｎＧａＡｓＰを用いることとする。
【００３７】すなわち、この半導体レーザは、ｐ−Ｉｎ
Ｐ（００１）基板７７上に形成され、少なくともＩｎＧ
ａＡｓＰ活性層８５ストライプ領域の周辺部分がＰ−Ｉ
ｎＰバッファー層７８まで達する深さに掘り込まれてお
り、この部分が基板側から順次ｐ−ＩｎＰ電流ブロック
層７９，ｉ−ＩｎＧａＡｓＰ層８０，ｎ−ＩｎＰ電流ブ
ロック層８１，ｐ−ＩｎＰ電流ブロック層８２により埋
め込まれ、さらに全体がｎ−ＩｎＰ埋め込み層８３によ
り埋め込まれた構造を有している。
Ｐ（００１）基板７７上に形成され、少なくともＩｎＧ
ａＡｓＰ活性層８５ストライプ領域の周辺部分がＰ−Ｉ
ｎＰバッファー層７８まで達する深さに掘り込まれてお
り、この部分が基板側から順次ｐ−ＩｎＰ電流ブロック
層７９，ｉ−ＩｎＧａＡｓＰ層８０，ｎ−ＩｎＰ電流ブ
ロック層８１，ｐ−ＩｎＰ電流ブロック層８２により埋
め込まれ、さらに全体がｎ−ＩｎＰ埋め込み層８３によ
り埋め込まれた構造を有している。
【００３８】なお図中、８３はｎ−ＩｎＰ埋め込み層、
８４はｐ−ＩｎＰクラッド層、８５はＩｎＧａＡｓＰ活
性層、８６はｎ−ＩｎＰクラッド層である。
８４はｐ−ＩｎＰクラッド層、８５はＩｎＧａＡｓＰ活
性層、８６はｎ−ＩｎＰクラッド層である。
【００３９】次に、その製造方法について図８を参照し
ながら説明する。図８は、本実施例の半導体レーザの製
造工程を示す構造模式図である。図８（ａ）に示すよう
に、ｐ−ＩｎＰ（００１）基板７７上にＭＯＶＰＥ法を
用いて、ｐ−ＩｎＰバッファー層７８（Ｚｎ：５×１０
17ｃｍ-3ドープ）０．５μｍを成長した後、ＳｉＯ2膜
８９を形成し、ＳｉＯ2 膜８９をマスクとしてＭＯＶＰ
Ｅ法でｐ−ＩｎＰクラッド層８４（Ｚｎ：５×１０17ｃ
ｍ-3ドープ）を成長させる。さらに、バンドギャップ波
長１．３１μｍのＩｎＧａＡｓＰ活性層８５を成長さ
せ、続いてｎ−ＩｎＰクラッド層８６（Ｓｉ：１．２×
１０18ｃｍ-3ドープ）０．６μｍを成長し、ＤＨウエハ
を作成する。
ながら説明する。図８は、本実施例の半導体レーザの製
造工程を示す構造模式図である。図８（ａ）に示すよう
に、ｐ−ＩｎＰ（００１）基板７７上にＭＯＶＰＥ法を
用いて、ｐ−ＩｎＰバッファー層７８（Ｚｎ：５×１０
17ｃｍ-3ドープ）０．５μｍを成長した後、ＳｉＯ2膜
８９を形成し、ＳｉＯ2 膜８９をマスクとしてＭＯＶＰ
Ｅ法でｐ−ＩｎＰクラッド層８４（Ｚｎ：５×１０17ｃ
ｍ-3ドープ）を成長させる。さらに、バンドギャップ波
長１．３１μｍのＩｎＧａＡｓＰ活性層８５を成長さ
せ、続いてｎ−ＩｎＰクラッド層８６（Ｓｉ：１．２×
１０18ｃｍ-3ドープ）０．６μｍを成長し、ＤＨウエハ
を作成する。
【００４０】本実施例ではＭＯＶＰＥ法を用いるが、こ
れはＭＢＥ法等においても可能である。また活性層を、
１．１３μｍ組成ＩｎＧａＡｓＰのＳＣＨ（Ｓｅｐａｒ
ａ−ｔｅｄ Ｃｏｎｆｉｎｅｍｅｎｔ Ｈｅｔｅｒｏｓ
ｔｒｕｃｔｕｒｅ）層を６０ｎｍ、５．７ｎｍ厚の１．
４０μｍ組成ＩｎＧａＡｓＰウエル（ノンドープ）およ
び１０ｎｍ厚の１．１３μｍ組成ＩｎＧａＡｓＰバリア
（ノンドープ）、７周期からなる多重量子井戸（ＭＱ
Ｗ）構造、並びに１．３μｍ組成ＩｎＧａＡｓＰのＳＣ
Ｈ層６０ｎｍからなるようなＭＱＷ活性層とすれば、さ
らに良好な特性が望める。
れはＭＢＥ法等においても可能である。また活性層を、
１．１３μｍ組成ＩｎＧａＡｓＰのＳＣＨ（Ｓｅｐａｒ
ａ−ｔｅｄ Ｃｏｎｆｉｎｅｍｅｎｔ Ｈｅｔｅｒｏｓ
ｔｒｕｃｔｕｒｅ）層を６０ｎｍ、５．７ｎｍ厚の１．
４０μｍ組成ＩｎＧａＡｓＰウエル（ノンドープ）およ
び１０ｎｍ厚の１．１３μｍ組成ＩｎＧａＡｓＰバリア
（ノンドープ）、７周期からなる多重量子井戸（ＭＱ
Ｗ）構造、並びに１．３μｍ組成ＩｎＧａＡｓＰのＳＣ
Ｈ層６０ｎｍからなるようなＭＱＷ活性層とすれば、さ
らに良好な特性が望める。
【００４１】次に図８（ｂ）に示すように、ＳｉＯ2 膜
８９を除去した後、メサストライプ領域を除いた活性層
両脇をＭＯＶＰＥ法を用いてｐ−ＩｎＰ電流ブロック層
７９（Ｚｎ：１×１０18ｃｍ-3），ｉ−ＩｎＧａＡｓＰ
層８０，ｎ−ＩｎＰ電流ブロック層８１（Ｓｉ：１×１
０18ｃｍ-3），ｐ−ＩｎＰ電流ブロック層８２（Ｚｎ：
１×１０18ｃｍ-3）により順次埋め込み成長を行う。本
実施例ではＭＯＶＰＥ法を用いるが、これはＬＰＥ法あ
るいはＭＢＥ法等においても可能である。さらに、この
上にｎ−ＩｎＰ埋め込み層８３（Ｓｉ：１．２×１０18
ｃｍ-3）を成長させれば、図７に示すｐ型基板上の埋め
込み型半導体レーザを得る。
８９を除去した後、メサストライプ領域を除いた活性層
両脇をＭＯＶＰＥ法を用いてｐ−ＩｎＰ電流ブロック層
７９（Ｚｎ：１×１０18ｃｍ-3），ｉ−ＩｎＧａＡｓＰ
層８０，ｎ−ＩｎＰ電流ブロック層８１（Ｓｉ：１×１
０18ｃｍ-3），ｐ−ＩｎＰ電流ブロック層８２（Ｚｎ：
１×１０18ｃｍ-3）により順次埋め込み成長を行う。本
実施例ではＭＯＶＰＥ法を用いるが、これはＬＰＥ法あ
るいはＭＢＥ法等においても可能である。さらに、この
上にｎ−ＩｎＰ埋め込み層８３（Ｓｉ：１．２×１０18
ｃｍ-3）を成長させれば、図７に示すｐ型基板上の埋め
込み型半導体レーザを得る。
【００４２】次に、もう一つの作成方法について図９を
参照して説明する。図９は、本実施例のもう１つの製造
工程を示す構造模式図である。図９（ａ）に示すよう
に、ｐ−ＩｎＰ（００１）基板７７上にＭＯＶＰＥ法を
用いて、ｐ−ＩｎＰバッファー層７８（Ｚｎ：５×１０
17ｃｍ-3ドープ）０．５μｍを成長した後、ＭＯＶＰＥ
法でｐ−ＩｎＰクラッド層８４（Ｚｎ：５×１０17ｃｍ
-3ドープ）を成長させる。さらにバンドギャップ波長
１．３μｍのＩｎＧａＡｓＰ活性層８５を成長させ、続
いてｎ−ＩｎＰクラッド層８６（Ｓｉ：１．２×１０18
ｃｍ-3ドープ）０．６μｍを成長させ、ＤＨウエハを作
成する。本実施例ではＭＯＶＰＥ法を用いるが、これは
ＭＢＥ法等においても可能である。また、活性層をＭＱ
Ｗ構造とすれば、さらに良好な特性が望める。
参照して説明する。図９は、本実施例のもう１つの製造
工程を示す構造模式図である。図９（ａ）に示すよう
に、ｐ−ＩｎＰ（００１）基板７７上にＭＯＶＰＥ法を
用いて、ｐ−ＩｎＰバッファー層７８（Ｚｎ：５×１０
17ｃｍ-3ドープ）０．５μｍを成長した後、ＭＯＶＰＥ
法でｐ−ＩｎＰクラッド層８４（Ｚｎ：５×１０17ｃｍ
-3ドープ）を成長させる。さらにバンドギャップ波長
１．３μｍのＩｎＧａＡｓＰ活性層８５を成長させ、続
いてｎ−ＩｎＰクラッド層８６（Ｓｉ：１．２×１０18
ｃｍ-3ドープ）０．６μｍを成長させ、ＤＨウエハを作
成する。本実施例ではＭＯＶＰＥ法を用いるが、これは
ＭＢＥ法等においても可能である。また、活性層をＭＱ
Ｗ構造とすれば、さらに良好な特性が望める。
【００４３】次に図９（ｂ）に示すように、メサ形成用
のストライプマスクを用いて、Ｂｒ−メタノール系のエ
ッチャントによりＭＱＷウエハ上にダブルチャネルを形
成する。ここではウエットエッチング法を用いるが、こ
れはドライエッチング法においても可能である。形成さ
れたダブルチャネルをＭＯＶＰＥ法を用いて、ｐ−Ｉｎ
Ｐ電流ブロック層７９（Ｚｎ：１×１０18ｃｍ-3），ｉ
−ＩｎＧａＡｓＰ層８０，ｎ−ＩｎＰ電流ブロック層８
１（Ｓｉ：１×１０18ｃｍ-3），ｐ−ＩｎＰ電流ブロッ
ク層８２（Ｚｎ：１×１０18ｃｍ-3）を順次埋め込み成
長をする。本実施例ではＭＯＶＰＥ法を用いるが、これ
はＬＰＥ法あるいはＭＢＥ法等においても可能である。
さらに、この上にｎ−ＩｎＰ埋め込み層８３（Ｓｉ：
１．２×１０18ｃｍ-3）を成長させれば、図８に示すｐ
型基板上の埋め込み型半導体レーザを得る。
のストライプマスクを用いて、Ｂｒ−メタノール系のエ
ッチャントによりＭＱＷウエハ上にダブルチャネルを形
成する。ここではウエットエッチング法を用いるが、こ
れはドライエッチング法においても可能である。形成さ
れたダブルチャネルをＭＯＶＰＥ法を用いて、ｐ−Ｉｎ
Ｐ電流ブロック層７９（Ｚｎ：１×１０18ｃｍ-3），ｉ
−ＩｎＧａＡｓＰ層８０，ｎ−ＩｎＰ電流ブロック層８
１（Ｓｉ：１×１０18ｃｍ-3），ｐ−ＩｎＰ電流ブロッ
ク層８２（Ｚｎ：１×１０18ｃｍ-3）を順次埋め込み成
長をする。本実施例ではＭＯＶＰＥ法を用いるが、これ
はＬＰＥ法あるいはＭＢＥ法等においても可能である。
さらに、この上にｎ−ＩｎＰ埋め込み層８３（Ｓｉ：
１．２×１０18ｃｍ-3）を成長させれば、図８に示すｐ
型基板上の埋め込み型半導体レーザを得る。
【００４４】（実施例６）図１０は、第６の発明の半導
体レーザであって、ｐ型ＩｎＰ基板上に形成した例の構
造を示す図である。第１の半導体にはＩｎＰを用い、第
２の半導体にはＩｎＧａＡｓＰを用いることとする。
体レーザであって、ｐ型ＩｎＰ基板上に形成した例の構
造を示す図である。第１の半導体にはＩｎＰを用い、第
２の半導体にはＩｎＧａＡｓＰを用いることとする。
【００４５】すなわち、この半導体レーザは、ｐ−Ｉｎ
Ｐ（００１）基板１０８上に形成され、少なくともＩｎ
ＧａＡｓＰ活性層１１７ストライプ領域の周辺部分がＰ
−ＩｎＰバッファー層１０９まで達する深さに掘り込ま
れており、この部分が基板側から順次ｐ−ＩｎＰ電流ブ
ロック層１１０，ｉ−ＩｎＧａＡｓＰ層１１１，ｎ−Ｉ
ｎＰ電流ブロック層１１２，ｉ−ＩｎＧａＡｓＰ層１１
３，ｐ−ＩｎＰ電流ブロック層１１４により埋め込ま
れ、さらに全体がｎ−ＩｎＰ埋め込み層１１５により埋
め込まれた構造を有している。
Ｐ（００１）基板１０８上に形成され、少なくともＩｎ
ＧａＡｓＰ活性層１１７ストライプ領域の周辺部分がＰ
−ＩｎＰバッファー層１０９まで達する深さに掘り込ま
れており、この部分が基板側から順次ｐ−ＩｎＰ電流ブ
ロック層１１０，ｉ−ＩｎＧａＡｓＰ層１１１，ｎ−Ｉ
ｎＰ電流ブロック層１１２，ｉ−ＩｎＧａＡｓＰ層１１
３，ｐ−ＩｎＰ電流ブロック層１１４により埋め込ま
れ、さらに全体がｎ−ＩｎＰ埋め込み層１１５により埋
め込まれた構造を有している。
【００４６】なお図中、１１６はｐ−ＩｎＰクラッド
層、１１７はＩｎＧａＡｓＰ活性層、１１８はｎ−Ｉｎ
Ｐクラッド層である。
層、１１７はＩｎＧａＡｓＰ活性層、１１８はｎ−Ｉｎ
Ｐクラッド層である。
【００４７】この半導体レーザの製造方法は、実施例５
の製造方法と同じである。
の製造方法と同じである。
【００４８】（実施例７）図１１は、第７の発明の半導
体レーザであって、ｐ型ＩｎＰ基板上に形成した例の構
造を示す図である。第１の半導体にはＩｎＰを用い、低
キャリア密度の半導体層には、１×１０17ｃｍ-3程度の
ｐ型ＩｎＰを用いることとする。
体レーザであって、ｐ型ＩｎＰ基板上に形成した例の構
造を示す図である。第１の半導体にはＩｎＰを用い、低
キャリア密度の半導体層には、１×１０17ｃｍ-3程度の
ｐ型ＩｎＰを用いることとする。
【００４９】すなわち、この半導体レーザは、ｐ−Ｉｎ
Ｐ（００１）基板１１９上に形成され、少なくともＩｎ
ＧａＡｓＰ活性層１２７ストライプ領域の周辺部分がＰ
−ＩｎＰバッファー層１２０まで達する深さに掘り込ま
れており、この部分が基板側から順次ｐ−ＩｎＰ電流ブ
ロック層１２１，低キャリア密度ｐ−ＩｎＰ電流ブロッ
ク層１２２，ｎ−ＩｎＰ電流ブロック層１２３，ｐ−Ｉ
ｎＰ電流ブロック層１２４により埋め込まれ、さらに全
体がｎ−ＩｎＰ埋め込み層１２５により埋め込まれた構
造を有している。
Ｐ（００１）基板１１９上に形成され、少なくともＩｎ
ＧａＡｓＰ活性層１２７ストライプ領域の周辺部分がＰ
−ＩｎＰバッファー層１２０まで達する深さに掘り込ま
れており、この部分が基板側から順次ｐ−ＩｎＰ電流ブ
ロック層１２１，低キャリア密度ｐ−ＩｎＰ電流ブロッ
ク層１２２，ｎ−ＩｎＰ電流ブロック層１２３，ｐ−Ｉ
ｎＰ電流ブロック層１２４により埋め込まれ、さらに全
体がｎ−ＩｎＰ埋め込み層１２５により埋め込まれた構
造を有している。
【００５０】なお図中、１２６はｐ−ＩｎＰクラッド
層、１２７はＩｎＧａＡｓＰ活性層、１２８はｎ−Ｉｎ
Ｐクラッド層である。
層、１２７はＩｎＧａＡｓＰ活性層、１２８はｎ−Ｉｎ
Ｐクラッド層である。
【００５１】この半導体レーザの製造方法は、実施例５
の製造方法と同じである。
の製造方法と同じである。
【００５２】以上、本発明の各実施例を説明したが、各
実施例に示したＩｎＧａＡｓＰ／ＩｎＰ系埋め込み型レ
ーザのみならず、ＡｌＧａＡｓ／ＧａＡｓ系埋め込み型
レーザにも適用できる。
実施例に示したＩｎＧａＡｓＰ／ＩｎＰ系埋め込み型レ
ーザのみならず、ＡｌＧａＡｓ／ＧａＡｓ系埋め込み型
レーザにも適用できる。
【００５３】
【発明の効果】以上説明したように、本発明の埋め込み
型ｐ型基板半導体レーザによれば、従来構造のＤＣ−Ｐ
ＢＨレーザの欠点を除去し、ｐ型基板を用い、かつ高温
特性に優れた半導体レーザを得ることができる。
型ｐ型基板半導体レーザによれば、従来構造のＤＣ−Ｐ
ＢＨレーザの欠点を除去し、ｐ型基板を用い、かつ高温
特性に優れた半導体レーザを得ることができる。
【図１】第１の発明のＩｎＧａＡｓＰ／ＩｎＰ系ＭＱＷ
埋め込み型半導体レーザを示す図である。
埋め込み型半導体レーザを示す図である。
【図２】図１の半導体レーザの製造方法を説明するため
の構造模式図であり、（ａ）はＭＱＷウエハを示す図
で、（ｂ）は埋め込み形状を示す図である。
の構造模式図であり、（ａ）はＭＱＷウエハを示す図
で、（ｂ）は埋め込み形状を示す図である。
【図３】図１の半導体レーザの他の製造方法を説明する
ための構造模式図であり、（ａ）はＭＱＷウエハを示す
図で、（ｂ）は埋め込み形状を示す図である。
ための構造模式図であり、（ａ）はＭＱＷウエハを示す
図で、（ｂ）は埋め込み形状を示す図である。
【図４】第２の発明のＩｎＧａＡｓＰ／ＩｎＰ系ＭＱＷ
埋め込み型半導体レーザを示す図である。
埋め込み型半導体レーザを示す図である。
【図５】第３の発明のＩｎＧａＡｓＰ／ＩｎＰ系ＭＱＷ
埋め込み型半導体レーザを示す図である。
埋め込み型半導体レーザを示す図である。
【図６】第４の発明のＩｎＧａＡｓＰ／ＩｎＰ系ＭＱＷ
埋め込み型半導体レーザを示す図である。
埋め込み型半導体レーザを示す図である。
【図７】第５の発明のＩｎＧａＡｓＰ／ＩｎＰ系ＭＱＷ
埋め込み型半導体レーザを示す図である。
埋め込み型半導体レーザを示す図である。
【図８】図７の半導体レーザの製造方法を説明するため
の構造模式図であり、（ａ）はＭＱＷウエハを示す図
で、（ｂ）は埋め込み形状を示す図である。
の構造模式図であり、（ａ）はＭＱＷウエハを示す図
で、（ｂ）は埋め込み形状を示す図である。
【図９】図７の半導体レーザの製造方法を説明するため
の構造模式図であり、（ａ）はＭＱＷウエハを示す図
で、（ｂ）は埋め込み形状を示す図である。
の構造模式図であり、（ａ）はＭＱＷウエハを示す図
で、（ｂ）は埋め込み形状を示す図である。
【図１０】第６の発明のＩｎＧａＡｓＰ／ＩｎＰ系ＭＱ
Ｗ埋め込み型半導体レーザを示す図である。
Ｗ埋め込み型半導体レーザを示す図である。
【図１１】第７の発明のＩｎＧａＡｓＰ／ＩｎＰ系ＭＱ
Ｗ埋め込み型半導体レーザを示す図である。
Ｗ埋め込み型半導体レーザを示す図である。
【図１２】本発明を説明するためのサイリスタ構造を示
す図である。
す図である。
【図１３】従来のＤＣ−ＰＢＨ構造半導体レーザを示す
断面図である。
断面図である。
１，４３，５４，６６，７７，１０８，１１９ ｐ−Ｉ
ｎＰ（００１）基板 ２，４４，５５，６７，７８，１０９，１２０ ｐ−Ｉ
ｎＰバッファー層 ３，１６，４５，５６，６８，８４，９０，１１６，１
２６ ｐ−ＩｎＰクラッド層 ４，１５，４６，５７，６９ ＩｎＧａＡｓＰ層 ５，１４，４７，５８，７０，８６，１１８，１２８
ｎ−ＩｎＰクラッド層 ６，１７，４８，５９，７１，８５，１１７，１２７
ＩｎＧａＡｓＰ活性層 ７，９，１８，３８，４９，５２，６０，６３，７２，
７５，７９，８２，１１０，１１３，１２１，１２４
ｐ−ＩｎＰ電流ブロック層 ８，１９，５１，６２，７４，８１，１１２，１２３
ｎ−ＩｎＰ電流ブロック層 １０，５０，６１，６４，８０，１１１，１１４ ｉ−
ＩｎＧａＡｓＰ層 １１，５３，６５，７６，８３，１１５，１２５ ｎ−
ＩｎＰ埋め込み層 １２ ｎ−ＩｎＰ（００１）基板 １３ ｎ−ＩｎＰバッファー層 ２３，８９ ＳｉＯ2 膜 ７３，１２２ 低キャリア密度ｐ−ＩｎＰ電流ブロック
層
ｎＰ（００１）基板 ２，４４，５５，６７，７８，１０９，１２０ ｐ−Ｉ
ｎＰバッファー層 ３，１６，４５，５６，６８，８４，９０，１１６，１
２６ ｐ−ＩｎＰクラッド層 ４，１５，４６，５７，６９ ＩｎＧａＡｓＰ層 ５，１４，４７，５８，７０，８６，１１８，１２８
ｎ−ＩｎＰクラッド層 ６，１７，４８，５９，７１，８５，１１７，１２７
ＩｎＧａＡｓＰ活性層 ７，９，１８，３８，４９，５２，６０，６３，７２，
７５，７９，８２，１１０，１１３，１２１，１２４
ｐ−ＩｎＰ電流ブロック層 ８，１９，５１，６２，７４，８１，１１２，１２３
ｎ−ＩｎＰ電流ブロック層 １０，５０，６１，６４，８０，１１１，１１４ ｉ−
ＩｎＧａＡｓＰ層 １１，５３，６５，７６，８３，１１５，１２５ ｎ−
ＩｎＰ埋め込み層 １２ ｎ−ＩｎＰ（００１）基板 １３ ｎ−ＩｎＰバッファー層 ２３，８９ ＳｉＯ2 膜 ７３，１２２ 低キャリア密度ｐ−ＩｎＰ電流ブロック
層
Claims (7)
- 【請求項１】ｐ型の伝導タイプを有する、第１の半導体
からなる基板上に形成される埋め込み型半導体レーザに
おいて、少なくとも活性層ストライプ領域の両脇に、ｐ
型の第１の半導体層まで達する深さの溝を有し、この溝
の内部が基板側から順次ｐ型の第１の半導体層，ｎ型の
第１の半導体層，ｐ型の第１の半導体層および第１の半
導体よりもバンドギャップの小さい第２の半導体層より
埋め込まれ、さらに全体がｎ型の第１の半導体により埋
め込まれた構造を有する埋め込み型ｐ型基板半導体レー
ザ。 - 【請求項２】ｐ型の伝導タイプを有する、第１の半導体
からなる基板上に形成される埋め込み型半導体レーザに
おいて、少なくとも活性層ストライプ領域の両脇に、ｐ
型の第１の半導体層まで達する深さの溝を有し、この溝
の内部が基板側から順次ｐ型の第１の半導体層、第１の
半導体よりもバンドギャップの小さい第２の半導体層、
ｎ型の第１の半導体層およびｐ型の第１の半導体層によ
り埋め込まれ、さらに全体がｎ型の第１の半導体により
埋め込まれた構造を有する埋め込み型ｐ型基板半導体レ
ーザ。 - 【請求項３】ｐ型の伝導タイプを有する、第１の半導体
からなる基板上に形成される埋め込み型半導体レーザに
おいて、少なくとも活性層ストライプ領域の両脇に、ｐ
型の第１の半導体層まで達する深さの溝を有し、この溝
の内部が基板側から順次ｐ型の第１の半導体層、第１の
半導体よりもバンドギャップの小さい第２の半導体層、
ｎ型の第１の半導体層およびｐ型の第１の半導体層によ
り埋め込まれ、第１の半導体層よりもバンドギャップの
小さい第２の半導体層により埋め込まれ、さらに全体が
ｎ型の第１の半導体により埋め込まれた構造を有する埋
め込み型ｐ型基板半導体レーザ。 - 【請求項４】ｐ型の伝導タイプを有する、第１の半導体
からなる基板上に形成される埋め込み型半導体レーザに
おいて、少なくとも活性層ストライプ領域の両脇に、ｐ
型の第１の半導体層まで達する深さの溝を有し、この溝
の内部が基板側から順次ｐ型の第１の半導体層、前記ｐ
型の第１の半導体よりもキャリア密度の小さいｐ型の半
導体層、ｎ型の第１の半導体層，ｐ型の第１の半導体層
により埋め込まれ、さらに全体がｎ型の第１の半導体に
より埋め込まれた構造を有する埋め込み型ｐ型基板半導
体レーザ。 - 【請求項５】ｐ型の伝導タイプを有する、第１の半導体
からなる基板上に形成される埋め込み型半導体レーザに
おいて、少なくとも活性層ストライプ領域の周辺部分が
ｐ型の第１の半導体層まで達する深さに掘りこまれてお
り、この部分が基板側から順次ｐ型の第１の半導体層、
第１の半導体よりもバンドギャップの小さい第２の半導
体層、ｎ型の第１の半導体層およびｐ型の第１の半導体
層により埋め込まれ、さらに全体がｎ型の第１の半導体
により埋め込まれた構造を有する埋め込み型ｐ型基板半
導体レーザ。 - 【請求項６】ｐ型の伝導タイプを有する、第１の半導体
からなる基板上に形成される埋め込み型半導体レーザに
おいて、少なくとも活性層ストライプ領域の周辺部分が
ｐ型の第１の半導体層まで達する深さに掘りこまれてお
り、この部分が基板側から順次ｐ型の第１の半導体層、
第１の半導体よりもバンドギャップの小さい第２の半導
体層、ｎ型の第１の半導体層およびｐ型の第１の半導体
層により埋め込まれ、第１の半導体よりもバンドギャッ
プの小さい第２の半導体層より埋め込まれ、さらに全体
がｎ型の第１の半導体により埋め込まれた構造を有する
埋め込み型ｐ型基板半導体レーザ。 - 【請求項７】ｐ型の伝導タイプを有する、第１の半導体
からなる基板上に形成される埋め込み型半導体レーザに
おいて、少なくとも活性層ストライプ領域の周辺部分が
ｐ型の第１の半導体層まで達する深さに掘りこまれてお
り、この部分が基板側から順次ｐ型の第１の半導体層、
前記ｐ型半導体よりもキャリア密度の小さいｐ型の半導
体層、ｎ型の第１の半導体層およびｐ型の第１の半導体
層により埋め込まれ、さらに全体がｎ型の第１の半導体
により埋め込まれた構造を有する埋め込み型ｐ型基板半
導体レーザ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22513194A JP2699888B2 (ja) | 1994-09-20 | 1994-09-20 | 埋め込み型ｐ型基板半導体レーザ |
| US08/531,314 US5692002A (en) | 1994-09-20 | 1995-09-20 | Buried heterostructure semiconductor laser fabricated on a p-type substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22513194A JP2699888B2 (ja) | 1994-09-20 | 1994-09-20 | 埋め込み型ｐ型基板半導体レーザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0888445A true JPH0888445A (ja) | 1996-04-02 |
| JP2699888B2 JP2699888B2 (ja) | 1998-01-19 |
Family
ID=16824451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22513194A Expired - Lifetime JP2699888B2 (ja) | 1994-09-20 | 1994-09-20 | 埋め込み型ｐ型基板半導体レーザ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5692002A (ja) |
| JP (1) | JP2699888B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008098297A (ja) * | 2006-10-10 | 2008-04-24 | Sumitomo Electric Ind Ltd | 半導体光素子 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2776375B2 (ja) * | 1996-06-20 | 1998-07-16 | 日本電気株式会社 | 半導体レーザ |
| GB2320610A (en) * | 1996-12-21 | 1998-06-24 | Sharp Kk | laser device |
| US5956360A (en) * | 1997-03-28 | 1999-09-21 | Lucent Technologies Inc. | Uncooled lasers with reduced low bias capacitance effect |
| JP3225942B2 (ja) * | 1999-01-21 | 2001-11-05 | 日本電気株式会社 | 半導体光素子、その製造方法及び半導体光学装置 |
| JP2000244059A (ja) * | 1999-02-23 | 2000-09-08 | Matsushita Electric Ind Co Ltd | 半導体レーザ装置 |
| GB0126642D0 (en) | 2001-11-06 | 2002-01-02 | Denselight Semiconductors Pte | Design of current blocking structure to improve semiconductor laser performance |
| US6680496B1 (en) * | 2002-07-08 | 2004-01-20 | Amberwave Systems Corp. | Back-biasing to populate strained layer quantum wells |
| JP2008053649A (ja) * | 2006-08-28 | 2008-03-06 | Mitsubishi Electric Corp | 埋め込み型半導体レーザ |
| JP2009283822A (ja) * | 2008-05-26 | 2009-12-03 | Mitsubishi Electric Corp | 半導体レーザ及びその製造方法 |
| JP5660940B2 (ja) * | 2010-04-27 | 2015-01-28 | 住友電工デバイス・イノベーション株式会社 | 光半導体装置の製造方法 |
| US9372307B1 (en) | 2015-03-30 | 2016-06-21 | International Business Machines Corporation | Monolithically integrated III-V optoelectronics with SI CMOS |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164287A (ja) * | 1985-01-16 | 1986-07-24 | Nec Corp | 半導体レ−ザ |
| JPS63142883A (ja) * | 1986-12-05 | 1988-06-15 | Matsushita Electric Ind Co Ltd | 半導体レ−ザ装置 |
| JPH03136289A (ja) * | 1988-12-15 | 1991-06-11 | Magyar Tudomanyos Akad Mueszaki Fiz Kutato Intezet | ダブルヘテロ構造ダイオード及びその製法 |
| JPH04239792A (ja) * | 1991-01-22 | 1992-08-27 | Mitsubishi Electric Corp | 半導体レーザ |
| JPH04257284A (ja) * | 1991-02-08 | 1992-09-11 | Ando Electric Co Ltd | 埋め込みヘテロ構造半導体レーザ |
| JPH04317384A (ja) * | 1991-04-16 | 1992-11-09 | Mitsubishi Electric Corp | 半導体発光装置 |
| JPH05206573A (ja) * | 1992-01-28 | 1993-08-13 | Mitsubishi Electric Corp | 半導体レーザ装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6021587A (ja) * | 1983-07-15 | 1985-02-02 | Hitachi Ltd | 半導体レ−ザ装置 |
| NL8603009A (nl) * | 1986-11-27 | 1988-06-16 | Philips Nv | Halfgeleiderlaser en werkwijze ter vervaardiging daarvan. |
| JP2630035B2 (ja) * | 1990-07-27 | 1997-07-16 | 日本電気株式会社 | 波長可変半導体レーザ |
| JP2914833B2 (ja) * | 1992-09-14 | 1999-07-05 | シャープ株式会社 | 半導体レーザ |
-
1994
- 1994-09-20 JP JP22513194A patent/JP2699888B2/ja not_active Expired - Lifetime
-
1995
- 1995-09-20 US US08/531,314 patent/US5692002A/en not_active Expired - Lifetime
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164287A (ja) * | 1985-01-16 | 1986-07-24 | Nec Corp | 半導体レ−ザ |
| JPS63142883A (ja) * | 1986-12-05 | 1988-06-15 | Matsushita Electric Ind Co Ltd | 半導体レ−ザ装置 |
| JPH03136289A (ja) * | 1988-12-15 | 1991-06-11 | Magyar Tudomanyos Akad Mueszaki Fiz Kutato Intezet | ダブルヘテロ構造ダイオード及びその製法 |
| JPH04239792A (ja) * | 1991-01-22 | 1992-08-27 | Mitsubishi Electric Corp | 半導体レーザ |
| JPH04257284A (ja) * | 1991-02-08 | 1992-09-11 | Ando Electric Co Ltd | 埋め込みヘテロ構造半導体レーザ |
| JPH04317384A (ja) * | 1991-04-16 | 1992-11-09 | Mitsubishi Electric Corp | 半導体発光装置 |
| JPH05206573A (ja) * | 1992-01-28 | 1993-08-13 | Mitsubishi Electric Corp | 半導体レーザ装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008098297A (ja) * | 2006-10-10 | 2008-04-24 | Sumitomo Electric Ind Ltd | 半導体光素子 |
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| Publication number | Publication date |
|---|---|
| US5692002A (en) | 1997-11-25 |
| JP2699888B2 (ja) | 1998-01-19 |
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