KR940007543B1 - 고속 프로그램가능 분주기 - Google Patents

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Abstract

내용 없음.

Description

고속 프로그램가능 분주기
[도면의 간단한 설명]
본 발명의 이러한 것과 다른 목적 및 장점은 첨부도면과 함께 설명된 예시적인 실시태양의 상세한 설명을 참조함으로써 명백해질 것이다.
제 1 도는 본 발명의 원리에 따라서 구성된 프로그램가능 분주기의 기능 블록 다이어그램.
제 2 도는 제 1 도의 프리스케일러의 논리 다이어그램을 설명하는 기능 블록배선도.
제 3 도는 본 발명의 원리에 따라서 구성된 프로그램가능 분주기의 여러 기능 블록에서 사용하는데 적합한, 차동 D래치의 입력에 합체된 2레벨 직렬 게이트의 일예를 도시한 회로 배선도.
제 4 도는 제 1 도에 도시된 전체 구성에서 사용하는데 적합한 프리세트가능 카운트 다운 카운터의 기능 블록 다이어그램.
제5a도는 제 1 도에 도시된 전체 구성에서 사용하는데 적합한 지연 카운터의 기능 블록 다이어그램.
제5b도는 제5a도에 도시된 기능 블록 다이어그램의 해당부분의 타이밍 파형 다이어그램.
제 6 도는 제 1 도의 전체 기능 블록 다이어그램에서 사용하기에 적합한 가산기-누산기의 기능 블록 다이어그램.
제 7 도는 제 1 도에 도시된 계산기의 다른 예에 대한 기능 블록 다이어그램.
제 8 도는 제 7 도의 가산기-누산기(750)의 기능 블록 다이어그램.
제 9 도는 제 7 도의 클럭부 멀티플렉서(740)의 기능 블록 다이어그램.
[발명의 상세한 설명]
[발명의 배경]
본 발명은 일반적으로 프로그램 가능 분주 또는 카운팅 회로에 관한 것이다. 특히, 본 발명은 위상 동기루프 주파수, 합성기 또는 정밀 타이머과 같은 용도에서 사용가능한 고속주파수 분주기에 관한 것이다.
프로그램가능 주파수 분주기의 바람직한 두가지 특성은 이 분주기가 고속 클럭으로 동작한다는 것과 그 분주계수(division modulus)가 가능하면 최소한의 간격(정수의 간격이 통상 바람직하다)으로 프로그램가능해 진다는 것이다. 프로그램가능 분주기로의 통상적인 접근법에 있어서, 분주기를 프로그램 가능하게 하는데 필요한 논리 게이트를 포함하는 적어도 몇가지 회로는 프로그램가능 분주기의 입력 주파수에 따라 클럭되는데, 이로인하여 사용할 수 있는 최대 클럭 주파수가 제한된다. 이것은 사용된 논리 게이트가 그 자체의 고유의 지연을 갖는다는 사실에 기인한 것으로, 이로 인하여 사용될 수 있는 최대의 외부 클럭 주파수가 제한되게 된다. 프로그램가능 분주기의 앞단에서 P-분주 고정계수 프리스케일러(divide-by-P fixed-modulus prescalar)(여기서 P는 보통 2 또는 4이다)를 이용함으로써 보다 높은 입력주파수가 수용된다. 고정계수 프리스케일러는 고속으로 동작할 수 있는데, 그 이유는 프리스케일러가 래치들사이에 아무런 논리게이트도 갖추지 않고 단지 래치들만을 포함한다는 조건때문이다. 정상적으로, 프리스케일러는 프리스케일러 입력에 제공된 매 N클럭 펄스마다 하나의 클럭 펄스를 프로그램가능 분주기에 공급한다.
프리스케일러와 프로그램가능 분주기의 이러한 통상적인 조합은 가능한 분주 계수를 프리스케일러 계수 N의 정수 곱인 분주계수로 한정시킨다. 이러한 통상적인 구성의 근본적인 제한은, 프리스케일러가 N개 입력 클럭 펄스에 의하여 자체의 내부 사이클동안 구동될때마다, 순차적으로 동작하는 프로그램가능 분주기를 클럭시키기 위해 프리스케일러 파형의 내부적 전이가 단지 한번만 사용된다는 것이다. 나머지 N-1 입력 펄스내에 존재하는 타이밍 정보는 어떠한 방식으로도 통상적인 접근법에서 이용되지 못하고 무시되므로, 손실되는 것이다.
고속 데이타 멀티플렉서에 필요한 타이밍 신호를 발생하는 2-분주 회로의 모든 내부 전이를 감지하는 개념은, 1986년 2월 IEEE Solid-State Circuits Conference Digest of Technical Papers의 186 내지 187면에 알. 레이칸(Reimann, R.)과 에이치. 레인(Rein, H.)이 기고한 "A Bipolar 4 : 1 Time Division Mutiplexer IC Operating Up To 5.5Gb/s"에 이미 기술되었다.
그러나, 이 개념은 나중에 분주기 및 카운터와 같은 보다 일반적인 클럭 논리 회로로까지 확장되지 못했다고 생각된다.
그외에도, 비정수에 의한 분주를 원하는 경우에, 분주기 출력 펄스에 균등하게 간격을 주는 장치를 제공하는 아무런 알려진 고속프로그램가능 비정수 분주기가 없다.
예를들면, 선행기술에서, N이 정수인 경우, N+1/2로의 분주는 N과 N+1으로 번갈아 분주함으로써 수행되었다. 그러나, 이러한 알려진 접근법을 출력 펄스가 균등하게 간격되지 않기 때문에 바람직하지 못한 분주기 출력의 저조파(subharmonic)를 발생시킨다.
대개의 경우에 있어서, 비정수 분주는 N과 N+1과를 번갈아 실행함으로써 분주될 수도 있으며, 이러한 방식대로 하여 N과 N+1과의 사이에 있는 값을 갖는 어떠한 원하는 분수값인 평균 계수를 제공하게 된다. 이전에는, "a"배하기 위한 N 및 (b-a)배하기 위한 N+1로 분주하여 N+a/b의 제수(divisor)를 구함으로써 출력주파수의 1/b까지 떨어진 저조파를 갖는 출력을 발생한다.
그러므로, 비정수 제산 값으로 인한 출력 펄스를 고로게 간격을 두고 발생시킬 수 있는 프로그램가능 분주기를 제공할 필요가 있을 것이다.
[발명의 요약]
본 발명의 하나의 목적은 통상의 알려진 접근법으로 성취할 수 있는 속도보다 고속으로 동작할 수 있는 프로그램가능 주파수 분주기를 제공하는 것이다.
본 발명의 다른 목적은 제수가 정수가 아닌 경우에 출력 펄스에 고르게 간격을 두고 발생할 수 있는 고속의 프로그램가능 분주기를 제공하는 것이다.
따라서, 본 발명은 입력 펄스 열의 펄스 반복율(pulse repectition rate)을 사전선택된 수로 제산하기 위한 프로그램가능 분주기에 관한 것으로, 이 프로그램가능 분주기는 입력 펄스 열을 수신하기 위해 연결된 입력을 가지고 있는 펄스 반복율을 사전결정된 계수로 제산하도록 동작하는 프리스케일링 수단을 가지며, 이 프리스케일링 수단은 제산된 프리스케일러 출력 펄스의 적어도 두 위상을 전달하는 적어도 하나의 출력을 가지고 있다. 프리스케일링 수단의 적어도 하나의 출력에 연결되는 적어도 하나의 입력을 가지고 있는 프로그램가능 카운터 수단은 또한 가변성 제수 데이타를 수신하는 데이타 입력수단을 포함한다. 프로그램가능 카운트 수단은 프리스케일러 출력펄스의 적어도 두 위상을 이용하여 프리스케일러 출신 반복율의 분수1/N과 동일한 펄스반복율을 갖는 출력 펄스 열을 발생시키는데, 여기서 N은 반드시 정수인 것은 아니며 제수 데이타의 함수로서 결정된다.
본 발명은, 그외에도, 입력 펄스 열의 반복율을 사전선택된 수로 제산하기 위한 프로그램가능 분주기를 예기하고 있는데, 이 프로그램가능 분주기는 입력 펄스 열을 수신하기 위해 연결된 입력을 갖는 프로그램가능 카운트 수단과 가변성 제수 데이타를 수신하기 위한 데이타 입력수단을 가지고 있다. 프로그램가능 카운트 수단은 입력 펄스 열의 펄스 반복율의 분수 1/N과 동일한 펄스 반복율을 갖는 출력 펄스 열을 발생하도록 동작하며, 여기서 N은 제수 데이타의 함수로서 결정된다. 프로그램가능 카운트 수단은 비정수값 N으로 인한 프로그램가능 카운트 수단의 출력 펄스에 시간적으로 고르게 간격을 주기 위한 수단을 더 포함한다.
[상세한 설명]
본 발명의 원리에 따라서 구성된 프로그램가능 분주기(100)의 기능 블록 다이어그램이 제 1 도에서 설명된다. 기능 블록들사이에서 도시된 신호 경로접속이 특정한 신호 및 그의 상보신호를 전달하는 2배선식 차동접속이라는 것은 당연한 사실이다. 제 1 도에서 알 수 있는 바와같이, 입력 펄스 공급원은 경로(115)를 통하여 프리스케일러(110)에 연결되어 있으며, 이 프리스케일러는, 이 실시예에서, 2-분주 회로이다. 경로(111)에서 프리스케일러의 출력은 경로(111a)를 통하여 프리세트가능 카운트-다운 카운터(120)의 CLK(클럭) 입력에 연결되며 경로(111b)를 통하여 지연 카운터(130)의 CLK 입력에 연결된다.
프리세트가능 카운트 다운 카운터(120)는 카운터가 프리세트될 디지탈 표시 수치값을 제공하는 다중 라인의 병렬 입력 데이타 버스(170)를 갖는다. 버스(170)는 카운터(120)의 Date(데이타)입력으로 향하고 있다. 카운터(120)는 경로(112)를 통하여 지연 카운터(130)의 Start(시작)입력에 연결된 EOC(카운트 종료(end-of-count)로 지정된 출력을 갖는다.
지연 카운터(130)는 경로(116)를 통하여 전달되는 제산-인에이블 신호(divide-enable signal)의 수신을 위해 연결된 제산-인에이블(DIV-EV) 입력을 갖는다. 지연 카운터(130)는 경로(113)를 통하여 카운트-다운 카운터(120)의 Preset(프리세트)입력에 연결된 Preset 제어 출력을 가지며 경로(114)를 통하여 카운트-다운 카운터(120)의 Enable(인에이블)입력에 연결된 RC-EN 제어 출력을 갖는다.
지연 카운터(130)는 경로(117)를 통하여 멀티플렉서(MUX)(140)의 입력을 A에 연결된 제 1 출력 OUT과 경로(118) 및 (118a)를 통하여 멀티플렉서(140)의 입력 B에 연결된 제 2 출력 HD-Out를 더 포함한다.
지연 카운터(130)의 출력 HD-Out은 경로(118b)를 통하여 가산기-누산기(150)의 CLK 입력에도 연결된다. 세산-인에이블 신호는 경로(116a)를 통하여 가산기-누산기(150)의 DIV-EN-L 입력에도 연결된다. 제산-인에이블 신호는 경로(116a)를 통하여 가산기-누산기(150)의 DIV-EN-L 입력에도 연결된다. 버스(170)상의 정보중의 최하위 비트 Po는 경로(171)를 통하여 가산기-누산기(150)의 입력 In에 연결된다. 가산기-누산기(150)의 경로(151)를 통하여 지연 카운터(150)의 Long-Count 입력에 연결된 Curry(캐리)출력을 갖는다. 그외에도, 가산기-누산기(150)는 경로(152)를 통하여 멀티플렉서(140)의 Select(선택) 입력에 연결된 Sum(합) 출력을 갖는다.
멀티플렉서(140)는 경로(119)를 통하여 출력 버퍼(160)의 입력에 연결된 출력 Our를 가지며, 이 출력 버퍼는 본 발명의 분주기를 이용하여 장치에 의해 사용하기 위한 분주기 출력(161) 및 그 상보 출력(162)을 공급한다.
프리스케일러(110)는 대칭적이며 완전히 차동적인 회로를 특징으로 하며, 요소(120, 130, 140, 150 및 160)로 구성된 1/2 정수 분주기를 구동시키는 차동 출력을 제공한다. 프리스케일러(110)의 출력(111)은 출력신호가 대칭적인 두 액티브 노드간의 전압차와 같은 특성을 갖게되어, 출력 노드와의 접속선을 반대로 함으로써 지연없이 보수 신호가 얻어지고, 점극성 진행(positive-going) 출력 및 부극성 진행(negative-going)출력이 시간에 맞추어 똑같이 간격을 두고 전이된다. 그래서, 프리스케일러의 정상적인 차동 출력 신호 및 상보 차동 출력 신호는 제 1 도 회로의 나머지 부분을 위한 클럭 위상으로서 사용될 수 있다. 상보 클럭 위상은 정상클럭 위상의 부극성 진행 에지의 시간때에 데이타 전이를 클럭되게 해준다.
블록(120, 130, 140, 150 및 160)은 다음에 보다 상세히 설명될 데이타 버스(170)의 폭과 지연 카운터(130)에 내포된 지연에 의해 결정된 범위에 걸쳐 어떠한 정수 또는 1/2 정수로 제산될 수 있는 실제의 1/2 정수 프로그램가능 분주기를 형성한다. 제 1 도의 분주기가 1/2 정수로 제산할때, 이 분주기는 프리스케일러 출력신호의 상승(rising) 또는 하강 에지(falling edge)에 의하여 교대로 클럭되는 동일하게 간격된 출력 펄스를 제공한다.
제 1 도의 회로중의 1/2 정수 부분의 동작은 프리세트 가능(presettable) 카운트-다운 카운터(120) 및 논리 "0"레벨의 제어 입력(151)을 갖는 지연카운터(130)만을 초기에 고려한다면 가장 쉽게 이해된다. 카운터(120)는 주어진 수 P=(P1, P2…P8)로 프리세트될 수 있다. 카운터(120)는 경로(114)상의 적절한 신호에 의하여 인에이블될때, 버스(170)를 통하여 Data 입력에 제공된 프리세트 수에서 부터 제로까지 카운트 다운 한다. 제로 상태는 디코우딩 논리 체인에서 디코우드되며, 카운트 종료(EOC)펼스는 경로(112)상으로 출력된다. 지연 카운터(130)는 카운터(120)로 부터 경로(112)를 통하여 EOC 펄스에 의해 시작되며, 이 실시예에서, EOC 펄스에 뒤이어 오는 제 4 클럭에지에 따라서, 지연 카운터(130)는 경로(114)를 통하여 카운터(120)의 Enable 입력에 제공되는 RC-EN 출력으로 카운터(120)를 인에이블 할 것이다. 지연 카운터(130)가 액티브 상태로 되는 네개의 클럭 펄스 구간동안, 카운터(130)는 경로(113)를 통하여 카운트-다운 카운터(120)의 Preset 입력에 연결된 출력 Preset에 프리세트 펄스를 발생하며, 프리세트가능 카운터(120)를 디스에이블하고, 출력 OUT 및 HD-Out에 의해 분주기 출력 펄스를 각기 지연안된 상태 및 1/2 클럭 지연된 상태로 발생한다. 그러므로, 카운트-다운 카운터(120) 및 지연 카운터(130)가 모두 N=(P+4)의 계수를 갖는 프로그램가능 분주기로서 기능한다는 사실이 명확하게 된다.
지연 카운터(130)의 두가지 부가적인 특징은(프리스케일러 출력의 정극성 진행 에지라기보다는 부극성 진행 에지에 의해 클럭된) 출력 HD-Out에서 반클럭 지연된 출력 펄스를 제공한다는 것과, 경로(151)에서 Long-Count 입력이 하이일때, 지연 카운터(130)가 네개의 클럭 펄스라기 보다는 다섯 클럭 펄스이후에 카운트-다운 카운터(120)를 인에이블한다는 것이다. 이러한 두가지 특징은 가산기-누산기(150)에 제어 기능 및 멀티플렉서(140)의 기능과 함께 1/2 정수 제산을 위해 사용된다. N+1/2로의 제산은 대안으로 N 및 N+1로 교대로 제산함으로써 근사화될 수 있지만, 출력펄스에 균일하게 간격을 주지 못한다. 본 발명에 따라서, (161) 및 (162)에서 균일하게 간격된 출력펄스는 제수로서 N과 N+1과를 교대로 수행함과 동시에, (117) 및 (118)을 통하여 각기 출력 Out와 HD-Out에서 지연 카운터(130)의 정상출력 및 1/2 클럭 지연된 출력으로 부터 분주기 출력펄스를 교대로 선택하는 멀티플렉서(140)를 이용함으로써 얻어진다. 제수가 N일때, 프로그램가능 분주기의 출력은 1/2 클럭 기간만큼 지연되며, 다음 사이클에서, 제수가 N+1일때, 그 출력은 공칭(nominal) 시간때에 프로그램 출력(111)에서의 신호 전이와 같은 위상으로 발생된다. 이러한 구성은 프리스케일러 출력의 매 N+1/2 출력 주기마다 균일하게 간격된 출력 펄스 열을 제공한다.
가산기-누산기(150)는 분주기의 각각의 동작 사이클에 따라 최하위 비트 P0를 현행 1비트 합에다 가산시킨다. 출력 Sum에서의 합 비트가 경로(152)를 통하여 멀티플렉서(140)를 제어하는 것에 의해 각기 경로(117) 및 (118a)를 통하여 멀티플렉서(140)의 입력 A 및 B 에 제공된 정상 출력 또는 1/2 비트 지연된 출력이 선택된다. 가산기-누산기(150)의 Carry 출력은 적절한 제어 신호를 경로(151)를 통하여 지연 카운터(130)의 Long-Count에 결합시킴으로써 지연 카운터(130)의 (5 클럭 주기의) 긴 카운트를 인에이블시키는데 사용된다. 이러한 경우에 가산기-누산기를 사용함으로써, 계수가 정수에서 1/2 정수로 변하거나 또는 그 반대로 변화된 후, 분주기의 제 1 사이클 동안에라도, 분주기의 출력 펄스간의 카운트의 수가 정확하게 카운트된다. 제 1 도의 실시예의 1/2 정수 분주기에 있어서, 프로그램된 제수가 변한 다음, 분주기가 제 1 사이클에서 정확하게 동작하지 않아도 된다면, P0=1일때 2로 제산하고 P=0일때 0로 세트하는 보다 간단한 회로가 제 1 도의 요소(150)에서 도시된 두 Sum 및 Carry 출력을 모두 구동시키는 가산기-누산기(150)를 대신할 수 있다.
출력 버퍼(160)는 경로(119)에서 연결되는 로우(low) 레벨의 차동 논리 신호를 분주기 출력(161)에 연결되는 장치를 위한 통상적인 ECL 전압 레벨로 변환한다.
도시된 구성에 따르면, 프로그램가능 분주기는 프리스케일러 계수보다 적게 프로그램가능하게 증분되는 전체계수를 가지며 프리스케일러의 최대 동작 주파수와 동일한 최대 동작 주파수를 갖는다.
제 1 도의 프리스케일러(110)의 논리 다이어그램을 제 2 도에서 설명한다. 입력 클럭 펄스는 경로(115)를 통하여 D래치(21)의입력 및 D래치(220)의 CLK 입력에 연결되는 한편, 입력 클럭 펄스 열의 반전 또는 상보 클럭 펄스는 경로(215)를 통하여 래치(210)의 CLK 입력 및 래치(220)의입력에 연결된다. 래치(210)의 Q출력은 경로(211)를 통하여 래치(220)의 D입력에 연결되는 한편, 래치(210)의출력은 경로(212)를 통하여 래치(220)의입력에 연결된다. 래치(220)의 Q 출력은 경로(221)를 통하여 출력 버퍼(230)의 제 1 입력 및 래치(210)의입력에 연결되는 한편, 래치(220)의출력은 경로(222)를 통하여 차동 출력 버퍼(230)의 제 2 입력 및 래치(210)의 D입력에 연결된다.
제 2 도로부터 알 수 있는 바와같이, 프리스케일러(110)는 유일하게 D래치들로만 구성되어 있으며, 임계적 신호 경로의 단들사이에는 어떠한 논리 게이트도 필요하지 않다. 래치들사이에는 아무런 중간 논리 게이트도 요구되지 않기 때문에, 도시된 구성은 주어진 처리 기법을 이용하여 구성될 수 있는 대체로 가장 빠른 논리 회로이다. 그외에도, 도시된 구성에 따라서, 래치 회로를 변경시켜 속도를 증가시킬 수 있는데, 이러한 변화 때문에 논리 게이트의 기능을 래치 회로내에 합체시키는 어려움에 얼마나 영향을 미칠것인가에 대해서는 고려하지 않아도 된다.
제 1 도의 전체 구성중에 1/2 정수 분주기 부분은 프리세트가능 카운터(120)와 지연카운터(130)와, 가산기-누산기(150) 및 멀티플렉서(140)의 조합으로 구성된다. 프리세트가능 카운트-다운 카운터(120)의 세부사항은 제 4 도에서 설명된다. 경로(111a)에 연결되어 있는 카운트-다운 카운터(120)의 입력 CLK은 D래치(401a)의 클럭 입력에 연결되며, 이 래치의 출력 Q는 클럭 입력이 로우일때 D입력을 플로우하며(follow)클럭 입력이 하이일때 래치한다. 또한 경로(111a)는 D래치(401b)의 클럭 입력에 연결되며, 이 래치의 출력 Q는 클럭 입력이 하이일때 D 입력을 플로우하며 클럭 입력이 로우일때 래치한다. 경로(114)에서 Enable 입력은 AND 게이트(422)의 제 1 입력 및 AND 게이트(441)의 제 1 입력에 연결된다. AND 게이트(422)의 출력은 OR 게이트(443)의 제 1 입력에 연결되는 한편, AND 게이트(441)의 출력은 OR 게이트(443)의 제 2 입력에 연결된다. 프로그래밍 데이타 비트 P1은 경로(431)를 통하여 AND 게이트(441)의 제 2 입력에 연결된다. OR 게이트(443)의 출력은 래치(401a)의 D 입력에 연결되는 한편, 래치(401a)의 Q 출력은 래치(401b)의 D 입력에 연결된다. 래치(401b)의 Q 출력은 경로(450-1)를 통하여 AND 게이트(442) 제 2 입력 및 래치(402a 및 402b)의 클럭 입력에 연결된다.
제 4 도에서 설명된 카운트-다운 카운터의 디코우딩 논리 체인은 일련의 블록(401-9) 내지 (410-2)으로 나타내며, 그중의 두 블록만을 제 4 도의 블록 다이어그램에서 상세히 도시하고 있다. 디코우딩 체인 블록은 각기 A로 지정되어 있는데, 이것은 블록(410-9)에서 설명되는 로직이 각각의 블록(410-2) 내지 (410-8)에서와 동형의 것으로 복제된 것이라는 사실을 나타내는 것이다. 그러므로, 상세한 기능적인 상호 접속은 제 4 도에 도시된 카운터의 최종단 또 제 9단만을 참조하여 설명될 것이다.
그외에도, 제 4 도의 기능적인 배선도로부터 알 수 있는 바와 같이, 카운터(120)의 각각의 단은 한쌍의 D래치로 구성되며, 소정 단의 각각의 래치쌍의 클럭 입력은 선행 단중의 제 2 래치의 Q 출력 및 선행 단중의 제 1 래치의 D 입력에 연결되어 있다. 또한, 각각의 단의 래치쌍중의 제 1 래치의 Q 출력이 래치쌍중의 제 2 래치의 D 입력에 연결되어 있는 것을 알 것이다.
인코우딩 체인 각 단에서 디코우딩 논리는, 상기 기술된 바와 같이, 제 1 단을 제외한 각각의 단에서와 동형의 것으로 복제된 것이다. 이하 각각의 디코우딩 논리 단을 블록(410-9)을 참조하여 설명한다. P9에서 최고 순위의 입력 데이타 비트는 경로(439)를 통하여 OR 게이트(420)의 제 1입력 및 D 래치(409a 및 409b)의 P입력에 연결된다. 디코우딩 체인중의 최고차 단(410-9)내 OR 게이트(420)로의 제 2 입력은 정적(static) 논리 제로 또는 로우 상태인 VLO에 연결되어 있으며, 선행 단내의 복제한 OR 게이트로의 대응하는 제 2 입력이 경로(411-9b)에 연결되는 것은 명확하다.
래치(409b)의 출력 Q은 경로(450-9)를 통하여 OR 게이트(421)의 제 1 입력에 연결되는 한편, 최고 순위 디코우딩 논리 블럭(410-9)의 OR 게이트(421)의 제 2 입력은 경로(412-9a)를 통하여 정적 논리 제로 또는 로우 상태인 VLO에 연결되어 있다. 선행 단에서 동일하게 복제된 게이트(421)로의 대응하는 제 2 입력이 경로(412-9b)에 연결되는 것은 명확하다.
OR 게이트(420)의 출력은 경로(411-9b) 및 AND 게이트(422)의 제 1 입력에 연결된다. OR 게이트(421)의 출력은 AND 게이트(443)의 제 1 입력에 연결된다. 경로(113)를 통해 전달되는 Preset 입력 신호는 카운터(120)의 제 2 단 내지 제 9 단내 모든 D 래치 PS 입력에 연결되며, 또한 경로(452-9)를 통하여 AND 게이트(423)의 제 2 입력 및 AND 게이트(442)의 제 2 입력에 연결된다. AND 게이트(442 및 423)의 출력은 각기 OR 게이트(424)의 제1 및 제 2 입력에 연결되며, OR 게이트(424)의 출력(412-9b)은 선행 디코우딩 논리 블록 A내의 게이트(421)에 대응하는 복제된 OR 게이트의 제 2 입력에 연결된다.
디코우딩 체인은 카운터중의 디코우딩 논리 블록(410-2 내지 410-9)과 상이한 제 1 단에 상응하는 최종 블록을 가지며, 이러한 최종 디코우딩 단은 기본적으로 구성되거나 또는 NOR 게이트로 구성되어 있다. NOR 게이트(410-1)는 경로(412-1)를 통하여 제 2 단의 디코우딩 블록(410-2)의 출력(412-2b)에 연결된 제 1 입력을 갖는다. NOR 게이트(410-1)로의 제 2 입력은 제 1 단의 래치(410b)의 Q 출력에 연결되어 있다.
그러므로, 제 4 도에서와 같이 구성되고 도시된 논리 요소가 리플 카운터를 포함하는 것은 명확하다. 경로(111a)를 통하여 전달된 입력 클럭 레이트(rate)는 단지 제 1 단(래치 401a 및 401b)만을 동작시키는데 필요하다. 후행 제 2 단 내지 제 9 단은 저속으로 동작하므로 전력소비가 작다. 도시된 디코우딩 논리는 제 1 단 이상의 모든 단들에게 레지스터 값을 변경시키는 것을 제외하고는 전력이 똑같이 정해지게 해준다. 경로(113)를 통하여 제어된 바와 같은 프리세트 기능은 프리세트 데이타로 하여금 리플카운터의 단들을 계속 리플시키게 하기 보다는 디코우드 체인의 각각의 노드를 프리세트 한다. 이러한 구성으로 인하여 다른 많은 통상적인 구성의 장치에서 실행가능한 시간보다 훨씬짧은 시간내 프리세트가 수행된다. 카운터내 각각의 노드가 프리세트될 논리 상태는, 예를들면, 제 4 도의 논리 다이어그램에서 도시된 바와 같이, 프로그램 데이타(P1내지 P9)에 의해 직접 제어된 부수적인 디코우드 체인에 의해 제공된다.
제 4 도로부터 알 수 있는 바와 같이, 래치(401a) 및 (401b)로 구성된 제 1 카운터 단은 Enable 입력이 논리 하이, 또는 1일때 프리세트되며, 그 다음에 Enable 입력이 논리 로우 또는 0일때 CLK 입력을 통하여 프리스케일러 출력으로 부터 들어오는 펄스를 카운트하지 않는다. 제2 및 후속 단에서의 래치는 프리세트 제어입력 PS를 포함하는데, 이 제어입력 PS는 클럭 입력을 필요로 하지 않으며 래치를 단의 대응하는 데이타(P…) 입력상에 존재하는 상태로 세트시킨다.
제 4 도에서 설명된 디코우딩 논리를 전류모드(currentmode) 차동 논리로 실제로 구현한 것은 카운터의 임계적인 경로로 통한 데이타의 지연에 약간의 영향을 미친다.
본 발명은 가능한 다른 디코우딩 체인 구성을 예기하고 있으며, 디코우딩 체인의 각각의 노드가 대응하는 단일의 카운터 단과 관련있는 경우로 제한되는 것이 아니라는 사실을 알아야 한다. 2입력 게이트보다는 3입력 게이트를 이용하는 디코우드 체인은 두개의 리플 카운터 단과 연관된 노드를 가질 수 있다. 병렬 디코우드 체인에 의해 결정된 값으로 프리세트한다는 개념때문에 여러개의 노드가 있는 다른 디코우딩 구성도 역시 유익할 수 있다.
전체 분주 회로의 속도 특성을 더욱 개선하기 위하여, 제 4 도에서 게이트(441, 442 및 443)로서 개략적으로 도시된 바와 같은 논리 요소를 래치 요소(401a)의 D 입력에 합체시키는 것이 바람직한 것을 알게 되었다. 차동 D 래치의 입력에 합체된 두 레벨의 직렬 게이트에 대한 하나의 실시예를 제 3 도의 실시예로 설명한다. 도시된 상호 접속에 따르면, 제 3 도에서 예시된 게이트의 기능은 2입력 멀티플렉서이다. CLK가 논리하이 또는 1일때, 이 회로의 Q 출력은 (A*C)+(B*C)가 될 것으로, 이 값은 제 4 도의 게이트(441, 442 및 443)에 의해 수행된 기능이다. 이러한 합제 접근법은 기술된 프로그램가능 분주기의 동작 속도 역량을 개선하기 위하여 제 1 도의 전체 회로중의 가능한 부분이라 어느 부분에서라도 이용된다.
제 1 도의 지연 카운터(130)는 제5a도에서 기능 블록 다이어그램으로 상세히 설명되며, 그 동작은 제5B도의 타이밍 다이어그램을 함께 참조하여 가장 쉽게 설명된다. 경로(112)에서 (카운트-다운 카운터(120)의 EOC 출력에 대응하는) START 입력은 래치(501)의 D 입력에 연결된다. 경로(111b)에서 CLK 입력은 D 래치(501, 502, 503, 504, 505, 506, 507 및 508)의 클럭 입력에 연결된다.
래치(501)의 Q 출력은 경로(520)를 통하여 OR 게이트(510)의 제 1 입력으로 연결된다. 래치(502)의 Q 출력은 경로(521)를 통하여 AND 게이트(512)의 제 1 입력에 연결되고, 경로(117)에서 OUT 출력 및 래치(506)의 D 입력에 연결된다. 래치(503)의 Q 출력은 경로(522)를 통하여 OR 게이트(510)의 제 2 입력 및 OR 게이트(514)의 제 1 입력에 연결된다. 또한, 래치(503)의 Q 출력은 래치(504)의 D 입력에 연결된다. 래치(504)의 Q 출력은 경로(523)를 통하여 래치(505)의 D 입력에 연결된다. 래치(505)의 Q 출력은 AND 게이트(515)의 제 1 입력 및 NOR 게이트(513)의 제 1 입력에 연결된다. 경로(116)에서 제산-인에이블 입력(DIV-EN)은 NOR 게이트(513)의 제 2 비반전 입력에 연결된다. NOR 게이트(513)의 출력은 래치(507)의 D 입력에 연결되며, 래치(507)의 Q 출력은 경로(525)를 통하여 AND 게이트(512)의 제 2 반전 입력 및 NOR 게이트(511)의 제 2 입력에 연결된다.
AND 게이트(512)의 출력은 경로(113)에서 지연 카운터(130)의 Preset 출력을 포함한다. 경로(118)에서 지연 카운터의 HD-Out 출력은 래치(506)의 Q 출력으로 부터 발생된 것이며, 경로(114)에서 카운터(130)의 RC-EN 출력은 래치(508)의 Q 출력으로 부터 발생된 것이다.
경로(151)에서 Long-Count 입력은 AND 게이트(514)의 반전 입력 및 AND 게이트(515)의 입력에 연결된다. AND 게이트(514 및 515)의 출력은 각기 OR 게이트(516)의 제1 및 제 2 입력에 연결되며, OR 게이트(516)의 출력은 래치(508)의 D 입력에 연결된다.
제5a도에 도시된 구성에 따르면, 제 1 도의 지연 카운터(130)는 어떠한 두개의 래치들사이에 단일의 2레벨 전류 스티어링 게이트를 군데 군데 배치하여 그 이상의 게이트가 필요하지 않도록 구성된 로직의 마스터 및 슬레이브 래치구성으로 이루어져 있다. 도시된 논리 게이트는 모두 그의 대응하는 래치의 입력에 합체되어 있다. Start 신호는 제 4 도의 리플 카운터의 디코우더내 마지막 게이트에 의해 발생된 카운트 종료 신호와 동일하다. 제 4 도에서 (410-1)로 지정된 마지막 디코우드 게이트는 래치(501)의 입력에 합세된다.
제5B도의 지연 카운터 타이밍 다이어그램으로부터 알 수 있는 바와 같이, 경로(151)에서 Long-Count가 논리 로우일때, 리플 카운터 인에이블(경로(114)에서 RC-EN)은 Start 신호가 논리 하이상태로 진행한 다음 제 4 클럭 에지에서 논리 로우 상태로 진행한다. Long-Count가 논리 하이인 경우, 래치(508)은 래치(503)에 의하기 보다는 래치(505)에 의해 구동되어, RC-EN은 Start 신호가 나타난 다음에 제 4 에지 이후라기 보다는 제 5 에지에서 논리 로우 상태로 진행한다. 멀티플렉서로 공급된 분주기에 필요한 정상 출력 신호는 래치(502)로부터 발생된 것이며, 1/2 클럭 간격 지연된 출력 펄스는 래치(506)로 부터 발생된 것이다. 그러므로, 지연 카운터는 경로(151)에서 Long-Count 입력에 나타나는 신호의 논리 상태에 따라서 넷과 다섯의 지연 카운트 사이에서 가변한다.
본 발명과 함께 사용하는데 적합한 가산기-누산기의 기능 블록 다이어그램을 제 6 도에서 설명한다. 경로(116a)에서 제산-인에이블 입력은 신호 레벨 시프터(610)의 입력에 연결되는데, 이 시프터(610)는 논리상태 목적상 대등한 두개의 출력 L1 및 L3를 가지고 있다. 시프터(601)의 출력 L1은 D 래치(601)의 리세트입력 및 D 래치(604)의 리세트 입력에 연결되는 한편, 출력 L3은 래치(602)의 프리세팅 입력 PS에 연결된다.
최하위 프로그래밍 데이타 비트 P0는 경로(171)를 통하여 합체된 AND 게이트(621)의 제 1 입력 및 합체된 배타적 OR 게이트(622)의 제 1 입력과 래치(602)의 P 입력에 연결된다. 지연 카운터(130)의 HD-Out 출력은 경로(118b)를 통하여 래치(601, 602, 603, 및 604)의 클럭 입력에 연결된다. 합체된 AND 게이트(612)의 출력은 래치(601)의 D 입력에 연결되는 한편, 합체된 배타적 OR 게이트(622)의 출력은 래치(602)의 D 입력에 연결된다. 경로(151)에서 가산기-누산기의 Carry 출력은 래치(601)의 Q 출력으로 발생된 것이며, 경로(152)에서 가산기-누산기의 Sum 출력은 래치(604)의 Q 출력으로부터 발생된 것이다.
래치(602)의 Q 출력은 래치(603)의 D 입력에 연결된다. 래치(603)의 Q 출력은 래치(604)의 D 입력과 AND 게이트(621) 및 배타적 OR 게이트(622)의 제 2 입력에 모두 연결된다.
제 6 도에 도시된 바와 같이 구성된 래치 요소에 따르면 가산기-누산기는 SUM 출력보다 먼저 하나의 분주 사이클을 하이로 진행시키는 Carry 출력을 갖는다. 제 1 도의 분주기가 1/2 정수 계수로 프로그램될때, 제수 데이타 비트 P0가 1이 되므로, P0가 연속하여 발생할때 유지된 1비트의 현행 합의 Sum 및 Carry 출력은 서로 바뀌어져, 하나의 사이클에서는 Sum이 논리 1이 되고 Carry가 논리 0가 되며 다음 사이클에서는 상기 각각의 논리상태가 반전된다. Sum 출력이 한 사이클 지연되는 경우, Carry 및 지연된 SUM 출력은 두 출력이 모두 논리 1이고 두 출력이 모두 논리 0인 상태를 서로 번갈아가면서 순환된다. 이것은 1/2정수를 정확히 제산하는 프로그램가능 제산기에 필요하다. 그러므로, 제 6 도의 1비트 가산기-누산기는 입력 비트를 누산기의 선행 상태에다 가산하며 하나의 Sum 비트 및 하나의 Carry 비트를 제공한다. 클럭은 클럭 전이중의 하강 에지에서 각각의 출력이 변하도록 위상에 맞추어진다. 상기 설명된 바와 같이, Sum 출력은 제 1 도의 지연 카운터(130)로부터 정상 출력 펄스와 1/2 비트 지연된 출력 펄스중의 하나를 선택하는 한편, Carry 비트는 지연 카운터 사이클이 하나의 카운트만큼 증분할 시기를 결정한다.
제 1 도의 멀티플렉서(140) 및 출력 버퍼(160)는 본 기술분야에서 공지인 통상의 차동 회로이다. 그러므로, 이 회로에 대한 세부 사항은 더이상 설명하지 않는다.
예시적인 실시태양에 관한 상기 설명은 프리스케일러 입력에서의 클럭 에지로부터 프로그램가능 분주기 출력까지의 지연이 지연 카운터(130)의 정상 출력 또는 1/2 비트 지연된 출력이 가산기-누산기(150)와 관련하여 멀티플렉서(140)에 의해 선택되는가의 여부에 좌우된다는 점에서 이상적인 동작을 가정한 것이었다. 실제로, 이러한 사실은, 1/2 정수 카운터가 1/2 정수 모드에서 동작할때, 분주기 출력중의 원하지 않은 저조파 주파수 성분으로 결과되는 전체의 프로그램가능 분주기의 교번 출럭 펄스에서 이상적인 타이밍으로 부터의 약간의 변동이 있다는 점에서, 언밀히 말해서 정확하지는 않다. 이것은 분주기 출력 주파수의 스펙트럼 분석기 디스플레이에 의해 명확하게 된다. 관측된 저조파 라인은 N으로의 제산과 N+1로의 제산과를 단순히 교번시키는 것을 (N+1/2)로의 제산 영산을 근사화하기 위해 사용한 경우에 얻게 되는 레벨이하의 30dB 보다 큰 것이 보통이다. 저조파의 정확한 억압 정도는 클럭 대 데이타 지연이 정상 출력과 /2 비트 지연된 출력과의 사이에서 얼마나 정확하게 조화되는가에 달려 있다. 회로 배선을 주의깊에 한다면, 클럭대 데이타 지연은 실제로 위상 동기 루프 회로의 동작에 미치는 나쁜 영향을 충분히 방지할 정도로 잘 조화될 수 있다.
제 1 도 내지 제 6 도를 참조하여 기술된 1/2 정수 분주기는 낮은 최소계수의 양호한 속도/전력 성능을 가지며, LSI 회로로서 설계하기가 용이하지만, 설명된 접근법은 본 발명의 원리에 따라서 동작하는 1/2 정수 제산기를 실제적으로 구성시키는 것만은 결코 아니다. 예를들면, 이중 계수 프리스케일러 및 2개의 제어 카운터를 기초로한 펄스-스월로잉(swallowing) 카운터는 비록 이 카운터가 제 1 도에서 기술된 구성에 따라 실현된 만큼의 낮은 최소계수를 성취하는 것이 어려울지라도, 본 발명에 따라서 실제의 1/2정수 분주기로 바람직하게 변경될 수 있다.
제 1 도의 회로는 1/2 정수 분주기를 클럭시키는 프리스케일러로부터 두 출력신호(클럭 및 그의 상호 클럭)을 이용하여 프리스케일러 입력에서 전체의 정수를 프로그램할 수 있다. 입력 클럭의 상승 및 하강 에지로부터 얻을 수 있는 모든 타이밍 정보가 보존되도록 직각(quadrature) 출력을 제공하기 위해 2분주 프리스케일러를 구성할 수 있다. 이러한 직각 출력을 제공하는 한가지 방법은 제 2 도의 프리스케일러(110)의 래치(210 및 220)로 부터의 출력을 이용하는 것이다. 이러한 방식으로, CLK 입력의 상승 및 하강 에지로부터 얻을 수 있는 모든 타이밍 정보는 프로그램가능 분주기 회로에 의해 사용하는데 유용하다. 직각 출력을 이용하는 것에 의해, 본 발명에 따라서 구성된 1/2 정수 분주기는, 프리스케일러로 부터의 모든 클럭 전이가 지연을 발생시키는데 유용하다면, 지연을 보다 미세하게 증분시킨 출력을 선택하는 폭넓은 가산기-누산기 멀티플렉서를 포함하도록 용이하게 확장될 수 있다. 예를들면, 2분주 프리스케일러의 직각 출력이 공급된다면, 1/4 정수 분주기는 프리스케일러 입력에서 1/2 정수가 모두 프로그램가능하도록 사용될 수 있다. 이러한 경우에 있어서, 분주기 출력에서 저조파의 억압은 입력 클럭의 정 및 부 제로-교차가 균일하게 간격되는 정도로 제한된다. 실제의 분수 정수 분주기는 프리스케일러없이, 입력 신호로부터 직접 클럭될 수 있기도 하며, 적절한 클럭 위상은 하이브리드 접합 및 합산기에 의해 달성된다. 이러한 사실은 증배된 기준 잡음이 제한의 원인이되는 위상 동기 루프 합성기에서 모든 기준 주파수를 증배하는 것을 최소화하는데 잠재적으로 유용하다. 이러한 접근법에 의해 주어진 출력 주파수에 간격을 주기 위해 성취될 수 있는 시간보다 설정 시간이 빨라진다.
본 발명의 원리에 따라 설계된 프로그램가능 제산기의 제 2 실시예를 제 7 도의 블록 다이어그램에 따라 설명한다.
제 7 도의 분주기는 기본적으로 클럭부 래치로 구성된 출력 멀티플렉서(MUX)(740)를 제외하고는 제 1 도의 분주기와 실질적으로 유사하다.
제 7 도로부터 알수 있는 바와 같이 입력 펄스 공급원은 경로(715)를 통하여 프리스케일러(710)에 연결되며, 이 프리스케일러는 예를들면, 2분주 회로를 포함한다. 경로(711)에서 프리스케일러 출력은 경로(711a)를 통하여 카운트-다운 카운트(720)의 CLK 입력에 연결되고, 경로(711b)를 통하여 지연 카운터(730)의 CLK 입력에 연결되며, 경로(711c)를 통하여 출력 멀티플렉서(740)의 CLK 입력에 연결된다.
프리세트가능 카운트-다운 카운터(720)는 카운터가 프리세트될 수치 값을 프로그램에 의해 결정된 가변성 표시로 제공하는 다중 라인 병렬 데이타 버스(770)를 갖는다. 버스(770)는 카운터(720)의 Data 입력을 향한다. 카운터(720)는 경로(712)를 통하여 지연 카운터(730)의 Start 입력에 연결된 출력 정어 EOC(카운트 종료)를 갖는다.
지연 카운터(730)는 경로(716)를 통하여 제산-인에이블 신호를 수신하기 위해 연결된 제산-인에이블(DIV-EN) 입력을 갖는다. 지연 카운터(730)는 경로(713)를 통하여 카운트-다운 카운터(720)의 Preset 입력에 연결된 Preset 제어 출력 및 경로(714)를 통하여 카운트-다운 카운트(720)의 Enable 입력에 연결된 RC-EN 제어 출력을 갖는다.
지연 카운터(730)는 경로(717)를 통하여 멀티플렉서(740)의 입력 A에 연결된 제 1 출력 Out 및 경로(718)를 통하여 멀티플렉서(740)의 입력 B에 연결된 제 2 출력 HD-Out를 더 포함한다.
멀티플렉서(740)의 출력(719)은 경로(719a)를 통하여 가산기-누산기(750)의 CLK 입력에 연결된다. 제산-인에이블 신호는 경로(716a)를 통하여 가산기-누산기(750)의 DIV-EN-L 입력에 연결된다. 버스(770)상의 정보중의 최하위 비트 P0는 경로(771)를 통하여 가산기-누산기(750)의 입력 IN에 연결된다. 가산기-누산기(750)는 경로(751)를 통하여 지연 카운터(730)의 Long-Count 입력에 연결된 Carry 출력을 갖는다. 그외에도, 가산기-누산기(750)는 경로(752)를 통하여 멀티플렉서(740)의 Select 입력에 연결된 Sum 출력을 갖는다.
멀티플렉서(740)는 경로(719)를 통하여 출력 버퍼(760)의 입력에 연결된 출력 Out를 가지며, 상기 버퍼는 본 발명의 분주기를 이용하는 장치에 의해 사용하기 위한 분주기 출력(761) 및 그의 상보 출력(762)을 공급한다.
제 1 도의 프리스케일러(110)과 마찬가지로, 프리스케일러(710)는 대칭적이며 완전히 차동적인 회로를 특징으로 하며, 요소(720, 730, 740, 750 및 760)으로 구성된 1/2 정수 분주기를 구동하는 차동 출력을 제공한다. 프리스케일러(710)의 출력(711)은 출력 신호가 두개의 대칭적인 액티브 노드들사이의 전압이 된다는 특성을 갖게되어, 그 상보신호는 출력 노드에 공급된 신호를 반전시킴으로써 지연없이 얻게되며, 정극성 진행 및 부극성 진행 출력 전이는 시간에 맞추어 동일하게 간격을 두고 분포된다. 그래서, 프리스케일러 출력의 정극성 진행 에지 및 부극성 진행 에지는, 제 1 도의 실시예와 마찬가지로, 클럭 위상으로서 제 7 도의 프리스케일러를 제외한 나머지 부분의 회로에 의해 사용될 수 있다.
제 7 도의 분주기의 구성 및 동작은 두가지의 중대한 예외 사항을 제외하고는 제 1 도의 분주기의 구성 및 동작과 실질적으로 유사하다. 상기 언급한 첫번째 차이는 클럭부 래치를 출력 멀티플렉서(740)로서 사용한다는 것이다. 가산기-누산기(750)의 Sum 출력은 멀티플렉서(740)로 하여금, 어떤 하나의 위상에서 분주기 출력으로서 정상 펄스를 입력 A로부터 선택하게 해주며, 그 상보의 위상에서 분주기 출력으로서 1/2 비트 지연된 펄스를 입력 B로부터 선택하게 해준다. 클럭부 멀티플렉서(740)의 효과는 최종 클럭부 래치와 최종 분주기 출력과의 사이에 보다 적은 수의 게이트가 있다는 것으로, 이는 최종 클럭 타이밍이 보다 조금 불규칙하게 변동(jitter)하게 해준다.
제 7 도에서 자세히 도시되지 않은 두번째 차이점은 지연 카운터(730)의 Preset 출력이 단순히 제5A도의(512)와 같은 AND 게이트의 출력이 되기보다는 제5A도의 래치(502)와 유사한 래치의 버퍼된 출력이 된다는 것이다. 이러한 변화때문에 Preset 펄스가 카운트-다운 카운터(720)에 보다 오래도록 제공되며, 이로써 카운터(720)의 타이밍 요건이 수월해진다.
제 7 도의 가산기-누산기(750) 및 멀티플렉서(740)는 각기 제 8 도 및 제 9 도에서 그 기능을 보다 상세히 설명된다. 제 7 도의 나머지 부분의 기능 블록은 상기 논의된 지연 카운터(730)의 Preset 출력을 제외하고는 제 1 도의 기능 블록과 동일하다.
제 8 도를 참조하면, 버스 리이드(711)의 프로그램 비트 P0는 NOR 게이트(801)의 반전 입력에 연결되며, 이 NOR 게이트는 클럭부 래치(803)의 D 입력에 합체되어 있다. 또한, 리이드(711)는 배타적 OR 게이트(807)의 제 1 입력에 연결되며, 이 배타적 OR 게이트는 클럭부 래치(809)의 D 입력에 합체되어 있다. 가산기-누산기(750)에 필요한 클럭 신호는 리이드(719a)에서 멀티플렉서(740)의 출력으로부터 얻어지고, 가산기-누산기(750)의 래치(803, 805 및 809)의 클럭 입력에 연결된다. 경로(751)에서 Carry 출력은 래치(803)의 Q 출력에서 얻어지고, 경로(752)에서 Sum 출력은 래치(809)의 Q 출력에서 얻어진다. 래치(809)의 Q 출력은 또한 래치(805)의 D 입력에 연결되며, 이 래치(805)의 Q 출력은 배타적 OR 게이트(807)의 제 2 입력 및 NOR 게이트(801)의 비 반전 입력에 연결된다.
제 9 도를 참조하면, 경로(717)에서 멀티플렉서(740)로의 A 입력은 AND 게이트(901)의 비 반전 입력에 연결되는 한편, 경로(718)에서 B 입력은 AND 게이트(903)의 제 1 입력에 연결된다. 경로(752)에서(제 8 도의 누산기의 SUM 출력에 연결됨) 선택 입력은 배타적 NOR 게이트(909)의 제 1 입력과, AND 게이트(903)의 제 2 입력 및 AND 게이트(901)의 반전 입력에 연결된다. 경로(711c)에서 멀티플렉서(740)로의 클럭 입력 CLK는 배타적 OR 게이트(909)의 제 2 입력에 연결되며, 이 게이트(909)는 D 래치(907)의 클럭 입력에 합체된다. 게이트(901) 및 (903)의 출력은 각기 OR 게이트(905)로의 제1 및 제 2 입력에 연결되며, 이 게이트(905)는 래치(907)의 D 입력에 합체된다. 래치(907)의 Q 출력은 경로(719)에서 분주기 출력으로서 작용하며 경로(719a)에서 제 7 도 및 제 8 도의 가산기-누산기(750)에 필요한 클럭 펄스공급원으로서 작용한다.
본 발명이 예시적인 실시예를 참조하여 기술되었으며, 그에 관한 세부 사항은 실시예를 위해서만 제시되었다. 본 발명의 범주 및 정신은 첨부된 청구범위로 규정될 것이다.

Claims (9)

  1. 입력 신호의 주파수를 분주하기 위한 프로그램가능 분주기에 있어서, 상기 프로그램가능 분주기(100; 700)는 : 입력(115 ; 715)을 통해 수신된 입력 신호의 주파수를 프리스케일러 계수로 분주하여 그 분주된 주파수 신호를 프리스케일러 출력(111 ; 711)에 제공하는 프리스케일러(110 ; 710)와, 프로그램가능 카운터(120, 130, 140, 150 ; 720, 730, 740, 750)를 포함하되 ; 상기 프로그램가능 카운터는, 상기 프리스케일러 출력에 결합된 클럭 입력(CLK), 가변 제수 데이타의 수신을 위한 데이타 입력 수단(Data) 및 출력(EOC)을 갖고서, 상기 프리스케일러의 출력으로부터 상기 클럭 입력에 수신되는 펄스의 수가 상기 가변 제수 데이타에 의해 표현되는 수와 동일할 때마다 상기 출력(EOC)에 카운트 종료 펄스를 발생하는 프리세트가능 카운트-다운 카운터(120 ; 720), 상기 프리스케일러의 출력 및 상기 프리세트가능 카운트-다운 카운터에 결합되고, 제1 및 제 2 출력(Out 및 HD-Out)을 갖는 지연 카운터(130 ; 730), 상기 지연 카운터에 결합된 지연 카운터 제어 수단(150 ; 750) 및 상기 지연 카운터의 제1 및 제 2 출력 및 상기 지연 카운터 제어 수단에 결합되고, 출력(Out)을 갖는 선택 수단(140 ; 740)을 구비하고 ; 상기 지연 카운터, 상기 지연 카운터 제어 수단 및 상기 선택 수단들은 교번하는 카운트-다운 카운터 동작 사이클에서 상기 카운트-다운카운터 출력 펄스의 수신시로부터 제 1 수의 프리스케일러 출력 펄스들 동안 또한 상기 카운트-다은 카운터 출력 펄스의 수신시로부터 제 2 수의 프리스케일러 출력 펄스들 동안 상기 프리세트가능 카운트-다운 카운터를 디스에이블시켜, 프로그램가능 분주기 동작의 교번 사이클에서 상기 지연 카운터의 제1 및 제 2 출력을 상기 선택 수단의 출력으로 통과시키되, 상기 지연 카운터의 제 1 출력이 상기 지연 카운터의 제 2 출력에 대하여 프리스케일러 출력 펄스 주파수의 반주기만큼 지연되도록, 접속되어 동작하는 프로그램가능 분주기.
  2. 제 1 항에 있어서, 상기 프리스케일러(110 ; 710)는 그의 출력이 두개의 대칭적인 액티브 노드(221, 222)간의 전압차를 포함함으로써 상기 프리스케일러의 상보 출력 신호가 실질적으로 지연없이 얻어질 수 있도록 구성되고 ; 상기 프리스케일러의 출력 신호의 정극성 진행 에지(positive-going edge) 및 부극성 진행 에지(negative-going edge)는 상기 지연 카운터에 의해 사용되는 프로그램가능 분주기.
  3. 제 1 항에 있어서, 상기 프리세트가능 카운트-다운 카운터는 리플 카운터(410)를 포함하고 ; 상기 데이타 입력 수단은 제수 데이타를 전달하는 여러개의 병렬 입력 데이타선(P1-P9)을 포함하고 ; 상기 리플 카운터의 각단은 그에 대응하는 상기 입력 데이타선에 제각기 결합되는 프로그램가능 분주기.
  4. 제 3 항에 있어서, 상기 리플 카운터는 여러개의 노드를 갖는 디코딩 로직(410-419)을 포함하고, 상기 노드의 각각은 상기 입력 데이타선을 통해 상기 리플 카운터에 제공되는 데이타에 따라 상기 디코딩 로직 노드들과 상기 리플 카운터단들을 모두 프리세트하는 수단과 적어도 하나의 리플 카운터단에 관련되어 있는 프로그램가능 분주기.
  5. 제 1 항에 있어서, 상기 지연 카운터 제어 수단은 상기 입력 데이타 선들중의 하나(P0)에 결합된 제어입력(1N), 상기 지연 카운터의 제 2 출력(HD-Out)에 결합된 클럭 입력(CLK), 상기 지연 카운터의 제어입력(Long-Count)에 결합된 캐리 출력(Carry) 및 상기 선택 수단에 결합된 합 출력(Sum)을 갖는 가산기-누산기(150)를 포함하고 ; 상기 가산기-누산기는 그의 클럭 입력이 사전결정된 전이를 경험할 때마다 상기 입력 데이타 선들중의 하나(P0)에 나타나는 입력 신호 비트를 누산기의 이전 상태에 가산하여 상기 합 출력 및 캐리 출력에 적절한 합 및 캐리 논리 상태 정보를 각각 제공하도록 동작하며 ; 상기 캐리 출력은 제1 및 제 2 수의 프리스케일러 출력 펄스중의 어느 것을 상기 카운트- 다운 카운트를 디스에이블하는 기간으로서 사용할 것인가를 결정하고, 상기 합 출력은 상기 지연 카운터의 상기 제1 및 제 2 출력중의 어느 것을 상기 선택 수단의 출력에 통과시킬 것인가를 결정하는 프로그램가능 분주기.
  6. 제 5 항에 있어서, 상기 선택 수단은 상기 지연 카운터(130)의 상기 제1 및 제 2 출력에 각각 결합된 제 1 및 제 2 입력(A 및 B)과 상기 가산기-누산기(150)의 상기 합 출력에 결합된 선택 제어 입력(Select)을 갖는 멀티플렉서(140)를 포함하고 ; 상기 멀티플랙서의 제1 및 제 2 입력들중의 하나는 상기 선택 제어 입력(Select)의 2진 논리 상태에 따라 멀티플렉서의 출력(Out)에 결합되는 프로그램가능 분주기.
  7. 제 6 항에 있어서, 상기 멀티플렉서 출력에 결합된 입력과 상기 프로그램가능 분주기의 출력으로서 작용하는 상보 출력(161, 162)을 갖는 차동 출력 버퍼(160)를 더 포함하는 프로그램가능 분주기.
  8. 제 3 항에 있어서, 상기 지연 카운터 제어 수단은 상기 입력 데이타 선들중의 하나(P0)에 결합된 제어입력(1n), 상기 선택 수단의 출력에 결합된 클럭 입력(CLK), 상기 지연 카운터의 제어 입력(Long-Count)에 결합된 캐리 출력(Carry) 및 상기 선택 수단에 결합된 합 출력(Sum)을 갖는 가산기-누산기(750)를 포함하고 ; 상기 가산기-누산기는 그의 클럭 입력이 사전 결정된 전이를 경험할 때마다 상기 입력 데이타 선들중의 하나(P0)에 나타나는 입력 신호 비트를 누산기의 이전 상태에 가산하여 상기 합 출력 및 캐리 출력에 적절한 합 및 캐리 논리 상태 정보를 각각 제공하도록 동작하며, 상기 캐리 출력은 제1 및 제 2 수의 프리스케일러 출력 펄스들 중의 어느것을 상기 카운트-다운 카운터를 디스에이블하는 기간으로서 사용할 것인가를 결정하고, 상기 합 출력은 상기 지연 카운터의 상기 제1 및 제 2 출력중의 어느것을 상기 선택 수단의 출력에 통과시킬 것인가를 결정하는 프로그램가능 분주기.
  9. 제 8 항에 있어서, 상기 선택 수단은 상기 지연 카운터(730)의 상기 제1 및 제 2 출력에 각각 결합된 제1 및 제 2 입력(A 및 B), 상기 가산기-누산기(750)의 상기 합 출력에 결합된 선택 제어 입력(Select) 및 상기 프리스케일러의 출력에 결합된 클럭 입력을 갖는 멀티플렉서(740)를 포함하고 ; 상기 멀티플렉서(740)는 상기 클럭 입력에 나타나는 신호의 사전결정된 전이시에 동작하여 상기 선택 제어 입력의 논리 상태에 따라 상기 멀티플렉서의 제1 및 제 2 입력(A 및 B)중의 하나를 래치 수단의 출력에 결합하는 클럭부 래치수단(907)를 구비하는 프로그램가능 분주기.
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