JPH0450754B2 - - Google Patents
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- JPH0450754B2 JPH0450754B2 JP23379082A JP23379082A JPH0450754B2 JP H0450754 B2 JPH0450754 B2 JP H0450754B2 JP 23379082 A JP23379082 A JP 23379082A JP 23379082 A JP23379082 A JP 23379082A JP H0450754 B2 JPH0450754 B2 JP H0450754B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は不揮発性半導体記憶装置の製造方法に
関する。特に、電気的書換えが可能であり、読出
し方式が非破壊型である１−トランジスタ型不揮
発性半導体記憶装置の製造方法に関する。
関する。特に、電気的書換えが可能であり、読出
し方式が非破壊型である１−トランジスタ型不揮
発性半導体記憶装置の製造方法に関する。
(2) 技術の背景
現在の不揮発性半導体記憶装置は選択トランジ
スタとメモリートランジスタの２−トランジスタ
によつて構成されており、メモリーセル部の面積
は少なくとも２つのトランジスタ分だけ必要なた
めに、集積化を進める上で大きな障害となつてい
た。そこで１−トランジスタ不揮発性半導体記憶
装置の提案がなされているが、この方式を実現す
る一つの方法として第１図に示したフローテイン
グゲート構造が提案されている。
スタとメモリートランジスタの２−トランジスタ
によつて構成されており、メモリーセル部の面積
は少なくとも２つのトランジスタ分だけ必要なた
めに、集積化を進める上で大きな障害となつてい
た。そこで１−トランジスタ不揮発性半導体記憶
装置の提案がなされているが、この方式を実現す
る一つの方法として第１図に示したフローテイン
グゲート構造が提案されている。
図において、１は半導体基板であり、２，３は
ソース・ドレインであり、４は絶縁物層であり、
５は金属よりなるフローテイングゲートであり、
６はゲート電極である。この構造において、書込
みはゲート電極６に比較的高電圧を印加してフロ
ーテイングゲート５に電荷を蓄積し、しきい値電
圧を上げることによつてなされ、読出しはソース
２、ドレイン３の間に所定の電圧を印加して、こ
のしきい値電圧の増大した素子を識別することに
よつてなされる。一方、消去の場合は、書込みと
全く逆の動作を行ない、しきい値電圧を復帰させ
る。上記の読出しにあたつてソース・ドレイン間
に印加する電圧は３〜５〔Ｖ〕程度でよいが、書
込み及び消去に使用される電圧は、例えば、20
〔Ｖ〕程度又はそれ以上で比較的高い。しかし、
この値はできる限り小さいことが望ましい。
ソース・ドレインであり、４は絶縁物層であり、
５は金属よりなるフローテイングゲートであり、
６はゲート電極である。この構造において、書込
みはゲート電極６に比較的高電圧を印加してフロ
ーテイングゲート５に電荷を蓄積し、しきい値電
圧を上げることによつてなされ、読出しはソース
２、ドレイン３の間に所定の電圧を印加して、こ
のしきい値電圧の増大した素子を識別することに
よつてなされる。一方、消去の場合は、書込みと
全く逆の動作を行ない、しきい値電圧を復帰させ
る。上記の読出しにあたつてソース・ドレイン間
に印加する電圧は３〜５〔Ｖ〕程度でよいが、書
込み及び消去に使用される電圧は、例えば、20
〔Ｖ〕程度又はそれ以上で比較的高い。しかし、
この値はできる限り小さいことが望ましい。
かかる１−トランジスタ型不揮発性半導体記憶
装置に安定な動作をさせる上で必須なことは、書
込み消去に伴なうしきい値電圧の変化（以下、△
Vthマージンという。）が大きいことである。読
み出し電圧は、情報が書込まれた状態におけるし
きい値電圧と情報が消去された状態におけるしき
い値電圧との間で設定されねばならないので、△
Vthマージンが大きいほど誤動作の可能性が少な
くなるからである。
装置に安定な動作をさせる上で必須なことは、書
込み消去に伴なうしきい値電圧の変化（以下、△
Vthマージンという。）が大きいことである。読
み出し電圧は、情報が書込まれた状態におけるし
きい値電圧と情報が消去された状態におけるしき
い値電圧との間で設定されねばならないので、△
Vthマージンが大きいほど誤動作の可能性が少な
くなるからである。
(3) 従来技術と問題点
上記のフローテイングゲート構造を有する
MOS型トランジスタを使用した不揮発性半導体
記憶装置は、△Vthマージンをある程度大きくす
ることは可能であるが、ピンホール等の発生を避
けるために基板とフローテイングゲートとの間に
介在するトンネル酸化膜をある限度を越えて薄く
することができないという不利益がある。
MOS型トランジスタを使用した不揮発性半導体
記憶装置は、△Vthマージンをある程度大きくす
ることは可能であるが、ピンホール等の発生を避
けるために基板とフローテイングゲートとの間に
介在するトンネル酸化膜をある限度を越えて薄く
することができないという不利益がある。
また他の不揮発性半導体記憶装置として、MIS
構造を有するトランジスタ、すなわち、金属より
なるゲート電極と半導体基板との間に絶縁物層を
介在させたものがある。この絶縁物層を構成する
物質により種々に分類され、現在ではMNOS
（metal nitride oxide semiconductor）構造を
有するものが主流となつている。第２図にこの
MNOS型トランジスタの基本構造の一例を示す。
図において、１１はシリコン（Si）基板であり、
１２，１３はソース・ドレインであり、１４は二
酸化シリコン（SiO2）よりなる絶縁物層であり、
１７は窒化シリコン（Si3N4）よりなる絶縁物層
であり、１６は金属よりなるゲート電極である。
動作方法は上述せるフローテイングゲートを有す
るMOS型トランジスタを使用した不揮発性半導
体記憶装置と同様で、フローテイングゲートの代
りにトラツプを有する窒化シリコン（Si3N4）層
１７中に電荷が蓄積される。ただ、MNOS構造
では書込み電圧を１０〔Ｖ〕程度以下に低減させ
ることが容易ではないので、最近、このMNOS
構造の薄い窒化シリコン（Si3N4）層の上部（ゲ
ート電極側）を酸化してSiO2とした構造、すな
わち、MONOS構造として書込み電圧の低減を
図つた例があり、８〔Ｖ〕程度の書込み電圧が実
現され従来の２−トランジスタ型の不揮発メモリ
の１つの欠点は改善されたが、△Vthマージンが
2.5〔Ｖ〕程度と小さいために１−トランジスタに
応用した場合、読出しの際の誤動作の可能性を有
する。又、窒化シリコン（Si3N4）の薄膜の形成
や、その表面酸化の制御が容易ではない等の工程
的不利益も避け難い欠点となつている。
構造を有するトランジスタ、すなわち、金属より
なるゲート電極と半導体基板との間に絶縁物層を
介在させたものがある。この絶縁物層を構成する
物質により種々に分類され、現在ではMNOS
（metal nitride oxide semiconductor）構造を
有するものが主流となつている。第２図にこの
MNOS型トランジスタの基本構造の一例を示す。
図において、１１はシリコン（Si）基板であり、
１２，１３はソース・ドレインであり、１４は二
酸化シリコン（SiO2）よりなる絶縁物層であり、
１７は窒化シリコン（Si3N4）よりなる絶縁物層
であり、１６は金属よりなるゲート電極である。
動作方法は上述せるフローテイングゲートを有す
るMOS型トランジスタを使用した不揮発性半導
体記憶装置と同様で、フローテイングゲートの代
りにトラツプを有する窒化シリコン（Si3N4）層
１７中に電荷が蓄積される。ただ、MNOS構造
では書込み電圧を１０〔Ｖ〕程度以下に低減させ
ることが容易ではないので、最近、このMNOS
構造の薄い窒化シリコン（Si3N4）層の上部（ゲ
ート電極側）を酸化してSiO2とした構造、すな
わち、MONOS構造として書込み電圧の低減を
図つた例があり、８〔Ｖ〕程度の書込み電圧が実
現され従来の２−トランジスタ型の不揮発メモリ
の１つの欠点は改善されたが、△Vthマージンが
2.5〔Ｖ〕程度と小さいために１−トランジスタに
応用した場合、読出しの際の誤動作の可能性を有
する。又、窒化シリコン（Si3N4）の薄膜の形成
や、その表面酸化の制御が容易ではない等の工程
的不利益も避け難い欠点となつている。
(4) 発明の目的
本発明の目的は、この欠点を解消することにあ
り、書込み電圧が低く、△Vthマージンが大き
く、動作が安定であり、電気的に書換えが可能で
あり、非破壊型読出し方式である１−トランジス
タ型不揮発性半導体記憶装置の製造方法を提供す
ることにある。
り、書込み電圧が低く、△Vthマージンが大き
く、動作が安定であり、電気的に書換えが可能で
あり、非破壊型読出し方式である１−トランジス
タ型不揮発性半導体記憶装置の製造方法を提供す
ることにある。
(5) 発明の構成
本発明によれば、(イ)半導体基板２１上に元素周
期表のＡ族またはVA族に属する物質の酸化物
よりなる絶縁物層２９を形成する工程と、(ロ)この
絶縁物層２９上に導電体層２６を形成する工程
と、(ハ)前記の絶縁物層２９と前記導電体層２６と
を所望の形状にパターニングする工程と、(ニ)加湿
酸素雰囲気中で酸化処理を行つて前記の導電体層
２６と前記の絶縁物層２９との界面と前記の絶縁
物層２９とチヤンネル層２１との界面とに、それ
ぞれ、第３の絶縁物層３１′と第１の絶縁物層３
０′とを形成する工程と、(ホ)前記の絶縁物層２９
を還元処理して、トラツプを多く含む第２の絶縁
物層２９″に転換する工程とを含む不揮発性半導
体記憶装置の製造方法が提供される。
期表のＡ族またはVA族に属する物質の酸化物
よりなる絶縁物層２９を形成する工程と、(ロ)この
絶縁物層２９上に導電体層２６を形成する工程
と、(ハ)前記の絶縁物層２９と前記導電体層２６と
を所望の形状にパターニングする工程と、(ニ)加湿
酸素雰囲気中で酸化処理を行つて前記の導電体層
２６と前記の絶縁物層２９との界面と前記の絶縁
物層２９とチヤンネル層２１との界面とに、それ
ぞれ、第３の絶縁物層３１′と第１の絶縁物層３
０′とを形成する工程と、(ホ)前記の絶縁物層２９
を還元処理して、トラツプを多く含む第２の絶縁
物層２９″に転換する工程とを含む不揮発性半導
体記憶装置の製造方法が提供される。
上記の目的を達成し、書込み電圧が低く、しか
も、△Vthマージンが大きいゲート構造を実現す
るためには、ゲート絶縁膜をなす物質を、高誘電
率を有する誘電体とし、しかもその誘電体は内部
にトラツプを形成しやすい材料を選択すればよ
い。
も、△Vthマージンが大きいゲート構造を実現す
るためには、ゲート絶縁膜をなす物質を、高誘電
率を有する誘電体とし、しかもその誘電体は内部
にトラツプを形成しやすい材料を選択すればよ
い。
すなわち、上記ゲート絶縁膜の層構造におい
て、トラツプを多数含み高誘電率を有する酸化物
層を第２の絶縁物層とし、この層の上下をこれよ
りもバンドギヤツプが大きく、蓄積された電荷を
安定に保持し、かつ、誘電率の小さい第１及び第
３の絶縁物層で挾んだ構造となしたときに、最も
効果的であり、更に、かかる構造を実現するため
の製造方法としては、半導体基板上に、例えば、
元素周期表のＡ族またはVA族よりなる物質の
酸化物よりなる第２の絶縁物層を形成したのち、
多結晶シリコン（polySi）等、導電体よりなる層
を形成し、上記のＡ，VA族の物質の酸化物層
がwetO2雰囲気において酸化種の導入路となりう
るという現象を利用して基板及び導電体層の酸化
を行ない、酸化物よりなる第３及び第１の絶縁物
層を形成し、更に、第２の絶縁物層を水素（H2）
を含む雰囲気中で還元して多数のトラツプを発生
させることとすると有利である。
て、トラツプを多数含み高誘電率を有する酸化物
層を第２の絶縁物層とし、この層の上下をこれよ
りもバンドギヤツプが大きく、蓄積された電荷を
安定に保持し、かつ、誘電率の小さい第１及び第
３の絶縁物層で挾んだ構造となしたときに、最も
効果的であり、更に、かかる構造を実現するため
の製造方法としては、半導体基板上に、例えば、
元素周期表のＡ族またはVA族よりなる物質の
酸化物よりなる第２の絶縁物層を形成したのち、
多結晶シリコン（polySi）等、導電体よりなる層
を形成し、上記のＡ，VA族の物質の酸化物層
がwetO2雰囲気において酸化種の導入路となりう
るという現象を利用して基板及び導電体層の酸化
を行ない、酸化物よりなる第３及び第１の絶縁物
層を形成し、更に、第２の絶縁物層を水素（H2）
を含む雰囲気中で還元して多数のトラツプを発生
させることとすると有利である。
上記の構成において、第３の絶縁物層は書込み
動作において、すなわち、電荷注入時にチヤンネ
ル層から第１の絶縁物層をトンネルした電荷が導
電体層に放電するのを防止するためのものであ
り、第１、第３の絶縁物層は共に電荷保持の機能
を有する。第２の絶縁物層は本発明の要旨に係
り、例えば、酸化タンタル（Ta2O5）を水素
（H2）により還元し、酸素（Ｏ）の空位よりなる
トラツプを多数発生させることにより実現された
電荷蓄積機能を有する誘電体層である。この誘電
体層は上記のフローテイングゲートほど多くの電
荷を蓄積することはできないが、MNOS構造よ
りは、はるかに多くの電荷を蓄積することが可能
であり、また、この層自体が誘電体であるため電
荷の移動を許さないのでフローテイングゲートの
ようにリーク電流が発生する可能性が小さく、第
１の絶縁物層を薄くしても保持時間が十分長いと
いう利点がある。一方、第１の絶縁物層を十分薄
くできるため書込み電圧を低減することが可能と
なる。すなわち、かかるゲート構造は、上記のフ
ローテイングゲート構造の利点とMNOS構造の
利点とを兼ね備えた構造である。
動作において、すなわち、電荷注入時にチヤンネ
ル層から第１の絶縁物層をトンネルした電荷が導
電体層に放電するのを防止するためのものであ
り、第１、第３の絶縁物層は共に電荷保持の機能
を有する。第２の絶縁物層は本発明の要旨に係
り、例えば、酸化タンタル（Ta2O5）を水素
（H2）により還元し、酸素（Ｏ）の空位よりなる
トラツプを多数発生させることにより実現された
電荷蓄積機能を有する誘電体層である。この誘電
体層は上記のフローテイングゲートほど多くの電
荷を蓄積することはできないが、MNOS構造よ
りは、はるかに多くの電荷を蓄積することが可能
であり、また、この層自体が誘電体であるため電
荷の移動を許さないのでフローテイングゲートの
ようにリーク電流が発生する可能性が小さく、第
１の絶縁物層を薄くしても保持時間が十分長いと
いう利点がある。一方、第１の絶縁物層を十分薄
くできるため書込み電圧を低減することが可能と
なる。すなわち、かかるゲート構造は、上記のフ
ローテイングゲート構造の利点とMNOS構造の
利点とを兼ね備えた構造である。
さらに絶縁体層の持つべき性質について述べ
る。本発明による不揮発性半導体記憶装置のバン
ド構造を第７図に示す。書込み電圧を下げるため
に第１，２，３の絶縁層７３，７２，７１はでき
るかぎり薄くする必要があり、特に第１，第１の
絶縁層７１，７３はフアウラーノードハイムトン
ネル電流が支配的になるほどに薄く形成される。
また第３，第２の絶縁層７１，７２は電界が高く
なるのでシヨツトキー効果も考慮しなければなら
ない。よつて本発明の目的を達成するにはトンネ
ル確率とシヨツトキー効果に影響する誘電率、電
界、バンドギヤツプ、膜厚の関係を第１，２，３
の絶縁層について考えなければならない。第７図
ａはゲートに電圧を印加していない状態で第７図
ｂはゲートに正電圧を印加して電子を半導体基板
７４から第２の絶縁層７２に注入している状態で
ある。一般に誘電体中の電束密度ＤはＤ＝ε・Ｅ
（誘電率×電界強度）の式で表わされ、誘電体が
積層された場合電束密度一定の条件より、各誘電
体の電界強度は誘電率に逆比例することを考慮す
ると、第１の絶縁層７３で電子が注入されて第３
の絶縁層で止められる条件は、第３の絶縁層７
１のバンドギヤツプが第１の絶縁層７３のそれ以
上に大きく、さらに第２の絶縁層７２に注入され
た電子を保持するために第２の絶縁層７２のバン
ドギヤツプより第１の絶縁層７３のそれが大きい
こと（F1≧F3＞F2）、第１の絶縁層７３の誘電
率より第３の絶縁層７１のそれを大きくして第１
の絶縁層７３の電界を強くすること（ε1≧ε3）、
第３の絶縁層７１の膜厚を第１の絶縁層７３の
それより厚くすること（l1≧l3）の少なくとも１
つが満されることである。また電子の注入電圧を
下げるため第２の絶縁層７２に加わる電圧が低い
方が良いので、第２の絶縁層７２の誘電率を他の
２つの絶縁層より大きくして電界を小さくする
（ε1，ε3＜ε2）ことあるいは第１の絶縁層７３の
基板側のバンドギヤツプを小さくする、いわゆる
グレイズドバンドギヤツプを用いることで書込み
電圧を下げることができる。
る。本発明による不揮発性半導体記憶装置のバン
ド構造を第７図に示す。書込み電圧を下げるため
に第１，２，３の絶縁層７３，７２，７１はでき
るかぎり薄くする必要があり、特に第１，第１の
絶縁層７１，７３はフアウラーノードハイムトン
ネル電流が支配的になるほどに薄く形成される。
また第３，第２の絶縁層７１，７２は電界が高く
なるのでシヨツトキー効果も考慮しなければなら
ない。よつて本発明の目的を達成するにはトンネ
ル確率とシヨツトキー効果に影響する誘電率、電
界、バンドギヤツプ、膜厚の関係を第１，２，３
の絶縁層について考えなければならない。第７図
ａはゲートに電圧を印加していない状態で第７図
ｂはゲートに正電圧を印加して電子を半導体基板
７４から第２の絶縁層７２に注入している状態で
ある。一般に誘電体中の電束密度ＤはＤ＝ε・Ｅ
（誘電率×電界強度）の式で表わされ、誘電体が
積層された場合電束密度一定の条件より、各誘電
体の電界強度は誘電率に逆比例することを考慮す
ると、第１の絶縁層７３で電子が注入されて第３
の絶縁層で止められる条件は、第３の絶縁層７
１のバンドギヤツプが第１の絶縁層７３のそれ以
上に大きく、さらに第２の絶縁層７２に注入され
た電子を保持するために第２の絶縁層７２のバン
ドギヤツプより第１の絶縁層７３のそれが大きい
こと（F1≧F3＞F2）、第１の絶縁層７３の誘電
率より第３の絶縁層７１のそれを大きくして第１
の絶縁層７３の電界を強くすること（ε1≧ε3）、
第３の絶縁層７１の膜厚を第１の絶縁層７３の
それより厚くすること（l1≧l3）の少なくとも１
つが満されることである。また電子の注入電圧を
下げるため第２の絶縁層７２に加わる電圧が低い
方が良いので、第２の絶縁層７２の誘電率を他の
２つの絶縁層より大きくして電界を小さくする
（ε1，ε3＜ε2）ことあるいは第１の絶縁層７３の
基板側のバンドギヤツプを小さくする、いわゆる
グレイズドバンドギヤツプを用いることで書込み
電圧を下げることができる。
(6) 発明の実施例
以下図面を参照しつつ、本発明の一実施例に係
る１−トランジスタ型不揮発性半導体記憶装置の
製造方法について説明し、本発明の構成と特有の
効果とを明らかにする。
る１−トランジスタ型不揮発性半導体記憶装置の
製造方法について説明し、本発明の構成と特有の
効果とを明らかにする。
一例として、シリコン（Si）基板上に、多結晶
シリコン（polySi）ゲート電極、二酸化シリコン
（SiO2）よりなる第１の絶縁物層、タンタル酸化
物（TaxOy）よりなる第２の絶縁物層、そして
二酸化シリコン（SiO2）よりなる第３の絶縁物
層を有する構造となした場合の製造工程について
述べる。但し、第３図乃至第６図は、第８図のＡ
−Ａ断面を示したものである。
シリコン（polySi）ゲート電極、二酸化シリコン
（SiO2）よりなる第１の絶縁物層、タンタル酸化
物（TaxOy）よりなる第２の絶縁物層、そして
二酸化シリコン（SiO2）よりなる第３の絶縁物
層を有する構造となした場合の製造工程について
述べる。但し、第３図乃至第６図は、第８図のＡ
−Ａ断面を示したものである。
第３図参照
ｐ型シリコン（pSi）基板２１上に窒化シリコ
ン（Si3N4）よりなる層（図示せず）を形成し、
パターニングを行なつた後熱酸化法を使用して所
望の領域に二酸化シリコン（SiO2）よりなるフ
イールド絶縁層２８を形成する。続いて、前記窒
化シリコン（Si3N4）層をエツチング除去したの
ち、スパツタリング法を使用してタンタル（Ta）
を200〓程度の厚さに形成し、これを500〔℃〕以
下の温度をもつてなす熱酸化法により酸化し、酸
化タンタル（Ta2O5）層２９を440〔Å〕程度の厚
さに形成する。
ン（Si3N4）よりなる層（図示せず）を形成し、
パターニングを行なつた後熱酸化法を使用して所
望の領域に二酸化シリコン（SiO2）よりなるフ
イールド絶縁層２８を形成する。続いて、前記窒
化シリコン（Si3N4）層をエツチング除去したの
ち、スパツタリング法を使用してタンタル（Ta）
を200〓程度の厚さに形成し、これを500〔℃〕以
下の温度をもつてなす熱酸化法により酸化し、酸
化タンタル（Ta2O5）層２９を440〔Å〕程度の厚
さに形成する。
第４図参照
上記の酸化タンタル（Ta2O5）層２９上に、化
学気相成長法を使用して多結晶シリコン
（polySi）層を5000〔Å〕程度の厚さに形成した
後、ゲートとなる領域を除く領域から上記の酸化
タンタル（Ta2O5）２９と多結晶シリコン
（polySi）層とを選択的に除去して、多結晶シリ
コン（polySi）よりなるゲート電極２６及び第２
の絶縁物層となる酸化タンタル（Ta2O5）層２
９′とを形成する。しかるのち、これらをマスク
としてイオン注入を実行し、基板２１内にｎ型不
純物として砒素（As）を導入して、ソース・ド
レイン、すなわち、接地線拡散層２２とビツト線
拡散層２３とを形成する。
学気相成長法を使用して多結晶シリコン
（polySi）層を5000〔Å〕程度の厚さに形成した
後、ゲートとなる領域を除く領域から上記の酸化
タンタル（Ta2O5）２９と多結晶シリコン
（polySi）層とを選択的に除去して、多結晶シリ
コン（polySi）よりなるゲート電極２６及び第２
の絶縁物層となる酸化タンタル（Ta2O5）層２
９′とを形成する。しかるのち、これらをマスク
としてイオン注入を実行し、基板２１内にｎ型不
純物として砒素（As）を導入して、ソース・ド
レイン、すなわち、接地線拡散層２２とビツト線
拡散層２３とを形成する。
第５図参照
次いで、800〔℃〕程のwetO2雰囲気中、におい
て約10分間の酸化を行なう。この界面酸化工程に
より、基板２１、ゲート電極２６の表出部３０，
３１が、酸化されるとともに酸化タンタルと接す
るシリコン領域も酸化タンタル（Ta2O5）層２
９′が酸化種の導入路となつて酸化が行なわれ、
二酸化シリコン（SiO2）よりなる第１の絶縁物
層３０′及び第３の絶縁物層３１′とが形成され
る。
て約10分間の酸化を行なう。この界面酸化工程に
より、基板２１、ゲート電極２６の表出部３０，
３１が、酸化されるとともに酸化タンタルと接す
るシリコン領域も酸化タンタル（Ta2O5）層２
９′が酸化種の導入路となつて酸化が行なわれ、
二酸化シリコン（SiO2）よりなる第１の絶縁物
層３０′及び第３の絶縁物層３１′とが形成され
る。
第６図参照
次に、体積百分率で５％の水素ガス（H2）を
含む窒素ガス（N2）とよりなる温度1000〔℃〕程
度の混合ガス中において約20分間アニールを行な
い、酸化タンタル（Ta2O5）層２９′を還元する。
還元されたタンタル酸化物（TaxOy）層２９″中
には酸素（Ｏ）の空位によるトラツプが多数発生
する。該トラツプは電荷を蓄積する機能を有す
る。
含む窒素ガス（N2）とよりなる温度1000〔℃〕程
度の混合ガス中において約20分間アニールを行な
い、酸化タンタル（Ta2O5）層２９′を還元する。
還元されたタンタル酸化物（TaxOy）層２９″中
には酸素（Ｏ）の空位によるトラツプが多数発生
する。該トラツプは電荷を蓄積する機能を有す
る。
なお、この工程においてゲート電極２６及び基
板２１のシリコン（Si）が多少酸化される。これ
は、酸化タンタル（Ta2O5）中の酸素（Ｏ）の一
部とシリコン（Si）とが反応するためであると考
えられるが、この現象を利用して導電体層と基板
との酸化を行なえば、上記の800〔℃〕における
wetO2中での酸化工程を省略することができる。
また、これと同時に、イオン注入された砒素
（As）が拡散されるが、この拡散を大きくなす場
合は上記のwetO2酸化の時間を短縮し、アニール
時間を延長すればよい。
板２１のシリコン（Si）が多少酸化される。これ
は、酸化タンタル（Ta2O5）中の酸素（Ｏ）の一
部とシリコン（Si）とが反応するためであると考
えられるが、この現象を利用して導電体層と基板
との酸化を行なえば、上記の800〔℃〕における
wetO2中での酸化工程を省略することができる。
また、これと同時に、イオン注入された砒素
（As）が拡散されるが、この拡散を大きくなす場
合は上記のwetO2酸化の時間を短縮し、アニール
時間を延長すればよい。
続いて、化学気相成長法（CVD法）を使用し
て二酸化シリコン（SiO2）層２８′を形成したの
ち、公知の方法を使用してゲート電極２６上にコ
ンタクトホールを形成し、アルミニウム（Al）
よりなる層を選択的に形成することによりワード
線３２を形成する。
て二酸化シリコン（SiO2）層２８′を形成したの
ち、公知の方法を使用してゲート電極２６上にコ
ンタクトホールを形成し、アルミニウム（Al）
よりなる層を選択的に形成することによりワード
線３２を形成する。
第８図に、以上の工程により製造された１−ト
ランジスタ型不揮発性半導体記憶装置の基板平面
図を示す。図において２８はフイールド絶縁層で
あり、２６は多結晶シリコン（polySi）よりなる
ゲート電極であり、２６′はゲート電極２６上に
形成されたコンタクトホールである。また一点鎖
線Ｂで挾まれた領域２３はビツト線を構成するｎ
型領域であり、破線ｃで挾まれた領域２２は接地
線を構成するｎ型領域である。但し、この図にお
いては層間絶縁層２８′及びアルミニウム（Al）
よりなるワード線３２は省略されている。
ランジスタ型不揮発性半導体記憶装置の基板平面
図を示す。図において２８はフイールド絶縁層で
あり、２６は多結晶シリコン（polySi）よりなる
ゲート電極であり、２６′はゲート電極２６上に
形成されたコンタクトホールである。また一点鎖
線Ｂで挾まれた領域２３はビツト線を構成するｎ
型領域であり、破線ｃで挾まれた領域２２は接地
線を構成するｎ型領域である。但し、この図にお
いては層間絶縁層２８′及びアルミニウム（Al）
よりなるワード線３２は省略されている。
さらに、第８図に示した不揮発性半導体記憶装
置の等価回路を第９図に示す。以下、この図をも
つて、本発明の一実施例に係る１−トランジスタ
型不揮発性半導体記憶装置の動作原理について説
明する。図において、B1，B2，C1，C2は夫々ビ
ツト線、接地線であり、４１〜４６の各メモリセ
ルを構成するトランジスタのソース・ドレインに
接続されている。また、D1，D2，D3はワード線
であり、各トランジスタのゲートに接続されてい
る。いま、ビツト線B1、接地線C1、及びワード
線D1をもつて動作させうるメモリセル、すなわ
ちセル４１を例にとつて説明すると、まず、セル
４１のみに書込みを行なう場合は、ワード線D1
を10Vに設定し、ビツト線B1を接地する。この操
作により、セル４１のゲートには10〔Ｖ〕の書込
み電圧が印加されることとなり、電子がビツト線
を構成するｎ型領域よりゲート部のタンタル酸化
物（TaxOy）よりなる第２の絶縁物層に注入さ
れ蓄積される。なお、セル４１と同一のワード線
に接続されたセル４３での書込みを禁止するた
め、セル４３のビツト線B2は開放電位に保たれ、
また、セル４１，４３での接地線からの電子注入
を防ぐために、接地線C1，C2も共に開放電位と
する。次に、セル４１の読出しを行なう場合は、
ワード線D1を＋3V、ビツト線B1を＋５〔Ｖ〕に
設定し、セルのON，OFFを検出する。すなわ
ち、ゲートに電子が蓄積されているとソース・ド
レイン間には電流が流れず、電子が蓄積されてい
ないと電流が流れる。本発明によれば、△Vthマ
ージンは５〜10〔Ｖ〕程度であり、従来技術にお
いて実現されていた値2.5〔Ｖ〕程度に比してはる
かに大きいため、読出し電圧の設定の自由度が大
きく、誤動作の可能性が少ない。さらに、セル４
１の消去を行なう場合には、書込みのときと全く
逆の操作を行なう。すなわち、ワード線D1を接
地し、ビツト線B1を10〔Ｖ〕に設定する。これに
より、ゲートに蓄積されていた電子は、ビツト線
を構成するｎ型領域までトンネル現象によりぬけ
て消去される。このとき、ビツト線B1に接続さ
れた他のセル、すなわち、セル４２，４４及び４
５に、仮に情報が書込まれている場合、これらの
セルでの消去を防ぐために、ワード線D2，D3を
＋5Vに設定すれば、実効的電子放出電圧は５
〔Ｖ〕となり、トンネルは起こらない。更に、ビ
ツト線B1の両側の接地線C1，C2は開放電位に保
たれ、他のセルに電流が流れることを防止する。
置の等価回路を第９図に示す。以下、この図をも
つて、本発明の一実施例に係る１−トランジスタ
型不揮発性半導体記憶装置の動作原理について説
明する。図において、B1，B2，C1，C2は夫々ビ
ツト線、接地線であり、４１〜４６の各メモリセ
ルを構成するトランジスタのソース・ドレインに
接続されている。また、D1，D2，D3はワード線
であり、各トランジスタのゲートに接続されてい
る。いま、ビツト線B1、接地線C1、及びワード
線D1をもつて動作させうるメモリセル、すなわ
ちセル４１を例にとつて説明すると、まず、セル
４１のみに書込みを行なう場合は、ワード線D1
を10Vに設定し、ビツト線B1を接地する。この操
作により、セル４１のゲートには10〔Ｖ〕の書込
み電圧が印加されることとなり、電子がビツト線
を構成するｎ型領域よりゲート部のタンタル酸化
物（TaxOy）よりなる第２の絶縁物層に注入さ
れ蓄積される。なお、セル４１と同一のワード線
に接続されたセル４３での書込みを禁止するた
め、セル４３のビツト線B2は開放電位に保たれ、
また、セル４１，４３での接地線からの電子注入
を防ぐために、接地線C1，C2も共に開放電位と
する。次に、セル４１の読出しを行なう場合は、
ワード線D1を＋3V、ビツト線B1を＋５〔Ｖ〕に
設定し、セルのON，OFFを検出する。すなわ
ち、ゲートに電子が蓄積されているとソース・ド
レイン間には電流が流れず、電子が蓄積されてい
ないと電流が流れる。本発明によれば、△Vthマ
ージンは５〜10〔Ｖ〕程度であり、従来技術にお
いて実現されていた値2.5〔Ｖ〕程度に比してはる
かに大きいため、読出し電圧の設定の自由度が大
きく、誤動作の可能性が少ない。さらに、セル４
１の消去を行なう場合には、書込みのときと全く
逆の操作を行なう。すなわち、ワード線D1を接
地し、ビツト線B1を10〔Ｖ〕に設定する。これに
より、ゲートに蓄積されていた電子は、ビツト線
を構成するｎ型領域までトンネル現象によりぬけ
て消去される。このとき、ビツト線B1に接続さ
れた他のセル、すなわち、セル４２，４４及び４
５に、仮に情報が書込まれている場合、これらの
セルでの消去を防ぐために、ワード線D2，D3を
＋5Vに設定すれば、実効的電子放出電圧は５
〔Ｖ〕となり、トンネルは起こらない。更に、ビ
ツト線B1の両側の接地線C1，C2は開放電位に保
たれ、他のセルに電流が流れることを防止する。
上記せる工程をもつてその構造が実現される１
−トランジスタ型不揮発性半導体RAMは、書込
み電圧が10〔Ｖ〕と低減されており、しかも△
Vthマージンは５〜10〔Ｖ〕程度と大きく、動作
が安定であり、かつ、高集積化に有効に寄与す
る。
−トランジスタ型不揮発性半導体RAMは、書込
み電圧が10〔Ｖ〕と低減されており、しかも△
Vthマージンは５〜10〔Ｖ〕程度と大きく、動作
が安定であり、かつ、高集積化に有効に寄与す
る。
なお、本発明の要旨は、ゲート部の構造を導電
体層／第１の絶縁物層／多数のトラツプを含む第
２の絶縁物層／第３の絶縁物層／半導体層となし
たことにあり、上記実施例においては、ゲート部
を構成する材料として多結晶シリコン
（polySi）／二酸化シリコン（SiO2）／タンタル
酸化物（TaxOy）／二酸化シリコン（SiO2）／
シリコン（Si）を選択し、これらによるゲート構
造となしたが、この材料に限定されるものではな
い。
体層／第１の絶縁物層／多数のトラツプを含む第
２の絶縁物層／第３の絶縁物層／半導体層となし
たことにあり、上記実施例においては、ゲート部
を構成する材料として多結晶シリコン
（polySi）／二酸化シリコン（SiO2）／タンタル
酸化物（TaxOy）／二酸化シリコン（SiO2）／
シリコン（Si）を選択し、これらによるゲート構
造となしたが、この材料に限定されるものではな
い。
(7) 発明の効果
以上説明せるとおり、本発明によれば、書込み
電圧が低く、△Vthマージンが大きく、動作が安
定であり、電気的に書換えが可能であり、非破壊
型読出し方式である１−トランジスタ型不揮発性
半導体記憶装置を製造することができる。
電圧が低く、△Vthマージンが大きく、動作が安
定であり、電気的に書換えが可能であり、非破壊
型読出し方式である１−トランジスタ型不揮発性
半導体記憶装置を製造することができる。
第１図は、従来技術における不揮発性半導体記
憶装置を構成するフローテイングゲートを有する
MOS型トランジスタの基本構造の一例を示す断
面図、第２図は従来技術における不揮発性半導体
記憶装置を構成するMNOS型トランジスタの基
本構造の一例を示す断面図、第３図乃至第６図は
本発明の一実施例に係る１−トランジスタ型不揮
発性半導体記憶装置の製造方法における主要工程
完了後の基板断面図、第７図は本発明に係る１−
トランジスタ型不揮発性半導体記憶装置の製造方
法を実施して製造した不揮発性半導体記憶装置の
バンド構造を示す図、第８図は完成された１−ト
ランジスタ型不揮発メモリの基板平面図、第９図
はその等価回路を示す回路図である。 １，１１，２１……Si基板、２，１２，２２…
…ソース・すなわち、接地線拡散層、３，１３，
２３……ドレイン・すなわち、ビツト線拡散層、
４，１４……SiO2絶縁物層、５……フローテイ
ングゲート（金属）、６，１６……ゲート電極、
１７……Si3N4層、２８，２８′，３０，３１…
…SiO2層、２９……Ta2O5層、２９′……第２の
絶縁物層となるTa2O5層、３２……ゲート配線、
すなわち、ワード線（Al）、２６……ゲート電極
（polySi）、２６′……ゲート電極に形成されたコ
ンタクトホール、３１′……第３の絶縁物層
（SiO2）、２９″……第２の絶縁物層（TaxOy）、
３０′……第１の絶縁物層（SiO2）、４１〜４６
……メモリセル。
憶装置を構成するフローテイングゲートを有する
MOS型トランジスタの基本構造の一例を示す断
面図、第２図は従来技術における不揮発性半導体
記憶装置を構成するMNOS型トランジスタの基
本構造の一例を示す断面図、第３図乃至第６図は
本発明の一実施例に係る１−トランジスタ型不揮
発性半導体記憶装置の製造方法における主要工程
完了後の基板断面図、第７図は本発明に係る１−
トランジスタ型不揮発性半導体記憶装置の製造方
法を実施して製造した不揮発性半導体記憶装置の
バンド構造を示す図、第８図は完成された１−ト
ランジスタ型不揮発メモリの基板平面図、第９図
はその等価回路を示す回路図である。 １，１１，２１……Si基板、２，１２，２２…
…ソース・すなわち、接地線拡散層、３，１３，
２３……ドレイン・すなわち、ビツト線拡散層、
４，１４……SiO2絶縁物層、５……フローテイ
ングゲート（金属）、６，１６……ゲート電極、
１７……Si3N4層、２８，２８′，３０，３１…
…SiO2層、２９……Ta2O5層、２９′……第２の
絶縁物層となるTa2O5層、３２……ゲート配線、
すなわち、ワード線（Al）、２６……ゲート電極
（polySi）、２６′……ゲート電極に形成されたコ
ンタクトホール、３１′……第３の絶縁物層
（SiO2）、２９″……第２の絶縁物層（TaxOy）、
３０′……第１の絶縁物層（SiO2）、４１〜４６
……メモリセル。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板２１上に元素周期表のＡ族また
はVA族に属する物質の酸化物よりなる絶縁物層
２９を形成する工程と、 該絶縁物層２９上に導電体層２６を形成する工
程と、 前記絶縁物層２９と前記導電体層２６とを所望
形状にパターニングする工程と、 加湿酸素雰囲気中で酸化処理を行つて前記導電
体層２６と前記絶縁物層２９との界面と前記絶縁
物層２９とチヤンネル層２１との界面とに、それ
ぞれ、第３の絶縁物層３１′と第１の絶縁物層３
０′とを形成する工程と、 前記の絶縁物層２９を還元処理して、トラツプ
を多く含む第２の絶縁物層２９″に転換する工程
と を含むことを特徴とする、不揮発性半導体記憶装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233790A JPS59124768A (ja) | 1982-12-29 | 1982-12-29 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233790A JPS59124768A (ja) | 1982-12-29 | 1982-12-29 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124768A JPS59124768A (ja) | 1984-07-18 |
| JPH0450754B2 true JPH0450754B2 (ja) | 1992-08-17 |
Family
ID=16960603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233790A Granted JPS59124768A (ja) | 1982-12-29 | 1982-12-29 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124768A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7144905B1 (ja) * | 2021-11-29 | 2022-09-30 | 三菱電機株式会社 | 揚程延長式工事用エレベーター |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834313B2 (ja) * | 1989-10-09 | 1996-03-29 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5229595A (en) * | 1991-12-19 | 1993-07-20 | Xerox Corporation | Fluid-filled color filtered input scanner arrays |
| KR100456580B1 (ko) * | 2001-06-28 | 2004-11-09 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치의 부유 트랩형 메모리 소자 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4840668A (ja) * | 1971-09-28 | 1973-06-14 | ||
| JPS4979692A (ja) * | 1972-12-07 | 1974-08-01 | ||
| JPS49116982A (ja) * | 1973-12-14 | 1974-11-08 |
-
1982
- 1982-12-29 JP JP57233790A patent/JPS59124768A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4840668A (ja) * | 1971-09-28 | 1973-06-14 | ||
| JPS4979692A (ja) * | 1972-12-07 | 1974-08-01 | ||
| JPS49116982A (ja) * | 1973-12-14 | 1974-11-08 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7144905B1 (ja) * | 2021-11-29 | 2022-09-30 | 三菱電機株式会社 | 揚程延長式工事用エレベーター |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59124768A (ja) | 1984-07-18 |
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