JPH088295A - 半導体実装装置およびその製造方法 - Google Patents
半導体実装装置およびその製造方法Info
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- JPH088295A JPH088295A JP6137261A JP13726194A JPH088295A JP H088295 A JPH088295 A JP H088295A JP 6137261 A JP6137261 A JP 6137261A JP 13726194 A JP13726194 A JP 13726194A JP H088295 A JPH088295 A JP H088295A
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Combinations Of Printed Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 チップ裏面を接地するとともに、実装基板上
の配線エリアを確保して他の電子部品と同様の手段で実
装できる。 【構成】 ポリイミドテープ1に、銅箔によりパターン
2を形成する。TAB法によりベアチップIC3の入出
力端子と接合するためのインナーリード4は、テープ1
のデバイスホール5に延出された状態で形成する。それ
以外に、広い面積でベタの銅箔が形成された部分をデバ
イスホール5に位置してダミーリード6を形成する。こ
のダミーリード6は、インナーリード4にそれぞれ接続
されたアウターリード7と同様に配置されたアウターリ
ード8aとしてほかのプリント基板に実装してもよい
し、TABテープ上のグランドライン8b(または電源
ライン)に接続してもよい。
の配線エリアを確保して他の電子部品と同様の手段で実
装できる。 【構成】 ポリイミドテープ1に、銅箔によりパターン
2を形成する。TAB法によりベアチップIC3の入出
力端子と接合するためのインナーリード4は、テープ1
のデバイスホール5に延出された状態で形成する。それ
以外に、広い面積でベタの銅箔が形成された部分をデバ
イスホール5に位置してダミーリード6を形成する。こ
のダミーリード6は、インナーリード4にそれぞれ接続
されたアウターリード7と同様に配置されたアウターリ
ード8aとしてほかのプリント基板に実装してもよい
し、TABテープ上のグランドライン8b(または電源
ライン)に接続してもよい。
Description
【0001】
【産業上の利用分野】この発明は、ベアチップICを可
撓性の絶縁基板に実装してなる半導体実装装置およびそ
の製造方法に関する。
撓性の絶縁基板に実装してなる半導体実装装置およびそ
の製造方法に関する。
【0002】
【従来の技術】近年、電子機器の軽量化・小型化の要求
に伴ない、高密度な実装技術が重要となっている。就
中、半導体素子を配線基板上に接続する実装技術は重要
であり、より小型化を狙ったポータブル機器の製品化の
ため、各社が開発に凌ぎを削っている。モールドパッケ
ージ化されていないIC(集積回路)、いわゆるベアチ
ップをフレキシブル基板に実装するTAB(Tape Autom
ated Bonding)実装法は、小型化が可能で検査が容易で
あるなどの利点を有し、最も汎用なベアチップ実装技術
である。
に伴ない、高密度な実装技術が重要となっている。就
中、半導体素子を配線基板上に接続する実装技術は重要
であり、より小型化を狙ったポータブル機器の製品化の
ため、各社が開発に凌ぎを削っている。モールドパッケ
ージ化されていないIC(集積回路)、いわゆるベアチ
ップをフレキシブル基板に実装するTAB(Tape Autom
ated Bonding)実装法は、小型化が可能で検査が容易で
あるなどの利点を有し、最も汎用なベアチップ実装技術
である。
【0003】以下、従来のTAB実装構造について図8
〜図10を用いて説明する。TAB実装構造は、フェイ
スダウンTABとフェイスアップTABの2種類に分類
できる。まず、図8を用い、フェイスダウンTABにつ
いて説明する。
〜図10を用いて説明する。TAB実装構造は、フェイ
スダウンTABとフェイスアップTABの2種類に分類
できる。まず、図8を用い、フェイスダウンTABにつ
いて説明する。
【0004】ベアチップIC81はTABテープ82の
インナーリード部83にバンプ84を介してインナーリ
ードボンディングした後に、樹脂封止85を行う。次
に、アウターリード部88を金型で打ち抜き、リードフ
ォーミングした後に、配線基板86に半田87を用いて
接続する。
インナーリード部83にバンプ84を介してインナーリ
ードボンディングした後に、樹脂封止85を行う。次
に、アウターリード部88を金型で打ち抜き、リードフ
ォーミングした後に、配線基板86に半田87を用いて
接続する。
【0005】この構造では、ICチップ81の電極形成
面81aが下を向いているために、フェイスダウンTA
Bと呼ばれる。この構造ではTAB実装されたプリント
基板面は、他の配線パターン90が形成でき、パターン
設計の自由度が増す点で優れている。しかし、チップ裏
面81bは接地されておらず、電位が浮くことに因る特
性のばらつきが懸念される。
面81aが下を向いているために、フェイスダウンTA
Bと呼ばれる。この構造ではTAB実装されたプリント
基板面は、他の配線パターン90が形成でき、パターン
設計の自由度が増す点で優れている。しかし、チップ裏
面81bは接地されておらず、電位が浮くことに因る特
性のばらつきが懸念される。
【0006】図9を用い、フェイスアップTABについ
て説明する。この場合、TABの表面8aを上に向けて
配線基板86に接続している。放熱性の向上とチップ裏
面8bの電位を接地するために、チップ裏面8bに相当
するエリヤを基板上にベタパターン91を形成し、導電
接着剤92により接着する。
て説明する。この場合、TABの表面8aを上に向けて
配線基板86に接続している。放熱性の向上とチップ裏
面8bの電位を接地するために、チップ裏面8bに相当
するエリヤを基板上にベタパターン91を形成し、導電
接着剤92により接着する。
【0007】従って、チップ裏面8bの電位が浮くこと
に因る特性のばらつきは防止でき、パワー用のICの放
熱性の向上を図ることができるが、TAB裏面、すなわ
ちチップ裏面8bと対向する配線基板86は配線エリア
として使用することは不可能である。
に因る特性のばらつきは防止でき、パワー用のICの放
熱性の向上を図ることができるが、TAB裏面、すなわ
ちチップ裏面8bと対向する配線基板86は配線エリア
として使用することは不可能である。
【0008】図10はTABテープの平面図である。ベ
アチップICとの接続は、インナーリード部83にバン
プを介して行う。アウタリード部84は図面の最外周に
一部図示している。また、TABテープ以外にもフレキ
基板をもちいたベアチップ実装例もあるが、配線基板へ
の接続法は上記に説明したフェイスダウンまたはフェイ
スアップによるTABに要約できる。
アチップICとの接続は、インナーリード部83にバン
プを介して行う。アウタリード部84は図面の最外周に
一部図示している。また、TABテープ以外にもフレキ
基板をもちいたベアチップ実装例もあるが、配線基板へ
の接続法は上記に説明したフェイスダウンまたはフェイ
スアップによるTABに要約できる。
【0009】
【発明が解決しようとする課題】上記した従来のTAB
実装構造は、フェイスダウンTABではチップ裏面の電
位が浮くことに因る特性のばらつきであり、フェイスア
ップTABではTAB裏面に相当するエリヤが基板配線
として使用できず、高密度実装に不利な点である。さら
に、両者の構造では、ベアチップの上下面には部品の実
装ができないため、さらに高い高密度実装の要求に対し
て対応が困難であった。
実装構造は、フェイスダウンTABではチップ裏面の電
位が浮くことに因る特性のばらつきであり、フェイスア
ップTABではTAB裏面に相当するエリヤが基板配線
として使用できず、高密度実装に不利な点である。さら
に、両者の構造では、ベアチップの上下面には部品の実
装ができないため、さらに高い高密度実装の要求に対し
て対応が困難であった。
【0010】この発明は、チップ裏面を有効な手段で接
地し、かつ実装基板上の配線エリアを確保できるととも
に、他の電子部品とも同様の手段で実装できる半導体実
装装置およびその製造方法を提供することを目的とす
る。
地し、かつ実装基板上の配線エリアを確保できるととも
に、他の電子部品とも同様の手段で実装できる半導体実
装装置およびその製造方法を提供することを目的とす
る。
【0011】
【課題を解決するための手段】この発明の半導体実装装
置では、集積化された内部回路の入出力部と第1の面に
配設された入出力端子とをそれぞれ電気的に接続してな
るベアチップICと、前記入出力端子を、予め固定され
た配線パターンの所望箇所に接続してなる可撓性の絶縁
基板と、一端を前記ベアチップICの第2の面側におい
て、該ベアチップICの内部回路の基準電位に接続して
固定するとともに、他端を曲げて前記基準電位と同電位
の前記絶縁基板の基準電位に電気的に接続する手段とか
らなることを特徴とする。
置では、集積化された内部回路の入出力部と第1の面に
配設された入出力端子とをそれぞれ電気的に接続してな
るベアチップICと、前記入出力端子を、予め固定され
た配線パターンの所望箇所に接続してなる可撓性の絶縁
基板と、一端を前記ベアチップICの第2の面側におい
て、該ベアチップICの内部回路の基準電位に接続して
固定するとともに、他端を曲げて前記基準電位と同電位
の前記絶縁基板の基準電位に電気的に接続する手段とか
らなることを特徴とする。
【0012】半導体実装装置の製造方法では、予めTA
Bテープに形成された基準電位点に接続するためのダミ
ーリードをベアチップICのボンディング面より起こし
ておく第1の工程と、前記ベアチップICの表面に配置
し、内部回路と電気的に接続されたパッドをボンディン
グして前記TABテープに電気的に接続する第2の工程
と、起こしておいた前記ダミーリードを、ボンディング
済みのベアチップICの裏面に導電接着剤を介して接続
する第3の工程と、前記TABテープのアウターリード
部をフォーミングし、プリント配線基板に接続する第4
の工程とからなることを特徴する。
Bテープに形成された基準電位点に接続するためのダミ
ーリードをベアチップICのボンディング面より起こし
ておく第1の工程と、前記ベアチップICの表面に配置
し、内部回路と電気的に接続されたパッドをボンディン
グして前記TABテープに電気的に接続する第2の工程
と、起こしておいた前記ダミーリードを、ボンディング
済みのベアチップICの裏面に導電接着剤を介して接続
する第3の工程と、前記TABテープのアウターリード
部をフォーミングし、プリント配線基板に接続する第4
の工程とからなることを特徴する。
【0013】また、予め基準電位点に接続するためのダ
ミーリードが形成されたTABテープとベアチップIC
の表面に配置し内部回路に接続したパッドとをボンディ
ングして電気的に接続する第1の工程と、前記TABテ
ープのアウターリードをフォーミングし、プリント配線
基板に半田付けする第2の工程と、前記ダミーリードと
前記ベアチップICの裏面とを導電接着剤により電気的
に接続する第3の工程とからなることを特徴とする。
ミーリードが形成されたTABテープとベアチップIC
の表面に配置し内部回路に接続したパッドとをボンディ
ングして電気的に接続する第1の工程と、前記TABテ
ープのアウターリードをフォーミングし、プリント配線
基板に半田付けする第2の工程と、前記ダミーリードと
前記ベアチップICの裏面とを導電接着剤により電気的
に接続する第3の工程とからなることを特徴とする。
【0014】
【作用】上記した手段により、ベアチップの接合に寄与
しない配線パターンを可撓性基板上でグランドパターン
に接続したことにより、ベアチップの裏面側で電気的な
接続ができるとともに、ベアチップの裏面を容易に接地
できる。また、配線パターンに電子部品も実装すること
でベアチップの上部に3次元的な部品配置が可能とな
る。
しない配線パターンを可撓性基板上でグランドパターン
に接続したことにより、ベアチップの裏面側で電気的な
接続ができるとともに、ベアチップの裏面を容易に接地
できる。また、配線パターンに電子部品も実装すること
でベアチップの上部に3次元的な部品配置が可能とな
る。
【0015】
【実施例】以下、この発明の実施例について図面を参照
して詳細に説明する。図1は、この発明の一実施例を説
明するためのTABテープの平面図である。厚さが75
μmのポリイミドテープ1に、厚さが20〜40μmで
幅が100〜500μmの銅箔でパターン2を形成す
る。TAB法によりベアチップIC3の入出力端子と接
合するためのインナーリード4は、テープ1のデバイス
ホール5に延出された状態で形成する。それ以外に、広
い面積でベタの銅箔が形成された部分をデバイスホール
5に位置してダミーリード6を形成する。このダミーリ
ード6は、インナーリード4にそれぞれ接続されたアウ
ターリード7と同様に配置されたアウターリード8aと
して図示しないプリント基板に実装してもよいし、TA
Bテープ上のグランドライン8b(または電源ライン)
に接続してもよい。
して詳細に説明する。図1は、この発明の一実施例を説
明するためのTABテープの平面図である。厚さが75
μmのポリイミドテープ1に、厚さが20〜40μmで
幅が100〜500μmの銅箔でパターン2を形成す
る。TAB法によりベアチップIC3の入出力端子と接
合するためのインナーリード4は、テープ1のデバイス
ホール5に延出された状態で形成する。それ以外に、広
い面積でベタの銅箔が形成された部分をデバイスホール
5に位置してダミーリード6を形成する。このダミーリ
ード6は、インナーリード4にそれぞれ接続されたアウ
ターリード7と同様に配置されたアウターリード8aと
して図示しないプリント基板に実装してもよいし、TA
Bテープ上のグランドライン8b(または電源ライン)
に接続してもよい。
【0016】図2は配線基板に実装された構造の断面図
を、図3は図2を上から見た平面図を示したもので、ア
ウターリード7の位置を図1とは異なる。ベアチップI
C3の表面3aに配置された接続用パッド3bとインナ
ーリード4とを導電接着剤10により電気的に接続す
る。このときダミーリード6は、ベアチップIC3を接
続するときに、邪魔にならないように予め起こして置
く。ベアチップIC3を接続された後にダミーリード6
をベアチップIC3シリコンで形成された裏面3cに、
導電接着剤11を介して電気的に接続する。通常、ベア
チップIC3は裏面3bをシリコンで形成し、その内部
回路の基準電位(ここでは接地として説明)とを電気的
に接続している。
を、図3は図2を上から見た平面図を示したもので、ア
ウターリード7の位置を図1とは異なる。ベアチップI
C3の表面3aに配置された接続用パッド3bとインナ
ーリード4とを導電接着剤10により電気的に接続す
る。このときダミーリード6は、ベアチップIC3を接
続するときに、邪魔にならないように予め起こして置
く。ベアチップIC3を接続された後にダミーリード6
をベアチップIC3シリコンで形成された裏面3cに、
導電接着剤11を介して電気的に接続する。通常、ベア
チップIC3は裏面3bをシリコンで形成し、その内部
回路の基準電位(ここでは接地として説明)とを電気的
に接続している。
【0017】アウターリード7は、図1の破線7aの部
分でカットした後にフォーミングし、電子部品等が搭載
されたプリント配線基板12に形成された接続パッド1
3に半田付けする。このときダミーリード6のアウター
リード8aもプリント配線基板12の接地に接続された
接続パッド13に接続する。これにより、ベアチップI
C3の裏面3bとプリント配線基板12の接地とを電気
的に接続できる。
分でカットした後にフォーミングし、電子部品等が搭載
されたプリント配線基板12に形成された接続パッド1
3に半田付けする。このときダミーリード6のアウター
リード8aもプリント配線基板12の接地に接続された
接続パッド13に接続する。これにより、ベアチップI
C3の裏面3bとプリント配線基板12の接地とを電気
的に接続できる。
【0018】この実施例では、ベアチップIC3と対向
するプリント配線基板12の位置に回路パターンを構成
できることは勿論のこと、ベアチップIC3の裏面3b
とプリント配線基板12の接地とを電気的に接続して電
位の浮くを防止し、特性の安定化を図ることができる。
するプリント配線基板12の位置に回路パターンを構成
できることは勿論のこと、ベアチップIC3の裏面3b
とプリント配線基板12の接地とを電気的に接続して電
位の浮くを防止し、特性の安定化を図ることができる。
【0019】ダミーリード6の一部がテープ1上のグラ
ンドライン8bと一体のパターンの場合は、グランドラ
イン8bに接続されたアウターリード7を、プリント配
線基板12の接地に接続された接続パッド13に半田付
けする。この場合でも、ベアチップIC3の裏面3bと
プリント配線基板12の接地を電気的に接続できる。デ
バイスホール5に延出されたダミーリード6はその面積
を広くしてする。したがって、デバイスホール5に位置
するダミーリード6を予め起こしておくときの作業性が
よい。
ンドライン8bと一体のパターンの場合は、グランドラ
イン8bに接続されたアウターリード7を、プリント配
線基板12の接地に接続された接続パッド13に半田付
けする。この場合でも、ベアチップIC3の裏面3bと
プリント配線基板12の接地を電気的に接続できる。デ
バイスホール5に延出されたダミーリード6はその面積
を広くしてする。したがって、デバイスホール5に位置
するダミーリード6を予め起こしておくときの作業性が
よい。
【0020】なお、ダミーリード6を起こしたときに折
り曲がる部分6aまたは6bは、曲げ強度を上げる必要
があり、できる限りパターン幅を広くして、厚みを厚く
するのが望ましい。
り曲がる部分6aまたは6bは、曲げ強度を上げる必要
があり、できる限りパターン幅を広くして、厚みを厚く
するのが望ましい。
【0021】次に、図1〜図3を再び用い、この発明の
他の実施例について説明する。この実施例は、ダミーパ
ターン6の一端61aをデバイスホール5内にインナー
リード4より更に延ばし、他端61bを他のアウターリ
ード7と同様に配置してテープ1に形成したものであ
る。配線基板に実装した場合の、図2の断面図と図3の
平面図のダミーパターン61の他端61bの位置は図1
と異なる。
他の実施例について説明する。この実施例は、ダミーパ
ターン6の一端61aをデバイスホール5内にインナー
リード4より更に延ばし、他端61bを他のアウターリ
ード7と同様に配置してテープ1に形成したものであ
る。配線基板に実装した場合の、図2の断面図と図3の
平面図のダミーパターン61の他端61bの位置は図1
と異なる。
【0022】この実施例でもベアチップIC3と対向す
るプリント配線基板12の位置に回路パターンを構成で
きることは勿論のこと、ベアチップIC3の裏面3bと
プリント配線基板12の接地とを電気的に接続して電位
の浮くを防止し、特性の安定化を図ることができる。
るプリント配線基板12の位置に回路パターンを構成で
きることは勿論のこと、ベアチップIC3の裏面3bと
プリント配線基板12の接地とを電気的に接続して電位
の浮くを防止し、特性の安定化を図ることができる。
【0023】なお、ダミーパターン61はベアチップI
C3の入出力端子を、インナーリード4に接続するイン
ナーリードボンディングの直前に、一端61aを起こし
ておく必要がある。
C3の入出力端子を、インナーリード4に接続するイン
ナーリードボンディングの直前に、一端61aを起こし
ておく必要がある。
【0024】図4はこの発明のもう一つの他の実施例を
説明するための平面図である。この実施例はメモリのベ
アチップIC41が搭載されるTABテープの応用例で
ある。図1の多ピンのICと異なり、メモリ用はチップ
サイズが大きい上にピン数が少ないのが特徴である。斜
線部で示したように、TABテープ42のパターン上で
ダミーリード43を一体化したアウタリード44を形成
してある。そのうち、アウタリード44は配線基板への
接続用であり、ダミーリード43は、チップ裏面の接地
用である。
説明するための平面図である。この実施例はメモリのベ
アチップIC41が搭載されるTABテープの応用例で
ある。図1の多ピンのICと異なり、メモリ用はチップ
サイズが大きい上にピン数が少ないのが特徴である。斜
線部で示したように、TABテープ42のパターン上で
ダミーリード43を一体化したアウタリード44を形成
してある。そのうち、アウタリード44は配線基板への
接続用であり、ダミーリード43は、チップ裏面の接地
用である。
【0025】図5は図4のテープ42をプリント配線基
板51に実装したときの断面構造図である。アウターリ
ード44を破線45で打ち抜いた後に、ダミーリード4
3をベアチップIC41の裏面41aに折り返し、導電
接着剤52を介して接続する。この実施例がダミーリー
ド43がテープ42のパターン上で一体化されているこ
とから、実装上に取扱いが容易と言える。
板51に実装したときの断面構造図である。アウターリ
ード44を破線45で打ち抜いた後に、ダミーリード4
3をベアチップIC41の裏面41aに折り返し、導電
接着剤52を介して接続する。この実施例がダミーリー
ド43がテープ42のパターン上で一体化されているこ
とから、実装上に取扱いが容易と言える。
【0026】図6および図7は上述の実施例の製造工程
を示した断面図である。図2の実施例は図6に示した。
図6(a)で、あらかじめTABテープ1のダミーリー
ド6をICのボンディング面より外しておく。次に図6
(b)にて、ベアチップIC3をインナーリードボンデ
ィングし、TABテープ1に接続する。次に、図6
(c)において、ボンディング面より外したダミーリー
ド6をボンディング済みのチップ裏面3cに折り曲げ、
導電接着剤11により接続する。しかる後に、図6
(d)の如く、アウターリード7,8aをフォーミング
し、プリント配線基板12に半田付けする。
を示した断面図である。図2の実施例は図6に示した。
図6(a)で、あらかじめTABテープ1のダミーリー
ド6をICのボンディング面より外しておく。次に図6
(b)にて、ベアチップIC3をインナーリードボンデ
ィングし、TABテープ1に接続する。次に、図6
(c)において、ボンディング面より外したダミーリー
ド6をボンディング済みのチップ裏面3cに折り曲げ、
導電接着剤11により接続する。しかる後に、図6
(d)の如く、アウターリード7,8aをフォーミング
し、プリント配線基板12に半田付けする。
【0027】次に、図4で説明した実施例の製造プロセ
スについて図7を用いて説明する。図7(a)は、チッ
プ裏面41aに接地するためのダミーリード43が形成
済みのTABテープ42である。次に図7(b)にて、
ベアチップIC41をインナーリードボンディングし、
テープ42に接続する。次に、図7(c)で、アウター
リード44をフォーミングし、プリント配線基板51に
半田付けする。この時、ダミーリード43も同時に金型
で打ち抜かれるが、プリント配線基板51には半田付け
しない。そして、ダミーリード43をアウターリード4
4側からチップ裏面側に折り曲げ、導電接着剤52によ
り接続する。
スについて図7を用いて説明する。図7(a)は、チッ
プ裏面41aに接地するためのダミーリード43が形成
済みのTABテープ42である。次に図7(b)にて、
ベアチップIC41をインナーリードボンディングし、
テープ42に接続する。次に、図7(c)で、アウター
リード44をフォーミングし、プリント配線基板51に
半田付けする。この時、ダミーリード43も同時に金型
で打ち抜かれるが、プリント配線基板51には半田付け
しない。そして、ダミーリード43をアウターリード4
4側からチップ裏面側に折り曲げ、導電接着剤52によ
り接続する。
【0028】この方法ではダミーリード43の折り返し
をインナーリードボンディングする前に行う図6のプロ
セスに比し、TAB実装が完了してからダミーリードの
折り返しを行う図7のプロセスの方が作業性はよくな
る。
をインナーリードボンディングする前に行う図6のプロ
セスに比し、TAB実装が完了してからダミーリードの
折り返しを行う図7のプロセスの方が作業性はよくな
る。
【0029】
【発明の効果】以上説明したように、この発明の半導体
実装装置およびその製造方法によれば、可撓性基板にベ
アチップICを接続するときに、チップ裏面が簡便に接
地でき、実装基板の配線スペースが確保できるととも
に、チップ裏面への電子部品の実装も可能となる。
実装装置およびその製造方法によれば、可撓性基板にベ
アチップICを接続するときに、チップ裏面が簡便に接
地でき、実装基板の配線スペースが確保できるととも
に、チップ裏面への電子部品の実装も可能となる。
【図1】この発明の一実施例を説明するためのTABテ
ープの正面図。
ープの正面図。
【図2】図1のテープに接続されたベアチップICを配
線基板に実装した状態を説明するための断面図。
線基板に実装した状態を説明するための断面図。
【図3】図2の平面図。
【図4】この発明の他の実施例を説明するための正面
図。
図。
【図5】図4のテープに接続されたベアチップICを配
線基板に実装した状態を説明するための断面図。
線基板に実装した状態を説明するための断面図。
【図6】図2に説明した実施例の製造プロセスを説明す
るための説明図。
るための説明図。
【図7】図5に説明した実施例の製造プロセスを説明す
るための説明図。
るための説明図。
【図8】従来のフェイスダウンTABを説明するための
断面図。
断面図。
【図9】従来のフェイスアップTABを説明するための
断面図。
断面図。
【図10】従来のTABテープの正面図。
1,40,42…テープ、2…パターン、3,41…ベ
アチップIC、4…インナーリード、5…デバイスホー
ル、6,43…ダミーリード、7,8a,42,44…
アウターリード、8b…グランドライン、10,11,
52…導電接着剤、12,51…プリント配線基板、6
1…ダミーパターン。
アチップIC、4…インナーリード、5…デバイスホー
ル、6,43…ダミーリード、7,8a,42,44…
アウターリード、8b…グランドライン、10,11,
52…導電接着剤、12,51…プリント配線基板、6
1…ダミーパターン。
Claims (7)
- 【請求項1】 集積化された内部回路の入出力部と第1
の面に配設された入出力端子とをそれぞれ電気的に接続
してなるベアチップICと、 一端を前記入出力端子と予め固着された配線パターンの
所望箇所に接続し、他端を他のプリント配線基板に接続
するとともに、一端を前記ベアチップICの第2の面に
接続し、他端を前記他のプリント配線基板の基準電位に
接続してなる可撓性の配線基板とからなることを特徴と
する半導体実装装置。 - 【請求項2】 前記一端がそれぞれ前記ベアチップIC
の第1および第2の面に接続される可撓性の配線基板
は、そのパターンのみが延出されたパッドであることを
特徴とする、請求項1記載の半導体実装装置。 - 【請求項3】 前記可撓性の配線基板の一端はそれぞ
れ、該可撓性基板の基材上にパターンが形成されたリー
ドであることを特徴とする、請求項1記載の半導体実装
装置。 - 【請求項4】 前記可撓性の配線基板の第1の面に接続
される一端はパッドであり、第2の面に接続される一端
はリードであることを特徴とする、請求項1記載の半導
体実装装置。 - 【請求項5】 前記可撓性の配線基板の第1の面に接続
される一端はリードであり、第2の面に接続される一端
はパッドであることを特徴とする、請求項1記載の半導
体実装装置。 - 【請求項6】 予めTABテープに形成された基準電位
点に接続するためのダミーリードを、ベアチップICの
ボンディング面より起こしておく第1の工程と、 前記ベアチップICの表面に配置し、内部回路と電気的
に接続されたパッドをボンディングして前記TABテー
プに電気的に接続する第2の工程と、 起こしておいた前記ダミーリードを、ボンディング済み
のベアチップICの裏面に導電接着剤を介して接続する
第3の工程と、 前記TABテープのアウターリード部をフォーミング
し、プリント配線基板に接続する第4の工程とからなる
ことを特徴する半導体実装装置の製造方法。 - 【請求項7】 予め基準電位点に接続するためのダミー
リードが形成されたTABテープとベアチップICの表
面に配置し内部回路に接続したパッドとをボンディング
して電気的に接続する第1の工程と、 前記TABテープのアウターリードをフォーミングし、
プリント配線基板に半田付けする第2の工程と、 前記ダミーリードと前記ベアチップICの裏面とを導電
接着剤により電気的に接続する第3の工程とからなるこ
とを特徴とする半導体実装装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6137261A JPH088295A (ja) | 1994-06-20 | 1994-06-20 | 半導体実装装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6137261A JPH088295A (ja) | 1994-06-20 | 1994-06-20 | 半導体実装装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH088295A true JPH088295A (ja) | 1996-01-12 |
Family
ID=15194538
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6137261A Withdrawn JPH088295A (ja) | 1994-06-20 | 1994-06-20 | 半導体実装装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH088295A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0814510A3 (en) * | 1996-06-20 | 1999-04-21 | Kabushiki Kaisha Toshiba | TAB tape and semiconductor device using the TAB tape |
-
1994
- 1994-06-20 JP JP6137261A patent/JPH088295A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0814510A3 (en) * | 1996-06-20 | 1999-04-21 | Kabushiki Kaisha Toshiba | TAB tape and semiconductor device using the TAB tape |
CN1087102C (zh) * | 1996-06-20 | 2002-07-03 | 东芝株式会社 | 半导体器件 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |