JPH088295A - 半導体実装装置およびその製造方法 - Google Patents
半導体実装装置およびその製造方法Info
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- JPH088295A JPH088295A JP6137261A JP13726194A JPH088295A JP H088295 A JPH088295 A JP H088295A JP 6137261 A JP6137261 A JP 6137261A JP 13726194 A JP13726194 A JP 13726194A JP H088295 A JPH088295 A JP H088295A
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- Microelectronics & Electronic Packaging (AREA)
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- Combinations Of Printed Boards (AREA)
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Abstract
(57)【要約】
【目的】 チップ裏面を接地するとともに、実装基板上
の配線エリアを確保して他の電子部品と同様の手段で実
装できる。 【構成】 ポリイミドテープ１に、銅箔によりパターン
２を形成する。ＴＡＢ法によりベアチップＩＣ３の入出
力端子と接合するためのインナーリード４は、テープ１
のデバイスホール５に延出された状態で形成する。それ
以外に、広い面積でベタの銅箔が形成された部分をデバ
イスホール５に位置してダミーリード６を形成する。こ
のダミーリード６は、インナーリード４にそれぞれ接続
されたアウターリード７と同様に配置されたアウターリ
ード８ａとしてほかのプリント基板に実装してもよい
し、ＴＡＢテープ上のグランドライン８ｂ（または電源
ライン）に接続してもよい。
の配線エリアを確保して他の電子部品と同様の手段で実
装できる。 【構成】 ポリイミドテープ１に、銅箔によりパターン
２を形成する。ＴＡＢ法によりベアチップＩＣ３の入出
力端子と接合するためのインナーリード４は、テープ１
のデバイスホール５に延出された状態で形成する。それ
以外に、広い面積でベタの銅箔が形成された部分をデバ
イスホール５に位置してダミーリード６を形成する。こ
のダミーリード６は、インナーリード４にそれぞれ接続
されたアウターリード７と同様に配置されたアウターリ
ード８ａとしてほかのプリント基板に実装してもよい
し、ＴＡＢテープ上のグランドライン８ｂ（または電源
ライン）に接続してもよい。
Description
【０００１】
【産業上の利用分野】この発明は、ベアチップＩＣを可
撓性の絶縁基板に実装してなる半導体実装装置およびそ
の製造方法に関する。
撓性の絶縁基板に実装してなる半導体実装装置およびそ
の製造方法に関する。
【０００２】
【従来の技術】近年、電子機器の軽量化・小型化の要求
に伴ない、高密度な実装技術が重要となっている。就
中、半導体素子を配線基板上に接続する実装技術は重要
であり、より小型化を狙ったポータブル機器の製品化の
ため、各社が開発に凌ぎを削っている。モールドパッケ
ージ化されていないＩＣ（集積回路）、いわゆるベアチ
ップをフレキシブル基板に実装するＴＡＢ（Tape Autom
ated Bonding）実装法は、小型化が可能で検査が容易で
あるなどの利点を有し、最も汎用なベアチップ実装技術
である。
に伴ない、高密度な実装技術が重要となっている。就
中、半導体素子を配線基板上に接続する実装技術は重要
であり、より小型化を狙ったポータブル機器の製品化の
ため、各社が開発に凌ぎを削っている。モールドパッケ
ージ化されていないＩＣ（集積回路）、いわゆるベアチ
ップをフレキシブル基板に実装するＴＡＢ（Tape Autom
ated Bonding）実装法は、小型化が可能で検査が容易で
あるなどの利点を有し、最も汎用なベアチップ実装技術
である。
【０００３】以下、従来のＴＡＢ実装構造について図８
〜図１０を用いて説明する。ＴＡＢ実装構造は、フェイ
スダウンＴＡＢとフェイスアップＴＡＢの２種類に分類
できる。まず、図８を用い、フェイスダウンＴＡＢにつ
いて説明する。
〜図１０を用いて説明する。ＴＡＢ実装構造は、フェイ
スダウンＴＡＢとフェイスアップＴＡＢの２種類に分類
できる。まず、図８を用い、フェイスダウンＴＡＢにつ
いて説明する。
【０００４】ベアチップＩＣ８１はＴＡＢテープ８２の
インナーリード部８３にバンプ８４を介してインナーリ
ードボンディングした後に、樹脂封止８５を行う。次
に、アウターリード部８８を金型で打ち抜き、リードフ
ォーミングした後に、配線基板８６に半田８７を用いて
接続する。
インナーリード部８３にバンプ８４を介してインナーリ
ードボンディングした後に、樹脂封止８５を行う。次
に、アウターリード部８８を金型で打ち抜き、リードフ
ォーミングした後に、配線基板８６に半田８７を用いて
接続する。
【０００５】この構造では、ＩＣチップ８１の電極形成
面８１ａが下を向いているために、フェイスダウンＴＡ
Ｂと呼ばれる。この構造ではＴＡＢ実装されたプリント
基板面は、他の配線パターン９０が形成でき、パターン
設計の自由度が増す点で優れている。しかし、チップ裏
面８１ｂは接地されておらず、電位が浮くことに因る特
性のばらつきが懸念される。
面８１ａが下を向いているために、フェイスダウンＴＡ
Ｂと呼ばれる。この構造ではＴＡＢ実装されたプリント
基板面は、他の配線パターン９０が形成でき、パターン
設計の自由度が増す点で優れている。しかし、チップ裏
面８１ｂは接地されておらず、電位が浮くことに因る特
性のばらつきが懸念される。
【０００６】図９を用い、フェイスアップＴＡＢについ
て説明する。この場合、ＴＡＢの表面８ａを上に向けて
配線基板８６に接続している。放熱性の向上とチップ裏
面８ｂの電位を接地するために、チップ裏面８ｂに相当
するエリヤを基板上にベタパターン９１を形成し、導電
接着剤９２により接着する。
て説明する。この場合、ＴＡＢの表面８ａを上に向けて
配線基板８６に接続している。放熱性の向上とチップ裏
面８ｂの電位を接地するために、チップ裏面８ｂに相当
するエリヤを基板上にベタパターン９１を形成し、導電
接着剤９２により接着する。
【０００７】従って、チップ裏面８ｂの電位が浮くこと
に因る特性のばらつきは防止でき、パワー用のＩＣの放
熱性の向上を図ることができるが、ＴＡＢ裏面、すなわ
ちチップ裏面８ｂと対向する配線基板８６は配線エリア
として使用することは不可能である。
に因る特性のばらつきは防止でき、パワー用のＩＣの放
熱性の向上を図ることができるが、ＴＡＢ裏面、すなわ
ちチップ裏面８ｂと対向する配線基板８６は配線エリア
として使用することは不可能である。
【０００８】図１０はＴＡＢテープの平面図である。ベ
アチップＩＣとの接続は、インナーリード部８３にバン
プを介して行う。アウタリード部８４は図面の最外周に
一部図示している。また、ＴＡＢテープ以外にもフレキ
基板をもちいたベアチップ実装例もあるが、配線基板へ
の接続法は上記に説明したフェイスダウンまたはフェイ
スアップによるＴＡＢに要約できる。
アチップＩＣとの接続は、インナーリード部８３にバン
プを介して行う。アウタリード部８４は図面の最外周に
一部図示している。また、ＴＡＢテープ以外にもフレキ
基板をもちいたベアチップ実装例もあるが、配線基板へ
の接続法は上記に説明したフェイスダウンまたはフェイ
スアップによるＴＡＢに要約できる。
【０００９】
【発明が解決しようとする課題】上記した従来のＴＡＢ
実装構造は、フェイスダウンＴＡＢではチップ裏面の電
位が浮くことに因る特性のばらつきであり、フェイスア
ップＴＡＢではＴＡＢ裏面に相当するエリヤが基板配線
として使用できず、高密度実装に不利な点である。さら
に、両者の構造では、ベアチップの上下面には部品の実
装ができないため、さらに高い高密度実装の要求に対し
て対応が困難であった。
実装構造は、フェイスダウンＴＡＢではチップ裏面の電
位が浮くことに因る特性のばらつきであり、フェイスア
ップＴＡＢではＴＡＢ裏面に相当するエリヤが基板配線
として使用できず、高密度実装に不利な点である。さら
に、両者の構造では、ベアチップの上下面には部品の実
装ができないため、さらに高い高密度実装の要求に対し
て対応が困難であった。
【００１０】この発明は、チップ裏面を有効な手段で接
地し、かつ実装基板上の配線エリアを確保できるととも
に、他の電子部品とも同様の手段で実装できる半導体実
装装置およびその製造方法を提供することを目的とす
る。
地し、かつ実装基板上の配線エリアを確保できるととも
に、他の電子部品とも同様の手段で実装できる半導体実
装装置およびその製造方法を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】この発明の半導体実装装
置では、集積化された内部回路の入出力部と第１の面に
配設された入出力端子とをそれぞれ電気的に接続してな
るベアチップＩＣと、前記入出力端子を、予め固定され
た配線パターンの所望箇所に接続してなる可撓性の絶縁
基板と、一端を前記ベアチップＩＣの第２の面側におい
て、該ベアチップＩＣの内部回路の基準電位に接続して
固定するとともに、他端を曲げて前記基準電位と同電位
の前記絶縁基板の基準電位に電気的に接続する手段とか
らなることを特徴とする。
置では、集積化された内部回路の入出力部と第１の面に
配設された入出力端子とをそれぞれ電気的に接続してな
るベアチップＩＣと、前記入出力端子を、予め固定され
た配線パターンの所望箇所に接続してなる可撓性の絶縁
基板と、一端を前記ベアチップＩＣの第２の面側におい
て、該ベアチップＩＣの内部回路の基準電位に接続して
固定するとともに、他端を曲げて前記基準電位と同電位
の前記絶縁基板の基準電位に電気的に接続する手段とか
らなることを特徴とする。
【００１２】半導体実装装置の製造方法では、予めＴＡ
Ｂテープに形成された基準電位点に接続するためのダミ
ーリードをベアチップＩＣのボンディング面より起こし
ておく第１の工程と、前記ベアチップＩＣの表面に配置
し、内部回路と電気的に接続されたパッドをボンディン
グして前記ＴＡＢテープに電気的に接続する第２の工程
と、起こしておいた前記ダミーリードを、ボンディング
済みのベアチップＩＣの裏面に導電接着剤を介して接続
する第３の工程と、前記ＴＡＢテープのアウターリード
部をフォーミングし、プリント配線基板に接続する第４
の工程とからなることを特徴する。
Ｂテープに形成された基準電位点に接続するためのダミ
ーリードをベアチップＩＣのボンディング面より起こし
ておく第１の工程と、前記ベアチップＩＣの表面に配置
し、内部回路と電気的に接続されたパッドをボンディン
グして前記ＴＡＢテープに電気的に接続する第２の工程
と、起こしておいた前記ダミーリードを、ボンディング
済みのベアチップＩＣの裏面に導電接着剤を介して接続
する第３の工程と、前記ＴＡＢテープのアウターリード
部をフォーミングし、プリント配線基板に接続する第４
の工程とからなることを特徴する。
【００１３】また、予め基準電位点に接続するためのダ
ミーリードが形成されたＴＡＢテープとベアチップＩＣ
の表面に配置し内部回路に接続したパッドとをボンディ
ングして電気的に接続する第１の工程と、前記ＴＡＢテ
ープのアウターリードをフォーミングし、プリント配線
基板に半田付けする第２の工程と、前記ダミーリードと
前記ベアチップＩＣの裏面とを導電接着剤により電気的
に接続する第３の工程とからなることを特徴とする。
ミーリードが形成されたＴＡＢテープとベアチップＩＣ
の表面に配置し内部回路に接続したパッドとをボンディ
ングして電気的に接続する第１の工程と、前記ＴＡＢテ
ープのアウターリードをフォーミングし、プリント配線
基板に半田付けする第２の工程と、前記ダミーリードと
前記ベアチップＩＣの裏面とを導電接着剤により電気的
に接続する第３の工程とからなることを特徴とする。
【００１４】
【作用】上記した手段により、ベアチップの接合に寄与
しない配線パターンを可撓性基板上でグランドパターン
に接続したことにより、ベアチップの裏面側で電気的な
接続ができるとともに、ベアチップの裏面を容易に接地
できる。また、配線パターンに電子部品も実装すること
でベアチップの上部に３次元的な部品配置が可能とな
る。
しない配線パターンを可撓性基板上でグランドパターン
に接続したことにより、ベアチップの裏面側で電気的な
接続ができるとともに、ベアチップの裏面を容易に接地
できる。また、配線パターンに電子部品も実装すること
でベアチップの上部に３次元的な部品配置が可能とな
る。
【００１５】
【実施例】以下、この発明の実施例について図面を参照
して詳細に説明する。図１は、この発明の一実施例を説
明するためのＴＡＢテープの平面図である。厚さが７５
μｍのポリイミドテープ１に、厚さが２０〜４０μｍで
幅が１００〜５００μｍの銅箔でパターン２を形成す
る。ＴＡＢ法によりベアチップＩＣ３の入出力端子と接
合するためのインナーリード４は、テープ１のデバイス
ホール５に延出された状態で形成する。それ以外に、広
い面積でベタの銅箔が形成された部分をデバイスホール
５に位置してダミーリード６を形成する。このダミーリ
ード６は、インナーリード４にそれぞれ接続されたアウ
ターリード７と同様に配置されたアウターリード８ａと
して図示しないプリント基板に実装してもよいし、ＴＡ
Ｂテープ上のグランドライン８ｂ（または電源ライン）
に接続してもよい。
して詳細に説明する。図１は、この発明の一実施例を説
明するためのＴＡＢテープの平面図である。厚さが７５
μｍのポリイミドテープ１に、厚さが２０〜４０μｍで
幅が１００〜５００μｍの銅箔でパターン２を形成す
る。ＴＡＢ法によりベアチップＩＣ３の入出力端子と接
合するためのインナーリード４は、テープ１のデバイス
ホール５に延出された状態で形成する。それ以外に、広
い面積でベタの銅箔が形成された部分をデバイスホール
５に位置してダミーリード６を形成する。このダミーリ
ード６は、インナーリード４にそれぞれ接続されたアウ
ターリード７と同様に配置されたアウターリード８ａと
して図示しないプリント基板に実装してもよいし、ＴＡ
Ｂテープ上のグランドライン８ｂ（または電源ライン）
に接続してもよい。
【００１６】図２は配線基板に実装された構造の断面図
を、図３は図２を上から見た平面図を示したもので、ア
ウターリード７の位置を図１とは異なる。ベアチップＩ
Ｃ３の表面３ａに配置された接続用パッド３ｂとインナ
ーリード４とを導電接着剤１０により電気的に接続す
る。このときダミーリード６は、ベアチップＩＣ３を接
続するときに、邪魔にならないように予め起こして置
く。ベアチップＩＣ３を接続された後にダミーリード６
をベアチップＩＣ３シリコンで形成された裏面３ｃに、
導電接着剤１１を介して電気的に接続する。通常、ベア
チップＩＣ３は裏面３ｂをシリコンで形成し、その内部
回路の基準電位（ここでは接地として説明）とを電気的
に接続している。
を、図３は図２を上から見た平面図を示したもので、ア
ウターリード７の位置を図１とは異なる。ベアチップＩ
Ｃ３の表面３ａに配置された接続用パッド３ｂとインナ
ーリード４とを導電接着剤１０により電気的に接続す
る。このときダミーリード６は、ベアチップＩＣ３を接
続するときに、邪魔にならないように予め起こして置
く。ベアチップＩＣ３を接続された後にダミーリード６
をベアチップＩＣ３シリコンで形成された裏面３ｃに、
導電接着剤１１を介して電気的に接続する。通常、ベア
チップＩＣ３は裏面３ｂをシリコンで形成し、その内部
回路の基準電位（ここでは接地として説明）とを電気的
に接続している。
【００１７】アウターリード７は、図１の破線７ａの部
分でカットした後にフォーミングし、電子部品等が搭載
されたプリント配線基板１２に形成された接続パッド１
３に半田付けする。このときダミーリード６のアウター
リード８ａもプリント配線基板１２の接地に接続された
接続パッド１３に接続する。これにより、ベアチップＩ
Ｃ３の裏面３ｂとプリント配線基板１２の接地とを電気
的に接続できる。
分でカットした後にフォーミングし、電子部品等が搭載
されたプリント配線基板１２に形成された接続パッド１
３に半田付けする。このときダミーリード６のアウター
リード８ａもプリント配線基板１２の接地に接続された
接続パッド１３に接続する。これにより、ベアチップＩ
Ｃ３の裏面３ｂとプリント配線基板１２の接地とを電気
的に接続できる。
【００１８】この実施例では、ベアチップＩＣ３と対向
するプリント配線基板１２の位置に回路パターンを構成
できることは勿論のこと、ベアチップＩＣ３の裏面３ｂ
とプリント配線基板１２の接地とを電気的に接続して電
位の浮くを防止し、特性の安定化を図ることができる。
するプリント配線基板１２の位置に回路パターンを構成
できることは勿論のこと、ベアチップＩＣ３の裏面３ｂ
とプリント配線基板１２の接地とを電気的に接続して電
位の浮くを防止し、特性の安定化を図ることができる。
【００１９】ダミーリード６の一部がテープ１上のグラ
ンドライン８ｂと一体のパターンの場合は、グランドラ
イン８ｂに接続されたアウターリード７を、プリント配
線基板１２の接地に接続された接続パッド１３に半田付
けする。この場合でも、ベアチップＩＣ３の裏面３ｂと
プリント配線基板１２の接地を電気的に接続できる。デ
バイスホール５に延出されたダミーリード６はその面積
を広くしてする。したがって、デバイスホール５に位置
するダミーリード６を予め起こしておくときの作業性が
よい。
ンドライン８ｂと一体のパターンの場合は、グランドラ
イン８ｂに接続されたアウターリード７を、プリント配
線基板１２の接地に接続された接続パッド１３に半田付
けする。この場合でも、ベアチップＩＣ３の裏面３ｂと
プリント配線基板１２の接地を電気的に接続できる。デ
バイスホール５に延出されたダミーリード６はその面積
を広くしてする。したがって、デバイスホール５に位置
するダミーリード６を予め起こしておくときの作業性が
よい。
【００２０】なお、ダミーリード６を起こしたときに折
り曲がる部分６ａまたは６ｂは、曲げ強度を上げる必要
があり、できる限りパターン幅を広くして、厚みを厚く
するのが望ましい。
り曲がる部分６ａまたは６ｂは、曲げ強度を上げる必要
があり、できる限りパターン幅を広くして、厚みを厚く
するのが望ましい。
【００２１】次に、図１〜図３を再び用い、この発明の
他の実施例について説明する。この実施例は、ダミーパ
ターン６の一端６１ａをデバイスホール５内にインナー
リード４より更に延ばし、他端６１ｂを他のアウターリ
ード７と同様に配置してテープ１に形成したものであ
る。配線基板に実装した場合の、図２の断面図と図３の
平面図のダミーパターン６１の他端６１ｂの位置は図１
と異なる。
他の実施例について説明する。この実施例は、ダミーパ
ターン６の一端６１ａをデバイスホール５内にインナー
リード４より更に延ばし、他端６１ｂを他のアウターリ
ード７と同様に配置してテープ１に形成したものであ
る。配線基板に実装した場合の、図２の断面図と図３の
平面図のダミーパターン６１の他端６１ｂの位置は図１
と異なる。
【００２２】この実施例でもベアチップＩＣ３と対向す
るプリント配線基板１２の位置に回路パターンを構成で
きることは勿論のこと、ベアチップＩＣ３の裏面３ｂと
プリント配線基板１２の接地とを電気的に接続して電位
の浮くを防止し、特性の安定化を図ることができる。
るプリント配線基板１２の位置に回路パターンを構成で
きることは勿論のこと、ベアチップＩＣ３の裏面３ｂと
プリント配線基板１２の接地とを電気的に接続して電位
の浮くを防止し、特性の安定化を図ることができる。
【００２３】なお、ダミーパターン６１はベアチップＩ
Ｃ３の入出力端子を、インナーリード４に接続するイン
ナーリードボンディングの直前に、一端６１ａを起こし
ておく必要がある。
Ｃ３の入出力端子を、インナーリード４に接続するイン
ナーリードボンディングの直前に、一端６１ａを起こし
ておく必要がある。
【００２４】図４はこの発明のもう一つの他の実施例を
説明するための平面図である。この実施例はメモリのベ
アチップＩＣ４１が搭載されるＴＡＢテープの応用例で
ある。図１の多ピンのＩＣと異なり、メモリ用はチップ
サイズが大きい上にピン数が少ないのが特徴である。斜
線部で示したように、ＴＡＢテープ４２のパターン上で
ダミーリード４３を一体化したアウタリード４４を形成
してある。そのうち、アウタリード４４は配線基板への
接続用であり、ダミーリード４３は、チップ裏面の接地
用である。
説明するための平面図である。この実施例はメモリのベ
アチップＩＣ４１が搭載されるＴＡＢテープの応用例で
ある。図１の多ピンのＩＣと異なり、メモリ用はチップ
サイズが大きい上にピン数が少ないのが特徴である。斜
線部で示したように、ＴＡＢテープ４２のパターン上で
ダミーリード４３を一体化したアウタリード４４を形成
してある。そのうち、アウタリード４４は配線基板への
接続用であり、ダミーリード４３は、チップ裏面の接地
用である。
【００２５】図５は図４のテープ４２をプリント配線基
板５１に実装したときの断面構造図である。アウターリ
ード４４を破線４５で打ち抜いた後に、ダミーリード４
３をベアチップＩＣ４１の裏面４１ａに折り返し、導電
接着剤５２を介して接続する。この実施例がダミーリー
ド４３がテープ４２のパターン上で一体化されているこ
とから、実装上に取扱いが容易と言える。
板５１に実装したときの断面構造図である。アウターリ
ード４４を破線４５で打ち抜いた後に、ダミーリード４
３をベアチップＩＣ４１の裏面４１ａに折り返し、導電
接着剤５２を介して接続する。この実施例がダミーリー
ド４３がテープ４２のパターン上で一体化されているこ
とから、実装上に取扱いが容易と言える。
【００２６】図６および図７は上述の実施例の製造工程
を示した断面図である。図２の実施例は図６に示した。
図６（ａ）で、あらかじめＴＡＢテープ１のダミーリー
ド６をＩＣのボンディング面より外しておく。次に図６
（ｂ）にて、ベアチップＩＣ３をインナーリードボンデ
ィングし、ＴＡＢテープ１に接続する。次に、図６
（ｃ）において、ボンディング面より外したダミーリー
ド６をボンディング済みのチップ裏面３ｃに折り曲げ、
導電接着剤１１により接続する。しかる後に、図６
（ｄ）の如く、アウターリード７，８ａをフォーミング
し、プリント配線基板１２に半田付けする。
を示した断面図である。図２の実施例は図６に示した。
図６（ａ）で、あらかじめＴＡＢテープ１のダミーリー
ド６をＩＣのボンディング面より外しておく。次に図６
（ｂ）にて、ベアチップＩＣ３をインナーリードボンデ
ィングし、ＴＡＢテープ１に接続する。次に、図６
（ｃ）において、ボンディング面より外したダミーリー
ド６をボンディング済みのチップ裏面３ｃに折り曲げ、
導電接着剤１１により接続する。しかる後に、図６
（ｄ）の如く、アウターリード７，８ａをフォーミング
し、プリント配線基板１２に半田付けする。
【００２７】次に、図４で説明した実施例の製造プロセ
スについて図７を用いて説明する。図７（ａ）は、チッ
プ裏面４１ａに接地するためのダミーリード４３が形成
済みのＴＡＢテープ４２である。次に図７（ｂ）にて、
ベアチップＩＣ４１をインナーリードボンディングし、
テープ４２に接続する。次に、図７（ｃ）で、アウター
リード４４をフォーミングし、プリント配線基板５１に
半田付けする。この時、ダミーリード４３も同時に金型
で打ち抜かれるが、プリント配線基板５１には半田付け
しない。そして、ダミーリード４３をアウターリード４
４側からチップ裏面側に折り曲げ、導電接着剤５２によ
り接続する。
スについて図７を用いて説明する。図７（ａ）は、チッ
プ裏面４１ａに接地するためのダミーリード４３が形成
済みのＴＡＢテープ４２である。次に図７（ｂ）にて、
ベアチップＩＣ４１をインナーリードボンディングし、
テープ４２に接続する。次に、図７（ｃ）で、アウター
リード４４をフォーミングし、プリント配線基板５１に
半田付けする。この時、ダミーリード４３も同時に金型
で打ち抜かれるが、プリント配線基板５１には半田付け
しない。そして、ダミーリード４３をアウターリード４
４側からチップ裏面側に折り曲げ、導電接着剤５２によ
り接続する。
【００２８】この方法ではダミーリード４３の折り返し
をインナーリードボンディングする前に行う図６のプロ
セスに比し、ＴＡＢ実装が完了してからダミーリードの
折り返しを行う図７のプロセスの方が作業性はよくな
る。
をインナーリードボンディングする前に行う図６のプロ
セスに比し、ＴＡＢ実装が完了してからダミーリードの
折り返しを行う図７のプロセスの方が作業性はよくな
る。
【００２９】
【発明の効果】以上説明したように、この発明の半導体
実装装置およびその製造方法によれば、可撓性基板にベ
アチップＩＣを接続するときに、チップ裏面が簡便に接
地でき、実装基板の配線スペースが確保できるととも
に、チップ裏面への電子部品の実装も可能となる。
実装装置およびその製造方法によれば、可撓性基板にベ
アチップＩＣを接続するときに、チップ裏面が簡便に接
地でき、実装基板の配線スペースが確保できるととも
に、チップ裏面への電子部品の実装も可能となる。
【図１】この発明の一実施例を説明するためのＴＡＢテ
ープの正面図。
ープの正面図。
【図２】図１のテープに接続されたベアチップＩＣを配
線基板に実装した状態を説明するための断面図。
線基板に実装した状態を説明するための断面図。
【図３】図２の平面図。
【図４】この発明の他の実施例を説明するための正面
図。
図。
【図５】図４のテープに接続されたベアチップＩＣを配
線基板に実装した状態を説明するための断面図。
線基板に実装した状態を説明するための断面図。
【図６】図２に説明した実施例の製造プロセスを説明す
るための説明図。
るための説明図。
【図７】図５に説明した実施例の製造プロセスを説明す
るための説明図。
るための説明図。
【図８】従来のフェイスダウンＴＡＢを説明するための
断面図。
断面図。
【図９】従来のフェイスアップＴＡＢを説明するための
断面図。
断面図。
【図１０】従来のＴＡＢテープの正面図。
１，４０，４２…テープ、２…パターン、３，４１…ベ
アチップＩＣ、４…インナーリード、５…デバイスホー
ル、６，４３…ダミーリード、７，８ａ，４２，４４…
アウターリード、８ｂ…グランドライン、１０，１１，
５２…導電接着剤、１２，５１…プリント配線基板、６
１…ダミーパターン。
アチップＩＣ、４…インナーリード、５…デバイスホー
ル、６，４３…ダミーリード、７，８ａ，４２，４４…
アウターリード、８ｂ…グランドライン、１０，１１，
５２…導電接着剤、１２，５１…プリント配線基板、６
１…ダミーパターン。
Claims (7)
- 【請求項１】 集積化された内部回路の入出力部と第１
の面に配設された入出力端子とをそれぞれ電気的に接続
してなるベアチップＩＣと、 一端を前記入出力端子と予め固着された配線パターンの
所望箇所に接続し、他端を他のプリント配線基板に接続
するとともに、一端を前記ベアチップＩＣの第２の面に
接続し、他端を前記他のプリント配線基板の基準電位に
接続してなる可撓性の配線基板とからなることを特徴と
する半導体実装装置。 - 【請求項２】 前記一端がそれぞれ前記ベアチップＩＣ
の第１および第２の面に接続される可撓性の配線基板
は、そのパターンのみが延出されたパッドであることを
特徴とする、請求項１記載の半導体実装装置。 - 【請求項３】 前記可撓性の配線基板の一端はそれぞ
れ、該可撓性基板の基材上にパターンが形成されたリー
ドであることを特徴とする、請求項１記載の半導体実装
装置。 - 【請求項４】 前記可撓性の配線基板の第１の面に接続
される一端はパッドであり、第２の面に接続される一端
はリードであることを特徴とする、請求項１記載の半導
体実装装置。 - 【請求項５】 前記可撓性の配線基板の第１の面に接続
される一端はリードであり、第２の面に接続される一端
はパッドであることを特徴とする、請求項１記載の半導
体実装装置。 - 【請求項６】 予めＴＡＢテープに形成された基準電位
点に接続するためのダミーリードを、ベアチップＩＣの
ボンディング面より起こしておく第１の工程と、 前記ベアチップＩＣの表面に配置し、内部回路と電気的
に接続されたパッドをボンディングして前記ＴＡＢテー
プに電気的に接続する第２の工程と、 起こしておいた前記ダミーリードを、ボンディング済み
のベアチップＩＣの裏面に導電接着剤を介して接続する
第３の工程と、 前記ＴＡＢテープのアウターリード部をフォーミング
し、プリント配線基板に接続する第４の工程とからなる
ことを特徴する半導体実装装置の製造方法。 - 【請求項７】 予め基準電位点に接続するためのダミー
リードが形成されたＴＡＢテープとベアチップＩＣの表
面に配置し内部回路に接続したパッドとをボンディング
して電気的に接続する第１の工程と、 前記ＴＡＢテープのアウターリードをフォーミングし、
プリント配線基板に半田付けする第２の工程と、 前記ダミーリードと前記ベアチップＩＣの裏面とを導電
接着剤により電気的に接続する第３の工程とからなるこ
とを特徴とする半導体実装装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6137261A JPH088295A (ja) | 1994-06-20 | 1994-06-20 | 半導体実装装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6137261A JPH088295A (ja) | 1994-06-20 | 1994-06-20 | 半導体実装装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088295A true JPH088295A (ja) | 1996-01-12 |
Family
ID=15194538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6137261A Withdrawn JPH088295A (ja) | 1994-06-20 | 1994-06-20 | 半導体実装装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088295A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0814510A3 (en) * | 1996-06-20 | 1999-04-21 | Kabushiki Kaisha Toshiba | TAB tape and semiconductor device using the TAB tape |
-
1994
- 1994-06-20 JP JP6137261A patent/JPH088295A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0814510A3 (en) * | 1996-06-20 | 1999-04-21 | Kabushiki Kaisha Toshiba | TAB tape and semiconductor device using the TAB tape |
| CN1087102C (zh) * | 1996-06-20 | 2002-07-03 | 东芝株式会社 | 半导体器件 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |