JP4461242B2

JP4461242B2 - 再構成可能集積回路

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Publication number: JP4461242B2
Application number: JP2007119653A
Authority: JP
Inventors: 洋平松本; 帆平小池
Original assignee: National Institute of Advanced Industrial Science and Technology AIST
Current assignee: National Institute of Advanced Industrial Science and Technology AIST
Priority date: 2007-04-27
Filing date: 2007-04-27
Publication date: 2010-05-12
Anticipated expiration: 2027-04-27
Also published as: US7886250B2; US20080282214A1; JP2008278216A

Description

本発明は、ＦＰＧＡ（Field-programmable gate array）等の再構成可能集積回路に関する。

ＦＰＧＡは半導体集積回路技術の微細化に伴うＮＲＥコストの削減や設計ターンアラウンドタイムの削減への要求の増加とともに急速にその重要性が増している。
図１は一般的なＦＰＧＡの全体図を示している。101はＧＳＭ（Global switch matrix）、102はＬＳＭ（local switch matrix）、103はＬＥ（Logic Element）を示しており、ＦＰＧＡは基本的にこれらを含む同一のタイル104を並べることで構成されている。各タイル内には複数のＬＥが存在し、相互にＬＳＭによって接続することが可能になっている。また、各ＬＥはＬＳＭ、ＧＳＭを通じて各タイルのＬＥと接続することが可能である。ＧＳＭ間は格子状の配線105、106によって接続される。

図２のようにＬＥは一般的にＬＵＴ（Look Up Table）などのプログラマブルな論理素子(201)と、ＤＦＦ（D-Flip Flop）などの記憶素子(202)、それらの信号経路を制御するマルチプレクサ(203)からなる。
図３はＧＳＭ、ＬＳＭの基本構造を示しており、ＧＳＭ、ＬＳＭの内部はスイッチマトリックスの各出力に各入力を対応させる複数の配線スイッチ(マルチプレクサ)からなる。

図４は典型的なＬＵＴの回路構成を示しており、ＬＵＴの内部はツリー状に接続されたパストランジスタと、そのリーフノードに接続されたＳＲＡＭ(302)からなる。ＬＵＴの入力(301)はパストランジスタツリーのゲートに接続されており、入力信号のあらゆる組み合わせに対して唯一の対応するＳＲＡＭの値が選択され303に出力される。なお、304はＮＭＯＳパストランジスタによる信号レベルの低下を回復するためのプルアップ用ＰＭＯＳである。
ＦＰＧＡは規則的な構造をしているため半導体集積回路技術の微細化の恩恵を最も受けられる集積回路の１つであるが、近年集積回路技術の微細化に伴う漏れ電流の増大が問題となっている。

ＦＰＧＡを含む再構成可能集積回路は実際に機能を設定した際に使われない回路資源が極めて多く、リーク電流を増加させる原因である。例えば、ＦＰＧＡ上のトランジスタの大部分(80〜90%)を占めるのは配線スイッチであるが、９０％以上の配線スイッチがＦＰＧＡ使用時には不使用であり[非特許文献１]、実際には動作しない配線スイッチの漏れ電流が極めて多い。近年この問題に対してＦＰＧＡ上の利用しない配線スイッチの出力バッファの電源を遮断することで漏れ電流を削減する方法が提案されている[特許文献１、非特許文献２、３、４]。

一方、ＦＰＧＡの配線スイッチを制御するＳＲＡＭの漏れ電流も大きく無対策の状態では全体の４０％を占める[非特許文献７]。非特許文献７ではＳＲＡＭセルのトランジスタのゲート酸化膜厚を増やすことでＳＲＡＭセルの漏れ電流を大幅に削減可能であることを示している。これは、ＦＰＧＡのＳＲＡＭは読み書きの高速性を要求しないことから可能となる。

しかしながら、プロセスばらつきによるＳＲＡＭセルの動作マージンの減少に伴い、ＳＲＡＭの電源電圧を下げることや閾値電圧を上げることは難しい[非特許文献５]ので、将来的にはＳＲＡＭの漏れ電流は他の回路資源に対して相対的に大きくなる。また、ゲート酸化膜の厚膜化はＤＩＢＬによる漏れ電流を悪化させるほか、プロセスばらつきを増加させる[非特許文献６]ため今後は困難となる。ＳＲＡＭの漏れ電流を削減することは将来のＦＰＧＡの低消費電力化にきわめて重要である。
米国特許第６９１４４４９号明細書 S.Srinivasan et al, "Leakage Control in FPGA Routing Fabric," ASP-DAC’05. J. Anderson et al, "Low-Power programmable routingcircuitry for FPGAs", ICCAD’04 A. Rahman et al, "Determination of Power GatingGranularity for FPGA Fabric," CICC’06. Y. Lin et al, "Power Modeling and ArchitectureEvaluation for FPGA with Novel Circuits for Vdd Programmability," FPGA’05. E. Morifuji, "Supply and Threshold-Voltage Trends forScaled Logic and SRAM MOSFETs," IEEE Trans. Electron Devices, 2005. A. Asenov, "Simulation of Intrinsic ParameterFluctuations in Decananometer and Nanometer-Scale MOSFETs", IEEE Trans.Electron Devices, 2003. T. Tuan, "A 90nm Low-Power FPGA for Battery-Powered Applications,"FPGA’06

半導体集積回路技術の微細化に伴ってＦＰＧＡのような再構成可能集積回路においてＳＲＡＭの漏れ電流が相対的に大きくなる。本発明は、ＳＲＡＭの漏れ電流を削減することによりＦＰＧＡのような再構成可能集積回路の低消費電力化を実現することを課題とする。

上記課題を解決するために本発明は、次のような手段を提供する。
（１）トランジスタを含み、入力端子、出力端子及び制御端子を有する第一のスイッチと、第一のスイッチの制御端子に接続された第一のメモリと、第一のメモリの電源線又は接地線を遮断することが可能な第二のスイッチと、第二のスイッチを制御する第二のメモリとを有し、第一のスイッチを使用しない場合に、第二のメモリに第二のスイッチを開くことに対応する値を書き込み、第一のメモリの電源線又は接地線を遮断することを特徴とする回路構成を含む再構成可能集積回路。
（２）第一のスイッチの制御端子が第一のＣＭＯＳ論理ゲートを介して第一のメモリと接続され、第一のＣＭＯＳ論理ゲートの電源線又は接地線が第一のメモリと共通であることを特徴とする（１）に記載の再構成可能集積回路。
（３）第一のスイッチの制御端子を、接地線又は電源線に短絡する第三のスイッチを有することを特徴とする（１）又は（２）に記載の再構成可能集積回路。
（４）上記第三のスイッチは、第二のメモリによって制御されることを特徴とする（３）に記載の再構成可能集積回路。
（５）上記第三のスイッチは、第一のスイッチにおける入力端子に最も近いトランジスタ群の制御端子のみを接地線又は電源線に短絡することを特徴とする（３）に記載の再構成可能集積回路。
（６）第一のスイッチの出力端子に、第二のメモリセルによって制御され、接地線又は電源線に接続する第四のスイッチが接続されていることを特徴とする（１）乃至（５）のいずれかに記載の再構成可能集積回路。
（７）第一のスイッチの２つの入力と１つの出力がエンコード型マルチプレクサで接続されていることを特徴とする（１）乃至（６）のいずれかに記載の再構成可能集積回路。
（８）第一のスイッチの２つの入力と１つの出力がデコード型マルチプレクサで接続されていることを特徴とする（１）乃至（６）のいずれかに記載の再構成可能集積回路。
（９）第一のスイッチの４つの入力と１つの出力がデコード型マルチプレクサで接続されていることを特徴とする（１）乃至（６）のいずれかに記載の再構成可能集積回路。
（１０）第一のメモリ及び第二のメモリの少なくとも一方がＳＲＡＭであることを特徴とする（１）乃至（９）のいずれかに記載の再構成可能集積回路。
（１１）第二のスイッチはＰＭＯＳで構成され。電源線を遮断することを特徴とする（１）乃至（１０）のいずれかに記載の再構成可能集積回路。
（１２）第二のスイッチはＮＭＯＳで構成され、接地線を遮断することを特徴とする（１）乃至（１０）のいずれかに記載の再構成可能集積回路。
（１３）第一のスイッチの出力にバッファ及びその基板バイアスを制御又は選択するバイアス制御回路を有し、バイアス制御回路が第二のＳＲＡＭによって制御されることを特徴とする（１）乃至（１２）のいずれかに記載の再構成可能集積回路。

本発明によれば、ＦＰＧＡなどを含むＳＲＡＭによって回路機能を制御する再構成可能集積回路装置において、配線スイッチのＳＲＡＭの電源を遮断し不使用の回路資源の漏れ電流を削減する。ＦＰＧＡのＳＲＡＭはほとんどが配線スイッチの制御に用いられているため、配線スイッチの電源を遮断することが最も効果的である。ＦＰＧＡにおける典型的な１６入力マルチプレクサ図７に本発明を適用した図１８はトランジスタの数の増加は約６％とわずかであり、ＳＲＡＭの電流は約１／７と大幅に削減できる。また、制御粒度を大きくすれば、柔軟性を犠牲にすることになるが、面積オーバーヘッド、漏れ電流はさらに削減可能である。

図５〜８はマルチプレクサのさまざまな構成例を示している。
図５はエンコード型の８入力マルチプレクサである。ツリー状に接続されたパストランジスタのゲートをＳＲＡＭ(402)が駆動する。ＳＲＡＭの値によって８入力(401)のうち、１つが選択されて403に出力される。出力はＬＵＴ(図４)同様ＰＭＯＳプルアップを必要とする。不使用時の漏れ電流をなくすためには、出力バッファの入力信号を０に落とすことが有効である。この図の例では、１つの入力を接地しており、該当する入力を選択するための値をＳＲＡＭに、この場合すべて０を入力することで実現している。

図６はデコード型の８入力マルチプレクサである。すべてのパストランジスタを制御する個別のＳＲＡＭセルが存在している。不使用時の出力信号を０にするために、出力プルダウン用のＮＭＯＳ(405)とＳＲＡＭが設けられている。エンコード型マルチプレクサはデコード型マルチプレクサと比較して、必要となるＳＲＡＭセル数が少ないという利点があるが、信号が通過するトランジスタの段数が多い、不使用時もＯＮになるパストランジスタが存在するのでゲートリークが多い等の欠点がある。

実際には図７のようにデコード型とエンコード型を組み合わせたマルチプレクサが用いられる。図７は前段に４つの４入力のデコード型マルチプレクサ(406)、後段に４入力エンコード型マルチプレクサ(407)を用いた１６入力ハイブリッド型マルチプレクサである。４つのデコード型マルチプレクサは制御ＳＲＡＭを共有できる。不使用時は初段のデコード型マルチプレクサをすべてオフにすることで完全にハイインピーダンス状態に設定することが可能であり、後段のエンコード型マルチプレクサから入力方向への漏れ電流を防ぐことが可能である。

デコード型同様、プルダウンＮＭＯＳ(405)が必要である。その他にもデコード型、エンコード型を組み合わせたさまざまなマルチプレクサの構成が可能である。図８は８入力エンコード型、２入力エンコード型、３入力デコード型、４入力デコード型の４種類のマルチプレクサを組み合わせて１５入力マルチプレクサを実現している。図中の8-enc、2-encはそれぞれ８入力、２入力のエンコード型マルチプレクサを、3-dec、4-decはそれぞれ３入力、４入力のデコード型マルチプレクサを表している。

図９はＦＰＧＡで用いられる典型的なＳＲＡＭセルの例を示している。502、503はビット線とその反転、504はワード線である。図９の構成ではＳＲＡＭの出力(505)はインバーターで制御ノードの付加容量と分離されている。
また、図９のＳＲＡＭに電源を遮断する機能を備えたのが図１０〜１２のＳＲＡＭである。図１０は電源線、図１２は接地線、図１１はその両方をＰＭＯＳ、ＮＭＯＳトランジスタで遮断できるようになっている。これは図９のＳＲＡＭに限らず、どの他のＳＲＡＭセルでも同様に電源線、接地線にＰＭＯＳ、ＮＭＯＳトランジスタを挿入して電源を遮断することが可能であり、この例に限らず本発明は適用可能である。

図１３〜１５は図５のエンコード型８入力マルチプレクサに発明を適用した例である。
図１３は図１０のＳＲＡＭを図５のエンコード型マルチプレクサに用い、電源線に挿入したＰＭＯＳ(602)を702のＳＲＡＭセルで制御している。不使用時は702に１が格納され、ＳＲＡＭの電源を遮断する。このとき、ＳＲＡＭの出力は強制的にゲートが702によって制御されるプルダウンＮＭＯＳによって接地され、接地線に接続している入力が選択される。

この変更は図５に１つのＳＲＡＭと、３つのプルダウンＮＭＯＳ、１つの電源遮断用ＰＭＯＳの追加を要する。これはＳＲＡＭを８トランジスタと考えると、１２トランジスタの追加であり、図５のマルチプレクサは４３トランジスタ構成であるので、約２８％のトランジスタ数の増加となる。不使用時の漏れ電流は、不使用時に動作するＳＲＡＭが１つになるので約１／３となる。

図１４は図１３のマルチプレクサにおいて、パスゲートを駆動するＳＲＡＭの反転信号を生成するインバーターの電源も遮断するようにした例である。ＳＲＡＭの反転信号を生成するインバーターの漏れ電流も削減できる。不使用時には上記のインバーターの出力が浮遊状態になるので、ＳＲＡＭの出力と同様にＮＭＯＳで強制的にプルダウンする。
これにより、不使用時にすべてのパスゲートをオフ状態にできるのでＳＲＡＭ以外の部分でも漏れ電流を削減可能となる。なお、マルチプレクサの入力がすべてハイインピーダンスになるので、出力のプルダウンＮＭＯＳとＳＲＡＭ(702)がデコード型と同じく必要となるが、このＳＲＡＭセルは電源遮断用としても用いるので図１３の構成と比較したＳＲＡＭセル数の増加はない。図１３に比較してＮＭＯＳが４つ増えているが、全入力をハイインピーダンス状態にできるので接地入力が不要となり入力が１つ増える。
パストランジスタの数は入力が１つ増えると２つ増加するので、図１３に対する実質的なトランジスタ数の増加はＮＭＯＳ２つ相当である。

図１５は図１４においてパスゲートのゲートへの制御入力の強制プルダウンをマルチプレクサの入力側の初段のパスゲートのみに限定したものである。入力側以外の残りのパスゲートのゲートが浮遊状態になるが入力側のリークパスは完全に遮断されているので問題にならない。図１４よりＮＭＯＳ４個を減らすことができ、図５に対するトランジスタ数の増加はＮＭＯＳ１０個(約２３％)である。少ないトランジスタ数の追加で漏れ電流を効果的に抑えることが可能となる。

図１６は図６に本発明を適用した例である。図１０のＳＲＡＭを図６のデコード型マルチプレクサに用い、電源線に挿入したＰＭＯＳトランジスタ(602)を802のＳＲＡＭセルで制御している。図１３の例と同様に、不使用時は802に１が格納され、パスゲートを制御するＳＲＡＭの電源が遮断され、ＳＲＡＭの出力はすべて801とプルダウンＮＭＯＳによって強制的に接地される。不使用時の出力のプルダウンＮＭＯＳ(801)を制御するＳＲＡＭセルと電源遮断のＰＭＯＳ(602)を制御するＳＲＡＭ(802)は共通化できるのでこの追加によってＳＲＡＭセルの増加はない。この変更によって生じるトランジスタ数の増加は、プルダウンＮＭＯＳ８個と電源遮断用ＰＭＯＳ１個の合計９個である。図６のマルチプレクサはＳＲＡＭも含めて合計７８個のトランジスタで構成されているので、この変更は約１２％のトランジスタ数の増加で行える。また、不使用時にはＳＲＡＭセルは１つしか動作しないので、ＳＲＡＭの漏れ電流は約１／９に抑えることができる。

図１７、１８は図７に本発明を適用した例である。
図１７では図１０のＳＲＡＭを図７のマルチプレクサに用い、ＳＲＡＭの電源線に挿入したＰＭＯＳトランジスタを902のＳＲＡＭで制御している。不使用時のＳＲＡＭの出力は902とプルダウンＮＭＯＳによって強制的に接地される。不使用時の出力のプルダウンＮＭＯＳ(901)を制御するＳＲＡＭセルと電源遮断用のＰＭＯＳ(602)を制御するＳＲＡＭ(902)は共通化できるのでこの追加によってＳＲＡＭセルの増加はない。必要になるトランジスタはプルダウン用のＮＭＯＳ６個と、電源遮断用のＰＭＯＳ１個の合計７個である。

図７のマルチプレクサはＳＲＡＭも含めて８０個のトランジスタで構成されているのでこの変更は１０％以下のトランジスタ数の増加で行える。また、不使用時に動作するＳＲＡＭセルの数は1つであるので、図７に対してＳＲＡＭの漏れ電流は約１／７に低減できる。

図１８は図１７において、４入力のエンコード型マルチプレクサを制御する二つのＳＲＡＭセルの反転信号を生成するインバーターの電源も同時に902と602によって遮断し、かつ、ＳＲＡＭ出力のプルダウンＮＭＯＳを省いたものである。不使用時にエンコード型マルチプレクサのゲート入力は浮遊状態になるが、デコード型マルチプレクサはすべてハイインピーダンス状態であるので問題にならない。図１７に対してＮＭＯＳ２個を省略できる。

図１９は図８のマルチプレクサに本発明を適用した例である。図８のマルチプレクサにＳＲＡＭの電源を遮断するＰＭＯＳ(602)とこれを制御するＳＲＡＭ(1002)を追加している。この例では、ＳＲＡＭの反転信号を生成するインバーターの電源もＳＲＡＭと共通化し602で遮断可能にしている。また、マルチプレクサの入力をハイインピーダンス状態にするために、入力側に最も近いパスゲートを制御するＳＲＡＭの出力を1002の値に従って強制的にプルダウンできるようにしている。具体的には左４個のＳＲＡＭの出力と、最も左のＳＲＡＭセルの反転信号を強制プルダウンできる。最も左のＳＲＡＭセルの反転信号をプルダウン可能とするのは、8-encの入力に最も近いパスゲートにこの信号が入力されているためである。この構成では元の図８の構成に比較して、トランジスタ数が６個(約７％)増える。また、ＳＲＡＭの漏れ電流は図８に比較して約１／６になる。

この本発明の実施例は上記の例にとどまらない。例えば、図１３〜１９の各実施例ではマルチプレクサの出力バッファのプルダウンＮＭＯＳを電源遮断用のＳＲＡＭで制御しているが、これと同様に、特許文献１に示されているバッファの電源を遮断するトランジスタの制御や、基板バイアスを選択可能な構造を有する場合に逆基板バイアスの選択に上記の電源遮断用のＳＲＡＭの信号を用いることも可能である。

図５、７、８ではメモリの反転信号を生成するインバーターを用いているが、反転信号をＳＲＡＭから引き出す場合は単純に図１３〜１９から該当インバーターを除去すればよい。また、上記のすべてのマルチプレクサはＮＭＯＳパスゲートで構成しているが、ＰＭＯＳパスゲート、又はＮＭＯＳ、ＰＭＯＳを組み合わせたトランスファーゲートを用いてもよい。また、実施例では図１０を用いて電源線側を遮断する実施例を示したが、その他のメモリセル構造を用いる場合、接地線側を遮断することもできる。

ＦＰＧＡなどの再構成可能集積回路を１つのコアとして有するシステムＬＳＩや、それらの主要な応用分野であるモバイル端末、デジタル家電、通信機器、サーバ、ストレージ、スーパーコンピュータなどへの利用が考えられる。

FPGAの全体図 LEの基本構成 GSM、LSMの基本構造典型的なLUTの回路構成基本的なマルチプレクサの構成例基本的なマルチプレクサの構成例基本的なマルチプレクサの構成例その他のマルチプレクサの構成例典型的なSRAMセル電源遮断機能付SRAM 電源遮断機能付SRAM 電源遮断機能付SRAM SRAMセルの電源を遮断できるエンコード型8入力マルチプレクサ SRAMセルの電源を遮断できるエンコード型8入力マルチプレクサ SRAMセルの電源を遮断できるエンコード型8入力マルチプレクサ SRAMセルの電源を遮断できるデコード型8入力マルチプレクサ SRAMセルの電源を遮断できるハイブリッド型16入力マルチプレクサ SRAMセルの電源を遮断できるハイブリッド型16入力マルチプレクサ図８のマルチプレクサに本発明を適用した構成例

符号の説明

101 GSM (Global switch Matrix)
102 LSM (Local Switch Matrix)
103 LE (Logic Element)
104 基本タイル
105 Horizontal Wire
106 Vertical Wire
201 LUT (Look Up Table)
202 DFF (D-Flip Flop)
203 MUX (Multiplexer)
204 GSM又はLSMへの入力
205 GSM又はLSMからの出力
301 LUT入力
302 SRAMセル
303 LUT出力
304 Pull Up PMOS
401 MUX入力
402 SRAMセル
403 MUX出力
404 Pull up PMOS
405 Pull down NMOS
406 4入力デコード型MUX
407 4入力エンコード型MUX
501 SRAMセル
502 BL (bit line)
503 -BL
504 WL (word line)
505 SRAM出力
601 セル
602 VDD側スイッチ
603 GND側スイッチ
901 Pull down NMOS
902 disable SRAM
903 power gated inverter

Claims

トランジスタを含み、入力端子、出力端子及び制御端子を有する第一のスイッチと、第一のスイッチの制御端子に接続された第一のメモリと、第一のメモリの電源線又は接地線を遮断することが可能な第二のスイッチと、第二のスイッチを制御する第二のメモリとを有し、第一のスイッチを使用しない場合に、第二のメモリに第二のスイッチを開くことに対応する値を書き込み、第一のメモリの電源線又は接地線を遮断することを特徴とする回路構成を含む再構成可能集積回路。
第一のスイッチの制御端子が第一のＣＭＯＳ論理ゲートを介して第一のメモリと接続され、第一のＣＭＯＳ論理ゲートの電源線又は接地線が第一のメモリと共通であることを特徴とする請求項１に記載の再構成可能集積回路。
第一のスイッチの制御端子を、接地線又は電源線に短絡する第三のスイッチを有することを特徴とする請求項１又は２に記載の再構成可能集積回路。
上記第三のスイッチは、第二のメモリによって制御されることを特徴とする請求項３に記載の再構成可能集積回路。
上記第三のスイッチは、第一のスイッチにおける入力端子に最も近いトランジスタ群の制御端子のみを接地線又は電源線に短絡することを特徴とする請求項３に記載の再構成可能集積回路。
第一のスイッチの出力端子に、第二のメモリセルによって制御され、接地線又は電源線に接続する第四のスイッチが接続されていることを特徴とする請求項１乃至５のいずれか１項に記載の再構成可能集積回路。
第一のスイッチの２つの入力と１つの出力がエンコード型マルチプレクサで接続されていることを特徴とする請求項１乃至６のいずれか１項に記載の再構成可能集積回路。
第一のスイッチの２つの入力と１つの出力がデコード型マルチプレクサで接続されていることを特徴とする請求項１乃至６のいずれか１項に記載の再構成可能集積回路。
第一のスイッチの４つの入力と１つの出力がデコード型マルチプレクサで接続されていることを特徴とする請求項１乃至６のいずれか１項に記載の再構成可能集積回路。
第一のメモリ及び第二のメモリの少なくとも一方がＳＲＡＭであることを特徴とする請求項１乃至９のいずれか１項に記載の再構成可能集積回路。
第二のスイッチはＰＭＯＳで構成され。電源線を遮断することを特徴とする請求項１乃至１０のいずれか１項に記載の再構成可能集積回路。
第二のスイッチはＮＭＯＳで構成され、接地線を遮断することを特徴とする請求項１至１０のいずれか１項に記載の再構成可能集積回路。
第一のスイッチの出力にバッファ及びその基板バイアスを制御又は選択するバイアス制御回路を有し、バイアス制御回路が第二のＳＲＡＭによって制御されることを特徴とする請求項１乃至１２のいずれか１項に記載の再構成可能集積回路。