JP4461242B2 - 再構成可能集積回路 - Google Patents
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Description
図1は一般的なFPGAの全体図を示している。101はGSM(Global switch matrix)、102はLSM(local switch matrix)、103はLE(Logic Element)を示しており、FPGAは基本的にこれらを含む同一のタイル104を並べることで構成されている。各タイル内には複数のLEが存在し、相互にLSMによって接続することが可能になっている。また、各LEはLSM、GSMを通じて各タイルのLEと接続することが可能である。GSM間は格子状の配線105、106によって接続される。
図3はGSM、LSMの基本構造を示しており、GSM、LSMの内部はスイッチマトリックスの各出力に各入力を対応させる複数の配線スイッチ(マルチプレクサ)からなる。
FPGAは規則的な構造をしているため半導体集積回路技術の微細化の恩恵を最も受けられる集積回路の1つであるが、近年集積回路技術の微細化に伴う漏れ電流の増大が問題となっている。
(1)トランジスタを含み、入力端子、出力端子及び制御端子を有する第一のスイッチと、第一のスイッチの制御端子に接続された第一のメモリと、第一のメモリの電源線又は接地線を遮断することが可能な第二のスイッチと、第二のスイッチを制御する第二のメモリとを有し、第一のスイッチを使用しない場合に、第二のメモリに第二のスイッチを開くことに対応する値を書き込み、第一のメモリの電源線又は接地線を遮断することを特徴とする回路構成を含む再構成可能集積回路。
(2)第一のスイッチの制御端子が第一のCMOS論理ゲートを介して第一のメモリと接続され、第一のCMOS論理ゲートの電源線又は接地線が第一のメモリと共通であることを特徴とする(1)に記載の再構成可能集積回路。
(3)第一のスイッチの制御端子を、接地線又は電源線に短絡する第三のスイッチを有することを特徴とする(1)又は(2)に記載の再構成可能集積回路。
(4)上記第三のスイッチは、第二のメモリによって制御されることを特徴とする(3)に記載の再構成可能集積回路。
(5)上記第三のスイッチは、第一のスイッチにおける入力端子に最も近いトランジスタ群の制御端子のみを接地線又は電源線に短絡することを特徴とする(3)に記載の再構成可能集積回路。
(6)第一のスイッチの出力端子に、第二のメモリセルによって制御され、接地線又は電源線に接続する第四のスイッチが接続されていることを特徴とする(1)乃至(5)のいずれかに記載の再構成可能集積回路。
(7)第一のスイッチの2つの入力と1つの出力がエンコード型マルチプレクサで接続されていることを特徴とする(1)乃至(6)のいずれかに記載の再構成可能集積回路。
(8)第一のスイッチの2つの入力と1つの出力がデコード型マルチプレクサで接続されていることを特徴とする(1)乃至(6)のいずれかに記載の再構成可能集積回路。
(9)第一のスイッチの4つの入力と1つの出力がデコード型マルチプレクサで接続されていることを特徴とする(1)乃至(6)のいずれかに記載の再構成可能集積回路。
(10)第一のメモリ及び第二のメモリの少なくとも一方がSRAMであることを特徴とする(1)乃至(9)のいずれかに記載の再構成可能集積回路。
(11)第二のスイッチはPMOSで構成され。電源線を遮断することを特徴とする(1)乃至(10)のいずれかに記載の再構成可能集積回路。
(12)第二のスイッチはNMOSで構成され、接地線を遮断することを特徴とする(1)乃至(10)のいずれかに記載の再構成可能集積回路。
(13)第一のスイッチの出力にバッファ及びその基板バイアスを制御又は選択するバイアス制御回路を有し、バイアス制御回路が第二のSRAMによって制御されることを特徴とする(1)乃至(12)のいずれかに記載の再構成可能集積回路。
図5はエンコード型の8入力マルチプレクサである。ツリー状に接続されたパストランジスタのゲートをSRAM(402)が駆動する。SRAMの値によって8入力(401)のうち、1つが選択されて403に出力される。出力はLUT(図4)同様PMOSプルアップを必要とする。不使用時の漏れ電流をなくすためには、出力バッファの入力信号を0に落とすことが有効である。この図の例では、1つの入力を接地しており、該当する入力を選択するための値をSRAMに、この場合すべて0を入力することで実現している。
また、図9のSRAMに電源を遮断する機能を備えたのが図10〜12のSRAMである。図10は電源線、図12は接地線、図11はその両方をPMOS、NMOSトランジスタで遮断できるようになっている。これは図9のSRAMに限らず、どの他のSRAMセルでも同様に電源線、接地線にPMOS、NMOSトランジスタを挿入して電源を遮断することが可能であり、この例に限らず本発明は適用可能である。
図13は図10のSRAMを図5のエンコード型マルチプレクサに用い、電源線に挿入したPMOS(602)を702のSRAMセルで制御している。不使用時は702に1が格納され、SRAMの電源を遮断する。このとき、SRAMの出力は強制的にゲートが702によって制御されるプルダウンNMOSによって接地され、接地線に接続している入力が選択される。
これにより、不使用時にすべてのパスゲートをオフ状態にできるのでSRAM以外の部分でも漏れ電流を削減可能となる。なお、マルチプレクサの入力がすべてハイインピーダンスになるので、出力のプルダウンNMOSとSRAM(702)がデコード型と同じく必要となるが、このSRAMセルは電源遮断用としても用いるので図13の構成と比較したSRAMセル数の増加はない。図13に比較してNMOSが4つ増えているが、全入力をハイインピーダンス状態にできるので接地入力が不要となり入力が1つ増える。
パストランジスタの数は入力が1つ増えると2つ増加するので、図13に対する実質的なトランジスタ数の増加はNMOS2つ相当である。
図17では図10のSRAMを図7のマルチプレクサに用い、SRAMの電源線に挿入したPMOSトランジスタを902のSRAMで制御している。不使用時のSRAMの出力は902とプルダウンNMOSによって強制的に接地される。不使用時の出力のプルダウンNMOS(901)を制御するSRAMセルと電源遮断用のPMOS(602)を制御するSRAM(902)は共通化できるのでこの追加によってSRAMセルの増加はない。必要になるトランジスタはプルダウン用のNMOS6個と、電源遮断用のPMOS1個の合計7個である。
102 LSM (Local Switch Matrix)
103 LE (Logic Element)
104 基本タイル
105 Horizontal Wire
106 Vertical Wire
201 LUT (Look Up Table)
202 DFF (D-Flip Flop)
203 MUX (Multiplexer)
204 GSM又はLSMへの入力
205 GSM又はLSMからの出力
301 LUT入力
302 SRAMセル
303 LUT出力
304 Pull Up PMOS
401 MUX入力
402 SRAMセル
403 MUX出力
404 Pull up PMOS
405 Pull down NMOS
406 4入力デコード型MUX
407 4入力エンコード型MUX
501 SRAMセル
502 BL (bit line)
503 -BL
504 WL (word line)
505 SRAM出力
601 セル
602 VDD側スイッチ
603 GND側スイッチ
901 Pull down NMOS
902 disable SRAM
903 power gated inverter
Claims (13)
- トランジスタを含み、入力端子、出力端子及び制御端子を有する第一のスイッチと、第一のスイッチの制御端子に接続された第一のメモリと、第一のメモリの電源線又は接地線を遮断することが可能な第二のスイッチと、第二のスイッチを制御する第二のメモリとを有し、第一のスイッチを使用しない場合に、第二のメモリに第二のスイッチを開くことに対応する値を書き込み、第一のメモリの電源線又は接地線を遮断することを特徴とする回路構成を含む再構成可能集積回路。
- 第一のスイッチの制御端子が第一のCMOS論理ゲートを介して第一のメモリと接続され、第一のCMOS論理ゲートの電源線又は接地線が第一のメモリと共通であることを特徴とする請求項1に記載の再構成可能集積回路。
- 第一のスイッチの制御端子を、接地線又は電源線に短絡する第三のスイッチを有することを特徴とする請求項1又は2に記載の再構成可能集積回路。
- 上記第三のスイッチは、第二のメモリによって制御されることを特徴とする請求項3に記載の再構成可能集積回路。
- 上記第三のスイッチは、第一のスイッチにおける入力端子に最も近いトランジスタ群の制御端子のみを接地線又は電源線に短絡することを特徴とする請求項3に記載の再構成可能集積回路。
- 第一のスイッチの出力端子に、第二のメモリセルによって制御され、接地線又は電源線に接続する第四のスイッチが接続されていることを特徴とする請求項1乃至5のいずれか1項に記載の再構成可能集積回路。
- 第一のスイッチの2つの入力と1つの出力がエンコード型マルチプレクサで接続されていることを特徴とする請求項1乃至6のいずれか1項に記載の再構成可能集積回路。
- 第一のスイッチの2つの入力と1つの出力がデコード型マルチプレクサで接続されていることを特徴とする請求項1乃至6のいずれか1項に記載の再構成可能集積回路。
- 第一のスイッチの4つの入力と1つの出力がデコード型マルチプレクサで接続されていることを特徴とする請求項1乃至6のいずれか1項に記載の再構成可能集積回路。
- 第一のメモリ及び第二のメモリの少なくとも一方がSRAMであることを特徴とする請求項1乃至9のいずれか1項に記載の再構成可能集積回路。
- 第二のスイッチはPMOSで構成され。電源線を遮断することを特徴とする請求項1乃至10のいずれか1項に記載の再構成可能集積回路。
- 第二のスイッチはNMOSで構成され、接地線を遮断することを特徴とする請求項1至10のいずれか1項に記載の再構成可能集積回路。
- 第一のスイッチの出力にバッファ及びその基板バイアスを制御又は選択するバイアス制御回路を有し、バイアス制御回路が第二のSRAMによって制御されることを特徴とする請求項1乃至12のいずれか1項に記載の再構成可能集積回路。
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