JPH0870059A - 分離されたダイパッドを有する半導体パッケージ - Google Patents
分離されたダイパッドを有する半導体パッケージInfo
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Abstract
らして半導体パッケージ製品のノイズを減らすことにあ
る。 【解決手段】 半導体チップ42が付着されるダイパッ
ド41は少なくとも2個以上に分離されており、その分
離された部分は非伝導性の結合手段49,例えばアクリ
ル樹脂、エポキシ樹脂、シリコン樹脂またはポリイミド
樹脂によって機械的に結合されてあって、接着剤の流出
を防止することができ、分離されたダイパッドのそれぞ
れを通じて電源電圧Vccと接地電圧Vssを供給して
ノイズを減らすことができる。非伝導性樹脂は前記分離
されたダイパッド間にキャパシターを連結したものと同
じ効果を示しているが、この容量値の制御のために積層
形キャパシターを使用することもでき、前記分離された
ダイパッドはモールディング工程後にモールド樹脂と前
記半導体チップの結合力を高めるために孔が形成されて
いることも分かる。
Description
ドを有する半導体パッケージに関するもので、より詳細
には前記半導体パッケージのダイパッドを分離し、その
前記分離されたダイパッドを非伝導性の樹脂または積層
形キャパシターによってカップリングすることによって
接着剤の漏出を防止しノイズを減らすことができる前記
分離されたダイパッドを有する半導体パッケージに関す
る。
のためにモジュールパッケージ及び表面実装形パッケー
ジの小形化および薄形化が行なわれている。これに応答
してTSOP(Thin Small Outline Package ),UT
SOP(Ultra Thin Small Outline Package)等の小形
・薄形パッケージが開発されており、その大部分が主記
憶装置に使用されている。半導体回路の2次元面からそ
れぞれの要素および配線を微細に形成し前記半導体チッ
プの単位面積の当りの素子の数を増加させることによっ
て高集積化が実現されることができる。半導体素子の高
集積化が一層進行されることにより素子の性能を改善さ
せるためにもっと迅速な速度に同時に出力駆動回路をス
イッチングする必要が生ずるようになった。このような
スイッチング速度の増加はそれによる電気的なノイズの
増加を誘発することになり、特に入・出力ピンの数が多
数の程その様相は多様である。
わすことができ、このときΔVはノイズの大きさ、Lは
インダクタンス、diは微少の電流変化量、dtは微少
の時間変化量を示す。この式によって理解することがで
きるように前記ノイズを減らすためにはインダクタンス
Lを減らす方法と電流の変化率di/dtを減らす方法
を考慮することができる。
度と関連のある変数であるので、素子の高速化により自
然に増加される。したがって、前記インダクタンスをそ
れ程減らすときにのみ現状を維持するとかノイズを減ら
すことができる。
は、主に前記リードフレームや半導体チップとリードフ
レームを電気的に連結する手段、例えばボンディングワ
イヤ、バンパ等によって支配される。一般的なプラスチ
ックパッケージにおいては合金42,OLIN194等
のリードフレーム材料を使用するとか金線を使用する等
前記リードフレームと連結手段の材質が定められている
ので、前記リードフレームの設計や金線の連結方法によ
り前記インダクタンスの値を変えることができる。
ジの一つの実施例を示した斜視図である。
ー型の半導体パッケージとして、前記リードフレームの
前記ダイパッド11上に半導体チップ12が接着されて
いる。前記半導体チップ12の両側のコーナーにはボン
ディングパッド13a,13bが形成されており、これ
らのボンディングパッド13a,13bは、接地電源供
給端子(以下、Vssという)と連結されている内部リ
ード16および素子電源供給端子(以下、Vccとい
う)と連結されている内部リード17に金や銅のワイヤ
14によって電気的に連結されている。前記リードフレ
ームの前記ダイパッド11に連結されているタイバー1
5a,15bは前記半導体チップ12がP型であるとき
はVssに連結され、N型であるときはVccに連結さ
れる。
記ワイヤ14が並列に連結されているが、ボンディング
パッドがコーナーにあるので、このワイヤの長さが長い
ため前記インダクタンスを減少らすのには限界がある。
の前記半導体パッケージを示した斜視図である。前記リ
ードフレームのダイパッド21上に半導体チップ22が
接着されており、この半導体チップの両側面の中央には
ボンディングパッド23a,23bが形成されている。
これらのボンディングパッド23a,23bは、前記V
ssと連結されている内部リード26a,26bおよび
前記Vccと連結されている内部リード27a,27b
に金や銅のワイヤ24によって電気的に連結されてい
る。
ド21に連結されている前記タイバー25a,25bは
前記半導体チップ22がP型であるときは前記Vssに
連結され、N型であるときは前記Vccに連結される。
ッケージは、リードが電源端子Vcc,Vssに連結さ
れる前記内部リード26a,26b,27a,27bを
前記半導体チップ22の中央に設置して可能な限り構造
的に内部リードの長さを減らすことによってノイズを減
少させる効果があるが、半導体素子の速度の増加に因る
ノイズの増加を堪当することには不足な点が多大であ
る。
するための従来技術による分離されたダイパッドを有す
る半導体パッケージを示した断面図である。
のダイパッド31上に接着剤32によって接着されてい
る半導体チップ33は、金または銅ボンディングワイヤ
34によってリードフレームの内部リード35と電気的
に連結されている。前記半導体チップ33およびダイパ
ッド31を湿気や熱等の外部の環境から保護のために樹
脂36によってモールディングし、外部リード37は印
刷回路基板(図示せず)に実装するのに適合な形態に、
例えばJ形態に折曲・形成する。ノイズを減らすために
前記ダイパッド31は、切断部39によって二つに分離
されており、両方のダイパッドのそれぞれには前記Vc
c,Vssが連結されている。
ダイパッドを使用すると前記半導体チップに供給される
電源の電力が分配されるので、前記半導体パッケージの
ノイズを相殺的に減らすことができる長所がある反面、
ダイボンディング工程時に前記ダイパッド31と半導体
チップ33を接着する物質である前記接着剤32は前記
切断部39に流出され、結局モールディングされた樹脂
36に亀裂39aを発生させてパッケージの不良の原因
を提供する短所がある。
解決するためのもので、本発明の目的は半導体パッケー
ジのダイパッドを少なくとも2個以上に分離し、その分
離された部分を樹脂や積層形キャパシターによってカッ
プリングすることによってノイズが微少であり、半導体
パッケージの信頼性を向上する分離されたダイパッドを
有する半導体パッケージを提供することにある。
明は、複数のボンディングパッドを有する半導体チップ
と、非伝導性の接着剤を使用して前記半導体チップを実
装するダイパッドと前記ボンディングパッドとを電気的
に連結させる複数の内部リードおよび外部リードを有す
るリードフレームを具備する半導体パッケージにおい
て、前記ダイパッドは少なくとも2個以上に分離されて
おり、その分離された前記ダイパッドは非伝導性の結合
手段によって機械的に結合されていることを要旨とす
る。従って、ノイズを微少にして、半導体パッケージの
信頼性を向上できる。請求項2記載の第2の発明は、前
記非伝導性の結合手段はアクリル樹脂、エポキシ樹脂、
シリコン樹脂またはポリイミド樹脂中のうちのいずれか
であることを要旨とする。従って、分離されたダイパッ
ドの分離効果を増大できる。
ッドは第1ダイパッド領域と第2ダイパッド領域に分離
され、前記第1ダイパッド領域は接地電源端子と連結さ
れ、前記第2ダイパッド領域は電源電圧端子と連結され
ることを要旨とする。
ィングパッドと内部リードの電気的な連結はボンディン
グワイヤによって行なわれており、前記分離されたダイ
パッドの表面と前記内部リードの表面には前記内部リー
ドの材質により電気伝導性が高い金属膜が塗布されてい
ることを要旨とする。従って、大部分の電流は表皮効果
によって銀鍍金のみで流して合金42をリードフレーム
として使用しながらも高い電気伝導度を得ることができ
る。
ードは合金42であり、前記金属膜は銀であることを要
旨とする。従って、パッケージの亀裂を防止できる。
源端子と電源電圧端子は半導体チップのボンディングパ
ッドにも連結されることを要旨とする。従って、外部電
源端子から内部電源端子に入って来る経路を多数個並列
に連結されるようにすることによってノイズを減少させ
る効果がより増大される。
れたダイパッドは少なくとも一つ以上の孔を有すること
を要旨とする。従って、リフロー工程を通じて半導体パ
ッケージを印刷回路基板等に実装するとき吸湿による蒸
気の膨脹に起因した応力を緩和してパッケージ亀裂を防
止することができる。
れたダイパッドの非伝導性の結合手段は積層形キャパシ
タであることを要旨とする。従って、前記リードフレー
ムの製造工程の初期に願う容量値をもつように電極から
突出された導体板の個数または間隔、重ねる部分の面積
を調節するとよいので、ノイズを効果的に減らすことが
できる。
性の結合手段はアクリル樹脂、エポキシ樹脂、シリコン
樹脂またはポリイミド樹脂中のうちのいずれかであるこ
とを要旨とする。従って、分離されたダイパッドの分離
効果を増大できる。
明による半導体パッケージの実施例を詳細に説明する。
ィングパッドは電源Vcc,Vssを供給するために必
要なボンディングパッドのみ図示して説明する。
ッドを使用した前記半導体パッケージの一つの実施例を
示した斜視図である。
記半導体パッケージは、前記リードフレームの前記分離
されたダイパッド41上に半導体チップ42が接着され
ており、前記半導体チップ42の図中上部の両側コーナ
ーにはボンディングパッド43a,43b,48a,4
8bが形成されており、図9の従来例と比較してみる
と、前記ボンディングパッド43aはワイヤ44と内部
リード46を通じて外部Vss端子と連結されており、
前記ボンディングパッド43bは前記ワイヤ44と内部
リード47を通じて外部Vcc端子と連結されている。
れており、この分離されたダイパッド41の一方の部分
は前記内部リード46と連結されており、一方のタイバ
ー45aはワイヤ44によって前記ボンディングパッド
48aと連結されて前記半導体チップ42に接地電圧V
ssを供給し、他方の部分は前記内部リード47と連結
され、他方のタイバー45bはワイヤ44によって前記
ボンディングパッド48bと連結されて前記半導体チッ
プ42に電源電圧Vccを供給する。
ング樹脂と熱膨脹率が類似なアクリル樹脂やエポキシ樹
脂、シリコン樹脂またはポリイミド樹脂等の熱硬化性樹
脂を満たして二つの部分を一体に接合し、このような熱
硬化性樹脂は、分離されたダイパッド41の分離効果の
増大のために非伝導性樹脂からなっている。
平面図である。
1は熱硬化性樹脂によって接着されており、接合された
非伝導性樹脂49の断面は“I”形状となっているの
で、その分離された2個の分離されたダイパッド41が
堅固に固定されるようになっている。このとき前記リー
ドフレームの分離されたダイパッド41中の一つはVc
cに連結された前記タイバー45bおよび内部リード4
7と連結され、他の一つはVssに連結された前記タイ
バー45aおよび内部リード46と連結されるように分
離されていることが分かる。
パッド41の表面に露出された幅Wが最小限に20μm
以上にすることによって前記分離されたダイパッド41
の固定力を維持するようにし、樹脂の露出された部分の
厚さHは最大限40μm以下にすることによってパッケ
ージの全体の厚さを過度に増加させないようにすること
がよい。
ーパワー型のパッケージは分離されたダイパッドを通じ
て電源Vcc,Vssが供給されるのでノイズが微少で
あり、非伝導性の樹脂によって固定されているので、電
気的な分離が確実であり、熱硬化性の樹脂を使用してい
るので、固定力が良好であり、ダイボンディング時に接
着剤が漏出される念慮がないし、モールディングされる
樹脂と熱膨脹率が類似な材料を使用しているので、パッ
ケージの不良が減少される。
の実施例を示した斜視図である。
続手段であるワイヤの長さを減らすためのセンターパワ
ー型の半導体パッケージに対して説明する。
ド51上に半導体チップ52が接着されており、前記半
導体チップ52の図中上部の両側面の中央およびコーナ
ーにはボンディングパッド53a,53b,58a,5
8bが形成されている。前記ボンディングパッド53a
はワイヤ54を通じて内部リード56aと連結されて外
部Vss端子と連結され、前記ボンディングパッド53
bはワイヤを通じて前記内部リード56bと連結されて
外部Vcc端子と連結される。前記分離されたダイパッ
ド51の一方はタイバー55aと連結されているが、こ
のタイバー55aと連結された前記半導体チップの前記
ボンディングパッド58aにはVss電圧が供給され
る。また、前記分離されたダイパッドの他の一方はタイ
バー55bと連結されているが、このタイバー55bと
連結された半導体チップの前記ボンディングパッド58
bにはVcc電圧が供給される。
ィング樹脂と熱膨脹率が類似なアクリル樹脂やエポキシ
樹脂またはシリコン樹脂等の熱硬化性樹脂59によって
一体に接合されており、この熱硬化性樹脂は前記ダイパ
ッド51の分離効果の増大のために非伝導性樹脂を使用
しなければならない。
る前記リードフレームを示した平面図である。
それぞれの前記ダイパッド51は熱硬化性樹脂59によ
って平面に接着されており、接合された樹脂59の断面
は“I”形状となっているので、2個の前記分離された
ダイパッド51が堅固に固定されるようになっている。
このとき前記リードフレームの2個の前記分離されたダ
イパッド51中の一つはVccに連結されたコーナーと
中央のタイバー55b,57b及びVssに連結された
内部リード56aを包含し、他の一つはVssに連結さ
れたコーナーと中央のタイバー55a,55bおよびV
ccに連結された内部リード56bに包含するように電
気的に分離されていることが詳細に分かる。
れたダイパッド51の表面に露出された幅Wが最小限に
20μm以上にすることによって前記分離されたダイパ
ッド51の固定力を維持するようにし、樹脂の露出され
た部分の厚さHは最大限40μm以下にすることによっ
てパッケージの全体の厚さを過度に増加させないように
することがよい。
ジはリードが電源端子Vcc,Vssに連結される内部
リードおよびタイバーを半導体チップの両方の中央に設
置して可能な限り構造的にリードの長さを減らすばかり
でなく、外部電源端子から内部電源端子に入って来る経
路を多数個並列に連結されるようにすることによってノ
イズを減少させる効果がより増大される。また図1の実
施例と同様に、前記分離されたダイパッドが非伝導性樹
脂によって固定されているので、電気的な分離が確実で
あり、熱硬化性樹脂を使用しているので固定力が良好で
あり、ダイボンディング時に接着剤が漏出される念慮が
ないし、モールディングされる樹脂と熱膨脹率が類似な
材料を使用しているので、パッケージの不良が減少され
る。
加工してパッケージ樹脂と半導体チップの接着力を強化
させた構造を有する半導体パッケージに本発明を適用さ
せた更に他の実施例である。前記貫通穴を有するダイパ
ッドを使用するとモールディング工程時にモールディン
グ樹脂が貫通穴を通じて半導体チップの底面と直接接触
するので、その接着力がずっと良好になるばかりでな
く、リフロー工程を通じて半導体パッケージを印刷回路
基板等に実装するとき吸湿による蒸気の膨脹に起因した
応力を緩和してパッケージ亀裂を防止することができる
という長所がある。図5からみるように、ダイパッドは
3個のデカップリングキャパシター60によって二つの
部分に分離されている。この分離されたダイパッドは3
個のデカップリングキャパシターによって分離されてい
るので、キャパシターの役割をする樹脂60のそれぞれ
の誘電率が小さくても、これらが並列に連結されてあっ
て、全体キャパシターの容量は増大される。勿論、もっ
と大容量が必要であると3個以上のダイパッドに分離す
ることもできるであろう。
ームを使用して半導体チップと電気的な連結をしたと
き、外部電源電圧端子Vccと接地電源端子Vssとの
間のインピーダンス成分の等価回路図である。
体チップを電気的に連結するボンディングワイヤ成分も
考慮しているが、その中で半導体チップと内部リードを
連結するワイヤはLw1に示しており(図1と図3にお
いてはこのようなワイヤ3個であるが、同図では便宜上
二つのみ表示する),半導体チップとタイバーを連結す
るワイヤによるインダクタンス成分はLw2に示した。
LL は前記リードフレームそのもののインダクタンス成
分を示したものであり、前記リードフレームは貫通穴に
よって三つの部分に分けているので、LDP1 ,LDP2 ,
LDP3 にそれぞれ示した。上述のように非伝導性樹脂6
0によってキャパシタンスはCが3個並列連結されてい
るので、キャパシターの全体の容量は3Cになる。RL
は半導体チップ全体の抵抗を指称する。図6から分かる
ように、ダイパッドは分離されてあってインダクタンス
成分が並列に連結されるので、全体インダクタンス値が
減少され、分離されたダイパッドを結合する樹脂がキャ
パシターの役割をしているので、ノイズを相当に減らす
ことができる。
更に他の実施例の斜視図である。
されており、その間には以前の熱硬化性樹脂とは異なり
に積層形キャパシター70が差しこんでいる。これは樹
脂によるキャパシターの容量値は願う水準まで合わせる
ことが難しい点を勘案したもので、積層形キャパシター
70は2個の電極71,72から突出された多数個の導
体が誘電物質73を間に置いてお相互に行き違った櫛模
様に配列されている。このような積層形キャパシターを
使用すると前記リードフレームの製造工程の初期に願う
容量値をもつように電極71,72から突出された導体
板の個数または間隔、重ねる部分の面積を調節するとよ
いので、ノイズを効果的に減らすことができる。
による前記リードフレームに大きさが大きな大形半導体
チップを実装する場合には下記の<表1>から分かるよ
うに一般的に熱膨脹係数が小さい合金42(Alloy
42)を前記リードフレームの素材として使用してパッ
ケージの亀裂を防止する。しかし、合金42は電気伝導
度が他の材料に比べて低く、半導体素子が動作中である
とき雑音の原因になることもある。これを克服するため
には合金42の表面に銀鍍金をすることが望ましい。
ーム80に銀鍍金する順序を示したものであるが、図8
(A)においては銀鍍金82を先にしてから樹脂または
積層形キャパシター84を挿入したものであり、図8
(B)においては樹脂や積層形キャパシター84を差し
こんでから、前記銀鍍金82を被覆するものである。図
8(A)の場合には樹脂が銀鍍金より後に塗布されるの
で高さが上昇するという短所があり、図8(B)の場合
には銀鍍金を被覆するとき樹脂が溶解され付着されて銀
鍍金そのものが汚染されることができるという短所があ
る。しかし、このような二つの場合の各長・短所は前記
リードフレームの電気的な特性そのものには殆ど相関の
ない設計者の選択によって決定される。
ームの内部リード90と半導体チップ86のボンディン
グパッド87がワイヤ88によって電気的に連結された
ことを示している。前記ボンディングワイヤ88として
使用される金線銀鍍金された銀82と接続されるので、
大部分の電流は表皮効果によって銀鍍金のみで流して合
金42をリードフレームとして使用しながらも高い電気
伝導度を得ることができる。
イパッドは少なくとも2個以上に分離されており、その
分離された前記ダイパッドは非伝導性の結合手段によっ
て機械的に結合されているので、ノイズを微少にして、
半導体パッケージの信頼性を向上できる。
アクリル樹脂、エポキシ樹脂、シリコン樹脂またはポリ
イミド樹脂中のうちのいずれかであるので、分離された
ダイパッドの分離効果を増大できる。
内部リードの電気的な連結はボンディングワイヤによっ
て行なわれており、前記分離されたダイパッドの表面と
前記内部リードの表面には前記内部リードの材質により
電気伝導性が高い金属膜が塗布されているので、大部分
の電流は表皮効果によって銀鍍金のみで流して合金42
をリードフレームとして使用しながらも高い電気伝導度
を得ることができる。
であり、前記金属膜は銀であるので、パッケージの亀裂
を防止できる。
圧端子は半導体チップのボンディングパッドにも連結さ
れるので、外部電源端子から内部電源端子に入って来る
経路を多数個並列に連結されるようにすることによって
ノイズを減少させる効果がより増大される。
は少なくとも一つ以上の孔を有するので、リフロー工程
を通じて半導体パッケージを印刷回路基板等に実装する
とき吸湿による蒸気の膨脹に起因した応力を緩和してパ
ッケージ亀裂を防止することができる。
の非伝導性の結合手段は積層形キャパシタであるので、
前記リードフレームの製造工程の初期に願う容量値をも
つように電極から突出された導体板の個数または間隔、
重ねる部分の面積を調節してノイズを効果的に減らすこ
とができる。
アクリル樹脂、エポキシ樹脂、シリコン樹脂またはポリ
イミド樹脂中のうちのいずれかであるので、分離された
ダイパッドの分離効果を増大できる。
る前記コーナーパワー型の前記半導体パッケージの一つ
の実施例を示した斜視図である。
分離されたダイパッドを有するリードフレームの平面図
である。
る前記センターパワー型の前記半導体パッケージの一つ
の実施例を示した斜視図である。
分離されたダイパッドを有する前記リードフレームの平
面図である。
る前記リードフレームとして複数個の貫通穴が形成され
ている前記リードフレームの平面図である。
体チップを外部電源端子と連結したときの等価回路図で
ある。
る前記リードフレームとして前記分離されたダイパッド
間に積層キャパシターを差し込んだ前記リードフレーム
の斜視図および積層キャパシターの部分詳細図である。
に前記リードフレームの表面に銀を鍍金した断面図であ
り、(C)は表面に銀を鍍金した前記内部リードと半導
体チップを電気的に連結した断面図である。
ケージの一つの実施例を示した斜視図である。
ッケージの他の実施例を示した斜視図である。
る前記半導体パッケージの断面図である。
Claims (9)
- 【請求項1】 複数のボンディングパッドを有する半導
体チップと、非伝導性の接着剤を使用して前記半導体チ
ップを実装するダイパッドと前記ボンディングパッドと
を電気的に連結させる複数の内部リードおよび外部リー
ドを有するリードフレームを具備する半導体パッケージ
において、 前記ダイパッドは少なくとも2個以上に分離されてお
り、その分離された前記ダイパッドは非伝導性の結合手
段によって機械的に結合されていることを特徴とする半
導体パッケージ。 - 【請求項2】 前記非伝導性の結合手段はアクリル樹
脂、エポキシ樹脂、シリコン樹脂またはポリイミド樹脂
中のうちのいずれかであることを特徴とする請求項1記
載の半導体パッケージ。 - 【請求項3】 前記ダイパッドは第1ダイパッド領域と
第2ダイパッド領域に分離され、前記第1ダイパッド領
域は接地電源端子と連結され、前記第2ダイパッド領域
は電源電圧端子と連結されることを特徴とする請求項1
記載の半導体パッケージ。 - 【請求項4】 前記ボンディングパッドと内部リードの
電気的な連結はボンディングワイヤによって行なわれて
おり、前記分離されたダイパッドの表面と前記内部リー
ドの表面には前記内部リードの材質より電気伝導性が高
い金属膜が塗布されていることを特徴とする請求項1記
載の半導体パッケージ。 - 【請求項5】 前記内部リードは合金42であり、前記
金属膜は銀であることを特徴とする請求項4記載の半導
体パッケージ。 - 【請求項6】 前記接地電源端子と電源電圧端子は半導
体チップのボンディングパッドにも連結されることを特
徴とする請求項3記載の半導体パッケージ。 - 【請求項7】 前記分離されたダイパッドは少なくとも
一つ以上の孔を有することを特徴とする請求項1記載の
半導体パッケージ。 - 【請求項8】 前記分離されたダイパッドの非伝導性の
結合手段は積層形キャパシタであることを特徴とする請
求項1または請求項7記載の半導体パッケージ。 - 【請求項9】 前記非伝導性の結合手段はアクリル樹
脂、エポキシ樹脂、シリコン樹脂またはポリイミド樹脂
中のうちのいずれかであることを特徴とする請求項8記
載の半導体パッケージ。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR19940020086 | 1994-08-16 | ||
KR1995-19636 | 1995-07-05 | ||
KR1994-20086 | 1995-07-05 | ||
KR1019950019636A KR0148077B1 (ko) | 1994-08-16 | 1995-07-05 | 분리된 다이 패드를 갖는 반도체 패키지 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0870059A true JPH0870059A (ja) | 1996-03-12 |
JP2951573B2 JP2951573B2 (ja) | 1999-09-20 |
Family
ID=26630535
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7198665A Expired - Fee Related JP2951573B2 (ja) | 1994-08-16 | 1995-08-03 | 分離されたダイパッドを有する半導体パッケージ |
Country Status (3)
Country | Link |
---|---|
US (1) | US6160307A (ja) |
JP (1) | JP2951573B2 (ja) |
KR (1) | KR0148077B1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6608375B2 (en) | 2001-04-06 | 2003-08-19 | Oki Electric Industry Co., Ltd. | Semiconductor apparatus with decoupling capacitor |
JP2008078445A (ja) * | 2006-09-22 | 2008-04-03 | Yamaha Corp | リードフレーム |
WO2023157604A1 (ja) * | 2022-02-15 | 2023-08-24 | ローム株式会社 | 半導体装置および半導体装置の実装構造体 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5907769A (en) * | 1996-12-30 | 1999-05-25 | Micron Technology, Inc. | Leads under chip in conventional IC package |
JP4066644B2 (ja) * | 2001-11-26 | 2008-03-26 | 株式会社豊田自動織機 | 半導体装置、半導体装置の配線方法 |
US7557433B2 (en) | 2004-10-25 | 2009-07-07 | Mccain Joseph H | Microelectronic device with integrated energy source |
US7230321B2 (en) * | 2003-10-13 | 2007-06-12 | Mccain Joseph | Integrated circuit package with laminated power cell having coplanar electrode |
KR100568224B1 (ko) * | 2003-11-04 | 2006-04-07 | 삼성전자주식회사 | 테이프 배선 기판 및 그를 포함하는 반도체 장치 |
JP4705881B2 (ja) * | 2006-05-09 | 2011-06-22 | パナソニック株式会社 | リードフレーム及びそれを用いた半導体装置 |
US7834435B2 (en) * | 2006-12-27 | 2010-11-16 | Mediatek Inc. | Leadframe with extended pad segments between leads and die pad, and leadframe package using the same |
US8124461B2 (en) | 2006-12-27 | 2012-02-28 | Mediatek Inc. | Method for manufacturing leadframe, packaging method for using the leadframe and semiconductor package product |
JP2008218776A (ja) * | 2007-03-06 | 2008-09-18 | Renesas Technology Corp | 半導体装置 |
US8067825B2 (en) * | 2007-09-28 | 2011-11-29 | Stats Chippac Ltd. | Integrated circuit package system with multiple die |
US9118324B2 (en) * | 2008-06-16 | 2015-08-25 | Silicon Works Co., Ltd. | Driver IC chip and pad layout method thereof |
KR100992415B1 (ko) * | 2008-06-16 | 2010-11-05 | 주식회사 실리콘웍스 | 드라이버 집적회로 칩의 패드 배치 구조 |
US8569872B2 (en) * | 2008-07-01 | 2013-10-29 | Stats Chippac Ltd. | Integrated circuit package system with lead-frame paddle scheme for single axis partial saw isolation |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01124244A (ja) * | 1987-11-09 | 1989-05-17 | Nec Corp | リードフレーム |
JPH0494565A (ja) * | 1990-08-10 | 1992-03-26 | Toshiba Corp | 半導体装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4595945A (en) * | 1983-10-21 | 1986-06-17 | At&T Bell Laboratories | Plastic package with lead frame crossunder |
JPS61108160A (ja) * | 1984-11-01 | 1986-05-26 | Nec Corp | コンデンサ内蔵型半導体装置及びその製造方法 |
US5065224A (en) * | 1986-06-30 | 1991-11-12 | Fairchild Semiconductor Corporation | Low noise integrated circuit and leadframe |
US5021864A (en) * | 1989-09-05 | 1991-06-04 | Micron Technology, Inc. | Die-mounting paddle for mechanical stress reduction in plastic IC packages |
US5457340A (en) * | 1992-12-07 | 1995-10-10 | Integrated Device Technology, Inc. | Leadframe with power and ground planes |
-
1995
- 1995-07-05 KR KR1019950019636A patent/KR0148077B1/ko not_active IP Right Cessation
- 1995-08-03 JP JP7198665A patent/JP2951573B2/ja not_active Expired - Fee Related
- 1995-08-07 US US08/512,014 patent/US6160307A/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01124244A (ja) * | 1987-11-09 | 1989-05-17 | Nec Corp | リードフレーム |
JPH0494565A (ja) * | 1990-08-10 | 1992-03-26 | Toshiba Corp | 半導体装置 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6608375B2 (en) | 2001-04-06 | 2003-08-19 | Oki Electric Industry Co., Ltd. | Semiconductor apparatus with decoupling capacitor |
US6806564B2 (en) | 2001-04-06 | 2004-10-19 | Oki Electric Industry Co., Ltd. | Semiconductor apparatus with decoupling capacitor |
US7173335B2 (en) | 2001-04-06 | 2007-02-06 | Oki Electric Industry Co., Ltd. | Semiconductor apparatus with decoupling capacitor |
US7459765B2 (en) | 2001-04-06 | 2008-12-02 | Oki Electric Industry Co., Ltd. | Semiconductor apparatus with decoupling capacitor |
US7714434B2 (en) | 2001-04-06 | 2010-05-11 | Oki Electric Industry Co., Ltd. | Semiconductor apparatus with decoupling capacitor |
US8018055B2 (en) | 2001-04-06 | 2011-09-13 | Oki Electric Industry Co., Ltd. | Semiconductor apparatus with decoupling capacitor |
JP2008078445A (ja) * | 2006-09-22 | 2008-04-03 | Yamaha Corp | リードフレーム |
WO2023157604A1 (ja) * | 2022-02-15 | 2023-08-24 | ローム株式会社 | 半導体装置および半導体装置の実装構造体 |
Also Published As
Publication number | Publication date |
---|---|
KR960009140A (ko) | 1996-03-22 |
KR0148077B1 (ko) | 1998-08-01 |
US6160307A (en) | 2000-12-12 |
JP2951573B2 (ja) | 1999-09-20 |
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