JP3413147B2 - 多重回線グリッド・アレイ・パッケージ - Google Patents

多重回線グリッド・アレイ・パッケージ

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路(IC)実装
に係り、特に、金属線、抵抗、インダクタ、キャパシ
タ、トランジスタまたはこれらを組み合わせた回路要素
を組み込む多重回線グリッド(MLG)を含む多重回線グリ
ッド・アレイ(MLGA)パッケージに関する。
【０００２】
【従来の技術】最近、電子装置分野の主眼中の一つが回
路要素の集積化及び密度化によるデザイン軽薄化であっ
て、このために開発中の技術の一つとして表面実装技法
(surface mount technology：SMT)がある。この表面実
装技法は集積回路素子をプリント回路板に実装する低費
用の装置を用いている。SMTの一般的な範疇として、集
積回路デバイスを回路ボード、チップ・キャリヤ等の部
品上に実装する多様多種の技法がある。このような技法
のうち、エリア・アレイ(周辺アレイに対比して)技術
は、信頼性が高く且つ製造効率が良く高密度のI/Oパッ
ケージを実装するのによく使用される。このエリア・ア
レイ技法は、ピン・グリッド・アレイ(pin・grid・array
s：PGAs)、カラム・グリッド・アレイ(column grid・arra
ys：CGAs)及びボール・グリッド・アレイ(ball・grid・ar
rays：BGAs)を用いる。最近のBGA及びCGA技法は、PGA方
法に比べて、多様多種のパッケージに対して密度が高く
信頼性及び効率がより良くすることができるという点
で、相当に良好な技法である。
【０００３】詳述すると、BGA技法は回路ボードとの電
気接点を有効にするために、ICパッケージの一側面上に
配列された半田ボール（くず）のような電気的端子のグ
リッドまたはアレイを使用する。そのようなアレイの半
田ボールは、個々のパッケージにより材料、大きさ(高
さ及び幅)及びピッチ(即ち、ボール間の間隔)の変更が
可能である。また、半田ボールはパッケージの所望属性
により、均一なアレイ・パターン、またはボード上の特
定領域において幾つかのリードを取除いて、所謂“ディ
ポピュレーション(depopulation)”という不均一なアレ
イ・パターンに配列され得る。普通、半田ボールは鉛す
ず共晶半田によってボードまたはモジュールに付着さ
れ、部品に損傷を与えることなく除去及び再加工作業が
可能である。
【０００４】図１は、プリント回路板(PCB)202上にフリ
ップ・チップ形のBGAパッケージ200を表面実装する従来
の方法を説明するための模式図であって、BGAパッケー
ジ200のボール311とPCB202上のランド220との間には半
田継手203が形成される。
【０００５】本技術分野において、前述したBGA実装法
は多数のI/O端子を有する半導体素子に適合した最も一
般的な代案の中の1つであるが、このBGA実装法には多く
の問題点がある。その中の1つは、I/Oの密度が増加する
と、それに伴って必要な半田ボールの数も増加し、この
場合、半田ボールの大きさ及び隔離高さを減らさなけれ
ばならないが、大きさを減少させると適切な整列が難し
くなり、隔離高さを減少させると、チップにより発生さ
れる熱が効果的に放出されない。
【０００６】そのようなBGA実装の問題を克服するため
に、多重回線グリッド・アレイ(multiple・line grid・a
rray：MLGA)パッケージが提案されていた。この技法
は、本特許出願と出願人を同じくする米国特許第09/20
3,196号において、「Multiple・Line・Grid・Array・Pac
kage」との名称で開示されており、この特許は本明細書
に参照文献として引用される。
【０００７】残念ながら、最近のSMT技術の開発にもか
かわらず、IC素子と共にPCB上に実装される抵抗、キャ
パシタ、インダクタ、トランジスタまたはこれら素子の
組合せのような回路要素が存在するため、チップの軽薄
化が一層困難になる。即ち、PCB上に実装される回路要
素の数を減らす装置を開発されば、チップ軽薄化が可能
になる。
【０００８】PCB上の回路要素の数を減らすために、BGA
実装法の場合、パッケージ基板内に回路要素を埋立てる
ことが提案されていた。しかしながら、パッケージ基板
のないフリップ・チップ形BGAの場合には、上述した問題
点を解決すべき必要がある。
【０００９】
【発明が解決しようとする課題】従って、本発明の主な
目的は、例えば、金属線、抵抗、キャパシタ、インダク
タ、トランジスタまたはこれら素子の組合わせのような
回路要素を組み込む、多重回線グリッド(MLG)を備える
多重回線グリッド・アレイ(MLGA)を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の好適な実施形態によれば、多重回線グリ
ッド・アレイ・パッケージであって、表面を有し、該表面
に多数の入出力端子接続用の第1金属パターンが形成さ
れる未完成のパッケージと、上面を有し、該上面に前記
第1金属パターンにより第2金属パターンが形成されるプ
リント回路板と、前記未完成のパッケージと前記プリン
ト回路板との間に設けられ、多数の回路要素及び多数の
円柱状導体を組み込む非導電性本体を有する少なくとも
１つの多重回線グリッドであって、前記各導体が電気的
に互いに隔離され前記第1及び第2金属パターンと電気的
に接続される、該多重回線グリッドとを含む多重回線グ
リッド・アレイ・パッケージが提供される。
【００１１】
【発明の実施の形態】以下、本発明の好適な一実施形態
について図面を参照しながらより詳しく説明する。
【００１２】図２は、本発明の好適な実施形態に係る多
重回線グリッド・アレイ(MLGA)パッケージ100の概略断面
図である。図示の如く、MLGAパッケージ100はプリント
回路板(PCB)102上に実装され、多数のワイヤ・ボンディ
ング・パッド160を有するIC要素170と、多数の導体116を
有する多重回線グリッドのアレイ110と、IC要素170をア
レイ110により電気的に接続させる多数の基板層を積層
して形成されるパッケージ基板120とから構成される。
【００１３】パッケージ基板120は上下面を有する非導
電性基板であって、その下面には第1パターンが形成さ
れ、上面には第2パターンが形成される。これらの第1パ
ターン及び第2パターンは、IC要素170のワイヤ・ボンデ
ィング・パッド160がI/O端子の設計によりアレイ110に電
気的に接続されるよう設計される。
【００１４】IC要素170は、例えば、銀ペースト等の材
料を有するポリマ接着剤130をパッケージ基板120上に塗
布してその上に設けられる。図２で、金製ワイヤ140は
パッケージ基板120を通じるMLGアレイ110との電気的接
続のために、IC要素170のワイヤ・ボンディング・パッド1
60からパッケージ基板120の第2パターンの金属領域にワ
イヤ結合される。その後、ワイヤ結合されたIC要素170
は、IC要素170が湿気等の好ましくない環境から影響を
受けないように、成形化合物150のような材料でカプセ
ル化される。
【００１５】本発明の好適な実施形態において、ソルダ
・ペースト124の第1パターンは導体116の形状によりパッ
ケージ基板120の第1パターン上に形成される。ソルダ・
ペースト124の第1パターンはスクリーン印刷のような工
程により形成される。
【００１６】成形されたIC要素170は、MLG110の導体116
の端部がソルダ・ペースト122の第２パターンと整列され
るようにPCB102上に設けられる。MLG110の導体116の端
部は、ソルダ・ペースト124の第1パターンを使用してパ
ッケージ基板120の第1パターンに電気的に接続される。
【００１７】図３は、本発明の第１の実施形態によるML
GAパッケージ用MLG110の部分の拡大した断面図である。
【００１８】MLG110は、多数の層112〜115を積層して形
成されたグリッド本体132と、このグリッド本体132内に
組み込まれる抵抗117、金属線118、キャパシタ111及び
インダクタ119のような回路要素とを更に有する。層112
〜115の各々はセラミック、ポリマー、セラミックとポ
リマーの合成物等の電気的絶縁性材料で作られていて、
非導電性本体を構成している。
【００１９】本発明の好適な実施形態によれば、キャパ
シタ111がMLG110の層112内に形成され、インダクタ119
が層113〜115に亘って形成され、抵抗117及び金属線118
が層115の上部に形成されるが、これらの回路要素は上
記配置形態とは異なる類型に層112〜115内に各々形成さ
れてもよい。
【００２０】円柱状の導体116はソルダ・ペーストのよう
な導電性材料からなり、グリッド本体132の上下両面か
ら外側に突出され、PCB102とパッケージ基板120を電気
的に接続する働きを果たす。
【００２１】図２を再び参照すると、ソルダ・ペースト1
22の第2パターンは導体116の形状によりスクリーン印刷
のような工程を用いてPCB102上に形成される。
【００２２】図４は、本発明の第2の好適な実施形態に
よるMLG410の部分の拡大した断面図である。多数の層41
2〜415及びこれらの層に組み込まれる回路要素411、41
7、418、419を有するグリッド本体432が、支持用ダミ本
体としての本体板430の上部に実装され、これらの層及
び本体板430が例えば、シリコン製の半導体でできるこ
とを除き、本発明のMLG410は図３中のMLG110と類似して
いる。
【００２３】円柱状の導体416はソルダ・ペーストのよう
な導電性材料ででき、グリッド本体432の上面から本体
板430の下面に延在してPCB102とパッケージ基板120とを
電気的に接続する。
【００２４】図５は、本発明の第3の好適な実施形態に
よるMLG510の部分の拡大した断面図であり、図６は、図
５中の多重回線グリッドの斜視図である。
【００２５】図６の如く、MLG510は、導体516と各ソル
ダ・バンパー530との間の接続のために上部層515に1組の
ソルダ・バンパー530及び1組の金属線518を設けることを
除き、図３中のMLG110と類似している。この第3の実施
形態において、上位層515の上部に形成されたソルダ・バ
ンパー530は、導体516及び下位層512に亘って形成され
たソルダ・バンパー517とは異なる大きさで形成される。
【００２６】更に、ソルダ・バンパー530のパターンをソ
ルダ・バンパー517のパターンと異なるようして、ソルダ
・バンパー530がIC要素上に設けられる多様な類型のバン
パーと共用することができるよう、ソルダ・バンパー530
を設計することができる。
【００２７】この実施形態は例えば、フリップ・チップ・
パッケージ、ウェハー・レベル・パッケージ等にIC要素を
実装するのに特に望ましい。この場合、IC要素上のバン
パーは周辺または中央に位置する。
【００２８】上記において、本発明の好適な実施の形態
について説明したが、本発明の請求範囲を逸脱すること
なく、当業者は種々の改変をなし得るであろう。
【００２９】
【発明の効果】従って、本発明によれば、金属線、抵
抗、インダクタ、キャパシタ、トランジスタ等の回路要
素を組込む多重回線グリッドを用いて、多重回線グリッ
ド・アレイ・パッケージを製造することによって、プリン
ト回路板の面積をより一層減らすことができる。
【図面の簡単な説明】
【図１】従来によるフリップ・チップ状のボール・グリッ
ド・アレイ(BGA)パッケージの斜視図である。
【図２】本発明の好適な実施形態によって、プリント回
路板上に実装される一類型の多重回線グリッド・アレイ
(MLGA)パッケージを示す概略断面図である。
【図３】本発明の第1の好適な実施形態による多重回線
グリッドの部分拡大断面図である。
【図４】本発明の第２の好適な実施形態による多重回線
グリッドの部分拡大断面図である。
【図５】本発明の第３の好適な実施形態による多重回線
グリッドの概略断面図である。
【図６】図５中の多重回線グリッドの斜視図である。
【符号の説明】
100 多重回線グリッド・アレイ(MLGA)パッケージ 102 プリント回路板 110 多重回線グリッド(MLG) 120 パッケージ基板 122、124 ソルダ・ペースト 130 ポリマー接着剤 140 金製ワイヤ 150 成形化合物 160 ワイヤ・ボンディング・パッド 170 IC要素
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−74887（ＪＰ，Ａ) 特開 平３−225859（ＪＰ，Ａ) 特開 平９−260549（ＪＰ，Ａ) 特開 平６−302760（ＪＰ，Ａ) 特開2000−353875（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12,23/32,25/00

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 柱状であってそれぞれが電気的に絶縁さ
    れた複数の導体及び１つ以上の回路要素を内蔵した非導
    電性本体を含む複数の多重回線グリッドと、 パッケージ基板を有し、前記パッケージ基板の下面に形
    成された第１金属パターンと、前記パッケージ基板の上
    面に形成された第２金属パターンを含み、前記多重回線
    グリッド上に位置し、前記導体が前記金属パターンに電
    気的に接続したパッケージとを備えた多重回線グリッド
    ・アレイ・パッケージ。
  2. 【請求項２】 前記非導電性本体は、複数の層で形成さ
    れる、請求項１に記載の多重回線グリッド・アレイ・パ
    ッケージ。
  3. 【請求項３】 前記非導電性本体の前記各層が、少なく
    とも１つの回路要素を有する、請求項２に記載の多重回
    線グリッド・アレイ・パッケージ。
  4. 【請求項４】 前記回路要素が、金属線、抵抗、キャパ
    シタ、インダクタ、トランジスタまたはこれらの素子の
    組合わせからなるグループから選択される、請求項３に
    記載の多重回線グリッド・アレイ・パッケージ。
  5. 【請求項５】 前記非導電性本体が、セラミック、ポリ
    マー、シリコン、または該セラミックとポリマーとの複
    合材料からなるグループから選択される、請求項４に記
    載の多重回線グリッド・アレイ・パッケージ。
  6. 【請求項６】 前記非導電性本体に加えて前記非導電性
    本体に積層されるダミ本体板を含む、請求項２または請
    求項５に記載の多重回線グリッド・アレイ・パッケー
    ジ。
  7. 【請求項７】 前記パッケージの第1金属パターンと前
    記多重回線グリッドの前記導体の端部との間に形成され
    る半田の第1パターン層を更に含む、請求項１に記載の
    多重回線グリッド・アレイ・パッケージ。
  8. 【請求項８】 前記第１パターン層が、スクリーン印刷
    技法により形成される、請求項７に記載の多重回線グリ
    ッド・アレイ・パッケージ。
  9. 【請求項９】 プリント回路板の上部と前記多重回線グ
    リッドの前記導体の他端部との間に形成される半田の第
    2パターン層を更に含む、請求項１に記載の多重回線グ
    リッド・アレイ・パッケージ。
  10. 【請求項１０】 前記第2パターン層が、スクリーン印
    刷技法により形成される、請求項９に記載の多重回線グ
    リッド・アレイ・パッケージ。
  11. 【請求項１１】 前記パッケージのパッケージ基板上に
    設置されたＩＣ構成要素を含み、さらに複数のワイヤ・
    ボンディング・パッドを含み、前記第1金属パターン
    は、前記パッケージ基板の下面に形成され、前記第2金
    属パターンは、 前記パッケージ基板の上面に形成され、前記ＩＣ構成要
    素の前記ワイヤ・ボンディング・パッドが該第2金属パ
    ターンに連結され、前記第１金属パターン及び第2金属
    パターンは電気的に接続されている、請求項１または請
    求項２に記載の多重回線グリッド・アレイ・パッケー
    ジ。
  12. 【請求項１２】 前記ＩＣ構成要素の前記ワイヤ・ボン
    ディング・パッドから前記パッケージ基板の前記第2金
    属パターンの金属領域にワイヤ結合する金ワイヤをさら
    に含む、請求項１１に記載の多重回線グリッド・アレイ
    ・パッケージ。
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