JPH0868827A - 半導体集積回路の静止時電流測定法、半導体集積回路 - Google Patents
半導体集積回路の静止時電流測定法、半導体集積回路Info
- Publication number
- JPH0868827A JPH0868827A JP6204728A JP20472894A JPH0868827A JP H0868827 A JPH0868827 A JP H0868827A JP 6204728 A JP6204728 A JP 6204728A JP 20472894 A JP20472894 A JP 20472894A JP H0868827 A JPH0868827 A JP H0868827A
- Authority
- JP
- Japan
- Prior art keywords
- switch element
- terminal
- semiconductor integrated
- integrated circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3004—Current or voltage test
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Logic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 電源電圧より振幅が小さい入力信号が入力さ
れ該入力信号がローレベルかハイレベルかを基準電圧を
参照して判定し出力するセンス回路部Ｓを含む入力バッ
ファ回路と、前記基準電圧を供給するための基準電圧供
給用端子ＲＥＦとを具える半導体集積回路の、静止時電
流をより正確に測定する方法の提供。 【構成】 ゲートが基準電圧供給用端子ＲＥＦに制御部
１５を介し接続され、端子ＲＥＦに基準電圧が入力され
た場合はオン状態となり、少なくとも電源電圧が入力さ
れた場合はオフ状態となる第１のスイッチ素子１を、セ
ンス回路部Ｓと電源電圧供給ラインとの間に設けて、半
導体集積回路を構成する。そして、半導体集積回路の静
止時電流を測定する際は、前記基準電圧供給用端子ＲＥ
Ｆに対し前記電源電圧を供給する。
れ該入力信号がローレベルかハイレベルかを基準電圧を
参照して判定し出力するセンス回路部Ｓを含む入力バッ
ファ回路と、前記基準電圧を供給するための基準電圧供
給用端子ＲＥＦとを具える半導体集積回路の、静止時電
流をより正確に測定する方法の提供。 【構成】 ゲートが基準電圧供給用端子ＲＥＦに制御部
１５を介し接続され、端子ＲＥＦに基準電圧が入力され
た場合はオン状態となり、少なくとも電源電圧が入力さ
れた場合はオフ状態となる第１のスイッチ素子１を、セ
ンス回路部Ｓと電源電圧供給ラインとの間に設けて、半
導体集積回路を構成する。そして、半導体集積回路の静
止時電流を測定する際は、前記基準電圧供給用端子ＲＥ
Ｆに対し前記電源電圧を供給する。
Description
【０００１】
【産業上の利用分野】この発明は、小振幅な入力信号を
扱うセンス回路部を含む半導体集積回路の静止時電流を
測定する方法と、その際に好適な半導体集積回路とに関
するものである。
扱うセンス回路部を含む半導体集積回路の静止時電流を
測定する方法と、その際に好適な半導体集積回路とに関
するものである。
【０００２】
【従来の技術】より高速な動作をする半導体集積回路を
実現するための１つの技術として、信号振幅が小さな信
号を扱える入力バッファ回路が必要とされている（例え
ば文献Ｉ（日経エレクトロニクス1992.6.8(no.556)，ｐ
ｐ．１３３〜１４１）。その一例としてのＧＴＬ（Gunn
ing Transceiver Logic ）と称される入力バッファ回路
を組み込んで半導体集積回路を構築する例が、上記文献
Ｉの特に第１３６頁に開示されている。図１３はこのＧ
ＴＬと称される入力バッファ回路を示した図である。こ
の入力バッファ回路は、小振幅な入力信号が入力される
端子（入力端子）ＩＮと、ＰチャネルＭＯＳ（Metal Ox
ide Semiconductor ）電界効果トランジスタ（以下、Ｐ
−ＭＯＳともいう）２１，２２，２３およびＮチャネル
ＭＯＳ電界効果トランジスタ（以下、Ｎ−ＭＯＳともい
う）２４，２５で構成されるセンス回路部（センスアン
プ）２０と、基準電圧供給用端子ＲＥＦと、出力端子Ｏ
ＵＴとを具えるものであった。この入力バッファ回路で
は、基準電圧入力端子ＲＥＦの電圧に対して入力端子Ｉ
Ｎの入力電圧が高いか低いかによって、信号Ｎ２１にロ
ーレベルまたはハイレベルが出力される。また、このロ
ーレベルまたはハイレベルの信号は、Ｐ−ＭＯＳ２６と
Ｎ−ＭＯＳ２７，２８とから成るインバータ回路ＩＮＶ
を介しさらにインバータ２９，３０を介し、出力端子０
ＵＴへ伝達される。なお、インバータ回路ＩＮＶにおけ
るＮ−ＭＯＳ２７はホットキャリア対策用のトランジス
タである。また、ＧＴＬの規格により、基準電圧は０．
８Ｖ、入力電圧は約０〜１．２Ｖとそれぞれ決められて
いる。
実現するための１つの技術として、信号振幅が小さな信
号を扱える入力バッファ回路が必要とされている（例え
ば文献Ｉ（日経エレクトロニクス1992.6.8(no.556)，ｐ
ｐ．１３３〜１４１）。その一例としてのＧＴＬ（Gunn
ing Transceiver Logic ）と称される入力バッファ回路
を組み込んで半導体集積回路を構築する例が、上記文献
Ｉの特に第１３６頁に開示されている。図１３はこのＧ
ＴＬと称される入力バッファ回路を示した図である。こ
の入力バッファ回路は、小振幅な入力信号が入力される
端子（入力端子）ＩＮと、ＰチャネルＭＯＳ（Metal Ox
ide Semiconductor ）電界効果トランジスタ（以下、Ｐ
−ＭＯＳともいう）２１，２２，２３およびＮチャネル
ＭＯＳ電界効果トランジスタ（以下、Ｎ−ＭＯＳともい
う）２４，２５で構成されるセンス回路部（センスアン
プ）２０と、基準電圧供給用端子ＲＥＦと、出力端子Ｏ
ＵＴとを具えるものであった。この入力バッファ回路で
は、基準電圧入力端子ＲＥＦの電圧に対して入力端子Ｉ
Ｎの入力電圧が高いか低いかによって、信号Ｎ２１にロ
ーレベルまたはハイレベルが出力される。また、このロ
ーレベルまたはハイレベルの信号は、Ｐ−ＭＯＳ２６と
Ｎ−ＭＯＳ２７，２８とから成るインバータ回路ＩＮＶ
を介しさらにインバータ２９，３０を介し、出力端子０
ＵＴへ伝達される。なお、インバータ回路ＩＮＶにおけ
るＮ−ＭＯＳ２７はホットキャリア対策用のトランジス
タである。また、ＧＴＬの規格により、基準電圧は０．
８Ｖ、入力電圧は約０〜１．２Ｖとそれぞれ決められて
いる。
【０００３】
【発明が解決しようとする課題】ところで、半導体集積
回路を出荷する場合、出荷時のテストの一つとして、半
導体集積回路の端子に静止状態の所定のテスト信号を印
加した状態で電源からＧＮＤに流れる電流を測定するテ
スト、いわゆる静止時電流測定が行なわれる。この測定
結果が、半導体集積回路中にトランジスタの破損個所が
あるか否かの判断材料の一つとなり得るからである。図
１３に示した入力バッファ回路を入力部として具えてい
る半導体集積回路の場合も、その出荷時においてこの半
導体集積回路の主要部をテストする目的で、静止時電流
の測定がなされる。しかしながら、従来の入力バッファ
回路では、入力信号の振幅が電源電圧より小さいので、
Ｐ−ＭＯＳ２１，２２，２３およびＮ−ＭＯＳ２４，２
５は常にオン状態になる。このため、静止時電流測定の
際にセンス回路部２０に常に電流ｉ２１（図１３参照）
が流れる。この電流は、静止時電流測定により半導体集
積回路中にトランジスタの破損個所があるか否かの判断
をしずらくするという問題があった。
回路を出荷する場合、出荷時のテストの一つとして、半
導体集積回路の端子に静止状態の所定のテスト信号を印
加した状態で電源からＧＮＤに流れる電流を測定するテ
スト、いわゆる静止時電流測定が行なわれる。この測定
結果が、半導体集積回路中にトランジスタの破損個所が
あるか否かの判断材料の一つとなり得るからである。図
１３に示した入力バッファ回路を入力部として具えてい
る半導体集積回路の場合も、その出荷時においてこの半
導体集積回路の主要部をテストする目的で、静止時電流
の測定がなされる。しかしながら、従来の入力バッファ
回路では、入力信号の振幅が電源電圧より小さいので、
Ｐ−ＭＯＳ２１，２２，２３およびＮ−ＭＯＳ２４，２
５は常にオン状態になる。このため、静止時電流測定の
際にセンス回路部２０に常に電流ｉ２１（図１３参照）
が流れる。この電流は、静止時電流測定により半導体集
積回路中にトランジスタの破損個所があるか否かの判断
をしずらくするという問題があった。
【０００４】また、上記問題を回避するため入力電圧Ｉ
ＮをＶDDとしＰ−ＭＯＳ２１をＯＦＦ状態として消費電
流ｉ２１を流れなくすることができるが、このときＰ−
ＭＯＳ２２及びＮ−ＭＯＳ２４もＯＦＦ状態となるため
信号Ｎ２１はハイインピーダンス状態（フローティング
状態）となる。このため、Ｐ−ＭＯＳ２６およびＮ−Ｍ
ＯＳ２７，２８で構成してあるインバータ回路ＩＮＶで
消費電流が流れるという問題点があった。
ＮをＶDDとしＰ−ＭＯＳ２１をＯＦＦ状態として消費電
流ｉ２１を流れなくすることができるが、このときＰ−
ＭＯＳ２２及びＮ−ＭＯＳ２４もＯＦＦ状態となるため
信号Ｎ２１はハイインピーダンス状態（フローティング
状態）となる。このため、Ｐ−ＭＯＳ２６およびＮ−Ｍ
ＯＳ２７，２８で構成してあるインバータ回路ＩＮＶで
消費電流が流れるという問題点があった。
【０００５】
【課題を解決するための手段】そこで、静止時電流測定
時においてセンス回路部で電流が流れることを防止する
ために、この出願の第一発明によれば、電源電圧より振
幅が小さい入力信号が入力され該入力信号がローレベル
かハイレベルかを基準電圧を参照して判定し出力するセ
ンス回路部を含む入力バッファ回路と、前記基準電圧を
供給するための基準電圧供給用端子とを具える半導体集
積回路の、静止時電流を測定するに当たり、制御端子が
基準電圧供給用端子に直接若しくは間接的に接続されて
いるスイッチ素子であって前記基準電圧供給用端子に基
準電圧が入力された場合にはオン状態となり、少なくと
も電源電圧が供給された場合にはオフ状態となるスイッ
チ素子（第１のスイッチ素子）を、センス回路部と電源
電圧供給ラインとの間に設けて、半導体集積回路を構成
しておき、該半導体集積回路の静止時電流を測定する際
は、前記基準電圧供給用端子に対し前記電源電圧を供給
することを特徴とする。
時においてセンス回路部で電流が流れることを防止する
ために、この出願の第一発明によれば、電源電圧より振
幅が小さい入力信号が入力され該入力信号がローレベル
かハイレベルかを基準電圧を参照して判定し出力するセ
ンス回路部を含む入力バッファ回路と、前記基準電圧を
供給するための基準電圧供給用端子とを具える半導体集
積回路の、静止時電流を測定するに当たり、制御端子が
基準電圧供給用端子に直接若しくは間接的に接続されて
いるスイッチ素子であって前記基準電圧供給用端子に基
準電圧が入力された場合にはオン状態となり、少なくと
も電源電圧が供給された場合にはオフ状態となるスイッ
チ素子（第１のスイッチ素子）を、センス回路部と電源
電圧供給ラインとの間に設けて、半導体集積回路を構成
しておき、該半導体集積回路の静止時電流を測定する際
は、前記基準電圧供給用端子に対し前記電源電圧を供給
することを特徴とする。
【０００６】なお、この第一発明において、前記入力バ
ッファ回路を、前記センス回路部の出力端にインバータ
回路が接続されたものとする場合は、制御端子が前記基
準電圧供給用端子に直接若しくは間接的に接続されてい
る第２のスイッチ素子であって、前記第１のスイッチ素
子に対し相補的に動作する第２のスイッチ素子を、前記
センス回路部の出力端と接地電位との間に設けておい
て、前記静止時電流測定を行なうのが良い。
ッファ回路を、前記センス回路部の出力端にインバータ
回路が接続されたものとする場合は、制御端子が前記基
準電圧供給用端子に直接若しくは間接的に接続されてい
る第２のスイッチ素子であって、前記第１のスイッチ素
子に対し相補的に動作する第２のスイッチ素子を、前記
センス回路部の出力端と接地電位との間に設けておい
て、前記静止時電流測定を行なうのが良い。
【０００７】また、この出願の第二発明によれば、電源
電圧より振幅が小さい入力信号が入力され該入力信号が
ローレベルかハイレベルかを基準電圧を参照して判定し
出力するセンス回路部を含む入力バッファ回路と、前記
基準電圧を供給するための基準電圧供給用端子とを具え
る半導体集積回路において、制御端子が基準電圧供給用
端子に直接若しくは間接的に接続されているスイッチ素
子であって前記基準電圧供給用端子に基準電圧が入力さ
れた場合にはオン状態となり、少なくとも電源電圧が供
給された場合にはオフ状態となるスイッチ素子（第１の
スイッチ素子）を、センス回路部と電源電圧供給ライン
との間に具えたことを特徴とする。
電圧より振幅が小さい入力信号が入力され該入力信号が
ローレベルかハイレベルかを基準電圧を参照して判定し
出力するセンス回路部を含む入力バッファ回路と、前記
基準電圧を供給するための基準電圧供給用端子とを具え
る半導体集積回路において、制御端子が基準電圧供給用
端子に直接若しくは間接的に接続されているスイッチ素
子であって前記基準電圧供給用端子に基準電圧が入力さ
れた場合にはオン状態となり、少なくとも電源電圧が供
給された場合にはオフ状態となるスイッチ素子（第１の
スイッチ素子）を、センス回路部と電源電圧供給ライン
との間に具えたことを特徴とする。
【０００８】この第二発明において、前記入力バッファ
回路を、前記センス回路部の出力端にインバータ回路が
接続されたものとする場合は、制御端子が前記基準電圧
供給用端子に直接若しくは間接的に接続されている第２
のスイッチ素子であって、前記第１のスイッチ素子に対
し相補的に動作する第２のスイッチ素子を、前記センス
回路部の出力端と接地電位との間に設けるのが好適であ
る。
回路を、前記センス回路部の出力端にインバータ回路が
接続されたものとする場合は、制御端子が前記基準電圧
供給用端子に直接若しくは間接的に接続されている第２
のスイッチ素子であって、前記第１のスイッチ素子に対
し相補的に動作する第２のスイッチ素子を、前記センス
回路部の出力端と接地電位との間に設けるのが好適であ
る。
【０００９】
【作用】この出願の第一発明によれば、静止時電流の測
定テスト時においては第１のスイッチ素子がオフ状態に
なるのでセンス回路部にはこれを駆動する電源電圧が供
給されない。また、所定の第２のスイッチ素子を設けて
おく好適例では、静止時電流の測定テスト時においてイ
ンバータ回路の入力端子の電位が接地電位に固定され
る。
定テスト時においては第１のスイッチ素子がオフ状態に
なるのでセンス回路部にはこれを駆動する電源電圧が供
給されない。また、所定の第２のスイッチ素子を設けて
おく好適例では、静止時電流の測定テスト時においてイ
ンバータ回路の入力端子の電位が接地電位に固定され
る。
【００１０】また、この出願の第二発明によれば、第一
発明の方法を容易に実施できる半導体集積回路が得られ
る。
発明の方法を容易に実施できる半導体集積回路が得られ
る。
【００１１】
【実施例】以下、図面を参照してこの出願の第一及び第
二発明の実施例について併せて説明する。なお、説明に
用いる各図は半導体集積回路におけるこの発明に係る入
力バッファ回路部分に着目して示したものであることは
理解されたい。また、説明に用いる各図において、同様
な構成成分については同一の番号を付して示しその重複
する説明を省略することもある。
二発明の実施例について併せて説明する。なお、説明に
用いる各図は半導体集積回路におけるこの発明に係る入
力バッファ回路部分に着目して示したものであることは
理解されたい。また、説明に用いる各図において、同様
な構成成分については同一の番号を付して示しその重複
する説明を省略することもある。
【００１２】１．第１実施例 図１はこの発明の第１実施例の半導体集積回路における
入力バッファ回路部分を主に示した図である。
入力バッファ回路部分を主に示した図である。
【００１３】この第１実施例の半導体集積回路は、入力
信号入力端子ＩＮと、センス回路部（センスアンプ）Ｓ
と、基準電圧供給端子ＲＥＦと、インバータ回路ＩＮＶ
と、第１のスイッチ素子としてのＰ−ＭＯＳ１と、第２
のスイッチ素子としてのＮ−ＭＯＳ７と、インバータ１
１，１２と、インバータ１３，１４と、出力端子ＯＵＴ
と、集積回路の主要部（図示せず）とを具える。
信号入力端子ＩＮと、センス回路部（センスアンプ）Ｓ
と、基準電圧供給端子ＲＥＦと、インバータ回路ＩＮＶ
と、第１のスイッチ素子としてのＰ−ＭＯＳ１と、第２
のスイッチ素子としてのＮ−ＭＯＳ７と、インバータ１
１，１２と、インバータ１３，１４と、出力端子ＯＵＴ
と、集積回路の主要部（図示せず）とを具える。
【００１４】ここで、センス回路部Ｓは、この場合Ｐ−
ＭＯＳ２，３，４およびＮ−ＭＯＳ５，６から成るＰＭ
ＯＳ差動増幅回路で構成してある（接続関係は後述す
る。）。また、インバータ回路ＩＮＶは、Ｐ−ＭＯＳ８
及びＮ−ＭＯＳ９，１０で構成してある。なお、インバ
ータ回路ＩＮＶにおけるＮ−ＭＯＳ９はホットキャリア
対策用のトランジスタである。また、第１のスイッチ素
子であるＰ−ＭＯＳ１は、基準電圧供給用端子ＲＥＦに
基準電圧が入力された場合にはオン状態となり、少なく
とも電源電圧が供給された場合にはオフ状態となるスイ
ッチ素子である。また、第２のスイッチ素子であるＮ−
ＭＯＳ７は、前記第１のスイッチ素子に対し相補的に動
作するスイッチ素子である。また、この実施例では、イ
ンバータ１３およびインバータ１４は、第１のスイッチ
素子であるＰ−ＭＯＳ１及び第２のスイッチ素子である
Ｎ−ＭＯＳ７に対する制御信号を、基準電圧供給用端子
ＲＥＦにおける電圧に基づいて生成する制御部１５を構
成する。基準電圧（０．８Ｖ）をＰ−ＭＯＳ１及びＮ−
ＭＯＳ７を駆動し得るレベルに変換するためである。な
お、インバータ回路１３のＰ−ＭＯＳ及びＮ−ＭＯＳ
は、それぞれ、他のトランジスタに比べ、ゲート幅／ゲ
ート長の比を小さくすることによりディメンジョンを小
さくしてある。この半導体集積回路の通常動作時の消費
電流を小さくするためである。
ＭＯＳ２，３，４およびＮ−ＭＯＳ５，６から成るＰＭ
ＯＳ差動増幅回路で構成してある（接続関係は後述す
る。）。また、インバータ回路ＩＮＶは、Ｐ−ＭＯＳ８
及びＮ−ＭＯＳ９，１０で構成してある。なお、インバ
ータ回路ＩＮＶにおけるＮ−ＭＯＳ９はホットキャリア
対策用のトランジスタである。また、第１のスイッチ素
子であるＰ−ＭＯＳ１は、基準電圧供給用端子ＲＥＦに
基準電圧が入力された場合にはオン状態となり、少なく
とも電源電圧が供給された場合にはオフ状態となるスイ
ッチ素子である。また、第２のスイッチ素子であるＮ−
ＭＯＳ７は、前記第１のスイッチ素子に対し相補的に動
作するスイッチ素子である。また、この実施例では、イ
ンバータ１３およびインバータ１４は、第１のスイッチ
素子であるＰ−ＭＯＳ１及び第２のスイッチ素子である
Ｎ−ＭＯＳ７に対する制御信号を、基準電圧供給用端子
ＲＥＦにおける電圧に基づいて生成する制御部１５を構
成する。基準電圧（０．８Ｖ）をＰ−ＭＯＳ１及びＮ−
ＭＯＳ７を駆動し得るレベルに変換するためである。な
お、インバータ回路１３のＰ−ＭＯＳ及びＮ−ＭＯＳ
は、それぞれ、他のトランジスタに比べ、ゲート幅／ゲ
ート長の比を小さくすることによりディメンジョンを小
さくしてある。この半導体集積回路の通常動作時の消費
電流を小さくするためである。
【００１５】次に、図１に示した各構成成分の詳細な接
続関係を説明する。入力端子ＩＮをＰ−ＭＯＳ２および
Ｐ−ＭＯＳ３のゲートと接続してある。第１のスイッチ
素子であるＰ−ＭＯＳ１は、電源供給ラインとセンス回
路部Ｓとの間に設けてある。詳細には、Ｐ−ＭＯＳ１の
ソースを電源供給ラインに接続し、ドレインをセンス回
路部Ｓにおける定電流源として機能するＰ−ＭＯＳ２の
ソースに接続してある。また、このＰ−ＭＯＳ１の制御
端子であるゲートに基準電圧供給用端子ＲＥＦを、この
実施例ではインバータ１４、１３を介して接続してあ
る。なお、インバータ１４の出力端での信号を以下Ｎ２
と称する。また、センス回路部Ｓでは、Ｐ−ＭＯＳ２の
ドレインをＰ−ＭＯＳ３のソースおよびＰ−ＭＯＳ４の
ソースとそれぞれ接続してあり、Ｐ−ＭＯＳ３のドレイ
ンをＮ−ＭＯＳ５のドレインと接続してある。なお、Ｐ
−ＭＯＳ３のドレインとＮ−ＭＯＳ５のドレインとの接
続点Ｐでの信号を以下Ｎ１と称する。また、Ｎ−ＭＯＳ
５のゲートをＮ−ＭＯＳ６のゲート、ドレインおよびＰ
−ＭＯＳ４のドレインとそれぞれ接続してあり、Ｎ−Ｍ
ＯＳ５のソースおよびＮ−ＭＯＳ６のソースを接地電位
とそれぞれ接続してある。そして、Ｐ−ＭＯＳ４のゲー
トを入力端子ＲＥＦと接続してある。また、Ｎ−ＭＯＳ
７はセンス回路部Ｓの出力と接地電位との間に設けてあ
る。詳細には、Ｎ−ＭＯＳ７のドレインを、Ｐ−ＭＯＳ
３のドレインとＮ−ＭＯＳ５のドレインとの接続点Ｐに
接続し、ソースを接地電位と接続してある。また、この
Ｎ−ＭＯＳ７のゲートに基準電圧供給用端子ＲＥＦを、
この実施例ではインバータ１４、１３を介して接続して
ある。また、信号Ｎ１を示す信号線をインバータ回路Ｉ
ＮＶにおけるＰ−ＭＯＳ８およびＮ−ＭＯＳ１０の各ゲ
ートとそれぞれ接続してあり、Ｐ−ＭＯＳ８のソースを
電源電位と接続してあり、Ｐ−ＭＯＳ８のドレインをＮ
−ＭＯＳ９のドレインおよびインバータ１１の入力と接
続してあり、Ｎ−ＭＯＳ９のゲートを電源電位と接続し
てあり、Ｎ−ＭＯＳ９のソースをＮ−ＭＯＳ１０のドレ
インと接続してあり、Ｎ−ＭＯＳ１０のソースを接続電
位と接続してある。そして、インバータ１１の出力をイ
ンバータ１２の入力と接続してあり、インバータ１２の
出力を出力端子ＯＵＴと接続してある。
続関係を説明する。入力端子ＩＮをＰ−ＭＯＳ２および
Ｐ−ＭＯＳ３のゲートと接続してある。第１のスイッチ
素子であるＰ−ＭＯＳ１は、電源供給ラインとセンス回
路部Ｓとの間に設けてある。詳細には、Ｐ−ＭＯＳ１の
ソースを電源供給ラインに接続し、ドレインをセンス回
路部Ｓにおける定電流源として機能するＰ−ＭＯＳ２の
ソースに接続してある。また、このＰ−ＭＯＳ１の制御
端子であるゲートに基準電圧供給用端子ＲＥＦを、この
実施例ではインバータ１４、１３を介して接続してあ
る。なお、インバータ１４の出力端での信号を以下Ｎ２
と称する。また、センス回路部Ｓでは、Ｐ−ＭＯＳ２の
ドレインをＰ−ＭＯＳ３のソースおよびＰ−ＭＯＳ４の
ソースとそれぞれ接続してあり、Ｐ−ＭＯＳ３のドレイ
ンをＮ−ＭＯＳ５のドレインと接続してある。なお、Ｐ
−ＭＯＳ３のドレインとＮ−ＭＯＳ５のドレインとの接
続点Ｐでの信号を以下Ｎ１と称する。また、Ｎ−ＭＯＳ
５のゲートをＮ−ＭＯＳ６のゲート、ドレインおよびＰ
−ＭＯＳ４のドレインとそれぞれ接続してあり、Ｎ−Ｍ
ＯＳ５のソースおよびＮ−ＭＯＳ６のソースを接地電位
とそれぞれ接続してある。そして、Ｐ−ＭＯＳ４のゲー
トを入力端子ＲＥＦと接続してある。また、Ｎ−ＭＯＳ
７はセンス回路部Ｓの出力と接地電位との間に設けてあ
る。詳細には、Ｎ−ＭＯＳ７のドレインを、Ｐ−ＭＯＳ
３のドレインとＮ−ＭＯＳ５のドレインとの接続点Ｐに
接続し、ソースを接地電位と接続してある。また、この
Ｎ−ＭＯＳ７のゲートに基準電圧供給用端子ＲＥＦを、
この実施例ではインバータ１４、１３を介して接続して
ある。また、信号Ｎ１を示す信号線をインバータ回路Ｉ
ＮＶにおけるＰ−ＭＯＳ８およびＮ−ＭＯＳ１０の各ゲ
ートとそれぞれ接続してあり、Ｐ−ＭＯＳ８のソースを
電源電位と接続してあり、Ｐ−ＭＯＳ８のドレインをＮ
−ＭＯＳ９のドレインおよびインバータ１１の入力と接
続してあり、Ｎ−ＭＯＳ９のゲートを電源電位と接続し
てあり、Ｎ−ＭＯＳ９のソースをＮ−ＭＯＳ１０のドレ
インと接続してあり、Ｎ−ＭＯＳ１０のソースを接続電
位と接続してある。そして、インバータ１１の出力をイ
ンバータ１２の入力と接続してあり、インバータ１２の
出力を出力端子ＯＵＴと接続してある。
【００１６】次に、この第１実施例の半導体集積回路の
動作を説明することにより第一発明の静止時電流測定法
について説明する。この説明を図１及び図２を参照して
行なう。ここで、図２は図１に示した回路の動作説明に
供するタイムチャートおよびこの回路での消費電流の時
間的変化を併せて示した図である。
動作を説明することにより第一発明の静止時電流測定法
について説明する。この説明を図１及び図２を参照して
行なう。ここで、図２は図１に示した回路の動作説明に
供するタイムチャートおよびこの回路での消費電流の時
間的変化を併せて示した図である。
【００１７】先ず、通常動作における入力信号の立ち上
がり時の動作について説明する。なお、入力端子ＲＥＦ
の電圧は、ＧＴＬの規格より０．８Ｖである。また、立
ち上がり時であるので、入力電圧は０Ｖである。また、
ここでは、インバータ回路１３のセンスレベルは０．８
Ｖよりも高く設定してあるものとする。
がり時の動作について説明する。なお、入力端子ＲＥＦ
の電圧は、ＧＴＬの規格より０．８Ｖである。また、立
ち上がり時であるので、入力電圧は０Ｖである。また、
ここでは、インバータ回路１３のセンスレベルは０．８
Ｖよりも高く設定してあるものとする。
【００１８】通常動作であるので入力端子ＲＥＦの電圧
が０．８Ｖであるから、信号Ｎ２はローレベルとなる。
信号Ｎ２がローレベルであると、Ｐ−ＭＯＳ１はオン状
態、Ｎ−ＭＯＳ７はオフ状態となる。また、入力端子Ｉ
Ｎの電圧は０Ｖとなっているため、信号Ｎ１はＨレベル
近くになるので結局出力ＯＵＴはＬレベルとなる（図２
のｔ1 で示す区間）。そして、この時のこの入力バッフ
ァ回路での総消費電流は、センス回路部Ｓでの電流ｉ1
と、インバータ回路１３を流れる電流と、インバータ回
路ＩＮＶ（Ｐ−ＭＯＳ８、Ｎ−ＭＯＳ９およびＮ−ＭＯ
Ｓ１０で構成される部分）を流れる電流との和となる。
が０．８Ｖであるから、信号Ｎ２はローレベルとなる。
信号Ｎ２がローレベルであると、Ｐ−ＭＯＳ１はオン状
態、Ｎ−ＭＯＳ７はオフ状態となる。また、入力端子Ｉ
Ｎの電圧は０Ｖとなっているため、信号Ｎ１はＨレベル
近くになるので結局出力ＯＵＴはＬレベルとなる（図２
のｔ1 で示す区間）。そして、この時のこの入力バッフ
ァ回路での総消費電流は、センス回路部Ｓでの電流ｉ1
と、インバータ回路１３を流れる電流と、インバータ回
路ＩＮＶ（Ｐ−ＭＯＳ８、Ｎ−ＭＯＳ９およびＮ−ＭＯ
Ｓ１０で構成される部分）を流れる電流との和となる。
【００１９】この状態から入力端子ＩＮの電圧を１．２
Ｖに変化させると、信号Ｎ１はローレベルとなるので出
力ＯＵＴはハイレベルとなる（図２のｔ2 で示す区
間）。そして、入力端子ＩＮ及び出力端子ＯＵＴの電圧
レベルの確定した後のこの入力バッファ回路での総消費
電流は、電流ｉ1 と、インバータ回路１３を流れる電流
との和となる。
Ｖに変化させると、信号Ｎ１はローレベルとなるので出
力ＯＵＴはハイレベルとなる（図２のｔ2 で示す区
間）。そして、入力端子ＩＮ及び出力端子ＯＵＴの電圧
レベルの確定した後のこの入力バッファ回路での総消費
電流は、電流ｉ1 と、インバータ回路１３を流れる電流
との和となる。
【００２０】次に、入力端子ＩＮの電圧の立ち下がり時
の動作について説明する。図２のｔ2 の時間区間の後入
力端子ＩＮの電圧を０Ｖに変化させると、信号Ｎ１はハ
イレベルに近くなり出力ＯＵＴはローレベルとなる（図
２のｔ3 で示す区間）。そして、入力端子ＩＮおよび出
力端子ＯＵＴの電圧レベルの確定した後のこの入力バッ
ファ回路での総消費電流は、図２にｔ1 で示した区間の
それと同じとなる。
の動作について説明する。図２のｔ2 の時間区間の後入
力端子ＩＮの電圧を０Ｖに変化させると、信号Ｎ１はハ
イレベルに近くなり出力ＯＵＴはローレベルとなる（図
２のｔ3 で示す区間）。そして、入力端子ＩＮおよび出
力端子ＯＵＴの電圧レベルの確定した後のこの入力バッ
ファ回路での総消費電流は、図２にｔ1 で示した区間の
それと同じとなる。
【００２１】次に、静止時電流測定時の動作について説
明する。この発明では静止時電流測定に当たり入力端子
ＲＥＦの電圧を電源電位とする。これにより信号Ｎ２は
ハイレベルとなるから、Ｐ−ＭＯＳ１がオフ状態となり
Ｎ−ＭＯＳ７がオン状態となる。Ｐ−ＭＯＳ１がオフ状
態であるので、センス回路部Ｓには電流ｉ１は流れな
い。また、Ｎ−ＭＯＳ７がオン状態であるのでのでイン
バータ回路ＩＮＶの入力レベルが接地電位に固定される
のでＰ−ＭＯＳ８，Ｎ−ＭＯＳ９，１０での消費電流は
生じない（図２のｔ4 で示す区間）。
明する。この発明では静止時電流測定に当たり入力端子
ＲＥＦの電圧を電源電位とする。これにより信号Ｎ２は
ハイレベルとなるから、Ｐ−ＭＯＳ１がオフ状態となり
Ｎ−ＭＯＳ７がオン状態となる。Ｐ−ＭＯＳ１がオフ状
態であるので、センス回路部Ｓには電流ｉ１は流れな
い。また、Ｎ−ＭＯＳ７がオン状態であるのでのでイン
バータ回路ＩＮＶの入力レベルが接地電位に固定される
のでＰ−ＭＯＳ８，Ｎ−ＭＯＳ９，１０での消費電流は
生じない（図２のｔ4 で示す区間）。
【００２２】なお、上述の動作説明では、通常動作の後
に静止時電流測定をする例としているが、これは一例に
すぎない。静止時電流測定を先に行なう場合があっても
もちろん良い（以下の各実施例において同じ）。
に静止時電流測定をする例としているが、これは一例に
すぎない。静止時電流測定を先に行なう場合があっても
もちろん良い（以下の各実施例において同じ）。
【００２３】以上説明したようにこの第１実施例によれ
ば、入力端子ＲＥＦの電圧を電源電圧にすることによっ
てＰ−ＭＯＳ１をオフ状態とできかつＮ−ＭＯＳ７をオ
ン状態とできる。このため、センス回路部Ｓの電流を停
止できかつ後段のインバータ回路ＩＮＶでの消費電流も
なくなる。よって、半導体集積回路の出荷前のテストに
おいて静止時電流が正確に測定できるようになりトラン
ジスタが破損している個所がある場合は不良品の判断が
容易となる。
ば、入力端子ＲＥＦの電圧を電源電圧にすることによっ
てＰ−ＭＯＳ１をオフ状態とできかつＮ−ＭＯＳ７をオ
ン状態とできる。このため、センス回路部Ｓの電流を停
止できかつ後段のインバータ回路ＩＮＶでの消費電流も
なくなる。よって、半導体集積回路の出荷前のテストに
おいて静止時電流が正確に測定できるようになりトラン
ジスタが破損している個所がある場合は不良品の判断が
容易となる。
【００２４】２．第２実施例 図３は半導体集積回路の発明の第２実施例を示す回路図
である。この第２実施例では、第１実施例で説明したイ
ンバータ回路１３を次のように構成している。つまり、
：電源電圧供給ラインと接地電位との間に設けられ相
補的にオン・オフする第３のスイッチ素子としてのＰ−
ＭＯＳ５１及び第４のスイッチ素子としてのＮ−ＭＯＳ
５４であって、それぞれのゲートが基準電圧供給用端子
ＲＥＦに接続されているＰ−ＭＯＳ５１及びＮ−ＭＯＳ
５４と、：これらＰ−ＭＯＳ５１及びＮ−ＭＯＳ５４
間に設けられ相補的にオン・オフする第５のスイッチ素
子としてのＰ−ＭＯＳ５２および第６のスイッチ素子と
してのＮ−ＭＯＳ５３であって、それぞれのゲートが入
力信号入力端子ＩＮに接続されていてこれらＭＯＳ５
２，５３の接続点がインバータ１４の入力と接続されて
いるＰ−ＭＯＳ５２およびＮ−ＭＯＳ５３とで構成して
いる。これらＭＯＳ５１〜５４の詳細な接続関係は次の
ようになっている。Ｐ−ＭＯＳ５１のゲートとＮ−ＭＯ
Ｓ５４のゲートを基準電圧供給用端子ＲＥＦと接続して
あり、Ｐ−ＭＯＳ５３のゲートとＮ−ＭＯＳ５３のゲー
トを入力端子ＩＮと接続してあり、Ｐ−ＭＯＳ５１のソ
ースを電源電位と、ドレインをＰ−ＭＯＳ５２のソース
と接続してあり、Ｐ−ＭＯＳ５２のドレインをＮ−ＭＯ
Ｓ５３のソースと接続してあり、Ｎ−ＭＯＳ５３のソー
スをＮ−ＭＯＳ５４のドレインと接続してあり、Ｎ−Ｍ
ＯＳ５４のソースを接地電位と接続してある。
である。この第２実施例では、第１実施例で説明したイ
ンバータ回路１３を次のように構成している。つまり、
：電源電圧供給ラインと接地電位との間に設けられ相
補的にオン・オフする第３のスイッチ素子としてのＰ−
ＭＯＳ５１及び第４のスイッチ素子としてのＮ−ＭＯＳ
５４であって、それぞれのゲートが基準電圧供給用端子
ＲＥＦに接続されているＰ−ＭＯＳ５１及びＮ−ＭＯＳ
５４と、：これらＰ−ＭＯＳ５１及びＮ−ＭＯＳ５４
間に設けられ相補的にオン・オフする第５のスイッチ素
子としてのＰ−ＭＯＳ５２および第６のスイッチ素子と
してのＮ−ＭＯＳ５３であって、それぞれのゲートが入
力信号入力端子ＩＮに接続されていてこれらＭＯＳ５
２，５３の接続点がインバータ１４の入力と接続されて
いるＰ−ＭＯＳ５２およびＮ−ＭＯＳ５３とで構成して
いる。これらＭＯＳ５１〜５４の詳細な接続関係は次の
ようになっている。Ｐ−ＭＯＳ５１のゲートとＮ−ＭＯ
Ｓ５４のゲートを基準電圧供給用端子ＲＥＦと接続して
あり、Ｐ−ＭＯＳ５３のゲートとＮ−ＭＯＳ５３のゲー
トを入力端子ＩＮと接続してあり、Ｐ−ＭＯＳ５１のソ
ースを電源電位と、ドレインをＰ−ＭＯＳ５２のソース
と接続してあり、Ｐ−ＭＯＳ５２のドレインをＮ−ＭＯ
Ｓ５３のソースと接続してあり、Ｎ−ＭＯＳ５３のソー
スをＮ−ＭＯＳ５４のドレインと接続してあり、Ｎ−Ｍ
ＯＳ５４のソースを接地電位と接続してある。
【００２５】次に、この第２実施例の半導体集積回路の
動作を説明することにより第一発明の静止時電流測定法
について説明する。この説明を図３及び図４を参照して
説明する。ここで、図４は図３に示した回路の動作説明
に供するタイムチャートおよびこの回路での消費電流の
時間的変化を併せて示した図である。
動作を説明することにより第一発明の静止時電流測定法
について説明する。この説明を図３及び図４を参照して
説明する。ここで、図４は図３に示した回路の動作説明
に供するタイムチャートおよびこの回路での消費電流の
時間的変化を併せて示した図である。
【００２６】先ず、通常動作（ｔ1 〜ｔ3 ）における入
力信号の立ち上がり時及び立ち下がり時の動作は、第１
実施例の場合と基本的に同じ動作となる。しかし、時間
ｔ1及びｔ3 において、入力端子ＩＮ及び出力端子ＯＵ
Ｔの電圧の確定した後の総消費電流は、入力端子ＩＮの
入力レベルがローレベルである時、Ｎ−ＭＯＳ５３がＯ
ＦＦ状態となりＰ−ＭＯＳ５１，５２，Ｎ−ＭＯＳ５
３，５４に電流は流れなくなり、センス回路部Ｓでの電
流ｉ１とインバータ回路ＩＮＶを流れる電流との和とな
る。つまり、この第２実施例の場合では、通常動作にお
いて入力信号ＩＮがローレベル（０Ｖ）のときＮ−ＭＯ
Ｓ５３がオフ状態となるので、入力信号ＩＮがローレベ
ルのときの制御部１５ａでの消費電流をなくせるという
効果が得られる。なお、Ｐ−ＭＯＳ５２は入力信号がハ
イレベル時の制御部１５ａでの消費電流軽減に寄与す
る。
力信号の立ち上がり時及び立ち下がり時の動作は、第１
実施例の場合と基本的に同じ動作となる。しかし、時間
ｔ1及びｔ3 において、入力端子ＩＮ及び出力端子ＯＵ
Ｔの電圧の確定した後の総消費電流は、入力端子ＩＮの
入力レベルがローレベルである時、Ｎ−ＭＯＳ５３がＯ
ＦＦ状態となりＰ−ＭＯＳ５１，５２，Ｎ−ＭＯＳ５
３，５４に電流は流れなくなり、センス回路部Ｓでの電
流ｉ１とインバータ回路ＩＮＶを流れる電流との和とな
る。つまり、この第２実施例の場合では、通常動作にお
いて入力信号ＩＮがローレベル（０Ｖ）のときＮ−ＭＯ
Ｓ５３がオフ状態となるので、入力信号ＩＮがローレベ
ルのときの制御部１５ａでの消費電流をなくせるという
効果が得られる。なお、Ｐ−ＭＯＳ５２は入力信号がハ
イレベル時の制御部１５ａでの消費電流軽減に寄与す
る。
【００２７】次に、この第２実施例の半導体集積回路に
おける静止時電流測定時の動作について説明する。入力
端子ＩＮ及び基準電圧供給端子ＲＥＦの電圧を電源電位
とすることで、信号Ｎ２はハイレベルとなり、Ｐ−ＭＯ
Ｓ１がＯＦＦ状態となり、Ｎ−ＭＯＳ７がオン状態とな
るため信号Ｎ１はローレベルとなる。そのため、センス
回路部、Ｐ−ＭＯＳ５１，５２，Ｎ−ＭＯＳ５３，５４
及びインバータ回路ＩＮＶでの消費電流はなくなる。
おける静止時電流測定時の動作について説明する。入力
端子ＩＮ及び基準電圧供給端子ＲＥＦの電圧を電源電位
とすることで、信号Ｎ２はハイレベルとなり、Ｐ−ＭＯ
Ｓ１がＯＦＦ状態となり、Ｎ−ＭＯＳ７がオン状態とな
るため信号Ｎ１はローレベルとなる。そのため、センス
回路部、Ｐ−ＭＯＳ５１，５２，Ｎ−ＭＯＳ５３，５４
及びインバータ回路ＩＮＶでの消費電流はなくなる。
【００２８】以上のように、第２実施例によれば、第１
実施例同様、入力端子ＩＮ及び入力端子ＲＥＦの電圧を
電源電圧にすることによってＰ−ＭＯＳ１をオフ状態、
Ｎ−ＭＯＳ７をオン状態とできる。このため、センス回
路部Ｓの電流ｉ１をなくせる。また、インバータ回路Ｉ
ＮＶの入力をローレベルに確定させることができるので
この回路での消費電流もなくなる。よって、半導体集積
回路の出荷時のテストにおいて、静止時電流が正確に測
定できるようになり、トランジスタが破損している個所
がある場合は不良品の判断が容易となる。
実施例同様、入力端子ＩＮ及び入力端子ＲＥＦの電圧を
電源電圧にすることによってＰ−ＭＯＳ１をオフ状態、
Ｎ−ＭＯＳ７をオン状態とできる。このため、センス回
路部Ｓの電流ｉ１をなくせる。また、インバータ回路Ｉ
ＮＶの入力をローレベルに確定させることができるので
この回路での消費電流もなくなる。よって、半導体集積
回路の出荷時のテストにおいて、静止時電流が正確に測
定できるようになり、トランジスタが破損している個所
がある場合は不良品の判断が容易となる。
【００２９】また、特にこの第２実施例の場合、通常動
作であって入力信号ＩＮがローレベル（０Ｖ）のときＮ
−ＭＯＳ５３がオフ状態となるので、入力信号ＩＮがロ
ーレベル（０Ｖ）のときの制御部１５ａでの消費電流を
なくせるという効果が得られる。
作であって入力信号ＩＮがローレベル（０Ｖ）のときＮ
−ＭＯＳ５３がオフ状態となるので、入力信号ＩＮがロ
ーレベル（０Ｖ）のときの制御部１５ａでの消費電流を
なくせるという効果が得られる。
【００３０】３．第３実施例 図５は、この発明の第３実施例の半導体集積回路におけ
る入力バッファ回路部分を主に示した図である。
る入力バッファ回路部分を主に示した図である。
【００３１】この第３実施例の半導体集積回路は、セン
ス回路部Ｓと第１のスイッチ素子１と制御部１５とを第
１実施例同様に具える。さらに、センス回路部Ｓの出力
端Ｐに接続された第１のクロックドインバータＣＩ１、
この第１のクロックドインバータの出力端に接続された
第２のクロックドインバータＣＩ２およびこの第２のク
ロックドインバータＣＩ２の出力と入力信号入力端子Ｉ
Ｎとにワイヤードする形で接続された第３のクロックド
インバータＣＩ３を具える。ただし、これら第１〜第３
のクロックドインバータＣＩ１〜ＣＩ３は、基準電圧供
給用端子ＲＥＦに入力される電圧に応じインバーター状
態となるかハイインピーダンス状態となるかが制御され
る。しかも、第１および第２のクロックドインバータが
インバータ状態のとき第３のクロックドインバータがハ
イインピーダンス状態となり、第１および第２のクロッ
クドインバータがハイインピーダンス状態のとき第３の
クロックドインバータがインバータ状態となるように、
基準電圧供給用端子に、ここではインバータ１３を介し
接続してある。また、第１のクロックドインバータＣＩ
１は、Ｐ−ＭＯＳ６１，Ｐ−ＭＯＳ６２、Ｎ−ＭＯＳ６
３及びＮ−ＭＯＳ６４を直列接続し構成してある。第２
のクロックドインバータＣＩ２は、Ｐ−ＭＯＳ７１，Ｐ
−ＭＯＳ７２、Ｎ−ＭＯＳ７３及びＮ−ＭＯＳ７４を直
列接続し構成してある。第３のクロックドインバータＣ
Ｉ３は、Ｐ−ＭＯＳ７５，Ｐ−ＭＯＳ７６、Ｎ−ＭＯＳ
７７及びＮ−ＭＯＳ７８を直列接続し構成してある。以
下、図５に示した回路の詳細な接続関係を説明する。
ス回路部Ｓと第１のスイッチ素子１と制御部１５とを第
１実施例同様に具える。さらに、センス回路部Ｓの出力
端Ｐに接続された第１のクロックドインバータＣＩ１、
この第１のクロックドインバータの出力端に接続された
第２のクロックドインバータＣＩ２およびこの第２のク
ロックドインバータＣＩ２の出力と入力信号入力端子Ｉ
Ｎとにワイヤードする形で接続された第３のクロックド
インバータＣＩ３を具える。ただし、これら第１〜第３
のクロックドインバータＣＩ１〜ＣＩ３は、基準電圧供
給用端子ＲＥＦに入力される電圧に応じインバーター状
態となるかハイインピーダンス状態となるかが制御され
る。しかも、第１および第２のクロックドインバータが
インバータ状態のとき第３のクロックドインバータがハ
イインピーダンス状態となり、第１および第２のクロッ
クドインバータがハイインピーダンス状態のとき第３の
クロックドインバータがインバータ状態となるように、
基準電圧供給用端子に、ここではインバータ１３を介し
接続してある。また、第１のクロックドインバータＣＩ
１は、Ｐ−ＭＯＳ６１，Ｐ−ＭＯＳ６２、Ｎ−ＭＯＳ６
３及びＮ−ＭＯＳ６４を直列接続し構成してある。第２
のクロックドインバータＣＩ２は、Ｐ−ＭＯＳ７１，Ｐ
−ＭＯＳ７２、Ｎ−ＭＯＳ７３及びＮ−ＭＯＳ７４を直
列接続し構成してある。第３のクロックドインバータＣ
Ｉ３は、Ｐ−ＭＯＳ７５，Ｐ−ＭＯＳ７６、Ｎ−ＭＯＳ
７７及びＮ−ＭＯＳ７８を直列接続し構成してある。以
下、図５に示した回路の詳細な接続関係を説明する。
【００３２】入力信号入力端子ＩＮ、センス回路部Ｓ、
基準電圧供給端子ＲＥＦ及び制御部１５の間の接続は第
１実施例と同様となっている。入力信号入力端子ＩＮ
は、センス回路部ＳのＰ−ＭＯＳ２，３各々のゲートに
接続すると共に、第３のクロックドインバータＣＩ３の
Ｐ−ＭＯＳ７５，Ｎ−ＭＯＳ７８の各々のゲートとも接
続してある。また、第１のクロックドインバータＣＩ１
では、Ｐ−ＭＯＳ６１のソースを電源電位と接続してあ
り、ゲートを信号Ｎ２と接続してあり、ドレインをＰ−
ＭＯＳ６２のソースと接続してある。さらに、Ｐ−ＭＯ
Ｓ６２のゲートを信号Ｎ１と接続してあり、ドレインを
Ｎ−ＭＯＳ６３のドレインと接続してあり、この接続点
の信号をＮ３としてある。そして、Ｎ−ＭＯＳ６３のゲ
ートをインバータ１３の出力（信号Ｎ４）と接続してあ
り、ソースをＮ−ＭＯＳ６４のドレインと接続してあ
り、Ｎ−ＭＯＳ６４のゲートを信号Ｎ１と接続してあ
り、ソースを接地電位と接続してある。また、第２のク
ロックドインバータＣＩ２では、Ｐ−ＭＯＳ７１のソー
スを電源電位と接続してあり、ゲートを信号Ｎ２と接続
してあり、ドレインをＮ−ＭＯＳ７２のソースと接続し
てあり、Ｎ−ＭＯＳ７２のゲートを信号Ｎ３と接続して
あり、ドレインをＮ−ＭＯＳ７３のドレインと接続して
あり、この接続点をインバータ回路１２の入力と接続し
てある。さらに、Ｎ−ＭＯＳ７３のゲートを信号Ｎ３と
接続してあり、ソースをＮ−ＭＯＳ７４のドレインと接
続してあり、Ｎ−ＭＯＳ７４のゲートを信号Ｎ４と接続
してあり、ソースを接地電位と接続してある。また、第
３のクロックドインバータＣＩ３では、Ｐ−ＭＯＳ７５
のソースを電源電位と接続してあり、ドレインをＰ−Ｍ
ＯＳ７６のソースと接続してあり、Ｐ−ＭＯＳ７６のゲ
ートを信号Ｎ４と接続してあり、ドレインをＮ−ＭＯＳ
７７のドレインと接続してあり、この接続点をインバー
タ回路１２の入力と接続してある。さらに、Ｎ−ＭＯＳ
７７のゲートを信号Ｎ２と接続してあり、ソ−スをＮ−
ＭＯＳ７８のドレインと接続してあり、Ｎ−ＭＯＳ７８
のソースを接地電位と接続してある。そして、インバー
タ１２の出力を出力端子ＯＵＴと接続してある。
基準電圧供給端子ＲＥＦ及び制御部１５の間の接続は第
１実施例と同様となっている。入力信号入力端子ＩＮ
は、センス回路部ＳのＰ−ＭＯＳ２，３各々のゲートに
接続すると共に、第３のクロックドインバータＣＩ３の
Ｐ−ＭＯＳ７５，Ｎ−ＭＯＳ７８の各々のゲートとも接
続してある。また、第１のクロックドインバータＣＩ１
では、Ｐ−ＭＯＳ６１のソースを電源電位と接続してあ
り、ゲートを信号Ｎ２と接続してあり、ドレインをＰ−
ＭＯＳ６２のソースと接続してある。さらに、Ｐ−ＭＯ
Ｓ６２のゲートを信号Ｎ１と接続してあり、ドレインを
Ｎ−ＭＯＳ６３のドレインと接続してあり、この接続点
の信号をＮ３としてある。そして、Ｎ−ＭＯＳ６３のゲ
ートをインバータ１３の出力（信号Ｎ４）と接続してあ
り、ソースをＮ−ＭＯＳ６４のドレインと接続してあ
り、Ｎ−ＭＯＳ６４のゲートを信号Ｎ１と接続してあ
り、ソースを接地電位と接続してある。また、第２のク
ロックドインバータＣＩ２では、Ｐ−ＭＯＳ７１のソー
スを電源電位と接続してあり、ゲートを信号Ｎ２と接続
してあり、ドレインをＮ−ＭＯＳ７２のソースと接続し
てあり、Ｎ−ＭＯＳ７２のゲートを信号Ｎ３と接続して
あり、ドレインをＮ−ＭＯＳ７３のドレインと接続して
あり、この接続点をインバータ回路１２の入力と接続し
てある。さらに、Ｎ−ＭＯＳ７３のゲートを信号Ｎ３と
接続してあり、ソースをＮ−ＭＯＳ７４のドレインと接
続してあり、Ｎ−ＭＯＳ７４のゲートを信号Ｎ４と接続
してあり、ソースを接地電位と接続してある。また、第
３のクロックドインバータＣＩ３では、Ｐ−ＭＯＳ７５
のソースを電源電位と接続してあり、ドレインをＰ−Ｍ
ＯＳ７６のソースと接続してあり、Ｐ−ＭＯＳ７６のゲ
ートを信号Ｎ４と接続してあり、ドレインをＮ−ＭＯＳ
７７のドレインと接続してあり、この接続点をインバー
タ回路１２の入力と接続してある。さらに、Ｎ−ＭＯＳ
７７のゲートを信号Ｎ２と接続してあり、ソ−スをＮ−
ＭＯＳ７８のドレインと接続してあり、Ｎ−ＭＯＳ７８
のソースを接地電位と接続してある。そして、インバー
タ１２の出力を出力端子ＯＵＴと接続してある。
【００３３】この第３実施例の半導体集積回路の動作に
ついて説明する。
ついて説明する。
【００３４】先ず、通常動作における入力信号の立ち上
り時と立ち下り時の動作について説明する。基準電圧供
給用端子ＲＥＦの電圧は０．８Ｖであるため、信号Ｎ２
（図５参照）はローレベルとなる。そして、その信号Ｎ
２及び信号Ｎ４と継ながる各ＭＯＳトランジスタの状態
は、Ｐ−ＭＯＳ１，６１，７１、Ｎ−ＭＯＳ６３，７４
はオン状態となり、Ｐ−ＭＯＳ７６、Ｎ−ＭＯＳ７７は
オフ状態となる。この状態で回路動作及び消費電流を入
力端子ＩＮの立ち上がり時及び立ち下がり時について説
明すると、第１の実施例で既に説明した図２の時間ｔ1
〜ｔ3 の様な動作となる。
り時と立ち下り時の動作について説明する。基準電圧供
給用端子ＲＥＦの電圧は０．８Ｖであるため、信号Ｎ２
（図５参照）はローレベルとなる。そして、その信号Ｎ
２及び信号Ｎ４と継ながる各ＭＯＳトランジスタの状態
は、Ｐ−ＭＯＳ１，６１，７１、Ｎ−ＭＯＳ６３，７４
はオン状態となり、Ｐ−ＭＯＳ７６、Ｎ−ＭＯＳ７７は
オフ状態となる。この状態で回路動作及び消費電流を入
力端子ＩＮの立ち上がり時及び立ち下がり時について説
明すると、第１の実施例で既に説明した図２の時間ｔ1
〜ｔ3 の様な動作となる。
【００３５】次に、静止時電流測定時の動作について説
明する。まず、入力端子ＲＥＦの電圧レベルを電源電位
とすることで、信号Ｎ４はローレベルとなり、信号Ｎ２
はハイレベルとなる。そして、その信号Ｎ２及びＮ４と
継ながる各ＭＯＳトランジスタの状態はＰ−ＭＯＳ１，
６１，７１，Ｎ−ＭＯＳ６３，７４はオフ状態、Ｐ−Ｍ
ＯＳ７５，Ｎ−ＭＯＳ７８はオン状態となる。これによ
り、電流ｉ１及びインバータ回路１３での消費電流及び
Ｐ−ＭＯＳ６１，６２，Ｎ−ＭＯＳ６３，６４での消費
電流及びＰ−ＭＯＳ７１，７２及びＮ−ＭＯＳ７３，７
４での消費電流はなくなる。この状態で入力信号入力端
子ＩＮから出力端子ＯＵＴへの動作について説明する
と、入力信号入力端子ＩＮからの信号は、Ｐ−ＭＯＳ７
５，７６，Ｎ−ＭＯＳ７７，７８から成る第３のクロッ
クドインバータＣＩ３からインバータ回路１２を経て出
力端子ＯＵＴへと伝達される。
明する。まず、入力端子ＲＥＦの電圧レベルを電源電位
とすることで、信号Ｎ４はローレベルとなり、信号Ｎ２
はハイレベルとなる。そして、その信号Ｎ２及びＮ４と
継ながる各ＭＯＳトランジスタの状態はＰ−ＭＯＳ１，
６１，７１，Ｎ−ＭＯＳ６３，７４はオフ状態、Ｐ−Ｍ
ＯＳ７５，Ｎ−ＭＯＳ７８はオン状態となる。これによ
り、電流ｉ１及びインバータ回路１３での消費電流及び
Ｐ−ＭＯＳ６１，６２，Ｎ−ＭＯＳ６３，６４での消費
電流及びＰ−ＭＯＳ７１，７２及びＮ−ＭＯＳ７３，７
４での消費電流はなくなる。この状態で入力信号入力端
子ＩＮから出力端子ＯＵＴへの動作について説明する
と、入力信号入力端子ＩＮからの信号は、Ｐ−ＭＯＳ７
５，７６，Ｎ−ＭＯＳ７７，７８から成る第３のクロッ
クドインバータＣＩ３からインバータ回路１２を経て出
力端子ＯＵＴへと伝達される。
【００３６】また、入力信号入力端子ＩＮの立ち上り時
と立ち下がり時における第３のクロックドインバータＣ
Ｉ３での動作は次のようなものとなる。この説明を図５
及び図６を参照して行なう。まず、立ち上り時におい
て、入力信号入力端子ＩＮがローレベルであるためＰ−
ＭＯＳ７５はオン状態となりかつＮ−ＭＯＳ７８はオフ
状態となるので、出力端子ＯＵＴはローレベルとなる
（図６の時間ｔ1 ）。この状態から入力端子ＩＮをハイ
レベルへ変化させると、Ｐ−ＭＯＳ７５はオフ状態、Ｎ
−ＭＯＳ７８はオン状態となるため、出力端子ＯＵＴは
ハイレベルとなる（時間ｔ2 ）。次に、入力端子ＩＮの
立ち下がりの動作について説明すると、時間ｔ2 の状態
から、入力端子ＩＮをローレベルに変化させると、Ｐ−
ＭＯＳ７５はオン状態、Ｎ−ＭＯＳ７８はオフ状態とな
るため、出力端子ＯＵＴはローレベルとなる（時間ｔ
3 ）。
と立ち下がり時における第３のクロックドインバータＣ
Ｉ３での動作は次のようなものとなる。この説明を図５
及び図６を参照して行なう。まず、立ち上り時におい
て、入力信号入力端子ＩＮがローレベルであるためＰ−
ＭＯＳ７５はオン状態となりかつＮ−ＭＯＳ７８はオフ
状態となるので、出力端子ＯＵＴはローレベルとなる
（図６の時間ｔ1 ）。この状態から入力端子ＩＮをハイ
レベルへ変化させると、Ｐ−ＭＯＳ７５はオフ状態、Ｎ
−ＭＯＳ７８はオン状態となるため、出力端子ＯＵＴは
ハイレベルとなる（時間ｔ2 ）。次に、入力端子ＩＮの
立ち下がりの動作について説明すると、時間ｔ2 の状態
から、入力端子ＩＮをローレベルに変化させると、Ｐ−
ＭＯＳ７５はオン状態、Ｎ−ＭＯＳ７８はオフ状態とな
るため、出力端子ＯＵＴはローレベルとなる（時間ｔ
3 ）。
【００３７】以上の様にこの第３実施例によれば、静止
時電流測定において入力端子ＲＥＦの電圧を電源電圧に
することによって、Ｐ−ＭＯＳ１，６１，７１，Ｎ−Ｍ
ＯＳ６３，７４をオフ状態とすることでセンス回路部Ｓ
に流れる電流ｉ１をなくせ、またその後段の回路での消
費電流もなくせる。さらにこの第３実施例では、入力信
号入力端子ＩＮの電圧振幅を０〜１．２Ｖから０〜電源
電圧にすることでこの信号は入力端子ＩＮから出力端子
ＯＵＴへ通常動作と同じ論理値で伝達されるためファン
クションも同時にテスト可能となる。
時電流測定において入力端子ＲＥＦの電圧を電源電圧に
することによって、Ｐ−ＭＯＳ１，６１，７１，Ｎ−Ｍ
ＯＳ６３，７４をオフ状態とすることでセンス回路部Ｓ
に流れる電流ｉ１をなくせ、またその後段の回路での消
費電流もなくせる。さらにこの第３実施例では、入力信
号入力端子ＩＮの電圧振幅を０〜１．２Ｖから０〜電源
電圧にすることでこの信号は入力端子ＩＮから出力端子
ＯＵＴへ通常動作と同じ論理値で伝達されるためファン
クションも同時にテスト可能となる。
【００３８】４．第４実施例 図７は、この発明の第４実施例の半導体集積回路におけ
る入力バッファ回路部分を主に示した図である。この第
４実施例では、第３実施例の構成においてインバータ１
３の代わりに次に説明する回路を設けたことを特徴とす
る。すなわち、：互いは直列接続され各々は相補的に
動作する第７のスイッチ素子としてのＰ−ＭＯＳ８１及
び第８のスイッチ素子としてのＮ−ＭＯＳ８２であっ
て、各々の制御端子（ゲート）が基準電圧供給用端子Ｒ
ＥＦに接続されかつ第７のスイッチ素子８１の第８のス
イッチ素子８２と接続された端子とは別の端子は電源電
圧供給ラインに接続されている第７及び第８のスイッチ
素子８１，８２と、：これら第７及び第８のスイッチ
素子８１、８２の接続点に入力端が接続されているイン
バータ１４と、この第８のスイッチ素子８２の前記第７
のスイッチ素子８１と接続された端子とは別の端子と接
地電位との間に並列に設けられた第９及び第１０のスイ
ッチ素子としてのＮ−ＭＯＳ８３，８４であって、第９
のスイッチ素子８３の制御電極は入力信号入力端子ＩＮ
に接続され、第１０のスイッチ素子８５の制御電極は前
記インバータ１４の出力と接続されている第９及び第１
０のスイッチ素子とを具える回路を、インバータ１３の
代わりに設けている。詳細な接続関係について説明す
る。
る入力バッファ回路部分を主に示した図である。この第
４実施例では、第３実施例の構成においてインバータ１
３の代わりに次に説明する回路を設けたことを特徴とす
る。すなわち、：互いは直列接続され各々は相補的に
動作する第７のスイッチ素子としてのＰ−ＭＯＳ８１及
び第８のスイッチ素子としてのＮ−ＭＯＳ８２であっ
て、各々の制御端子（ゲート）が基準電圧供給用端子Ｒ
ＥＦに接続されかつ第７のスイッチ素子８１の第８のス
イッチ素子８２と接続された端子とは別の端子は電源電
圧供給ラインに接続されている第７及び第８のスイッチ
素子８１，８２と、：これら第７及び第８のスイッチ
素子８１、８２の接続点に入力端が接続されているイン
バータ１４と、この第８のスイッチ素子８２の前記第７
のスイッチ素子８１と接続された端子とは別の端子と接
地電位との間に並列に設けられた第９及び第１０のスイ
ッチ素子としてのＮ−ＭＯＳ８３，８４であって、第９
のスイッチ素子８３の制御電極は入力信号入力端子ＩＮ
に接続され、第１０のスイッチ素子８５の制御電極は前
記インバータ１４の出力と接続されている第９及び第１
０のスイッチ素子とを具える回路を、インバータ１３の
代わりに設けている。詳細な接続関係について説明す
る。
【００３９】第７のスイッチ素子としてのＰ−ＭＯＳ８
１のゲートと第８のスイッチ素子としてのＮ−ＭＯＳ８
２のゲートとを基準電圧供給端子ＲＥＦと接続してあ
る。さらに、Ｐ−ＭＯＳ８１のソースを電源電位と接続
してあり、ドレインをＮ−ＭＯＳ８２のドレインと接続
してあり、その接続点を信号Ｎ４としており、この接続
点をインバータ１４の入力と接続してある。そして、Ｎ
−ＭＯＳ８２のソースをＮ−ＭＯＳ８３のドレインとＮ
−ＭＯＳ８４のドレインとに接続してある。さらに、Ｎ
−ＭＯＳ８３のゲートを入力信号入力端子ＩＮと接続し
てあり、ソースを接地電位と接続してあり、また、Ｎ−
ＭＯＳ８４のゲートをインバータ１４の出力信号Ｎ２と
接続してあり、ソースを接地電位と接続してある。
１のゲートと第８のスイッチ素子としてのＮ−ＭＯＳ８
２のゲートとを基準電圧供給端子ＲＥＦと接続してあ
る。さらに、Ｐ−ＭＯＳ８１のソースを電源電位と接続
してあり、ドレインをＮ−ＭＯＳ８２のドレインと接続
してあり、その接続点を信号Ｎ４としており、この接続
点をインバータ１４の入力と接続してある。そして、Ｎ
−ＭＯＳ８２のソースをＮ−ＭＯＳ８３のドレインとＮ
−ＭＯＳ８４のドレインとに接続してある。さらに、Ｎ
−ＭＯＳ８３のゲートを入力信号入力端子ＩＮと接続し
てあり、ソースを接地電位と接続してあり、また、Ｎ−
ＭＯＳ８４のゲートをインバータ１４の出力信号Ｎ２と
接続してあり、ソースを接地電位と接続してある。
【００４０】この第４の実施例の回路の動作について説
明する。先ず、通常動作について説明すると、入力端子
ＲＥＦの電圧は０．８Ｖであるため、信号Ｎ４はハイレ
ベルとなり、信号Ｎ２はローレベルとなる。そして、Ｐ
−ＭＯＳ１，６１，７１、Ｎ−ＭＯＳ６３，７４はオン
状態、Ｐ−ＭＯＳ７６、Ｎ−ＭＯＳ７７，８４はオフ状
態となっている。この状態で入力端子ＩＮの立ち上り時
及び立ち下がり時について説明すると、第２の実施例で
説明した図４の時間ｔ1 〜ｔ3 の様に動作する。したが
って、入力端子ＩＮが０Ｖの状態の時は、Ｎ−ＭＯＳ８
３がオフ状態であるため、Ｐ−ＭＯＳ８１，Ｎ−ＭＯＳ
８２，８３，８４での消費電流はなくなる。
明する。先ず、通常動作について説明すると、入力端子
ＲＥＦの電圧は０．８Ｖであるため、信号Ｎ４はハイレ
ベルとなり、信号Ｎ２はローレベルとなる。そして、Ｐ
−ＭＯＳ１，６１，７１、Ｎ−ＭＯＳ６３，７４はオン
状態、Ｐ−ＭＯＳ７６、Ｎ−ＭＯＳ７７，８４はオフ状
態となっている。この状態で入力端子ＩＮの立ち上り時
及び立ち下がり時について説明すると、第２の実施例で
説明した図４の時間ｔ1 〜ｔ3 の様に動作する。したが
って、入力端子ＩＮが０Ｖの状態の時は、Ｎ−ＭＯＳ８
３がオフ状態であるため、Ｐ−ＭＯＳ８１，Ｎ−ＭＯＳ
８２，８３，８４での消費電流はなくなる。
【００４１】次に、静止時電流測定時の動作について、
図８を参照して説明する。先ず、入力端子ＲＥＦを電源
電位とすることで、Ｐ−ＭＯＳ８１はオフ状態、Ｎ−Ｍ
ＯＳ８２はオン状態となる。しかし、Ｎ−ＭＯＳ８４が
オフ状態であるとき信号Ｎ４は浮き状態となるため、入
力端子ＩＮを電源電圧とすることでＮ−ＭＯＳ８３はＯ
Ｎ状態となり、この結果信号Ｎ４はローレベルとなるた
め信号Ｎ２はハイレベルとなるから、Ｎ−ＭＯＳ８４は
オン状態となる（時間ｔ1 ）。この動作により信号Ｎ４
はローレベルに確定するため、この状態から、図６を用
いて説明した様に動作することが可能となる。
図８を参照して説明する。先ず、入力端子ＲＥＦを電源
電位とすることで、Ｐ−ＭＯＳ８１はオフ状態、Ｎ−Ｍ
ＯＳ８２はオン状態となる。しかし、Ｎ−ＭＯＳ８４が
オフ状態であるとき信号Ｎ４は浮き状態となるため、入
力端子ＩＮを電源電圧とすることでＮ−ＭＯＳ８３はＯ
Ｎ状態となり、この結果信号Ｎ４はローレベルとなるた
め信号Ｎ２はハイレベルとなるから、Ｎ−ＭＯＳ８４は
オン状態となる（時間ｔ1 ）。この動作により信号Ｎ４
はローレベルに確定するため、この状態から、図６を用
いて説明した様に動作することが可能となる。
【００４２】以上の様にこの第４実施例の回路によれ
ば、静止時電流測定時において入力端子ＲＥＦの電圧を
電源電位とすることによって、Ｐ−ＭＯＳ１，６１，７
１，Ｎ−ＭＯＳ６３，７４をオフ状態とすることで、セ
ンス回路部での電流ｉ１を流れなくし、また、その後段
の回路での消費電流もなくなる。また、入力端子ＩＮの
電圧振幅を０〜１．２Ｖから０〜電源電圧にすることで
信号を入力端子ＩＮから出力端子ＯＵＴへ通常動作と同
じ論理値で伝達できるため、ファンクションも同時にテ
スト可能となる。
ば、静止時電流測定時において入力端子ＲＥＦの電圧を
電源電位とすることによって、Ｐ−ＭＯＳ１，６１，７
１，Ｎ−ＭＯＳ６３，７４をオフ状態とすることで、セ
ンス回路部での電流ｉ１を流れなくし、また、その後段
の回路での消費電流もなくなる。また、入力端子ＩＮの
電圧振幅を０〜１．２Ｖから０〜電源電圧にすることで
信号を入力端子ＩＮから出力端子ＯＵＴへ通常動作と同
じ論理値で伝達できるため、ファンクションも同時にテ
スト可能となる。
【００４３】また、通常動作時において入力端子ＩＮの
電圧が０Ｖの状態の時は、Ｎ−ＭＯＳ８３の効果によ
り、Ｐ−ＭＯＳ８１、Ｎ−ＭＯＳ８２，８３，８４に流
れる電流はなくなる。
電圧が０Ｖの状態の時は、Ｎ−ＭＯＳ８３の効果によ
り、Ｐ−ＭＯＳ８１、Ｎ−ＭＯＳ８２，８３，８４に流
れる電流はなくなる。
【００４４】５．第５の実施例 図９は、この発明の第５実施例の半導体集積回路におけ
る入力バッファ回路部分を主に示した図である。この第
５実施例では、センス回路部Ｓにおける抵抗素子として
機能するトランジスタ（ここではＮ−ＭＯＳ５およびＮ
−ＭＯＳ６各々）の接地されるべき部分（ここではソー
ス）を接地電位と直接に接続する代わりに、この接地さ
れるべき部分と接地電位との間に、制御端子が基準電圧
入力用端子ＲＥＦにここではインバータ１３を介し接続
されているスイッチ素子９１（以下、「接地側スイッチ
素子」）を設ける。しかも、センス回路部Ｓの出力Ｎ１
と入力信号入力端子ＩＮとにワイヤードする形で接続さ
れたクロックドインバータ９２を設ける。ただし、クロ
ックドインバータ９２は、基準電圧供給用端子ＲＥＦに
入力される電圧に応じインバーター状態となるかハイイ
ンピーダンス状態となるかが制御され、かつ、第１のス
イッチ素子１及び接地側スイッチ素子９１がオン状態の
ときにハイインピーダンス状態になり第１のスイッチ素
子１及び接地側スイッチ素子９１がオフ状態のときにイ
ンバータ状態となるように、基準電圧供給用端子ＲＥＦ
に直接または間接的に接続されたものである。このクロ
ックドインバータ９２は、Ｐ−ＭＯＳ９３，Ｐ−ＭＯＳ
９４、Ｎ−ＭＯＳ９５及びＮ−ＭＯＳ９６を直列接続し
構成してある。以下、図９の回路の接続関係について詳
細に説明する。
る入力バッファ回路部分を主に示した図である。この第
５実施例では、センス回路部Ｓにおける抵抗素子として
機能するトランジスタ（ここではＮ−ＭＯＳ５およびＮ
−ＭＯＳ６各々）の接地されるべき部分（ここではソー
ス）を接地電位と直接に接続する代わりに、この接地さ
れるべき部分と接地電位との間に、制御端子が基準電圧
入力用端子ＲＥＦにここではインバータ１３を介し接続
されているスイッチ素子９１（以下、「接地側スイッチ
素子」）を設ける。しかも、センス回路部Ｓの出力Ｎ１
と入力信号入力端子ＩＮとにワイヤードする形で接続さ
れたクロックドインバータ９２を設ける。ただし、クロ
ックドインバータ９２は、基準電圧供給用端子ＲＥＦに
入力される電圧に応じインバーター状態となるかハイイ
ンピーダンス状態となるかが制御され、かつ、第１のス
イッチ素子１及び接地側スイッチ素子９１がオン状態の
ときにハイインピーダンス状態になり第１のスイッチ素
子１及び接地側スイッチ素子９１がオフ状態のときにイ
ンバータ状態となるように、基準電圧供給用端子ＲＥＦ
に直接または間接的に接続されたものである。このクロ
ックドインバータ９２は、Ｐ−ＭＯＳ９３，Ｐ−ＭＯＳ
９４、Ｎ−ＭＯＳ９５及びＮ−ＭＯＳ９６を直列接続し
構成してある。以下、図９の回路の接続関係について詳
細に説明する。
【００４５】入力信号入力端子ＩＮをＰ−ＭＯＳ１およ
びＰ−ＭＯＳ３の各ゲートにそれぞれ接続してあると共
に、クロックドインバータ９２のＰ−ＭＯＳ９３および
Ｎ−ＭＯＳ９６の各ゲートにもそれぞれ接続してある。
また、クロックドインバータ９２では、Ｐ−ＭＯＳ９３
のソースを電源電位と接続してあり、ゲートを入力信号
入力端子ＩＮと接続してあり、ドレインをＰ−ＭＯＳ９
４のソースと接続してある。さらに、Ｐ−ＭＯＳ９４の
ゲートを信号Ｎ４と接続してあり、ドレインをＮ−ＭＯ
Ｓ９５のドレインと接続してある。Ｐ−ＭＯＳ９４のド
レインとＮ−ＭＯＳ９５のドレインとの接続点にインバ
ータ回路ＩＮＶの入力を接続してある。さらに、Ｎ−Ｍ
ＯＳ９５のゲートを信号Ｎ２と接続してあり、ソースを
Ｎ−ＭＯＳ９６のドレインと接続してあり、Ｎ−ＭＯＳ
９６のソースを接地電位と接続してある。さらに、イン
バータ回路ＩＮＶのＰ−ＭＯＳ８のソースを電源電位と
接続してあり、ゲートを信号Ｎ１と接続してあり、ドレ
インをＮ−ＭＯＳ９のドレインおよびインバータ１１の
入力に接続してある。さらに、Ｎ−ＭＯＳ９のゲートを
電源電位と接続してあり、ソースをＮ−ＭＯＳ１０のド
レインと接続してあり、Ｎ−ＭＯＳ１０のゲートを信号
Ｎ１と接続してあり、ソースを接地電位と接続してあ
る。そして、インバータ１１の出力をインバータ回路１
２の入力と接続してあり、インバータ１２の出力を出力
端子ＯＵＴと接続してある。
びＰ−ＭＯＳ３の各ゲートにそれぞれ接続してあると共
に、クロックドインバータ９２のＰ−ＭＯＳ９３および
Ｎ−ＭＯＳ９６の各ゲートにもそれぞれ接続してある。
また、クロックドインバータ９２では、Ｐ−ＭＯＳ９３
のソースを電源電位と接続してあり、ゲートを入力信号
入力端子ＩＮと接続してあり、ドレインをＰ−ＭＯＳ９
４のソースと接続してある。さらに、Ｐ−ＭＯＳ９４の
ゲートを信号Ｎ４と接続してあり、ドレインをＮ−ＭＯ
Ｓ９５のドレインと接続してある。Ｐ−ＭＯＳ９４のド
レインとＮ−ＭＯＳ９５のドレインとの接続点にインバ
ータ回路ＩＮＶの入力を接続してある。さらに、Ｎ−Ｍ
ＯＳ９５のゲートを信号Ｎ２と接続してあり、ソースを
Ｎ−ＭＯＳ９６のドレインと接続してあり、Ｎ−ＭＯＳ
９６のソースを接地電位と接続してある。さらに、イン
バータ回路ＩＮＶのＰ−ＭＯＳ８のソースを電源電位と
接続してあり、ゲートを信号Ｎ１と接続してあり、ドレ
インをＮ−ＭＯＳ９のドレインおよびインバータ１１の
入力に接続してある。さらに、Ｎ−ＭＯＳ９のゲートを
電源電位と接続してあり、ソースをＮ−ＭＯＳ１０のド
レインと接続してあり、Ｎ−ＭＯＳ１０のゲートを信号
Ｎ１と接続してあり、ソースを接地電位と接続してあ
る。そして、インバータ１１の出力をインバータ回路１
２の入力と接続してあり、インバータ１２の出力を出力
端子ＯＵＴと接続してある。
【００４６】次に、この第５実施例の回路の動作につい
て説明する。通常動作において入力端子ＲＥＦが０．８
Ｖであるため、信号Ｎ４はハイレベル、信号Ｎ２はロー
レベルとなるので、第１のスイッチ素子であるＰ−ＭＯ
Ｓ１および接地側スイッチ素子であるＮ−ＭＯＳ９１は
オン状態、Ｐ−ＭＯＳ９４，Ｎ−ＭＯＳ９５はオフ状態
となっている。そのため、入力端子ＩＮの信号はＰ−Ｍ
ＯＳ１，２，３，４，Ｎ−ＭＯＳ５，６及び，接地側ス
イッチ素子９１からなるセンス回路部Ｓを経て、出力端
子ＯＵＴへ伝達される。
て説明する。通常動作において入力端子ＲＥＦが０．８
Ｖであるため、信号Ｎ４はハイレベル、信号Ｎ２はロー
レベルとなるので、第１のスイッチ素子であるＰ−ＭＯ
Ｓ１および接地側スイッチ素子であるＮ−ＭＯＳ９１は
オン状態、Ｐ−ＭＯＳ９４，Ｎ−ＭＯＳ９５はオフ状態
となっている。そのため、入力端子ＩＮの信号はＰ−Ｍ
ＯＳ１，２，３，４，Ｎ−ＭＯＳ５，６及び，接地側ス
イッチ素子９１からなるセンス回路部Ｓを経て、出力端
子ＯＵＴへ伝達される。
【００４７】次に、静止時電流測定時について説明す
る。入力端子ＲＥＦを電源電位とすることにより、信号
Ｎ４はローレベル、信号Ｎ２はハイレベルとなるので、
第１のスイッチ素子であるＰ−ＭＯＳ１および接地側ス
イッチ素子９１であるＮ−ＭＯＳ９１はオフ状態とな
り、Ｐ−ＭＯＳ９４，Ｎ−ＭＯＳ９５はオン状態となっ
ている。そのため、入力端子ＩＮの信号はＰ−ＭＯＳ９
３，９４，Ｎ−ＭＯＳ９５，９６からなるクロックドイ
ンバータ９２を経て出力端子ＯＵＴへ伝達される。この
様に、この第５実施例の回路では第３実施例と同等の動
作が可能であり、然も、第３実施例の場合より少ないト
ランジスタ数でこの動作が可能になる。
る。入力端子ＲＥＦを電源電位とすることにより、信号
Ｎ４はローレベル、信号Ｎ２はハイレベルとなるので、
第１のスイッチ素子であるＰ−ＭＯＳ１および接地側ス
イッチ素子９１であるＮ−ＭＯＳ９１はオフ状態とな
り、Ｐ−ＭＯＳ９４，Ｎ−ＭＯＳ９５はオン状態となっ
ている。そのため、入力端子ＩＮの信号はＰ−ＭＯＳ９
３，９４，Ｎ−ＭＯＳ９５，９６からなるクロックドイ
ンバータ９２を経て出力端子ＯＵＴへ伝達される。この
様に、この第５実施例の回路では第３実施例と同等の動
作が可能であり、然も、第３実施例の場合より少ないト
ランジスタ数でこの動作が可能になる。
【００４８】６．変形例 (1).第２の実施例でのＰ−ＭＯＳ５２は削除することも
出来る。入力信号がハイレベルのときの制御部１５ａを
流れる電流を軽減するものであるので、基本的にはＰ−
ＭＯＳ５２は設けずとも良いからである。
出来る。入力信号がハイレベルのときの制御部１５ａを
流れる電流を軽減するものであるので、基本的にはＰ−
ＭＯＳ５２は設けずとも良いからである。
【００４９】(2).第３実施例の回路（図５）におけるＰ
−ＭＯＳ６１，６２，Ｎ−ＭＯＳ６３，６４で構成され
る部分を、図１に示したＰ−ＭＯＳ８，Ｎ−ＭＯＳ７，
９，１０で構成される回路としても良い。
−ＭＯＳ６１，６２，Ｎ−ＭＯＳ６３，６４で構成され
る部分を、図１に示したＰ−ＭＯＳ８，Ｎ−ＭＯＳ７，
９，１０で構成される回路としても良い。
【００５０】(3).図５および図７でのＰ−ＭＯＳ７１，
７２，７５，７６，Ｎ−ＭＯＳ７３，７４，７７，７８
で構成される部分を、図１０（Ａ）、図１０（Ｂ）、図
１０（Ｃ）および図１０（Ｄ）に示した様な種々のセレ
クター回路としても良い。これらセレクタに置き換える
場合は、図１０中にＩＮ，Ｎ２，Ｎ３，Ｎ４で示される
部分が図５および図７のそれぞれＩＮ，Ｎ２，Ｎ３，Ｎ
４で示される部分に接続されるようにすれば良い。
７２，７５，７６，Ｎ−ＭＯＳ７３，７４，７７，７８
で構成される部分を、図１０（Ａ）、図１０（Ｂ）、図
１０（Ｃ）および図１０（Ｄ）に示した様な種々のセレ
クター回路としても良い。これらセレクタに置き換える
場合は、図１０中にＩＮ，Ｎ２，Ｎ３，Ｎ４で示される
部分が図５および図７のそれぞれＩＮ，Ｎ２，Ｎ３，Ｎ
４で示される部分に接続されるようにすれば良い。
【００５１】(4).各実施例ではセンス回路部Ｓと電源電
位との間に設けてある第１のスイッチ素子１の制御端子
（ゲート）はインバータ１３若しくは１４を経て基準電
圧供給端子ＲＥＦと接続される例を示していた。しか
し、第１のスイッチ素子１の制御端子（ゲート）が基準
電圧により駆動できるものであるなら第１のスイッチ素
子を基準電圧供給用端子ＲＥＦに直接接続する構成とし
ても良い。より高速な動作が可能になるからである。
位との間に設けてある第１のスイッチ素子１の制御端子
（ゲート）はインバータ１３若しくは１４を経て基準電
圧供給端子ＲＥＦと接続される例を示していた。しか
し、第１のスイッチ素子１の制御端子（ゲート）が基準
電圧により駆動できるものであるなら第１のスイッチ素
子を基準電圧供給用端子ＲＥＦに直接接続する構成とし
ても良い。より高速な動作が可能になるからである。
【００５２】(5).第５実施例では、センス回路部Ｓにお
ける抵抗素子として機能するトランジスタ（Ｎ−ＭＯＳ
５およびＮ−ＭＯＳ６各々）の接地されるべき部分（ソ
ース）を接地側スイッチ素子９１を介し接地電位と接続
する構成としていた。しかし、図１１に示したように、
Ｎ−ＭＯＳ５およびＮ−ＭＯＳ６各々の接地されるべき
部分（ソース）を接地電位と直接接続すると共に、Ｎ−
ＭＯＳ５およびＮ−ＭＯＳ６各々の制御端子と接地電位
との間に接地側スイッチ素子９１を設けるようにしても
良い。この方が、通常動作時における入力バッファ回路
の動作速度が向上する。
ける抵抗素子として機能するトランジスタ（Ｎ−ＭＯＳ
５およびＮ−ＭＯＳ６各々）の接地されるべき部分（ソ
ース）を接地側スイッチ素子９１を介し接地電位と接続
する構成としていた。しかし、図１１に示したように、
Ｎ−ＭＯＳ５およびＮ−ＭＯＳ６各々の接地されるべき
部分（ソース）を接地電位と直接接続すると共に、Ｎ−
ＭＯＳ５およびＮ−ＭＯＳ６各々の制御端子と接地電位
との間に接地側スイッチ素子９１を設けるようにしても
良い。この方が、通常動作時における入力バッファ回路
の動作速度が向上する。
【００５３】(6).上述の各実施例では、第１のスイッチ
素子であるＰ−ＭＯＳ１は、そのソースを電源電圧供給
ラインと接続し、そのドレインをセンス回路部Ｓの定電
流源として機能するＰ−ＭＯＳ２のソースと接続してい
た。つまり、第１のスイッチ素子１をセンス回路部Ｓの
定電流源として機能するＰ−ＭＯＳ２に直列に接続する
例を示した。しかし、以下に図１２を参照して説明する
回路構成としても良い。第１のスイッチ素子１は、その
ドレインをセンス回路部Ｓの定電流源として機能するＰ
−ＭＯＳ２の制御端子（ゲート）に接続する。さらに、
このＰ−ＭＯＳ２の制御端子と入力信号入力端子ＩＮと
の間に第１のスイッチ素子であるＰ−ＭＯＳ１に対し相
補的に動作する入力側スイッチ素子１０１（例えばＮ−
ＭＯＳ１０１）であってその制御端子に第１のスイッチ
素子への制御信号が並列に入力される入力側スイッチ素
子を設ける。この構成であるとＰ−ＭＯＳが２個直列接
続されることがないので、動作速度の向上が図れる。
素子であるＰ−ＭＯＳ１は、そのソースを電源電圧供給
ラインと接続し、そのドレインをセンス回路部Ｓの定電
流源として機能するＰ−ＭＯＳ２のソースと接続してい
た。つまり、第１のスイッチ素子１をセンス回路部Ｓの
定電流源として機能するＰ−ＭＯＳ２に直列に接続する
例を示した。しかし、以下に図１２を参照して説明する
回路構成としても良い。第１のスイッチ素子１は、その
ドレインをセンス回路部Ｓの定電流源として機能するＰ
−ＭＯＳ２の制御端子（ゲート）に接続する。さらに、
このＰ−ＭＯＳ２の制御端子と入力信号入力端子ＩＮと
の間に第１のスイッチ素子であるＰ−ＭＯＳ１に対し相
補的に動作する入力側スイッチ素子１０１（例えばＮ−
ＭＯＳ１０１）であってその制御端子に第１のスイッチ
素子への制御信号が並列に入力される入力側スイッチ素
子を設ける。この構成であるとＰ−ＭＯＳが２個直列接
続されることがないので、動作速度の向上が図れる。
【００５４】(7).第５実施例の回路（図９）におけるイ
ンバータ１３を、第４実施例におけるトランジスタ８１
〜８４で構成される回路部分と置き換えても良い。
ンバータ１３を、第４実施例におけるトランジスタ８１
〜８４で構成される回路部分と置き換えても良い。
【００５５】(8).上述の各実施例では、センス回路部を
ＰＭＯＳ差動増幅回路で構成する例を示したが、センス
回路部をＮＭＯＳ差動増幅回路で構成しても良い。その
場合の電源や接地との接続は適性に変更する。
ＰＭＯＳ差動増幅回路で構成する例を示したが、センス
回路部をＮＭＯＳ差動増幅回路で構成しても良い。その
場合の電源や接地との接続は適性に変更する。
【００５６】７．応用例 上述の各実施例ではこの発明をＧＴＬに使用した例を示
したが、ＥＣＬ、ＣＴＴ（Center Tapped Termination
）の様な、入力バッファ回路に作動増幅回路を含むた
ものに、この発明は適用可能である。
したが、ＥＣＬ、ＣＴＴ（Center Tapped Termination
）の様な、入力バッファ回路に作動増幅回路を含むた
ものに、この発明は適用可能である。
【００５７】
【発明の効果】上述の説明か明らかなようにこの出願の
第一発明によれば、電源電圧より振幅が小さい入力信号
が入力され該入力信号がローレベルかハイレベルかを基
準電圧を参照して判定し出力するセンス回路部を含む入
力バッファ回路と、前記基準電圧を供給するための基準
電圧供給用端子とを具える半導体集積回路の、静止時電
流を測定するに当たり、センス回路部と電源電圧供給ラ
インとの間に所定の第１のスイッチ素子を設けて、半導
体集積回路を構成しておき、該半導体集積回路の静止時
電流を測定する際は、前記基準電圧供給用端子に対し前
記電源電圧を供給する。このため、静止時電流の測定テ
スト時においてはセンス回路部にはこれを駆動する電源
電圧が供給されないので、静止時電流の測定時にセンス
回路部に電流が流れることを防止できる。
第一発明によれば、電源電圧より振幅が小さい入力信号
が入力され該入力信号がローレベルかハイレベルかを基
準電圧を参照して判定し出力するセンス回路部を含む入
力バッファ回路と、前記基準電圧を供給するための基準
電圧供給用端子とを具える半導体集積回路の、静止時電
流を測定するに当たり、センス回路部と電源電圧供給ラ
インとの間に所定の第１のスイッチ素子を設けて、半導
体集積回路を構成しておき、該半導体集積回路の静止時
電流を測定する際は、前記基準電圧供給用端子に対し前
記電源電圧を供給する。このため、静止時電流の測定テ
スト時においてはセンス回路部にはこれを駆動する電源
電圧が供給されないので、静止時電流の測定時にセンス
回路部に電流が流れることを防止できる。
【００５８】また、第一発明の好適例では、入力バッフ
ァ回路をセンス回路部の出力端にインバータ回路が接続
されるものとする場合は、センス回路部の出力端と接地
電位との間に所定の第２のスイッチ素子を設けておいて
静止時電流の測定を行なう。このため、静止時電流の測
定時においてインバータ回路の入力端子の電位が接地電
位に固定されるので、インバータ回路での消費電流を防
止できる。
ァ回路をセンス回路部の出力端にインバータ回路が接続
されるものとする場合は、センス回路部の出力端と接地
電位との間に所定の第２のスイッチ素子を設けておいて
静止時電流の測定を行なう。このため、静止時電流の測
定時においてインバータ回路の入力端子の電位が接地電
位に固定されるので、インバータ回路での消費電流を防
止できる。
【００５９】これらの点から、半導体集積回路の出荷前
のテストにおいて静止時電流が正確に測定できるように
なるので、トランジスタが破損している個所がある場合
の判断が容易になる。
のテストにおいて静止時電流が正確に測定できるように
なるので、トランジスタが破損している個所がある場合
の判断が容易になる。
【００６０】また、この出願の第二発明によれば、第一
発明の実施を容易にする。
発明の実施を容易にする。
【図１】第１実施例の説明図（その１）である。
【図２】第１実施例の説明図（その２）である。
【図３】第２実施例の説明図（その１）である。
【図４】第２実施例の説明図（その２）である。
【図５】第３実施例の説明図（その１）である。
【図６】第３実施例の説明図（その２）である。
【図７】第４実施例の説明図（その１）である。
【図８】第４実施例の説明図（その２）である。
【図９】第５実施例の説明図である。
【図１０】（Ａ）〜（Ｄ）は、変形例の説明図である。
【図１１】第５実施例の変形例の説明図である。
【図１２】各実施例の変形例の説明図である。
【図１３】従来技術及び課題の説明図である。
１：第１のスイッチ素子（Ｐ−ＭＯＳ） ２〜４，８：Ｐ−ＭＯＳ ７：第２のスイッチ素子（Ｎ−ＭＯＳ） ５，６，９，１０：Ｎ−ＭＯＳ １１〜１４：インバータ １５：制御部 Ｓ：センサ回路部 ＲＥＦ：基準電圧供給用端子 ＩＮ：入力信号入力端子 ＯＵＴ：出力端子 ＩＮＶ：インバータ回路
Claims (13)
- 【請求項１】 電源電圧より振幅が小さい入力信号が入
力され該入力信号がローレベルかハイレベルかを基準電
圧を参照して判定し出力するセンス回路部を含む入力バ
ッファ回路と、前記基準電圧を供給するための基準電圧
供給用端子とを具える半導体集積回路の、静止時電流を
測定するに当たり、 制御端子が基準電圧供給用端子に直接若しくは間接的に
接続されているスイッチ素子であって前記基準電圧供給
用端子に基準電圧が入力された場合にはオン状態とな
り、少なくとも電源電圧が供給された場合にはオフ状態
となるスイッチ素子（第１のスイッチ素子）を、センス
回路部と電源電圧供給ラインとの間に設けて、半導体集
積回路を構成しておき、 該半導体集積回路の静止時電流を測定する際は、前記基
準電圧供給用端子に対し前記電源電圧を供給することを
特徴とする半導体集積回路の静止時電流測定法。 - 【請求項２】 請求項１に記載の半導体集積回路の静止
時電流測定法において、 前記入力バッファ回路を、前記センス回路部の出力端に
インバータ回路が接続されたものとする場合は、 制御端子が前記基準電圧供給用端子に直接若しくは間接
的に接続されている第２のスイッチ素子であって、前記
第１のスイッチ素子に対し相補的に動作する第２のスイ
ッチ素子を、前記センス回路部の出力端と接地電位との
間に設けておいて、前記静止時電流測定を行なうことを
特徴とする半導体集積回路の静止時電流測定法。 - 【請求項３】 電源電圧より振幅が小さい入力信号が入
力され該入力信号がローレベルかハイレベルかを基準電
圧を参照して判定し出力するセンス回路部を含む入力バ
ッファ回路と、前記基準電圧を供給するための基準電圧
供給用端子とを具える半導体集積回路において、 制御端子が基準電圧供給用端子に直接若しくは間接的に
接続されているスイッチ素子であって前記基準電圧供給
用端子に基準電圧が入力された場合にはオン状態とな
り、少なくとも電源電圧が供給された場合にはオフ状態
となるスイッチ素子（第１のスイッチ素子）を、センス
回路部と電源電圧供給ラインとの間に具えたことを特徴
とする半導体集積回路。 - 【請求項４】 請求項３に記載の半導体集積回路におい
て、 前記入力バッファ回路を、前記センス回路部の出力端に
インバータ回路が接続されたものとする場合は、 制御端子が前記基準電圧供給用端子に直接若しくは間接
的に接続されている第２のスイッチ素子であって、前記
第１のスイッチ素子に対し相補的に動作する第２のスイ
ッチ素子を、前記センス回路部の出力端と接地電位との
間に具えたことを特徴とする半導体集積回路。 - 【請求項５】 請求項４に記載の半導体集積回路におい
て、 前記基準電圧供給用端子と、前記第１及び第２のスイッ
チ素子おのおのの制御端子との間に、該基準電圧供給用
端子に入力される信号に応じ前記第１及び第２のスイッ
チ素子についての制御信号を出力する制御部を具えたこ
とを特徴とする半導体集積回路。 - 【請求項６】 請求項５に記載の半導体集積回路におい
て、 前記制御部を、直列に接続された第１のインバータおよ
び第２のインバータで構成したことを特徴とする半導体
集積回路。 - 【請求項７】 請求項５に記載の半導体集積回路におい
て、 前記制御部を、 電源電圧供給ラインと接地電位との間に設けられ相補的
にオン・オフする第３のスイッチ素子および第４のスイ
ッチ素子であってそれぞれの制御端子が前記基準電圧供
給用端子に接続されている第３および第４のスイッチ素
子と、 該第３のスイッチ素子と第４のスイッチ素子との間に設
けられ相補的にオン・オフする第５のスイッチ素子およ
び第６のスイッチ素子であってそれぞれの制御端子は入
力信号が入力される端子（入力信号入力端子）に接続さ
れていて該第５及び第６のスイッチ素子の接続点が前記
第１及び第２のスイッチ素子それぞれの制御端子に直接
若しくは間接的に接続されている第５および第６のスイ
ッチ素子とを具えるものとしたことを特徴とする半導体
集積回路。 - 【請求項８】 請求項３に記載の半導体集積回路におい
て、 前記センス回路部の出力端に接続された第１のクロック
ドインバータ、 該第１のクロックドインバータの出力端に接続された第
２のクロックドインバータおよび該第２のクロックドイ
ンバータの出力と入力信号が入力される端子（入力信号
入力端子）とにワイヤードする形で接続された第３のク
ロックドインバータであって、 各々は基準電圧供給用端子に入力される電圧に応じイン
バーター状態となるかハイインピーダンス状態となるか
が制御され、かつ、第１および第２のクロックドインバ
ータがインバータ状態のとき第３のクロックドインバー
タがハイインピーダンス状態となり、第１および第２の
クロックドインバータがハイインピーダンス状態のとき
第３のクロックドインバータがインバータ状態となるよ
うに、前記基準電圧供給用端子に直接若しくは間接的に
接続された第１〜第３のクロックドインバータを具えた
ことを特徴とする半導体集積回路。 - 【請求項９】 請求項８に記載の半導体集積回路におい
て、 互いは直列接続され各々は相補的に動作する第７及び第
８のスイッチ素子であって、各々の制御端子が前記基準
電圧供給用端子に接続されかつ第７のスイッチ素子の第
８のスイッチ素子と接続された端子とは反対側の端子は
電源電圧供給ラインに接続されている第７及び第８のス
イッチ素子と、 これら第７及び第８のスイッチ素子の接続点に入力端が
接続されているインバータと、 前記第８のスイッチ素子の前記第７のスイッチ素子と接
続された端子とは反対側の端子と接地電位との間に並列
に設けられた第９及び第１０のスイッチ素子であって、
第９のスイッチ素子の制御電極は前記入力信号入力端子
に接続され、第１０のスイッチ素子の制御電極は前記イ
ンバータの出力と接続されている第９及び第１０のスイ
ッチ素子とを具えたことを特徴とする半導体集積回路。 - 【請求項１０】 請求項３に記載の半導体集積回路にお
いて、 前記センス回路部における抵抗素子として機能するトラ
ンジスタの接地されるべき部分を接地電位と直接に接続
する代わりに、前記接地されるべき部分と接地電位との
間に、制御端子が前記基準電圧入力用端子に直接または
間接的に接続されているスイッチ素子（接地側スイッチ
素子）を設け、かつ、 前記センス回路部の出力と入力信号が入力される端子
（入力信号入力端子）とにワイヤードする形で接続され
たクロックドインバータであって、前記基準電圧供給用
端子に入力される電圧に応じインバーター状態となるか
ハイインピーダンス状態となるかが制御され、然も、前
記第１のスイッチ素子及び接地側スイッチ素子がオン状
態のときに該クロックドインバータがハイインピーダン
ス状態になり前記第１のスイッチ素子及び接地側スイッ
チ素子がオフ状態のときに該クロックドインバータがイ
ンバータ状態となるように、前記基準電圧供給用端子に
直接または間接的に接続されたクロックドインバータ回
路を設けたことを特徴とする半導体集積回路。 - 【請求項１１】 請求項１０に記載の半導体集積回路に
おいて、 前記センス回路部における抵抗素子として機能するトラ
ンジスタの接地されるべき部分を接地電位と直接に接続
すると共に、 前記接地側スイッチ素子は、該抵抗素子として機能する
トランジスタの制御端子と接地電位との間に設けたこと
を特徴とする半導体集積回路。 - 【請求項１２】 請求項３に記載の半導体集積回路にお
いて、 前記第１のスイッチ素子は、前記センス回路部の定電流
源として機能するトランジスタに直列に接続してあるこ
とを特徴とする半導体集積回路。 - 【請求項１３】 請求項３に記載の半導体集積回路にお
いて、 前記第１のスイッチ素子は、前記センス回路部の定電流
源として機能するトランジスタの制御端子を介しセンス
回路部に接続してあり、かつ、 該定電流源として機能するトランジスタの制御端子と入
力信号が入力される端子（入力信号入力端子）との間
に、前記第１のスイッチ素子に対し相補的に動作するス
イッチ素子であって制御端子に前記第１のスイッチ素子
への制御信号が並列に入力されるスイッチ素子（入力側
スイッチ素子）を設けてあることを特徴とする半導体集
積回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20472894A JP3157683B2 (ja) | 1994-08-30 | 1994-08-30 | 半導体集積回路の静止時電流測定法、半導体集積回路 |
| TW084106495A TW357270B (en) | 1994-08-30 | 1995-06-24 | Semiconductor assembled circuit stationery current testing method, semiconductor assembled circuit |
| KR1019950024614A KR100292728B1 (ko) | 1994-08-30 | 1995-08-09 | 반도체 집적회로의 정지시 전류측정법 및 그에 적합한 반도체 집적 회로 |
| US08/515,581 US5672982A (en) | 1994-08-30 | 1995-08-16 | Semiconductor integrated circuit |
| EP95113256A EP0699998B1 (en) | 1994-08-30 | 1995-08-23 | Semiconductor integrated circuit |
| DE69517759T DE69517759T2 (de) | 1994-08-30 | 1995-08-23 | Integrierte Halbleiterschaltung |
| US08/838,988 US5783947A (en) | 1994-08-30 | 1997-04-23 | Semiconductor integrated circuit |
| US09/069,838 US6064233A (en) | 1994-08-30 | 1998-04-30 | Semiconductor integrated circuit measuring current to test damaged transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20472894A JP3157683B2 (ja) | 1994-08-30 | 1994-08-30 | 半導体集積回路の静止時電流測定法、半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0868827A true JPH0868827A (ja) | 1996-03-12 |
| JP3157683B2 JP3157683B2 (ja) | 2001-04-16 |
Family
ID=16495336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20472894A Expired - Fee Related JP3157683B2 (ja) | 1994-08-30 | 1994-08-30 | 半導体集積回路の静止時電流測定法、半導体集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (3) | US5672982A (ja) |
| EP (1) | EP0699998B1 (ja) |
| JP (1) | JP3157683B2 (ja) |
| KR (1) | KR100292728B1 (ja) |
| DE (1) | DE69517759T2 (ja) |
| TW (1) | TW357270B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000011486A1 (fr) * | 1998-08-24 | 2000-03-02 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4319710C1 (de) * | 1993-06-15 | 1994-09-29 | Ita Ingb Testaufgaben Gmbh | Testverfahren für einen auf einer Platine eingelöteten IC und Testvorrichtung zum Durchführen des Testverfahrens |
| KR970029758A (ko) * | 1995-11-09 | 1997-06-26 | 리 패치 | 저전압 cmos 회로용 누설 전류 제어 시스템 및 그 방법 |
| DE19611520A1 (de) * | 1996-03-23 | 1997-09-25 | Bosch Gmbh Robert | System zum Test eines in einem Steuergerät eingebauten Rechners |
| US6396315B1 (en) * | 1999-05-03 | 2002-05-28 | Agere Systems Guardian Corp. | Voltage clamp for a failsafe buffer |
| US6424177B1 (en) * | 1999-06-28 | 2002-07-23 | Broadcom Corporation | Universal single-ended parallel bus |
| US6377086B1 (en) | 1999-10-05 | 2002-04-23 | Agere Systems Guardian Corp. | Low power dual-voltage sense circuit buffer |
| KR100594287B1 (ko) * | 2004-07-05 | 2006-06-30 | 삼성전자주식회사 | 넓은 범위의 입력 전압에 대응 가능한 입력 버퍼 |
| KR100728572B1 (ko) | 2006-06-29 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JPWO2009013814A1 (ja) * | 2007-07-24 | 2010-09-24 | 富士通株式会社 | 半導体装置 |
| US20130033285A1 (en) * | 2011-08-02 | 2013-02-07 | Globalfoundries Inc. | Methods for reliability testing of semiconductor devices |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8900050A (nl) * | 1989-01-10 | 1990-08-01 | Philips Nv | Inrichting voor het meten van een ruststroom van een geintegreerde monolitische digitale schakeling, geintegreerde monolitische digitale schakeling voorzien van een dergelijke inrichting en testapparaat voorzien van een dergelijke inrichting. |
| US5371457A (en) * | 1991-02-12 | 1994-12-06 | Lipp; Robert J. | Method and apparatus to test for current in an integrated circuit |
| EP0575124B1 (en) * | 1992-06-15 | 2001-05-16 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| JPH0677786A (ja) * | 1992-08-26 | 1994-03-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5508649A (en) * | 1994-07-21 | 1996-04-16 | National Semiconductor Corporation | Voltage level triggered ESD protection circuit |
| US5594373A (en) * | 1994-12-20 | 1997-01-14 | Sgs-Thomson Microelectronics, Inc. | Output driver circuitry with selective limited output high voltage |
| KR0121137B1 (ko) * | 1994-12-31 | 1997-12-04 | 문정환 | 센스 앰프의 구동 신호 발생 회로 |
| US5712857A (en) * | 1995-09-29 | 1998-01-27 | Intel Corporation | Methods and apparatus for correlating stuck-at fault test coverage and current leakage fault test coverage |
| US5847581A (en) * | 1996-12-31 | 1998-12-08 | Intel Corporation | Low power CMOS precision input receiver with integrated reference |
-
1994
- 1994-08-30 JP JP20472894A patent/JP3157683B2/ja not_active Expired - Fee Related
-
1995
- 1995-06-24 TW TW084106495A patent/TW357270B/zh not_active IP Right Cessation
- 1995-08-09 KR KR1019950024614A patent/KR100292728B1/ko not_active IP Right Cessation
- 1995-08-16 US US08/515,581 patent/US5672982A/en not_active Expired - Lifetime
- 1995-08-23 DE DE69517759T patent/DE69517759T2/de not_active Expired - Fee Related
- 1995-08-23 EP EP95113256A patent/EP0699998B1/en not_active Expired - Lifetime
-
1997
- 1997-04-23 US US08/838,988 patent/US5783947A/en not_active Expired - Lifetime
-
1998
- 1998-04-30 US US09/069,838 patent/US6064233A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000011486A1 (fr) * | 1998-08-24 | 2000-03-02 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
| KR100832187B1 (ko) * | 1998-08-24 | 2008-05-23 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69517759T2 (de) | 2001-02-01 |
| DE69517759D1 (de) | 2000-08-10 |
| TW357270B (en) | 1999-05-01 |
| US5672982A (en) | 1997-09-30 |
| EP0699998B1 (en) | 2000-07-05 |
| KR960008335A (ko) | 1996-03-22 |
| EP0699998A1 (en) | 1996-03-06 |
| US5783947A (en) | 1998-07-21 |
| US6064233A (en) | 2000-05-16 |
| KR100292728B1 (ko) | 2001-06-15 |
| JP3157683B2 (ja) | 2001-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6320423B1 (en) | MOS logic circuit and semiconductor apparatus including the same | |
| US6759876B2 (en) | Semiconductor integrated circuit | |
| JPH0868827A (ja) | 半導体集積回路の静止時電流測定法、半導体集積回路 | |
| US7167052B2 (en) | Low voltage differential amplifier circuit for wide voltage range operation | |
| JPH1116370A (ja) | データ判定回路およびデータ判定方法 | |
| JP2012109018A (ja) | 電圧発生装置 | |
| JPH0935484A (ja) | 半導体メモリ装置の電圧検出回路 | |
| JP3980560B2 (ja) | テスト可能なカスコード回路およびそれをテストする方法 | |
| JP3430137B2 (ja) | Ｉｄｄｑテスト回路 | |
| US6703864B2 (en) | Buffer circuit | |
| JP3189744B2 (ja) | 半導体装置 | |
| US5570036A (en) | CMOS buffer circuit having power-down feature | |
| JP3093628B2 (ja) | 差動型増幅回路 | |
| JP3373795B2 (ja) | 半導体入力回路及び半導体記憶装置 | |
| KR19990061029A (ko) | 반도체 메모리 장치의 데이타 입력버퍼 | |
| JP3119666B2 (ja) | 半導体回路装置 | |
| JPH0590940A (ja) | 半導体集積回路 | |
| JPH09294061A (ja) | 半導体集積回路 | |
| US6051442A (en) | CMOS integrated circuit device and its inspecting method and device | |
| JPS61223671A (ja) | シユミツトトリガ入力バツフア回路 | |
| JPH0829490A (ja) | 半導体集積回路装置 | |
| JP2701780B2 (ja) | 半導体集積回路 | |
| JPH0448277A (ja) | 半導体集積回路 | |
| JPH04209396A (ja) | 電位発生回路 | |
| KR100324604B1 (ko) | 반도체메모리소자의출력버퍼 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010130 |
|
| LAPS | Cancellation because of no payment of annual fees |