JPH0829490A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0829490A JPH0829490A JP6160014A JP16001494A JPH0829490A JP H0829490 A JPH0829490 A JP H0829490A JP 6160014 A JP6160014 A JP 6160014A JP 16001494 A JP16001494 A JP 16001494A JP H0829490 A JPH0829490 A JP H0829490A
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Abstract
(57)【要約】
【目的】 回路を流れる直流電流の量によって選別テス
トを行うことが可能な半導体集積回路装置を提供する。 【構成】 回路を流れる直流電流を遮断する制御回路を
設け、これを入力信号のレベルを通常のレベルとは異な
る値にすることにより起動させる。
トを行うことが可能な半導体集積回路装置を提供する。 【構成】 回路を流れる直流電流を遮断する制御回路を
設け、これを入力信号のレベルを通常のレベルとは異な
る値にすることにより起動させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
するもので、特に差動増幅を行なう入力回路に使用され
る半導体集積回路装置に関する。
するもので、特に差動増幅を行なう入力回路に使用され
る半導体集積回路装置に関する。
【０００２】
【従来の技術】一般に、情報処理の分野では、半導体処
理技術の発展に伴って、利用可能なデータ転送速度は年
々高くなっている。現在、高速のコンピュータやデータ
通信への応用では、１００ＭＨｚを越える周波数がごく
普通に用いられている。例えば、光通信では、２．４Ｇ
Ｈｚといった非常に高速の信号が利用されている。この
ような周波数帯では、信号の振幅をかなり小さくしなけ
ればならず、１本の信号線では安定な転送が不可能にな
ってきている。そのため、現在では、２本の信号線を用
いてその差動信号で、データ転送を行うことが実用化さ
れつつある。
理技術の発展に伴って、利用可能なデータ転送速度は年
々高くなっている。現在、高速のコンピュータやデータ
通信への応用では、１００ＭＨｚを越える周波数がごく
普通に用いられている。例えば、光通信では、２．４Ｇ
Ｈｚといった非常に高速の信号が利用されている。この
ような周波数帯では、信号の振幅をかなり小さくしなけ
ればならず、１本の信号線では安定な転送が不可能にな
ってきている。そのため、現在では、２本の信号線を用
いてその差動信号で、データ転送を行うことが実用化さ
れつつある。
【０００３】この２本の信号線を用いた場合、夫々の信
号線には同じ振幅で位相のみが１８０°ずれたデータ信
号が送られる。この２つの信号の差の符号（正負）によ
り、もとのディジタルデータが復元される。このような
信号処理の為の半導体集積回路の従来例を図６に示す。
号線には同じ振幅で位相のみが１８０°ずれたデータ信
号が送られる。この２つの信号の差の符号（正負）によ
り、もとのディジタルデータが復元される。このような
信号処理の為の半導体集積回路の従来例を図６に示す。
【０００４】この半導体集積回路装置は小振幅信号（例
えば振幅１ボルトの信号）を入力してＣＭＯＳレベルの
振幅の信号を出力する回路で、チップの入力回路として
使われる。入力１と入力２は１８０°位相が反転してい
て、両入力の電位差がＣＭＯＳ差動増幅回路で増幅さ
れ、ＣＭＯＳインバータゲートでＣＭＯＳレベルに変換
される。
えば振幅１ボルトの信号）を入力してＣＭＯＳレベルの
振幅の信号を出力する回路で、チップの入力回路として
使われる。入力１と入力２は１８０°位相が反転してい
て、両入力の電位差がＣＭＯＳ差動増幅回路で増幅さ
れ、ＣＭＯＳインバータゲートでＣＭＯＳレベルに変換
される。
【０００５】
【発明が解決しようとする課題】ところで、半導体集積
回路を製造して出荷する際には、良品、不良品の選別テ
ストを行う。一般に、ＣＭＯＳ集積回路はスイッチング
動作をしていないときにはほとんど電流を流さない。従
って不良のないＣＭＯＳ集積回路では、チップに電源を
与え、チップのスイッチング動作を止めた状態では、チ
ップには極めて微小な消費電流しか流れない。ところが
チップに不良が存在するか、あるいは将来の不良につな
がる潜在的な不良が存在すると、この消費電流が異常に
大きくなることが多い。従って、出荷時の選別テストで
は、まずこの消費電流を調べ、消費電流が一定の基準よ
り大きなチップは、たとえ正常に動作したとしても、不
良品として排除するといった方法が便利で、しばしば利
用される。
回路を製造して出荷する際には、良品、不良品の選別テ
ストを行う。一般に、ＣＭＯＳ集積回路はスイッチング
動作をしていないときにはほとんど電流を流さない。従
って不良のないＣＭＯＳ集積回路では、チップに電源を
与え、チップのスイッチング動作を止めた状態では、チ
ップには極めて微小な消費電流しか流れない。ところが
チップに不良が存在するか、あるいは将来の不良につな
がる潜在的な不良が存在すると、この消費電流が異常に
大きくなることが多い。従って、出荷時の選別テストで
は、まずこの消費電流を調べ、消費電流が一定の基準よ
り大きなチップは、たとえ正常に動作したとしても、不
良品として排除するといった方法が便利で、しばしば利
用される。
【０００６】ここで、この消費電流をスタティック電流
と呼ぶ。
と呼ぶ。
【０００７】ところが、図６の回路には、常時図に示す
様な直流電流が流れ、不良によるリーク電流の検出を阻
害するので上記スタティック電流による選別テストが行
えないといった問題があった。
様な直流電流が流れ、不良によるリーク電流の検出を阻
害するので上記スタティック電流による選別テストが行
えないといった問題があった。
【０００８】本発明は、上記事情を考慮してなされたも
のであって、その目的は、スタティック電流による選別
テストのときには回路に流れる直流電流を遮断し、それ
以外のときには回路に直流電流を流して、小振幅信号を
入力してＣＭＯＳレベルの振幅の信号を出力することの
できる半導体集積回路装置を提供することである。
のであって、その目的は、スタティック電流による選別
テストのときには回路に流れる直流電流を遮断し、それ
以外のときには回路に直流電流を流して、小振幅信号を
入力してＣＭＯＳレベルの振幅の信号を出力することの
できる半導体集積回路装置を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明による半導体集積回路装置は、第１の電
位と第２の電位の間で小さく振幅する入力信号に応じて
前記両電位の間で大きく振幅する信号を出力する入力回
路と、前記入力回路の直流電流経路を遮断する制御回路
と、を具備し、前記制御回路は前記入力回路の入力信号
を入力し、前記制御回路の入力回路のしきい値は前記小
振幅入力信号の電位と前記第１及び第２の電位の一方と
の間に設定してあり、前記制御回路の入力信号として前
記回路のしきい値と前記第１及び第２の電位の他方との
間の電位の信号が入力しているとき前記制御回路による
遮断は行なわれず前記入力回路に直流電流が流れて前記
入力回路は正常に動作し、前記制御回路の入力に前記回
路しきい値と前記第１及び第２の電位の一方の電位との
間の信号が入力しているときは前記入力回路の直流電流
が遮断されることを特徴とする。
め、第１の発明による半導体集積回路装置は、第１の電
位と第２の電位の間で小さく振幅する入力信号に応じて
前記両電位の間で大きく振幅する信号を出力する入力回
路と、前記入力回路の直流電流経路を遮断する制御回路
と、を具備し、前記制御回路は前記入力回路の入力信号
を入力し、前記制御回路の入力回路のしきい値は前記小
振幅入力信号の電位と前記第１及び第２の電位の一方と
の間に設定してあり、前記制御回路の入力信号として前
記回路のしきい値と前記第１及び第２の電位の他方との
間の電位の信号が入力しているとき前記制御回路による
遮断は行なわれず前記入力回路に直流電流が流れて前記
入力回路は正常に動作し、前記制御回路の入力に前記回
路しきい値と前記第１及び第２の電位の一方の電位との
間の信号が入力しているときは前記入力回路の直流電流
が遮断されることを特徴とする。
【００１０】又、第２の発明による半導体集積回路装置
は、前記制御回路の入力段はＰＭＯＳとＮＭＯＳを使っ
たＣＭＯＳゲートで構成され、前記ＰＭＯＳとＮＭＯＳ
のディメンジョンを調整することで前記制御回路の入力
回路しきい値を前記のごとく設定することを特徴とす
る。
は、前記制御回路の入力段はＰＭＯＳとＮＭＯＳを使っ
たＣＭＯＳゲートで構成され、前記ＰＭＯＳとＮＭＯＳ
のディメンジョンを調整することで前記制御回路の入力
回路しきい値を前記のごとく設定することを特徴とす
る。
【００１１】又、第３の発明による半導体集積回路装置
は、第１の電位と第２の電位の間で小さく振幅する入力
信号に応じて前記両電位の間で大きく振幅する信号を出
力する入力回路と、前記入力回路の直流電流経路を遮断
する制御回路と、を具備し、前記制御回路は前記入力回
路の入力信号を入力し、前記入力回路の入力端子と前記
第１及び第２の電位の一方との間には抵抗が接続され、
前記制御回路の入力回路のしきい値は前記小振幅入力信
号の電位と前記第１及び第２の電位の一方との間に設定
してあり、前記入力回路の入力が開放されたときは、前
記制御回路の入力電位は前記第１及び第２の電位の一方
となり、前記入力回路の直流電流が遮断されるように制
御されることを特徴とする。
は、第１の電位と第２の電位の間で小さく振幅する入力
信号に応じて前記両電位の間で大きく振幅する信号を出
力する入力回路と、前記入力回路の直流電流経路を遮断
する制御回路と、を具備し、前記制御回路は前記入力回
路の入力信号を入力し、前記入力回路の入力端子と前記
第１及び第２の電位の一方との間には抵抗が接続され、
前記制御回路の入力回路のしきい値は前記小振幅入力信
号の電位と前記第１及び第２の電位の一方との間に設定
してあり、前記入力回路の入力が開放されたときは、前
記制御回路の入力電位は前記第１及び第２の電位の一方
となり、前記入力回路の直流電流が遮断されるように制
御されることを特徴とする。
【００１２】又、第４の発明による半導体集積回路装置
によれば、前記制御回路の入力段はＰＭＯＳとＮＭＯＳ
を使ったＣＭＯＳゲートで構成され、前記ＰＭＯＳとＮ
ＭＯＳのディメンジョンを調整することで前記制御回路
の入力回路しきい値を前記のごとく設定することを特徴
とする。
によれば、前記制御回路の入力段はＰＭＯＳとＮＭＯＳ
を使ったＣＭＯＳゲートで構成され、前記ＰＭＯＳとＮ
ＭＯＳのディメンジョンを調整することで前記制御回路
の入力回路しきい値を前記のごとく設定することを特徴
とする。
【００１３】
【作用】上述のように構成された第１の発明の半導体集
積回路装置によれば、スタティック電流による選別テス
ト時には制御回路の入力回路しきい値よりも小振幅信号
が位置する反対側の電位の入力を与えて入力回路の直流
電流を遮断し、入力回路の出力を一定にし、それ以外の
ときには制御回路は入力回路に駆動に必要な直流電流を
流して入力回路を正常に動作させる。これによりスタテ
ィック電流による選別テストでチップの良品、不良品を
選別することができる。
積回路装置によれば、スタティック電流による選別テス
ト時には制御回路の入力回路しきい値よりも小振幅信号
が位置する反対側の電位の入力を与えて入力回路の直流
電流を遮断し、入力回路の出力を一定にし、それ以外の
ときには制御回路は入力回路に駆動に必要な直流電流を
流して入力回路を正常に動作させる。これによりスタテ
ィック電流による選別テストでチップの良品、不良品を
選別することができる。
【００１４】さらに、上述のように構成された第３の発
明の半導体集積回路装置によれば、スタティック電流に
よる選別テスト時に入力を開放にすると、入力と電源の
間に接続された抵抗で入力電位は制御回路の入力回路し
きい値を超え小振幅信号が位置する反対側の電位とな
り、制御回路が入力回路の直流電流を遮断して入力回路
の出力を一定にする。これにより、スタティック電流に
よる選別テストでチップの良品、不良品の選別テストを
することができる。
明の半導体集積回路装置によれば、スタティック電流に
よる選別テスト時に入力を開放にすると、入力と電源の
間に接続された抵抗で入力電位は制御回路の入力回路し
きい値を超え小振幅信号が位置する反対側の電位とな
り、制御回路が入力回路の直流電流を遮断して入力回路
の出力を一定にする。これにより、スタティック電流に
よる選別テストでチップの良品、不良品の選別テストを
することができる。
【００１５】さらに、上述のように構成された第２およ
び第４の発明の半導体集積回路装置によれば、制御回路
の入力初段はＣＭＯＳゲートで構成され、そのＰＭＯＳ
とＮＭＯＳのディメンジョンを調整することで、入力回
路しきい値を設定する。これにより、制御回路の入力回
路しきい値は、上述のように小振幅入力信号と電源電圧
との間に設定することができる。
び第４の発明の半導体集積回路装置によれば、制御回路
の入力初段はＣＭＯＳゲートで構成され、そのＰＭＯＳ
とＮＭＯＳのディメンジョンを調整することで、入力回
路しきい値を設定する。これにより、制御回路の入力回
路しきい値は、上述のように小振幅入力信号と電源電圧
との間に設定することができる。
【００１６】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【００１７】図１は、本発明による半導体集積回路装置
の第１の実施例の構成図である。
の第１の実施例の構成図である。
【００１８】図１に示す様に、この実施例の半導体集積
回路装置は、２本の信号線から送られてくる入力データ
信号を受ける差動増幅器である。この回路は、入力１、
入力２の電位差の符号（正負）を検出して、ハイレベル
（例えば３Ｖ）とローレベル（例えば０Ｖ）の出力に変
換する。即ち、Ｎ型ＭＯＳトランジスタ１，３のゲート
に、入力１と入力２から共に正のバイアスがかかり位相
が反転した信号が加わる。入力１と入力２からの信号は
共に、これらＮ型ＭＯＳトランジスタのしきい値より高
い電圧がかかっているので、Ｎ型ＭＯＳトランジスタ
１，３の少なくとも一方はオンする。
回路装置は、２本の信号線から送られてくる入力データ
信号を受ける差動増幅器である。この回路は、入力１、
入力２の電位差の符号（正負）を検出して、ハイレベル
（例えば３Ｖ）とローレベル（例えば０Ｖ）の出力に変
換する。即ち、Ｎ型ＭＯＳトランジスタ１，３のゲート
に、入力１と入力２から共に正のバイアスがかかり位相
が反転した信号が加わる。入力１と入力２からの信号は
共に、これらＮ型ＭＯＳトランジスタのしきい値より高
い電圧がかかっているので、Ｎ型ＭＯＳトランジスタ
１，３の少なくとも一方はオンする。
【００１９】一方、Ｎ型ＭＯＳトランジスタ１，３のソ
ースは、Ｎ型ＭＯＳトランジスタ５を介して接地レベル
に接続されている。このＮ型ＭＯＳトランジスタ５のゲ
ートはＮ型ＭＯＳトランジスタ９と共に、ミラー回路を
形成しているので、定電流源として機能する。Ｎ型ＭＯ
Ｓトランジスタ５を流れる電流の大きさは、Ｎ型ＭＯＳ
トランジスタ９とのディメンジョン比（ゲート幅の比）
とＮ型ＭＯＳトランジスタ９を流れる電流の大きさで決
まり、Ｎ型ＭＯＳトランジスタ９を流れる電流の大きさ
は、Ｐ型ＭＯＳトランジスタ１１で構成されるバイアス
回路で決まる。従って、この定電流源の電流の大きさを
適当に設定することにより、Ｎ型ＭＯＳトランジスタ５
のドレイン側の電位が、Ｎ型ＭＯＳトランジスタ１，３
の電位の高い方のゲートよりも若干（しきい値程度）低
い電位まで上昇するようにできる。これにより、Ｎ型Ｍ
ＯＳトランジスタ１，３の一方のみがオンし、他方はオ
フすることが保証される。
ースは、Ｎ型ＭＯＳトランジスタ５を介して接地レベル
に接続されている。このＮ型ＭＯＳトランジスタ５のゲ
ートはＮ型ＭＯＳトランジスタ９と共に、ミラー回路を
形成しているので、定電流源として機能する。Ｎ型ＭＯ
Ｓトランジスタ５を流れる電流の大きさは、Ｎ型ＭＯＳ
トランジスタ９とのディメンジョン比（ゲート幅の比）
とＮ型ＭＯＳトランジスタ９を流れる電流の大きさで決
まり、Ｎ型ＭＯＳトランジスタ９を流れる電流の大きさ
は、Ｐ型ＭＯＳトランジスタ１１で構成されるバイアス
回路で決まる。従って、この定電流源の電流の大きさを
適当に設定することにより、Ｎ型ＭＯＳトランジスタ５
のドレイン側の電位が、Ｎ型ＭＯＳトランジスタ１，３
の電位の高い方のゲートよりも若干（しきい値程度）低
い電位まで上昇するようにできる。これにより、Ｎ型Ｍ
ＯＳトランジスタ１，３の一方のみがオンし、他方はオ
フすることが保証される。
【００２０】Ｎ型ＭＯＳトランジスタ１，３のドレイン
側は、Ｐ型ＭＯＳトランジスタ１３，１５を介して高電
圧源ＶＤＤ（例えば３Ｖ）に接続されている。これらＰ
型ＭＯＳトランジスタ１３，１５は、この差動増幅器の
出力抵抗として機能する。即ち、Ｐ型ＭＯＳトランジス
タ１３，１５のゲートとドレインは接続されており、Ｐ
型ＭＯＳトランジスタ１７，１９と共に、それぞれミラ
ー回路を形成している。又、Ｎ型ＭＯＳトランジスタ２
１，２３もミラー回路を形成しており、夫々Ｐ型ＭＯＳ
トランジスタ１７，１９と接地レベルとの間に接続して
いる。
側は、Ｐ型ＭＯＳトランジスタ１３，１５を介して高電
圧源ＶＤＤ（例えば３Ｖ）に接続されている。これらＰ
型ＭＯＳトランジスタ１３，１５は、この差動増幅器の
出力抵抗として機能する。即ち、Ｐ型ＭＯＳトランジス
タ１３，１５のゲートとドレインは接続されており、Ｐ
型ＭＯＳトランジスタ１７，１９と共に、それぞれミラ
ー回路を形成している。又、Ｎ型ＭＯＳトランジスタ２
１，２３もミラー回路を形成しており、夫々Ｐ型ＭＯＳ
トランジスタ１７，１９と接地レベルとの間に接続して
いる。
【００２１】ここで、入力１に入力２よりも高い信号が
加わると、Ｎ型ＭＯＳトランジスタ３がオンし、ノード
Ｎ２がローレベルとなり、Ｐ型ＭＯＳトランジスタ１９
がオンする。それによりＮ型ＭＯＳトランジスタ２３も
オンし、それとゲート同士が接続したＮ型ＭＯＳトラン
ジスタ２１もオンする。一方、Ｎ型ＭＯＳトランジスタ
３がオンすると、Ｎ型ＭＯＳトランジスタ１はオフし、
ノードＮ３がハイレベルとなる。すると、Ｎ型ＭＯＳト
ランジスタ２１と共に出力インバータ回路を形成するＰ
型ＭＯＳトランジスタ１７がオフし、ノードＮ４は確実
にローレベルとなる。
加わると、Ｎ型ＭＯＳトランジスタ３がオンし、ノード
Ｎ２がローレベルとなり、Ｐ型ＭＯＳトランジスタ１９
がオンする。それによりＮ型ＭＯＳトランジスタ２３も
オンし、それとゲート同士が接続したＮ型ＭＯＳトラン
ジスタ２１もオンする。一方、Ｎ型ＭＯＳトランジスタ
３がオンすると、Ｎ型ＭＯＳトランジスタ１はオフし、
ノードＮ３がハイレベルとなる。すると、Ｎ型ＭＯＳト
ランジスタ２１と共に出力インバータ回路を形成するＰ
型ＭＯＳトランジスタ１７がオフし、ノードＮ４は確実
にローレベルとなる。
【００２２】反対に、入力２に入力１よりも高い信号が
加わると、Ｎ型ＭＯＳトランジスタ１がオンしてＮ型Ｍ
ＯＳトランジスタ３がオフする。するとノードＮ２がハ
イレベルとなり、Ｐ型ＭＯＳトランジスタ１９がオフす
る。それによりＮ型ＭＯＳトランジスタ２３もオフし、
それとゲート同士が接続したＮ型ＭＯＳトランジスタ２
１もオフする。一方、Ｎ型ＭＯＳトランジスタ１がオン
すると、ノードＮ３がローレベルとなり、Ｐ型ＭＯＳト
ランジスタ１７がオンし、ノードＮ４はハイレベルへと
引き上げれる。
加わると、Ｎ型ＭＯＳトランジスタ１がオンしてＮ型Ｍ
ＯＳトランジスタ３がオフする。するとノードＮ２がハ
イレベルとなり、Ｐ型ＭＯＳトランジスタ１９がオフす
る。それによりＮ型ＭＯＳトランジスタ２３もオフし、
それとゲート同士が接続したＮ型ＭＯＳトランジスタ２
１もオフする。一方、Ｎ型ＭＯＳトランジスタ１がオン
すると、ノードＮ３がローレベルとなり、Ｐ型ＭＯＳト
ランジスタ１７がオンし、ノードＮ４はハイレベルへと
引き上げれる。
【００２３】以上の構成により、入力１の電圧が入力２
の電圧よりも高い場合には、ノードＮ４がローレベルと
なり、Ｐ型ＭＯＳトランジスタ２５およびＮ型ＭＯＳト
ランジスタ２７から成るインバータ２９からハイレベル
の出力信号が出力される。反対に、入力１の電圧が入力
２の電圧よりも低い場合には、ノードＮ４がハイレベル
となり、インバータ２９からローレベルの出力信号が出
力される。
の電圧よりも高い場合には、ノードＮ４がローレベルと
なり、Ｐ型ＭＯＳトランジスタ２５およびＮ型ＭＯＳト
ランジスタ２７から成るインバータ２９からハイレベル
の出力信号が出力される。反対に、入力１の電圧が入力
２の電圧よりも低い場合には、ノードＮ４がハイレベル
となり、インバータ２９からローレベルの出力信号が出
力される。
【００２４】本発明では、更にこの回路に、スタティッ
ク電流による選別テストを行う為の回路が付加されてい
る。即ち、この回路によって通常動作モードと選別テス
トモードの２つのモードを切り替えることが出来る。モ
ードの切り替えは、入力２に接続した２つのインバータ
３１，３３で生成される制御信号Ｄ，ＤＮによって行わ
れる。インバータ３１はＮ型ＭＯＳトランジスタ４３、
Ｐ型ＭＯＳトランジスタ４５からなり、インバータ３３
はＮ型ＭＯＳトランジスタ４７、Ｐ型ＭＯＳトランジス
タ４９からなる。通常の差動増幅器の動作を行う場合、
入力１、入力２には夫々図２のハイレベル入力信号ＶＩ
Ｈ（例えば２．５Ｖ）と、ローレベル入力信号ＶＩＬ
（例えば１．５Ｖ）が加わる。スタティック電流による
選別テストを行う場合には、入力２にインバータ３１の
しきい値Ｖｔｈｃよりも低い信号が加わる。しきい値Ｖ
ｔｈｃの値は、Ｎ型ＭＯＳトランジスタ４３及びＰ型Ｍ
ＯＳトランジスタ４５のディメンジョン（ゲート幅）を
調節することによって、接地レベルと入力信号の間の適
切な値（例えば０．７Ｖ）に予め設定されている。これ
により、制御信号Ｄはローレベルからハイレベルへ変化
し、制御信号ＤＮはハイレベルからローレベルへ変化す
る。
ク電流による選別テストを行う為の回路が付加されてい
る。即ち、この回路によって通常動作モードと選別テス
トモードの２つのモードを切り替えることが出来る。モ
ードの切り替えは、入力２に接続した２つのインバータ
３１，３３で生成される制御信号Ｄ，ＤＮによって行わ
れる。インバータ３１はＮ型ＭＯＳトランジスタ４３、
Ｐ型ＭＯＳトランジスタ４５からなり、インバータ３３
はＮ型ＭＯＳトランジスタ４７、Ｐ型ＭＯＳトランジス
タ４９からなる。通常の差動増幅器の動作を行う場合、
入力１、入力２には夫々図２のハイレベル入力信号ＶＩ
Ｈ（例えば２．５Ｖ）と、ローレベル入力信号ＶＩＬ
（例えば１．５Ｖ）が加わる。スタティック電流による
選別テストを行う場合には、入力２にインバータ３１の
しきい値Ｖｔｈｃよりも低い信号が加わる。しきい値Ｖ
ｔｈｃの値は、Ｎ型ＭＯＳトランジスタ４３及びＰ型Ｍ
ＯＳトランジスタ４５のディメンジョン（ゲート幅）を
調節することによって、接地レベルと入力信号の間の適
切な値（例えば０．７Ｖ）に予め設定されている。これ
により、制御信号Ｄはローレベルからハイレベルへ変化
し、制御信号ＤＮはハイレベルからローレベルへ変化す
る。
【００２５】ローレベルの制御信号ＤＮは、Ｐ型ＭＯＳ
トランジスタ１５，１９及びＰ型ＭＯＳトランジスタ１
３，１７のゲートと高電圧源ＶＤＤとの間に接続された
Ｐ型ＭＯＳトランジスタ３７，３９のゲートに与えら
れ、Ｐ型ＭＯＳトランジスタ３７，３９がオンし、それ
によりノードＮ２，Ｎ３がハイレベルとなり、Ｐ型ＭＯ
Ｓトランジスタ１５，１９，１３，１７がオフする。一
方、インバータ２９の入力にはＮ型ＭＯＳトランジスタ
４１が接続されており、これがハイレベルの制御信号Ｄ
でオンすることによりＮ４を接地レベルに下げ、Ｎ型Ｍ
ＯＳトランジスタ２７がオフする。更に、Ｐ型ＭＯＳト
ランジスタ１１も、制御信号Ｄによってオフして高電圧
源ＶＤＤからの電流経路が断たれる。又、制御信号Ｄ
は、Ｎ型ＭＯＳトランジスタ７のゲートに加わりこれを
オンしてノードＮ１をローレベルとする。これにより、
Ｎ型ＭＯＳトランジスタ５とＮ型ＭＯＳトランジスタ９
を速やかにオフする。従って、高電圧源ＶＤＤからの電
流経路はすべて遮断され、夫々のＭＯＳトランジスタの
性能が十分であれば、消費電流が十分に小さいはずであ
り、これを測定することにより選別テストを行うことが
できる。
トランジスタ１５，１９及びＰ型ＭＯＳトランジスタ１
３，１７のゲートと高電圧源ＶＤＤとの間に接続された
Ｐ型ＭＯＳトランジスタ３７，３９のゲートに与えら
れ、Ｐ型ＭＯＳトランジスタ３７，３９がオンし、それ
によりノードＮ２，Ｎ３がハイレベルとなり、Ｐ型ＭＯ
Ｓトランジスタ１５，１９，１３，１７がオフする。一
方、インバータ２９の入力にはＮ型ＭＯＳトランジスタ
４１が接続されており、これがハイレベルの制御信号Ｄ
でオンすることによりＮ４を接地レベルに下げ、Ｎ型Ｍ
ＯＳトランジスタ２７がオフする。更に、Ｐ型ＭＯＳト
ランジスタ１１も、制御信号Ｄによってオフして高電圧
源ＶＤＤからの電流経路が断たれる。又、制御信号Ｄ
は、Ｎ型ＭＯＳトランジスタ７のゲートに加わりこれを
オンしてノードＮ１をローレベルとする。これにより、
Ｎ型ＭＯＳトランジスタ５とＮ型ＭＯＳトランジスタ９
を速やかにオフする。従って、高電圧源ＶＤＤからの電
流経路はすべて遮断され、夫々のＭＯＳトランジスタの
性能が十分であれば、消費電流が十分に小さいはずであ
り、これを測定することにより選別テストを行うことが
できる。
【００２６】制御回路の入力回路のしきい値の設定の別
の例を図３に示す。入力回路しきい値Ｖｔｈｃは入力信
号のハイレベルＶＩＨ（例えば１Ｖ）とＶＤＤ電位との
間に設定される。この場合は上述の場合と比べて制御回
路の論理が正反対になるので、図１の回路でＰ型ＭＯＳ
トランジスタ３７，３９のゲート入力はＤ信号に、Ｎ型
ＭＯＳトランジスタ７，４１及びＰ型ＭＯＳトランジス
タ１１のゲート入力はＤＮ信号に、それぞれ変えなけれ
ばならない。
の例を図３に示す。入力回路しきい値Ｖｔｈｃは入力信
号のハイレベルＶＩＨ（例えば１Ｖ）とＶＤＤ電位との
間に設定される。この場合は上述の場合と比べて制御回
路の論理が正反対になるので、図１の回路でＰ型ＭＯＳ
トランジスタ３７，３９のゲート入力はＤ信号に、Ｎ型
ＭＯＳトランジスタ７，４１及びＰ型ＭＯＳトランジス
タ１１のゲート入力はＤＮ信号に、それぞれ変えなけれ
ばならない。
【００２７】次に、図４に本発明による半導体集積回路
装置の第２実施例の構成を示す。この第２実施例の半導
体集積回路装置は、図１に示す本発明による半導体集積
回路装置の第１実施例で、入力２と接地レベルの間に抵
抗Ｒ１を接続したものである。
装置の第２実施例の構成を示す。この第２実施例の半導
体集積回路装置は、図１に示す本発明による半導体集積
回路装置の第１実施例で、入力２と接地レベルの間に抵
抗Ｒ１を接続したものである。
【００２８】このように構成された本発明の第２実施例
の半導体集積回路装置においては、入力２が開放される
と、抵抗Ｒ１によって入力２の電位は接地レベルにな
り、Ｄ信号は夫々ハイレベル（ＶＤＤ）、ＤＮ信号はロ
ーレベル（ＧＮＤ）となる。
の半導体集積回路装置においては、入力２が開放される
と、抵抗Ｒ１によって入力２の電位は接地レベルにな
り、Ｄ信号は夫々ハイレベル（ＶＤＤ）、ＤＮ信号はロ
ーレベル（ＧＮＤ）となる。
【００２９】従って、第１の実施例の選別テスト時の回
路動作と等しくなり、図４の回路には図６の回路に流れ
ていた直流電流は流れなくなる。また、入力回路の出力
はハイレベル（ＶＤＤ）に固定される。このようにして
入力回路が消費電流を流さないようにすることができ、
スタティック電流による選別テストが行えるようにな
る。
路動作と等しくなり、図４の回路には図６の回路に流れ
ていた直流電流は流れなくなる。また、入力回路の出力
はハイレベル（ＶＤＤ）に固定される。このようにして
入力回路が消費電流を流さないようにすることができ、
スタティック電流による選別テストが行えるようにな
る。
【００３０】ところで、図４の回路で制御回路の入力回
路しきい値を図３のように設定した場合は、図５に示す
様に抵抗Ｒ１が入力２とＶＤＤの間に接続される。ま
た、信号Ｄと信号ＤＮは交換される。
路しきい値を図３のように設定した場合は、図５に示す
様に抵抗Ｒ１が入力２とＶＤＤの間に接続される。ま
た、信号Ｄと信号ＤＮは交換される。
【００３１】以上の説明では、制御回路の入力は一つで
あったが、複数の入力信号が入力しても構わない。例え
ば図１の回路で、ＣＭＯＳインバータゲート３１に代え
て２入力ＮＡＮＤゲートを使い入力１と入力２からＤ信
号を作ってもよい。
あったが、複数の入力信号が入力しても構わない。例え
ば図１の回路で、ＣＭＯＳインバータゲート３１に代え
て２入力ＮＡＮＤゲートを使い入力１と入力２からＤ信
号を作ってもよい。
【００３２】また以上の説明では、Ｄ信号とＤＮ信号は
一つの入力回路の直流電流経路を遮断したが、これが複
数の入力回路の直流電流を遮断しても構わない。さら
に、Ｄ信号とＤＮ信号をチップ内部の他の回路の直流電
流の遮断に利用することもできる。
一つの入力回路の直流電流経路を遮断したが、これが複
数の入力回路の直流電流を遮断しても構わない。さら
に、Ｄ信号とＤＮ信号をチップ内部の他の回路の直流電
流の遮断に利用することもできる。
【００３３】
【発明の効果】以上述べたように、本発明によれば、ス
タティック電流による選別テストのときには回路に流れ
る直流電流を遮断し、それ以外のときには回路の直流電
流を流して、小振幅信号を入力してＣＭＯＳレベルの振
幅の信号を出力することができる。回路の切り替えは入
力信号が予め仕様で規定されている電位近傍であるかど
うかで制御回路が自動的に判断する。したがって、回路
の切り替えのために新たに制御信号の入力ピンを必要と
せずに選別テストを行うことができる。
タティック電流による選別テストのときには回路に流れ
る直流電流を遮断し、それ以外のときには回路の直流電
流を流して、小振幅信号を入力してＣＭＯＳレベルの振
幅の信号を出力することができる。回路の切り替えは入
力信号が予め仕様で規定されている電位近傍であるかど
うかで制御回路が自動的に判断する。したがって、回路
の切り替えのために新たに制御信号の入力ピンを必要と
せずに選別テストを行うことができる。
【図１】本発明による半導体集積回路装置の第１実施例
の構成を示す回路図。
の構成を示す回路図。
【図２】図１に示した半導体集積回路における入力信号
の電位と制御回路の回路しきい値の一例。
の電位と制御回路の回路しきい値の一例。
【図３】図１に示した半導体集積回路における入力信号
の電位と制御回路の回路しきい値の別の例。
の電位と制御回路の回路しきい値の別の例。
【図４】本発明の第２実施例の構成を示す回路図。
【図５】本発明の第２実施例の変形例を示す回路図。
【図６】従来の入力回路の一例を示す回路図。
２９ 出力用インバータ ３１，３３ 制御信号発生用インバータ Ｄ，ＤＮ 制御信号
【手続補正書】
【提出日】平成７年２月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (4)
- 【請求項１】 第１の電位と第２の電位の間で小さく振
幅する入力信号に応じて前記両電位の間で大きく振幅す
る信号を出力する入力回路と、 前記入力回路の直流電流経路を遮断する制御回路と、 を具備し、前記制御回路は前記入力回路の入力信号を入
力し、前記制御回路の入力回路のしきい値は前記小振幅
入力信号の電位と前記第１及び第２の電位の一方との間
に設定してあり、前記制御回路の入力信号として前記回
路のしきい値と前記第１及び第２の電位の他方との間の
電位の信号が入力しているとき前記制御回路による遮断
は行なわれず前記入力回路に直流電流が流れて前記入力
回路は正常に動作し、前記制御回路の入力に前記回路し
きい値と前記第１及び第２の電位の一方の電位との間の
信号が入力しているときは前記入力回路の直流電流が遮
断されることを特徴とする半導体集積回路装置。 - 【請求項２】 前記制御回路の入力段はＰＭＯＳとＮＭ
ＯＳを使ったＣＭＯＳゲートで構成され、前記ＰＭＯＳ
とＮＭＯＳのディメンジョンを調整することで前記制御
回路の入力回路しきい値を前記のごとく設定することを
特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項３】 第１の電位と第２の電位の間で小さく振
幅する入力信号に応じて前記両電位の間で大きく振幅す
る信号を出力する入力回路と、 前記入力回路の直流電流経路を遮断する制御回路と、 を具備し、前記制御回路は前記入力回路の入力信号を入
力し、前記入力回路の入力端子と前記第１及び第２の電
位の一方との間には抵抗が接続され、前記制御回路の入
力回路のしきい値は前記小振幅入力信号の電位と前記第
１及び第２の電位の一方との間に設定してあり、 前記入力回路の入力が開放されたときは、前記制御回路
の入力電位は前記第１及び第２の電位の一方となり、前
記入力回路の直流電流が遮断されるように制御されるこ
とを特徴とする半導体集積回路装置。 - 【請求項４】 前記制御回路の入力段はＰＭＯＳとＮＭ
ＯＳを使ったＣＭＯＳゲートで構成され、前記ＰＭＯＳ
とＮＭＯＳのディメンジョンを調整することで前記制御
回路の入力回路しきい値を前記のごとく設定することを
特徴とする請求項３に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6160014A JPH0829490A (ja) | 1994-07-12 | 1994-07-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6160014A JPH0829490A (ja) | 1994-07-12 | 1994-07-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0829490A true JPH0829490A (ja) | 1996-02-02 |
Family
ID=15706119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6160014A Pending JPH0829490A (ja) | 1994-07-12 | 1994-07-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0829490A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249134B1 (en) | 1997-07-30 | 2001-06-19 | Nec Corporation | Semiconductor integrated circuit device and testing method thereof |
| CN117607664A (zh) * | 2024-01-24 | 2024-02-27 | 俐玛光电科技(北京)有限公司 | 一种脉冲电流测试电路和测试方法 |
-
1994
- 1994-07-12 JP JP6160014A patent/JPH0829490A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249134B1 (en) | 1997-07-30 | 2001-06-19 | Nec Corporation | Semiconductor integrated circuit device and testing method thereof |
| US6498508B2 (en) | 1997-07-30 | 2002-12-24 | Nec Corporation | Semiconductor integrated circuit device and testing method therefor |
| CN117607664A (zh) * | 2024-01-24 | 2024-02-27 | 俐玛光电科技(北京)有限公司 | 一种脉冲电流测试电路和测试方法 |
| CN117607664B (zh) * | 2024-01-24 | 2024-04-02 | 俐玛光电科技(北京)有限公司 | 一种脉冲电流测试电路和测试方法 |
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