JPS6350998A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6350998A JPS6350998A JP61193509A JP19350986A JPS6350998A JP S6350998 A JPS6350998 A JP S6350998A JP 61193509 A JP61193509 A JP 61193509A JP 19350986 A JP19350986 A JP 19350986A JP S6350998 A JPS6350998 A JP S6350998A
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- memory cell
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- 230000015654 memory Effects 0.000 claims abstract description 43
- 230000004913 activation Effects 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims 1
- 238000003491 array Methods 0.000 abstract description 2
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- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は半導体記憶装置に係り、特にダイナミックにラ
ンダム・アクセス可能な記憶装置に関する。
ンダム・アクセス可能な記憶装置に関する。
〈従来の技術)
MO8型半導体メモリのうち特にダイナミックRAM
(dRAM)は、その容量が4倍/3年の割合いで増加
の一途を辿って来た。最近1MビットdRAMが実用段
階に入り、1986年のl5SCCでは4MビットdR
AMの発表がいくつかなされ、その商品化も近い。
(dRAM)は、その容量が4倍/3年の割合いで増加
の一途を辿って来た。最近1MビットdRAMが実用段
階に入り、1986年のl5SCCでは4MビットdR
AMの発表がいくつかなされ、その商品化も近い。
この様なdRAMの大容量化と共に、入出力の多ビット
化、動作モードの多様化等機能面の開発も盛んである。
化、動作モードの多様化等機能面の開発も盛んである。
特に、ページモード、ニブルモード、スタチックカラム
モードなどの動作モードは、選択されたワード線に接続
される複数個のメモリセルの情報を高速に読み書きでき
るものとして、スタチックRAMに匹敵する高速アクセ
スを可能とする。この様な高速の動作モードは、シリア
ルにデータを入出力することを可能とし、従ってコンピ
ュータの性能向上を図ることができ、また画像メモリな
どの応用において画質向上に寄与する。
モードなどの動作モードは、選択されたワード線に接続
される複数個のメモリセルの情報を高速に読み書きでき
るものとして、スタチックRAMに匹敵する高速アクセ
スを可能とする。この様な高速の動作モードは、シリア
ルにデータを入出力することを可能とし、従ってコンピ
ュータの性能向上を図ることができ、また画像メモリな
どの応用において画質向上に寄与する。
コンピュータの主記憶装置と中央演算装置(CPU)の
間には通常、そのデータ交換の動作速度を速めるために
緩衝記憶装置(キャッシュ・メモリ)を介在させ、その
データ交換を固定長の情報ブロック単位で行うことが多
い。またメモリのスループットを上げるために、主記憶
装置を構成するメモリカード群を複数のバンクに分け、
これらに連続したアドレスを割付けて並列処理を行わせ
る″インターリーブ″と呼ばれるシステム構成上の工夫
を施して平均メモリサイクル時間の短縮を図っている。
間には通常、そのデータ交換の動作速度を速めるために
緩衝記憶装置(キャッシュ・メモリ)を介在させ、その
データ交換を固定長の情報ブロック単位で行うことが多
い。またメモリのスループットを上げるために、主記憶
装置を構成するメモリカード群を複数のバンクに分け、
これらに連続したアドレスを割付けて並列処理を行わせ
る″インターリーブ″と呼ばれるシステム構成上の工夫
を施して平均メモリサイクル時間の短縮を図っている。
現在この様な動作を達成するモードとして、ニブルモー
ドが使われることが多い。
ドが使われることが多い。
通常のニブルモードの動作波形を第5図に示す。
通常のニブルモードは、ロウ・アドレス・ストローブ信
号(以下、RASクロック)が1°゛(HIIレベル)
から10 I+ (111?lレベル)に遷移してメ
モリセルアレイが活性化された後、カラム・アドレス・
ストローブ信号(以下、σW3クロック)が″′H″レ
ベルから゛′L″レベルに遷移して一つのワード線WL
が選択されるが、この後RASクロックを″′L゛ルベ
ルに維持したままCASクロックをリセットして再び1
11 I+レベルに遷移させるサイクル(CASのトグ
ルと呼ばれる)を繰り返すことによって、外部から新た
なカラム・アドレス信号を入れることなく連続したカラ
ム・アドレスのアクセスを可能としたものである。
号(以下、RASクロック)が1°゛(HIIレベル)
から10 I+ (111?lレベル)に遷移してメ
モリセルアレイが活性化された後、カラム・アドレス・
ストローブ信号(以下、σW3クロック)が″′H″レ
ベルから゛′L″レベルに遷移して一つのワード線WL
が選択されるが、この後RASクロックを″′L゛ルベ
ルに維持したままCASクロックをリセットして再び1
11 I+レベルに遷移させるサイクル(CASのトグ
ルと呼ばれる)を繰り返すことによって、外部から新た
なカラム・アドレス信号を入れることなく連続したカラ
ム・アドレスのアクセスを可能としたものである。
この様な動作において、dRAM自身が発生する電源ノ
イズは、RASクロックが# HITレベルからL”レ
ベルに移行することにより、一連の活性化信号が発生し
て回路の活性化が行われる際、或いはビット線プリチャ
ージ時等に急激な電流変化の結果として現われる。即ち
電流変化di/dtがあると、これとインダクタンス成
分りの積で表わされる電圧が過渡的に発生する。この電
圧発生の原因となるインダクタンス成分は、メモリ基板
上の電源(Vcc)線、接地(Vss)線。
イズは、RASクロックが# HITレベルからL”レ
ベルに移行することにより、一連の活性化信号が発生し
て回路の活性化が行われる際、或いはビット線プリチャ
ージ時等に急激な電流変化の結果として現われる。即ち
電流変化di/dtがあると、これとインダクタンス成
分りの積で表わされる電圧が過渡的に発生する。この電
圧発生の原因となるインダクタンス成分は、メモリ基板
上の電源(Vcc)線、接地(Vss)線。
リード線、ボンディングワイヤ、メモリチップ内の配線
等がある。これらのインダクタンス成分はdRAMが大
・容量化するにつれてますます大きくなる。そしてこの
結果として、Vccの低下やVssの浮上りを生じる。
等がある。これらのインダクタンス成分はdRAMが大
・容量化するにつれてますます大きくなる。そしてこの
結果として、Vccの低下やVssの浮上りを生じる。
第5図では、RASクロック、続いてσAsクロックが
立下り、ワード線WLが選択されてセンスアンプ等が活
性化された時にVss電位の浮上りが生じる様子を示し
ている。この様な電源ノイズは、内部回路の動作に大き
い影響を与え、回路の誤動作の原因になる。
立下り、ワード線WLが選択されてセンスアンプ等が活
性化された時にVss電位の浮上りが生じる様子を示し
ている。この様な電源ノイズは、内部回路の動作に大き
い影響を与え、回路の誤動作の原因になる。
例えば入力部でVss電位が1〜2V浮上ると、入力電
位が2.4V以上のTTLレベルで規格上の“H″レベ
ル条件を満たしてもこれを“L IIレベルとして受取
ったりする。また出力部では111 ITレベルとして
出力しているのに、■8Bの浮上りの結果11 Hl!
レベルとして検知される。
位が2.4V以上のTTLレベルで規格上の“H″レベ
ル条件を満たしてもこれを“L IIレベルとして受取
ったりする。また出力部では111 ITレベルとして
出力しているのに、■8Bの浮上りの結果11 Hl!
レベルとして検知される。
VCCの低下についても同様の誤動作の危険がある。こ
の様なdRAM自身の電源ノイズは、集積度が1Mビッ
ト、4Mビットと増大するにつれて大きくなる。
の様なdRAM自身の電源ノイズは、集積度が1Mビッ
ト、4Mビットと増大するにつれて大きくなる。
上述した電源ノイズの影響を除去するための安易な方法
は、急激な電流変化を小さくすること、即ちdi/dt
を小さくすることでる。しかしこれは、今後ますます強
くなるdRAMの高速化という要求に逆行することにな
る。
は、急激な電流変化を小さくすること、即ちdi/dt
を小さくすることでる。しかしこれは、今後ますます強
くなるdRAMの高速化という要求に逆行することにな
る。
(発明が解決しようとする問題点)
以上のように従来のdRAMでは、大容量化に伴って電
源ノイズの影響が大きくなっており、動作速度を遅らせ
ることなく如何に電源ノイズを低減するかが重要な問題
となっている。
源ノイズの影響が大きくなっており、動作速度を遅らせ
ることなく如何に電源ノイズを低減するかが重要な問題
となっている。
本発明はこの様な問題を解決したdRAMを提供するこ
とを目的とする。
とを目的とする。
[発明の構成]
(問題点を解決するための手段)
本発明にがかるdRAMは、ニブルモードの動作を連続
的に行うために同一ロウ・アドレスで選択されるメモリ
セル群をA、B2系列のメモリバンクに分け、同一ロウ
・アドレスで選択されるA、B系列のメモリセル群のセ
ンスアンプの活性化タイミングにずれを与えたことを特
徴とする。
的に行うために同一ロウ・アドレスで選択されるメモリ
セル群をA、B2系列のメモリバンクに分け、同一ロウ
・アドレスで選択されるA、B系列のメモリセル群のセ
ンスアンプの活性化タイミングにずれを与えたことを特
徴とする。
(作用)
dRAMのニブルモードを4ビットだけのシリアルモー
ドだけでなく更に多ビットのシリアルモードに拡張する
ために、本発明では、少なくとも2系列以上のカラム系
を用意する。そして例えば、A系列の4ビットをσW3
クロックのトグルにより読み出している間、B系列の読
み出しを準備しておき、A系列の読み出し終了後引続き
B系列の4ビットの読み出しを行う動作を繰返すことに
より、1ワード線に接続されるカラム数だけ連続的にデ
ータを読み出すことができる。この場合本発明では、A
、B系列のビット線に接続されるセンスアンプを同時に
動作させず、両者の活性化のタイミングにずれを与える
。またはセンスアンプの活性化のタイミングにずれを与
えると同時にワード線駆動のタイミングにもずれを与え
る。これにより、電流変化を時間的に分散させることが
でき、従って電源ノイズを低減することができる。
ドだけでなく更に多ビットのシリアルモードに拡張する
ために、本発明では、少なくとも2系列以上のカラム系
を用意する。そして例えば、A系列の4ビットをσW3
クロックのトグルにより読み出している間、B系列の読
み出しを準備しておき、A系列の読み出し終了後引続き
B系列の4ビットの読み出しを行う動作を繰返すことに
より、1ワード線に接続されるカラム数だけ連続的にデ
ータを読み出すことができる。この場合本発明では、A
、B系列のビット線に接続されるセンスアンプを同時に
動作させず、両者の活性化のタイミングにずれを与える
。またはセンスアンプの活性化のタイミングにずれを与
えると同時にワード線駆動のタイミングにもずれを与え
る。これにより、電流変化を時間的に分散させることが
でき、従って電源ノイズを低減することができる。
(実施例)
以下、本発明の詳細な説明する。
第1図は一実施例のdRAMの要部構成を示し、第2図
はその制御信号生成部の構成を示す。
はその制御信号生成部の構成を示す。
11.12はメモリセルアレイ、21.22はセンスア
ンプ列、31.32はカラム選択ゲートであり、41.
42はI10線である。メモリセルアレイ11.12は
空間的には同一ロウ・アドレスで選ばれる複数のメモリ
セル群がA、Bの二基列メモリバンクに分けられている
。第1図の場合、ワード線WL1.WL2は、後に詳述
するように同一ロウ・アドレスにより選択される。この
実施例では一方のメモリセルアレイ11側のワード線W
L1で選択されたメモリセルの4ビット分がセンスアン
プ列21を介し、カラム選択ゲート31を介して入出力
線4工に並列に読み出される。同様にメモリセルアレイ
12側のワード線WL2で選ばれた4ビット分のデータ
がセンスアンプ列22を介しカラム選択ゲート32を介
して入出力線42に並列に読み出される。その際この実
施例では、ワード線WL1.WL2の選択の間にA。
ンプ列、31.32はカラム選択ゲートであり、41.
42はI10線である。メモリセルアレイ11.12は
空間的には同一ロウ・アドレスで選ばれる複数のメモリ
セル群がA、Bの二基列メモリバンクに分けられている
。第1図の場合、ワード線WL1.WL2は、後に詳述
するように同一ロウ・アドレスにより選択される。この
実施例では一方のメモリセルアレイ11側のワード線W
L1で選択されたメモリセルの4ビット分がセンスアン
プ列21を介し、カラム選択ゲート31を介して入出力
線4工に並列に読み出される。同様にメモリセルアレイ
12側のワード線WL2で選ばれた4ビット分のデータ
がセンスアンプ列22を介しカラム選択ゲート32を介
して入出力線42に並列に読み出される。その際この実
施例では、ワード線WL1.WL2の選択の間にA。
B系列間で一定の遅延が与えられる。同時にこの実施例
ではセンスアンプ活性化制御線S1,82の選択にA、
B系列の間で一定の遅延が与えられる。入出力線41.
42に読み出されたデータは入出力線センスアンプ51
.52で読み取られ、転送ゲート61.62を介して出
力データラッチ回路71.72にラッチされる。そして
これらラッチ回路7s 、72のデータがシフトレジス
タ81、.82により直列データに変換されて出力バッ
ファ回路9から取り出される。
ではセンスアンプ活性化制御線S1,82の選択にA、
B系列の間で一定の遅延が与えられる。入出力線41.
42に読み出されたデータは入出力線センスアンプ51
.52で読み取られ、転送ゲート61.62を介して出
力データラッチ回路71.72にラッチされる。そして
これらラッチ回路7s 、72のデータがシフトレジス
タ81、.82により直列データに変換されて出力バッ
ファ回路9から取り出される。
第2図は第1図の各部の制御線駆動信号を生成する回路
部分である。RASクロックおよびCASクロックは図
示のように例えばCMOSインバータを用いて構成され
るインバータ列からなる遅延回路に入力されている。ロ
ウ・アドレスAR%カラム争アドレスAcはそれぞれ、
ロウ・デコーダ11、カラム・デコーダ13によりデコ
ードされ、ワード線選択回路12、カラム選択回路14
によりそれぞれ一本のワード線、一つのカラムが選択さ
れる。遅延選択回路151〜154は、それぞれ一つの
信号からA、B系列用のタイミングが少しずつずれた制
御信号を得るためのものである。
部分である。RASクロックおよびCASクロックは図
示のように例えばCMOSインバータを用いて構成され
るインバータ列からなる遅延回路に入力されている。ロ
ウ・アドレスAR%カラム争アドレスAcはそれぞれ、
ロウ・デコーダ11、カラム・デコーダ13によりデコ
ードされ、ワード線選択回路12、カラム選択回路14
によりそれぞれ一本のワード線、一つのカラムが選択さ
れる。遅延選択回路151〜154は、それぞれ一つの
信号からA、B系列用のタイミングが少しずつずれた制
御信号を得るためのものである。
第3図は遅延選択回路151〜154の具体的な構成例
である。インバータからなる遅延要素が直列に入ったト
ランスファゲートQ1と遅延要素の入っていないトラン
スファゲートQ2の並列接続回路と、同様にインバータ
からなる遅延要素が直列に入ったトランスファゲートQ
4と遅延要素の入っていないトランスファゲートQ3の
並列回路とから構成されている。この例ではアドレス信
号ARi 、 ARiにより各トランスファゲートQ1
〜Q4が制御される。即ち、ARiが゛H′ルベル、A
Riが“L IIレベルの時、B1と82の間に遅延は
なく、A1とA2の間に一定の遅延が入り、ARlが“
′L″レベルでAPIが“HIIレベルの時、A1.A
2間に遅延はなく、Bl。
である。インバータからなる遅延要素が直列に入ったト
ランスファゲートQ1と遅延要素の入っていないトラン
スファゲートQ2の並列接続回路と、同様にインバータ
からなる遅延要素が直列に入ったトランスファゲートQ
4と遅延要素の入っていないトランスファゲートQ3の
並列回路とから構成されている。この例ではアドレス信
号ARi 、 ARiにより各トランスファゲートQ1
〜Q4が制御される。即ち、ARiが゛H′ルベル、A
Riが“L IIレベルの時、B1と82の間に遅延は
なく、A1とA2の間に一定の遅延が入り、ARlが“
′L″レベルでAPIが“HIIレベルの時、A1.A
2間に遅延はなく、Bl。
B2間に一定の遅延が入るようになっている。
このように構成されたdRAMの動作を、第4図を参照
して次に説明する。なおこの実施例ではビット線電位を
(1/2)Vccにプリチャージする方式を採用してい
る。RASクロックが゛Lルベルとなってアクティブサ
イクルに入ると、ロウ・デコーダ11でロウ・アドレス
選択が行われ、目的のワード線が立ち上げられる。この
ときこの実施例では、A系列のメモリバンクのワード線
(第4図ではWLI )については従来と同様に時間遅
れのないタイミングで立ち上げ、B系列のワード線W
L 2はこれより遅延時間τ(例えば10nsec)だ
け遅れて立ち上げる。メモリセルのデータが十分ビット
線に出るのを待ってビット線センスアンプを活性化して
ビット線をセルデータに応じて“l I+ 、 41
Q I+のデータに確定する。このときこの実施例で
はセンスアンプ列2s 、22の活性化制御線S工、8
2の選択にも、ワード線選択と同様に一定の遅延時間τ
を与える。こうしてA、B系列のメモリバンクのデータ
を4ビットずつ並列に入出力線41.42に読み出し、
入出力線センスアンプ51.52を介してラッチ回路7
1.72に取込み、そのデータをシフトレジスタ81.
82により直列データに変換して出力バッファ9を介し
て取出す。同様の動作を繰返すことにより、間断なく連
続してデータを出力することができ、拡張ニブルモード
の動作が行われる。
して次に説明する。なおこの実施例ではビット線電位を
(1/2)Vccにプリチャージする方式を採用してい
る。RASクロックが゛Lルベルとなってアクティブサ
イクルに入ると、ロウ・デコーダ11でロウ・アドレス
選択が行われ、目的のワード線が立ち上げられる。この
ときこの実施例では、A系列のメモリバンクのワード線
(第4図ではWLI )については従来と同様に時間遅
れのないタイミングで立ち上げ、B系列のワード線W
L 2はこれより遅延時間τ(例えば10nsec)だ
け遅れて立ち上げる。メモリセルのデータが十分ビット
線に出るのを待ってビット線センスアンプを活性化して
ビット線をセルデータに応じて“l I+ 、 41
Q I+のデータに確定する。このときこの実施例で
はセンスアンプ列2s 、22の活性化制御線S工、8
2の選択にも、ワード線選択と同様に一定の遅延時間τ
を与える。こうしてA、B系列のメモリバンクのデータ
を4ビットずつ並列に入出力線41.42に読み出し、
入出力線センスアンプ51.52を介してラッチ回路7
1.72に取込み、そのデータをシフトレジスタ81.
82により直列データに変換して出力バッファ9を介し
て取出す。同様の動作を繰返すことにより、間断なく連
続してデータを出力することができ、拡張ニブルモード
の動作が行われる。
原理的には、−本のワード線に接続されたメモリセルの
数だけの連続データ出力が可能であるが、ロウ・アドレ
スカウンタを設けて1ワード線の全てのカラムデータの
転送が終了したら次のワード線を内部的に選択すれば、
全メモリセルの連続アクセスも可能である。図では、デ
ータ出力の場合のみ示しているが、データ入力について
も同様の原理で連続的な入力が可能である。
数だけの連続データ出力が可能であるが、ロウ・アドレ
スカウンタを設けて1ワード線の全てのカラムデータの
転送が終了したら次のワード線を内部的に選択すれば、
全メモリセルの連続アクセスも可能である。図では、デ
ータ出力の場合のみ示しているが、データ入力について
も同様の原理で連続的な入力が可能である。
こうしてこの実施例によれば、ロウ系、カラム系をA、
Bに系列に分けて、A系列に対してB系列を10nSe
C程度遅らせたタイミングで動作させることによって、
即ちA系列の電流ノイズが収まってからB系列の電流ノ
イズが現われるようにタイミングを設定することによっ
て、電流ノイズのピークを従来の1/2にまで落とすこ
とができる。
Bに系列に分けて、A系列に対してB系列を10nSe
C程度遅らせたタイミングで動作させることによって、
即ちA系列の電流ノイズが収まってからB系列の電流ノ
イズが現われるようにタイミングを設定することによっ
て、電流ノイズのピークを従来の1/2にまで落とすこ
とができる。
なお、ランダムアクセスモードについては、A系列のみ
をアクセスすれば、時間遅れなくデータを入出力するこ
とができる。また実施例ではワード線を立ち上げる動作
からA、B系列の間でタイミングのずれを与えたが、A
、B系列のワード線の立ち上げは同時であっても、セン
スアンプ活性化以降の動作にタイミングのずれを与える
ことにより、電流ノイズの低減に同様の効果が得られる
。
をアクセスすれば、時間遅れなくデータを入出力するこ
とができる。また実施例ではワード線を立ち上げる動作
からA、B系列の間でタイミングのずれを与えたが、A
、B系列のワード線の立ち上げは同時であっても、セン
スアンプ活性化以降の動作にタイミングのずれを与える
ことにより、電流ノイズの低減に同様の効果が得られる
。
[発明の効果]
以上述べたように本発明によれば、メモリセルアレイを
少なくともA、B二基列に分けてこれらをタイミングを
ずらして動作させることにより、dRAMの電流ノイズ
を著しく低減することができる。しかも動作速度を低下
させることなく、連続アクセスモードを実現することが
できる。従って本発明によれば、時間遅れなく高速のデ
ータ入出力が可能であり、画像処理応用、キャッシュ・
メモリ応用等に有用なdRAMが得られる。
少なくともA、B二基列に分けてこれらをタイミングを
ずらして動作させることにより、dRAMの電流ノイズ
を著しく低減することができる。しかも動作速度を低下
させることなく、連続アクセスモードを実現することが
できる。従って本発明によれば、時間遅れなく高速のデ
ータ入出力が可能であり、画像処理応用、キャッシュ・
メモリ応用等に有用なdRAMが得られる。
第1図は本発明の一実施例のdRAMの要部構成を示す
図、第2図はその制御信号生成回路部構成を示す図、第
3図は同じくその遅延選択回路の構成例を示す図、第4
図は動作タイミング波形を示す図、第5図は従来のニブ
ルモードdRAMの動作タイミング波形を示す図である
。 if、12・・・メモリセルアレイ、2t 、22・・
・ビット線センスアンプ列、31.32・・・カラム選
択ゲート、41.42・・・入出力線、51.52・・
・入出力線センスアンプ、61.62・・・転送ゲート
、81.82・・・出力データラッチ回路、8t 、
82・・・シフトレジスタ、9・・・出力バッファ回路
、11・・・ロウ・デコーダ、12・・・ワード線選択
回路、13・・・カラム・デコーダ、14・・・カラム
選択回路、151〜154・・・遅延選択回路、Wir
、WL・・・ワード線、Sl、82・・・センスアン
プ活性化制御線、(/1.02・・・カラム選択制御線
。
図、第2図はその制御信号生成回路部構成を示す図、第
3図は同じくその遅延選択回路の構成例を示す図、第4
図は動作タイミング波形を示す図、第5図は従来のニブ
ルモードdRAMの動作タイミング波形を示す図である
。 if、12・・・メモリセルアレイ、2t 、22・・
・ビット線センスアンプ列、31.32・・・カラム選
択ゲート、41.42・・・入出力線、51.52・・
・入出力線センスアンプ、61.62・・・転送ゲート
、81.82・・・出力データラッチ回路、8t 、
82・・・シフトレジスタ、9・・・出力バッファ回路
、11・・・ロウ・デコーダ、12・・・ワード線選択
回路、13・・・カラム・デコーダ、14・・・カラム
選択回路、151〜154・・・遅延選択回路、Wir
、WL・・・ワード線、Sl、82・・・センスアン
プ活性化制御線、(/1.02・・・カラム選択制御線
。
Claims (2)
- (1)半導体基板に、ランダムアクセス可能にダイナミ
ック型メモリセルを集積形成してなる半導体記憶装置に
おいて、同一ロウ・アドレスで選択される複数のメモリ
セル群をA、B2系列のメモリバンクに分けたメモリセ
ルアレイと、A、B各系列メモリバンクの同一ロウ・ア
ドレスで選択される複数のメモリセルのデータを並列に
取り出すための複数本の入出力線と、各入出力線に設け
られた出力データラッチ回路と、各出力データラッチ回
路からの並列データを直列データに変換して出力バッフ
ァに導く出力部シフトレジスタとを備え、同一ロウ・ア
ドレスで選択されるA、B系列のメモリセル群のセンス
アンプの活性化タイミングにずれを与えるようにしたこ
とを特徴とする半導体記憶装置。 - (2)A、B系列のメモリバンクの同一ロウ・アドレス
で選択される複数のメモリセルのデータはA、B各系列
について4ビットずつ並列に出力データラッチ回路にラ
ッチされた後、前記出力部シフトレジスタにより連続的
に直列データとして出力される特許請求の範囲第1項記
載の半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61193509A JPS6350998A (ja) | 1986-08-19 | 1986-08-19 | 半導体記憶装置 |
US07/085,086 US4800530A (en) | 1986-08-19 | 1987-08-13 | Semiconductor memory system with dynamic random access memory cells |
KR1019870009059A KR900007227B1 (ko) | 1986-08-19 | 1987-08-19 | 반도체 기억장치 |
DE3727688A DE3727688C2 (de) | 1986-08-19 | 1987-08-19 | Halbleiterspeichersystem |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61193509A JPS6350998A (ja) | 1986-08-19 | 1986-08-19 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
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JPS6350998A true JPS6350998A (ja) | 1988-03-03 |
Family
ID=16309239
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61193509A Pending JPS6350998A (ja) | 1986-08-19 | 1986-08-19 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6350998A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01227297A (ja) * | 1988-03-08 | 1989-09-11 | Toshiba Corp | 半導体記憶装置 |
JPH029082A (ja) * | 1988-06-27 | 1990-01-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH02177192A (ja) * | 1988-12-22 | 1990-07-10 | Richard C Foss | ダイナミック型半導体記憶装置 |
JPH0589675A (ja) * | 1991-09-30 | 1993-04-09 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
JPH06111571A (ja) * | 1992-05-20 | 1994-04-22 | Samsung Electron Co Ltd | ビット線センシング制御回路 |
US5497351A (en) * | 1988-04-18 | 1996-03-05 | Kabushiki Kaisha Toshiba | Random access memory with divided memory banks and data read/write architecture therefor |
WO1997014289A3 (en) * | 1995-10-19 | 1998-04-02 | Rambus Inc | Protocol for communication with dynamic memory |
US6801460B2 (en) | 2003-02-19 | 2004-10-05 | Renesas Technology Corp. | Semiconductor memory device suppressing peak current |
US6894943B2 (en) | 2002-03-13 | 2005-05-17 | Fujitsu Limited | Semiconductor memory device which reduces the consumption current at the time of operation |
-
1986
- 1986-08-19 JP JP61193509A patent/JPS6350998A/ja active Pending
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