JPS6350998A

JPS6350998A - 半導体記憶装置

Info

Publication number: JPS6350998A
Application number: JP61193509A
Authority: JP
Inventors: Fumio Horiguchi; 文男堀口; Shigeyoshi Watanabe; 重佳渡辺; Kazunori Ouchi; 大内　和則; Yasuo Ito; 寧夫伊藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-08-19
Filing date: 1986-08-19
Publication date: 1988-03-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は半導体記憶装置に係り、特にダイナミックにラ
ンダム・アクセス可能な記憶装置に関する。

〈従来の技術）ＭＯ８型半導体メモリのうち特にダイナミックＲＡＭ　
（ｄＲＡＭ）は、その容量が４倍／３年の割合いで増加
の一途を辿って来た。最近１ＭビットｄＲＡＭが実用段
階に入り、１９８６年のｌ５ＳＣＣでは４ＭビットｄＲ
ＡＭの発表がいくつかなされ、その商品化も近い。

この様なｄＲＡＭの大容量化と共に、入出力の多ビット
化、動作モードの多様化等機能面の開発も盛んである。

特に、ページモード、ニブルモード、スタチックカラム
モードなどの動作モードは、選択されたワード線に接続
される複数個のメモリセルの情報を高速に読み書きでき
るものとして、スタチックＲＡＭに匹敵する高速アクセ
スを可能とする。この様な高速の動作モードは、シリア
ルにデータを入出力することを可能とし、従ってコンピ
ュータの性能向上を図ることができ、また画像メモリな
どの応用において画質向上に寄与する。

コンピュータの主記憶装置と中央演算装置（ＣＰＵ）の
間には通常、そのデータ交換の動作速度を速めるために
緩衝記憶装置（キャッシュ・メモリ）を介在させ、その
データ交換を固定長の情報ブロック単位で行うことが多
い。またメモリのスループットを上げるために、主記憶
装置を構成するメモリカード群を複数のバンクに分け、
これらに連続したアドレスを割付けて並列処理を行わせ
る″インターリーブ″と呼ばれるシステム構成上の工夫
を施して平均メモリサイクル時間の短縮を図っている。

現在この様な動作を達成するモードとして、ニブルモー
ドが使われることが多い。

通常のニブルモードの動作波形を第５図に示す。

通常のニブルモードは、ロウ・アドレス・ストローブ信
号（以下、ＲＡＳクロック）が１°゛（ＨＩＩレベル）
から１０　Ｉ＋　　（１１１？ｌレベル）に遷移してメ
モリセルアレイが活性化された後、カラム・アドレス・
ストローブ信号（以下、σＷ３クロック）が″′Ｈ″レ
ベルから゛′Ｌ″レベルに遷移して一つのワード線ＷＬ
が選択されるが、この後ＲＡＳクロックを″′Ｌ゛ルベ
ルに維持したままＣＡＳクロックをリセットして再び１
１１　Ｉ＋レベルに遷移させるサイクル（ＣＡＳのトグ
ルと呼ばれる）を繰り返すことによって、外部から新た
なカラム・アドレス信号を入れることなく連続したカラ
ム・アドレスのアクセスを可能としたものである。

この様な動作において、ｄＲＡＭ自身が発生する電源ノ
イズは、ＲＡＳクロックが＃　ＨＩＴレベルからＬ”レ
ベルに移行することにより、一連の活性化信号が発生し
て回路の活性化が行われる際、或いはビット線プリチャ
ージ時等に急激な電流変化の結果として現われる。即ち
電流変化ｄｉ／ｄｔがあると、これとインダクタンス成
分りの積で表わされる電圧が過渡的に発生する。この電
圧発生の原因となるインダクタンス成分は、メモリ基板
上の電源（Ｖｃｃ）線、接地（Ｖｓｓ）線。

リード線、ボンディングワイヤ、メモリチップ内の配線
等がある。これらのインダクタンス成分はｄＲＡＭが大
・容量化するにつれてますます大きくなる。そしてこの
結果として、Ｖｃｃの低下やＶｓｓの浮上りを生じる。

第５図では、ＲＡＳクロック、続いてσＡｓクロックが
立下り、ワード線ＷＬが選択されてセンスアンプ等が活
性化された時にＶｓｓ電位の浮上りが生じる様子を示し
ている。この様な電源ノイズは、内部回路の動作に大き
い影響を与え、回路の誤動作の原因になる。

例えば入力部でＶｓｓ電位が１〜２Ｖ浮上ると、入力電
位が２．４Ｖ以上のＴＴＬレベルで規格上の“Ｈ″レベ
ル条件を満たしてもこれを“Ｌ　ＩＩレベルとして受取
ったりする。また出力部では１１１　ＩＴレベルとして
出力しているのに、■８Ｂの浮上りの結果１１　Ｈｌ！
レベルとして検知される。

ＶＣＣの低下についても同様の誤動作の危険がある。こ
の様なｄＲＡＭ自身の電源ノイズは、集積度が１Ｍビッ
ト、４Ｍビットと増大するにつれて大きくなる。

上述した電源ノイズの影響を除去するための安易な方法
は、急激な電流変化を小さくすること、即ちｄｉ／ｄｔ
を小さくすることでる。しかしこれは、今後ますます強
くなるｄＲＡＭの高速化という要求に逆行することにな
る。

（発明が解決しようとする問題点）以上のように従来のｄＲＡＭでは、大容量化に伴って電
源ノイズの影響が大きくなっており、動作速度を遅らせ
ることなく如何に電源ノイズを低減するかが重要な問題
となっている。

本発明はこの様な問題を解決したｄＲＡＭを提供するこ
とを目的とする。

［発明の構成］（問題点を解決するための手段）本発明にがかるｄＲＡＭは、ニブルモードの動作を連続
的に行うために同一ロウ・アドレスで選択されるメモリ
セル群をＡ、Ｂ２系列のメモリバンクに分け、同一ロウ
・アドレスで選択されるＡ、Ｂ系列のメモリセル群のセ
ンスアンプの活性化タイミングにずれを与えたことを特
徴とする。

（作用）ｄＲＡＭのニブルモードを４ビットだけのシリアルモー
ドだけでなく更に多ビットのシリアルモードに拡張する
ために、本発明では、少なくとも２系列以上のカラム系
を用意する。そして例えば、Ａ系列の４ビットをσＷ３
クロックのトグルにより読み出している間、Ｂ系列の読
み出しを準備しておき、Ａ系列の読み出し終了後引続き
Ｂ系列の４ビットの読み出しを行う動作を繰返すことに
より、１ワード線に接続されるカラム数だけ連続的にデ
ータを読み出すことができる。この場合本発明では、Ａ
、Ｂ系列のビット線に接続されるセンスアンプを同時に
動作させず、両者の活性化のタイミングにずれを与える
。またはセンスアンプの活性化のタイミングにずれを与
えると同時にワード線駆動のタイミングにもずれを与え
る。これにより、電流変化を時間的に分散させることが
でき、従って電源ノイズを低減することができる。

（実施例）以下、本発明の詳細な説明する。

第１図は一実施例のｄＲＡＭの要部構成を示し、第２図
はその制御信号生成部の構成を示す。

１１．１２はメモリセルアレイ、２１．２２はセンスア
ンプ列、３１．３２はカラム選択ゲートであり、４１．
４２はＩ１０線である。メモリセルアレイ１１．１２は
空間的には同一ロウ・アドレスで選ばれる複数のメモリ
セル群がＡ、Ｂの二基列メモリバンクに分けられている
。第１図の場合、ワード線ＷＬ１．ＷＬ２は、後に詳述
するように同一ロウ・アドレスにより選択される。この
実施例では一方のメモリセルアレイ１１側のワード線Ｗ
Ｌ１で選択されたメモリセルの４ビット分がセンスアン
プ列２１を介し、カラム選択ゲート３１を介して入出力
線４工に並列に読み出される。同様にメモリセルアレイ
１２側のワード線ＷＬ２で選ばれた４ビット分のデータ
がセンスアンプ列２２を介しカラム選択ゲート３２を介
して入出力線４２に並列に読み出される。その際この実
施例では、ワード線ＷＬ１．ＷＬ２の選択の間にＡ。

Ｂ系列間で一定の遅延が与えられる。同時にこの実施例
ではセンスアンプ活性化制御線Ｓ１，８２の選択にＡ、
Ｂ系列の間で一定の遅延が与えられる。入出力線４１．
４２に読み出されたデータは入出力線センスアンプ５１
．５２で読み取られ、転送ゲート６１．６２を介して出
力データラッチ回路７１．７２にラッチされる。そして
これらラッチ回路７ｓ　、７２のデータがシフトレジス
タ８１、．８２により直列データに変換されて出力バッ
ファ回路９から取り出される。

第２図は第１図の各部の制御線駆動信号を生成する回路
部分である。ＲＡＳクロックおよびＣＡＳクロックは図
示のように例えばＣＭＯＳインバータを用いて構成され
るインバータ列からなる遅延回路に入力されている。ロ
ウ・アドレスＡＲ％カラム争アドレスＡｃはそれぞれ、
ロウ・デコーダ１１、カラム・デコーダ１３によりデコ
ードされ、ワード線選択回路１２、カラム選択回路１４
によりそれぞれ一本のワード線、一つのカラムが選択さ
れる。遅延選択回路１５１〜１５４は、それぞれ一つの
信号からＡ、Ｂ系列用のタイミングが少しずつずれた制
御信号を得るためのものである。

第３図は遅延選択回路１５１〜１５４の具体的な構成例
である。インバータからなる遅延要素が直列に入ったト
ランスファゲートＱ１と遅延要素の入っていないトラン
スファゲートＱ２の並列接続回路と、同様にインバータ
からなる遅延要素が直列に入ったトランスファゲートＱ
４と遅延要素の入っていないトランスファゲートＱ３の
並列回路とから構成されている。この例ではアドレス信
号ＡＲｉ　、　ＡＲｉにより各トランスファゲートＱ１
〜Ｑ４が制御される。即ち、ＡＲｉが゛Ｈ′ルベル、Ａ
Ｒｉが“Ｌ　ＩＩレベルの時、Ｂ１と８２の間に遅延は
なく、Ａ１とＡ２の間に一定の遅延が入り、ＡＲｌが“
′Ｌ″レベルでＡＰＩが“ＨＩＩレベルの時、Ａ１．Ａ
２間に遅延はなく、Ｂｌ。

Ｂ２間に一定の遅延が入るようになっている。

このように構成されたｄＲＡＭの動作を、第４図を参照
して次に説明する。なおこの実施例ではビット線電位を
（１／２）Ｖｃｃにプリチャージする方式を採用してい
る。ＲＡＳクロックが゛Ｌルベルとなってアクティブサ
イクルに入ると、ロウ・デコーダ１１でロウ・アドレス
選択が行われ、目的のワード線が立ち上げられる。この
ときこの実施例では、Ａ系列のメモリバンクのワード線
（第４図ではＷＬＩ　）については従来と同様に時間遅
れのないタイミングで立ち上げ、Ｂ系列のワード線Ｗ　
Ｌ　２はこれより遅延時間τ（例えば１０ｎｓｅｃ）だ
け遅れて立ち上げる。メモリセルのデータが十分ビット
線に出るのを待ってビット線センスアンプを活性化して
ビット線をセルデータに応じて“ｌ　Ｉ＋　、　　４１
　Ｑ　Ｉ＋のデータに確定する。このときこの実施例で
はセンスアンプ列２ｓ　、２２の活性化制御線Ｓ工、８
２の選択にも、ワード線選択と同様に一定の遅延時間τ
を与える。こうしてＡ、Ｂ系列のメモリバンクのデータ
を４ビットずつ並列に入出力線４１．４２に読み出し、
入出力線センスアンプ５１．５２を介してラッチ回路７
１．７２に取込み、そのデータをシフトレジスタ８１．
８２により直列データに変換して出力バッファ９を介し
て取出す。同様の動作を繰返すことにより、間断なく連
続してデータを出力することができ、拡張ニブルモード
の動作が行われる。

原理的には、−本のワード線に接続されたメモリセルの
数だけの連続データ出力が可能であるが、ロウ・アドレ
スカウンタを設けて１ワード線の全てのカラムデータの
転送が終了したら次のワード線を内部的に選択すれば、
全メモリセルの連続アクセスも可能である。図では、デ
ータ出力の場合のみ示しているが、データ入力について
も同様の原理で連続的な入力が可能である。

こうしてこの実施例によれば、ロウ系、カラム系をＡ、
Ｂに系列に分けて、Ａ系列に対してＢ系列を１０ｎＳｅ
Ｃ程度遅らせたタイミングで動作させることによって、
即ちＡ系列の電流ノイズが収まってからＢ系列の電流ノ
イズが現われるようにタイミングを設定することによっ
て、電流ノイズのピークを従来の１／２にまで落とすこ
とができる。

なお、ランダムアクセスモードについては、Ａ系列のみ
をアクセスすれば、時間遅れなくデータを入出力するこ
とができる。また実施例ではワード線を立ち上げる動作
からＡ、Ｂ系列の間でタイミングのずれを与えたが、Ａ
、Ｂ系列のワード線の立ち上げは同時であっても、セン
スアンプ活性化以降の動作にタイミングのずれを与える
ことにより、電流ノイズの低減に同様の効果が得られる
。

［発明の効果］以上述べたように本発明によれば、メモリセルアレイを
少なくともＡ、Ｂ二基列に分けてこれらをタイミングを
ずらして動作させることにより、ｄＲＡＭの電流ノイズ
を著しく低減することができる。しかも動作速度を低下
させることなく、連続アクセスモードを実現することが
できる。従って本発明によれば、時間遅れなく高速のデ
ータ入出力が可能であり、画像処理応用、キャッシュ・
メモリ応用等に有用なｄＲＡＭが得られる。

【図面の簡単な説明】

第１図は本発明の一実施例のｄＲＡＭの要部構成を示す
図、第２図はその制御信号生成回路部構成を示す図、第
３図は同じくその遅延選択回路の構成例を示す図、第４
図は動作タイミング波形を示す図、第５図は従来のニブ
ルモードｄＲＡＭの動作タイミング波形を示す図である
。ｉｆ、１２・・・メモリセルアレイ、２ｔ　、２２・・
・ビット線センスアンプ列、３１．３２・・・カラム選
択ゲート、４１．４２・・・入出力線、５１．５２・・
・入出力線センスアンプ、６１．６２・・・転送ゲート
、８１．８２・・・出力データラッチ回路、８ｔ　、　
８２・・・シフトレジスタ、９・・・出力バッファ回路
、１１・・・ロウ・デコーダ、１２・・・ワード線選択
回路、１３・・・カラム・デコーダ、１４・・・カラム
選択回路、１５１〜１５４・・・遅延選択回路、Ｗｉｒ
　、ＷＬ・・・ワード線、Ｓｌ、８２・・・センスアン
プ活性化制御線、（／１．０２・・・カラム選択制御線
。

Claims

【特許請求の範囲】

（１）半導体基板に、ランダムアクセス可能にダイナミ
ック型メモリセルを集積形成してなる半導体記憶装置に
おいて、同一ロウ・アドレスで選択される複数のメモリ
セル群をＡ、Ｂ２系列のメモリバンクに分けたメモリセ
ルアレイと、Ａ、Ｂ各系列メモリバンクの同一ロウ・ア
ドレスで選択される複数のメモリセルのデータを並列に
取り出すための複数本の入出力線と、各入出力線に設け
られた出力データラッチ回路と、各出力データラッチ回
路からの並列データを直列データに変換して出力バッフ
ァに導く出力部シフトレジスタとを備え、同一ロウ・ア
ドレスで選択されるＡ、Ｂ系列のメモリセル群のセンス
アンプの活性化タイミングにずれを与えるようにしたこ
とを特徴とする半導体記憶装置。
（２）Ａ、Ｂ系列のメモリバンクの同一ロウ・アドレス
で選択される複数のメモリセルのデータはＡ、Ｂ各系列
について４ビットずつ並列に出力データラッチ回路にラ
ッチされた後、前記出力部シフトレジスタにより連続的
に直列データとして出力される特許請求の範囲第１項記
載の半導体記憶装置。