JPH11251457A - 半導体デバイス，メモリ・セル，およびその形成方法 - Google Patents

半導体デバイス，メモリ・セル，およびその形成方法

Info

Publication number
JPH11251457A
JPH11251457A JP10360972A JP36097298A JPH11251457A JP H11251457 A JPH11251457 A JP H11251457A JP 10360972 A JP10360972 A JP 10360972A JP 36097298 A JP36097298 A JP 36097298A JP H11251457 A JPH11251457 A JP H11251457A
Authority
JP
Japan
Prior art keywords
insulating layer
conductive
layer
insulating
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10360972A
Other languages
English (en)
Inventor
S Reeji Craig
クレイグ・エス・レージ
Buhatt Mosumi
モスミ・ブハット
Tom Ri Yon-Ju
ヨン‐ジュ・トム・リ
G Nagy Andrew
アンドリュー・ジー・ネイジー
E Furisa Larry
ラリー・イー・フリサ
Stanley M Filipiak
スタンレイ・エム・フィリピアク
L Omeera David
デイビッド・エル・オメーラ
P Ong T
ティー・ピー・オング
Michael P Woo
マイケル・ピー・ウー
G Sparkes Terry
テリー・ジー・スパークス
M Geratos Carol
キャロル・エム・ゲラトス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of JPH11251457A publication Critical patent/JPH11251457A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 交差結合を形成する際の接触の問題を解消し
た半導体デバイスを提供する。 【解決手段】 半導体デバイスは、ＳＲＡＭセルのメモ
リ・アレイを含む。ＳＲＡＭセルは、ロジック型デバイ
スにより密接に関連するプロセス・フローを用いて形成
する。ＳＲＡＭセルは、典型的な３つの半導体層ではな
く、１つの半導体層を用いて形成する。ＳＲＡＭセル
は、その寸法を大幅に縮小可能（０．２５ミクロン未
満、更に０．１ミクロン以下寸法までも可能）とする多
くの特徴を含む。独特なプロセス統合化方式によって、
ローカル相互接続部（５２２，５２４）の形成を可能と
し、各ローカル相互接続部はＳＲＡＭの反転器を交差結
合し、単一の開口（７０）内に形成する。また、ワード
・ラインの相互接続部分（１０４）は、同じワード・ラ
インのシリコン部分（３６）から横方向にずれているの
で、この相互接続部分は、ビット・ライン接続の邪魔に
ならない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的に、半導体
デバイスに関し、更に特定すれば、メモリ・セルを備え
たメモリ・アレイを有する半導体デバイスおよびその形
成方法に関するものである。
【０００２】
【従来の技術】デバイスの寸法が縮小し続け、半導体デ
バイス内のコンポーネントを相互接続する必要性が高ま
りつつあるので、堅牢であり、かつ半導体デバイス内の
種々のコンポーネントに使用可能な、先進の相互接続シ
ステムが必要となっている。多くの場合、これらのロー
カル相互接続部(local interconnect)は、半導体基板内
のゲート電極とソース／ドレイン領域との間に作られ
る。この接続を行う場合、厚い絶縁層を貫通し、ゲート
電極およびソース／ドレイン領域に達する開口をエッチ
ングする際に困難が生ずる可能性がある。ゲート電極
は、典型的に、ソース／ドレイン領域よりも高い位置に
あるので、ゲート電極の方が、ソース／ドレイン領域と
比較して、長い時間エッチングされる。
【０００３】この問題を解決する試みの中に、エッチ・
ストップ膜を用いるものが含まれる。即ち、プラズマ・
エンハンス窒化物膜を、基板内のゲート電極およびドー
プ領域上に形成することができる。非常に厚い酸化物膜
を形成し、平面化する。ゲート電極上のプラズマ・エン
ハンス窒化物膜は、ソース／ドレイン領域上の厚い酸化
物膜を全てエッチングする前に、完全にエッチングで除
去することができる。これが可能なのは、厚い酸化物膜
とプラズマ・エンハンス窒化物との間のエッチング選択
性が低いからである（典型的に、８：１未満）。
【０００４】プラズマ・エンハンス窒化物膜の厚さを増
大させることは、よい選択肢ではない。何故なら、エッ
チ・ストップ膜は典型的に厚さが１，０００オングスト
ローム未満であり、窒化物の厚さの増大のために、後続
のエッチ・ストップ膜のパターニングが一層困難となり
得るからである。プラズマ・エンハンス窒化シリコン膜
の厚さ増大のために、厚い酸化物膜のエッチングの後に
残る膜厚における非均一性の量が増大する。更に、プラ
ズマ・エンハンス窒化シリコン膜の除去を目的とするエ
ッチング工程が、この非均一性を伝搬し、最も激しくエ
ッチングが行われた弱点(weak spot) において、分離機
能が失われることが予想され、しかもソース／ドレイン
領域上の膜を完全に除去し切れない。また、プラズマ・
エンハンス窒化膜の厚さ増大により、デバイス上の他の
導体に対する容量性結合も増大する。
【０００５】この問題を解決しようとする更に他の試み
に、厚い酸化物膜によって覆われた窒化物のエッチ・ス
トップ膜の下に、薄い酸化物膜を配するものがある。こ
の場合も、厚い酸化物膜を貫通してエッチングを行う際
に、窒化物のエッチ・ストップ膜が、厚い酸化物膜のパ
ターニングの間にエッチングされる可能性がある。窒化
物のエッチ・ストップ膜をエッチングした後、酸化物の
エッチャントは急速に薄い酸化物膜を除去する。
【０００６】それ以外の別の試みでは、窒化物膜，エッ
チ・ストップ・ポリシリコン膜，および燐ガラス膜を順
次形成する。エッチ・ストップ・ポリシリコン膜をエッ
チ・ストップ膜として、燐ガラス膜を貫通する開口を形
成する。この構造に高圧蒸気酸化を行い、エッチ・スト
ップ・ポリシリコンを熱酸化膜に変換する。エッチング
工程を実行し、熱酸化物膜および窒化物膜を貫通する開
口を形成する。高圧蒸気酸化は、ゲート電極のような他
に存在する構造に、望ましくない酸化を発生させる可能
性がある。
【０００７】
【発明が解決しようとする課題】特に、スタティック・
ランダム・アクセス・メモリ（ＳＲＡＭ）メモリ・セル
を有する半導体デバイスでは、記憶ノードとラッチ・ト
ランジスタとの間の交差結合を形成する際に、かかる接
触の問題を発生し易い。図１を参照すると、ＳＲＡＭセ
ル１０は、１対のパス・トランジスタ１１，１２を含
み、それぞれ、ビット・ライン（ＢＬ）および相補ビッ
ト・ライン（ＢＬ反転）に接続されている。トランジス
タ１１の他の部分は、ｎ−型ラッチ・トランジスタ１３
およびｐ−型負荷トランジスタ１５のドレインに接続さ
れている。パス・トランジスタ１２の他の部分は、ｎ−
チャネル・ラッチ・トランジスタ１４およびｐ−チャネ
ル負荷トランジスタ１６のドレインに接続されている。
図１に見られるように、ラッチ・トランジスタ１３およ
び負荷トランジスタ１５のゲート電極は、トランジスタ
１４，１６のドレインに接続されている。また、トラン
ジスタ１４，１６のゲート電極は、トランジスタ１３，
１５のドレインに接続されている。トランジスタ１３，
１４のソースは、ＶSS電極に接続され、トランジスタ１
５，１６のソースはＶDD電極に接続されている。パス・
トランジスタ１１，１２のゲート電極は、ワード・ライ
ンの一部であり、互いに電気的に接続されている。この
特定のＳＲＡＭセル１０では、ＳＲＡＭセル内で反転器
を交差結合しようとする際に、典型的に、困難に遭遇す
る。
【０００８】
【発明の実施の形態】本発明は、添付図面に、限定では
なく一例として、図示してある。図面では、同様の参照
番号は、同様のエレメントを示すものとする。
【０００９】また、図面におけるエレメントは、簡略性
および明確性を目的として図示されており、必ずしも同
じ拡縮率で描かれている訳ではないことを、当業者は認
めよう。例えば、図面におけるエレメントには、その寸
法が他のエレメントに対して誇張してあり、本発明の実
施例（群）の理解を深める役割を果たしているものもあ
る。
【００１０】半導体デバイスは、スタティック・ランダ
ム・アクセス・メモリ・セルのメモリ・アレイを含む。
ＳＲＡＭセルは、ロジック型デバイス（即ち、マイクロ
コントローラ，マイクロプロセッサ等）により密接に関
連するプロセス・フローを用いて形成される。本発明の
ＳＲＡＭセルは、他のＳＲＡＭセルにおいて典型的に見
られる少なくとも３つの層と比較して、１つの半導体
（即ち、シリコン，ゲルマニウム等）層を用いて形成さ
れる。ＳＲＡＭセルは、非常に小さな寸法（０．２５ミ
クロン未満、更に０．１ミクロンおよびそれ以下も可能
である）にまで、その寸法を縮小可能とする多くの特徴
を含む。独特のプロセス統合方式によって、ローカル相
互接続部の形成を可能とし、各ローカル相互接続部が、
ＳＲＡＭの反転器を交差結合し(cross couple)、単一の
開口内に形成される。他の特徴については、以下で論ず
る。本発明は、以下に続く詳細な説明によって、よりよ
く理解されよう。
【００１１】図２は、メモリ・アレイを有する半導体デ
バイスの一部の平面図を示し、ＳＲＡＭセルの一部分
が、半導体デバイスの基板から形成されている。この明
細書で用いる場合、半導体デバイス基板とは、単結晶半
導体ウエハ，絶縁物上半導体（ＳＯＩ）ウエハ，または
半導体デバイスを形成する際に用いられるその他のあら
ゆる種類の基板を含むものとする。この特定実施例で
は、半導体デバイス基板は、単結晶半導体ウエハおよび
その上に位置するエピタキシャル層を含む。半導体デバ
イス基板の主面は、コンポーネント（即ち、トランジス
タ等）の部分が形成される面である。
【００１２】図２に示すように、フィールド分離領域２
０を形成し、アクティブ領域２２，２４，２６，２８を
規定する。フィールド分離領域２０は、従来の手段によ
って形成し、より具体的には、本実施例ではシャロー・
トレンチ分離プロセス(shallow trench isolation proc
ess)を用いて形成する。フィールド分離領域２０を形成
した後、一連のインプラント・ドーピング工程を実行
し、ウエル領域を形成する。アクティブ領域２２，２４
は、低濃度にドープしたｐ−型シリコンであり、アクテ
ィブ領域２６，２８は、低濃度にドープしたｎ−型シリ
コンである。アクティブ領域２２，２４は、典型的に、
ｐ−ウエル領域の一部であり、アクティブ領域２６，２
８は、典型的に、ｎ−ウエル領域の一部である。ウエル
領域のように、低濃度にドープした領域は、１立方セン
チメートル当たり約１Ｅ１８原子以下のドーピング濃度
を有する。
【００１３】アクティブ領域２２，２４，２６，２８上
にゲート誘電体層を形成するが、図２には示されていな
い。アクティブ領域２２，２４，２６，２８およびフィ
ールド分離領域２０上に、半導体層を堆積する。半導体
層の厚さは、約１，０００ないし３，０００オングスト
ロームの範囲である。
【００１４】オプションのインプラント・スクリーン層
（即ち、薄い酸化物層）を、半導体層上に形成するが、
図示していない。インプラント・スクリーン層の厚さ
は、５０ないし２００オングストロームの範囲である。
次に、半導体層上にマスキング層（図示せず）を形成
し、周辺エリア（メモリ・アレイの外側）の全てではな
いにしても、その殆どを被覆する。メモリ・アレイ内の
半導体層を露出させる。次に、半導体層の露出部分にド
ーパントを導入し、マスキング層およびインプラント・
スクリーン層を除去する。
【００１５】半導体層上に絶縁キャッピング層(insulat
ing capping layer)を形成する。絶縁キャッピング層
は、典型的に、二酸化シリコンとは異なるエッチング・
レートを有する。しかしながら、特定の実施例の中に
は、絶縁キャッピング層は、テトラエチル・オルトシリ
ケート（ＴＥＯＳ：tetraethyl orthosilicate）を用い
て形成した酸化物層とすることが可能な場合もある。絶
縁キャッピング層は、複数の膜を含むことができる。絶
縁キャッピング層は、典型的に、窒化物膜であり、その
厚さは約７００ないし１５００オングストロームの範囲
である。
【００１６】次に、絶縁キャッピング層４４上にマスキ
ング層４０をコートし、パターニングを行って開口４２
を形成する。その１つを図３に示す。メモリ・アレイ内
において、絶縁キャッピング層４４をいくらか露出させ
る。メモリ・アレイ内のこれらのエリアは、半導体層を
ラッチ・トランジスタおよび負荷トランジスタのドレイ
ン領域に電気的に接続する位置に対応する（反転器の交
差結合）。メモリ・アレイの外側では、入力保護トラン
ジスタを形成するエリアの可能な例外として、絶縁キャ
ッピング層４４全体が、マスキング層４０で被覆されて
いる。エッチング工程を実行し、マスキング層４０によ
って被覆されていない全てのエリアに対して、半導体層
の上に位置する絶縁キャッピング層４４を除去する。エ
ッチングの後、マスキング層４０を除去し、絶縁キャッ
ピング層４４および半導体層の露出部分上に、反射防止
層（図示せず）を形成する。反射防止層は、典型的に、
シリコン濃厚窒化シリコンのような窒化物を堆積するこ
とによって形成し、その厚さは約１００ないし４００オ
ングストロームの範囲である。
【００１７】反射防止層上にマスキング層（図示せず）
を形成し、これにパターニングを行う。反射防止層，残
留する絶縁キャッピング層４４，およびパターニングさ
れたマスキング層によって被覆されていない半導体層の
部分を除去し、半導体層を含む導電性部材３２，３４，
３６を形成する。パターニングの後、絶縁キャッピング
層は、その下地導電性部材とほぼ完全に重なり合う側面
を有する。
【００１８】図４を参照すると、導電性部材３２は、ラ
ッチ・トランジスタ・ゲート電極部３３２，負荷トラン
ジスタ・ゲート電極部３２６，および相互接続部３２５
を含む。この明細書で用いる場合、相互接続部とは、フ
ィールド絶縁領域２０の上に位置する導電性部材の部分
のことであり、典型的に、ゲート電極部を互いに、また
はメモリ・セル即ちデバイスの他の部分と接続するため
に用いる。導電性部材３４は、ラッチ・トランジスタ・
ゲート電極部３４４，負荷トランジスタ・ゲート電極部
３４８，および相互接続部３４５を含む。導電性部材３
６は、パス・トランジスタ・ゲート電極部３６２，３６
４および相互接続部３６５を含む。導電性部材３６は、
メモリ・アレイのワード・ラインの一部である。ゲート
電極部は、それらの各トランジスタのためのゲート電極
である。
【００１９】マスキング層および反射防止層は、導電性
部材３２，３４，３６を形成した後除去する。反射防止
層を除去するには、ドライ・エッチング・プロセスを用
いる。酸化シリコン層のような保護層を、導電性部材上
に形成する。その厚さは、約５０ないし２００オングス
トロームの範囲である。
【００２０】次に、Ｎ＋およびＰ＋ソース／ドレイン・
ドーピングを行う。燐，砒素等を含むｎ−型ドーパント
を用いて、アクティブ領域２２および２４（図２に見ら
れるような領域）の部分にドープし、図４に示すよう
に、１立方センチメートル当たり少なくとも１Ｅ１９原
子のドーパント濃度に、Ｎ＋ドープ領域２２２，２２
４，２２６，２４２，２４４，２４６を形成する。硼素
等を含むｐ−型ドーパントを用いて、アクティブ領域２
６，２８の部分にドープし、１立方センチメートル当た
り少なくとも１Ｅ１９原子のドーパント濃度に、Ｐ＋ド
ープ領域２６４，２６８，２８４，２８８を形成する。
これらは、半導体デバイスのソース，ドレイン，および
ソース／ドレイン領域（電流搬送電極）を形成する。
尚、同様のドーピングを周辺回路にも行い、その場合、
ｎ−チャネル・トランジスタはｎ−型ドーピングを受
け、ｐ−チャネル・トランジスタはｐ−型ドーピングを
受けることを注記しておく。典型的に、アニールを行い
ドーパントを活性化する。半導体デバイスの周辺領域で
は、半導体層にＮ＋またはＰ＋ドーピングを行い、ｎ−
チャネルおよびｐ−チャネル・トランジスタのゲート電
極を形成する。
【００２１】保護層および基板の他の部分上に、スペー
サ形成層を形成する。典型的に、スペーサ形成層は、厚
さが約５００ないし８００オングストロームの範囲の窒
化シリコン層である。絶縁キャッピング層と同様、スペ
ーサ形成層も、ＴＥＯＳを用いて形成した酸化物層とす
ることも可能である。スペーサ形成層には、他の材料も
使用可能である。スペーサ形成層に異方性エッチングを
行い、導電性部材に隣接してスペーサを形成する。
【００２２】プロセスのこの時点において、いくつかの
構造の形状について注記しておく。絶縁キャッピング層
４４，保護層，および側壁スペーサの組み合わせは、複
合絶縁層を形成する。複合絶縁層の形状は、導電性部材
３２，３４，３６の形状とほぼ同様である。部分４２
５，４４５以外は複合絶縁層によって被覆され、更に複
合絶縁層は導電性部材３２，３４を横方向に包囲する。
図４では、絶縁部材３２，３４，３６上の絶縁キャッピ
ング層４４の位置を示す。何故なら、これは、導電性部
材３２，３４，３６の上に位置する主要絶縁層であるか
らである。導電性部材３２，３４の部分４２５，４４５
は、絶縁キャッピング層４４によって被覆されない。側
壁スペーサを含む複合絶縁層を構成する他の層は、レイ
アウトの理解を容易にするために、図４のような平面図
には図示していない。
【００２３】次に、シリサイド・プロセスを実行し、導
電性部材３２，３４の部分４２５，４４５上、およびド
ープ領域２２２，２４２，２２６，２４２，２４４，２
４６，２６４，２６８，２８４，２８８上にシリサイド
領域を形成する。この処理シーケンスは、Ｎ＋およびＰ
＋ドープ領域，およびメモリ・アレイの外側である、周
辺エリアの残りの半導体層のほぼ全ての上にもシリサイ
ドを形成する。入力保護回路の他に、周辺エリア内のト
ランジスタのゲート電極にもシリサイドを形成する。シ
リサイド領域は、珪化チタン（ＴｉＳｉ2 ），珪化コバ
ルト（ＣｏＳｉ 2 ），珪化ニッケル（ＮｉＳｉ），珪化
パラジウム（Ｐｄ2 Ｓｉ），珪化タンタル（ＴａＳ
ｉ2 ），珪化モリブデン（ＭｏＳｉ2 ），珪化プラチナ
（ＰｔＳｉ）等を含む。
【００２４】次に、導電性部材３２，３４，３６および
基板の他の部分の上に、複数の絶縁膜を含む絶縁層を形
成する。絶縁層を貫通する開口を形成し、図５に示すよ
うに、開口内に導電性部材５２２，５２４，５４２，５
４４，５６２，５６４，５８２，５８４を形成する。導
電性部材５２２，５２４は、記憶ノードのために電気的
接続を行うセル内ストラップ（ローカル・インレイド相
互接続部(local inlaid interconnect) ）である。導電
性部材５４２，５４４，５６２，５６４は、ビット・ラ
インおよびＶSS接続のためのコンタクト・ランディング
・パッド(contact landing pad) である。導電性部材５
８２，５８４は、セル間ストラップ（ローカル・インレ
イド相互接続部）であり、各々、４つの異なるメモリ・
セルのドレイン領域に対する電気的接続を行い、ＶDD接
続のためのコンタクト・ランディング・パッドである。
４つのメモリ・セルの１つを図５に示す。
【００２５】絶縁層および導電性部材の形成は、ロジッ
ク・デバイス（即ち、マイクロプロセッサ，マイクロコ
ントローラ等）に対してより密接に関連するプロセス・
シーケンスによって形成されるＳＲＡＭセルに合わせて
行われた(tailor)。その中核の一部は、ＳＲＡＭセル内
の反転器の交差結合に関する。図６ないし図８は、図５
の切断線６−６および８−８から見た、メモリ・セルの
部分の断面図を示す。
【００２６】図６は、半導体デバイス内のメモリ・セル
の一部を含み、更にＮ−ウエル領域６０２およびＰ−ウ
エル領域６０６を含む。フィールド分離領域２０，Ｐ＋
ドープ領域２８４，およびＮ＋ドープ領域２４４は、半
導体基板の主面付近に位置し、それぞれ、ウエル領域６
０２，６０６から形成される。導電性部材３２の部分４
２５および導電性部材３４の相互接続部３４５は、フィ
ールド分離領域２０の部分の上に位置する。シリサイド
領域６１０は、部分４２５，Ｐ＋ドープ領域２８４，お
よびＮ＋ドープ領域２４４の上に位置するが、図６に示
す相互接続部３４５の部分の上には位置しない。相互接
続部３４５の上に位置するのは、絶縁キャッピング層４
４である。部分４２５および相互接続部３４５に隣接し
て、保護層６１６および絶縁スペーサ６１８がある。こ
の時点までの処理については、既に論じた。
【００２７】シリサイド領域６１０を形成した後、次に
基板を処理し、絶縁層６２を堆積する。図６に見られる
この特定実施例では、絶縁層６２は５枚の膜を含む。図
５に示す導電性部材５２２，５２４を形成する際、半導
体デバイスの他の部分に損傷を加えたり悪影響を及ぼす
ことなく、適正な電気的接続を行う必要がある。図６を
参照すると、例えば、テトラエチルオルトシリケート
（ＴＥＯＳ即ちＳｉ（ＯＣ2 Ｈ5 ）4 ）および酸素（Ｏ
2 ）を使用し、プラズマ酸化物堆積工程を用いて、第１
絶縁膜６２０を形成する。第１膜の厚さは、約５００オ
ングストローム未満であり、通常、約１５０ないし４０
０オングストロームの範囲の厚さを有する。
【００２８】第２絶縁膜６２２を形成する。第２絶縁膜
６２２は、傾斜窒化シリコン膜(graded silicon nitrid
e film) を含み、その厚さは約５００ないし１，０００
オングストロームの範囲である。第２絶縁膜６２２の形
成に関する詳細は、この明細書の後半において説明す
る。第１および第２絶縁膜６２０，６２２を組み合わせ
た厚さは、可能であれば、約１，０００オングストロー
ム以下に保持すべきである。あるいは、第１および第２
絶縁膜６２０，６２２を、耐熱金属の酸化物または金属
窒化物の単一膜，あるいは低ｋ誘電体膜で置換すること
も可能である。この明細書で用いる場合、低ｋ誘電体膜
は、二酸化シリコンよりも低い誘電率を有する膜のこと
を意味する。尚、二酸化シリコンの誘電率は、３．９で
ある。
【００２９】第２絶縁膜上に第３絶縁膜６２４を形成す
る。第３絶縁膜６２４は典型的にドープ酸化物を含む。
具体的な実施例の１つでは、この膜を形成するには、Ｔ
ＥＯＳ，酸素，硼酸トリメチル（ＴＭＢ），および燐酸
トリメチル（ＴＭＰｉ）を用い、ボロフォスフォシリケ
ート・ガラスを形成することができる。あるいは、非ド
ープ酸化物膜あるいはシラン（ＳｉＨ4 ）またはジシラ
ン（Ｓｉ2 Ｈ6 ）を用いて形成される酸化物膜のよう
な、他の絶縁膜を形成することも可能である。第３絶縁
膜６２４の厚さは、１，０００オングストロームよりも
厚く、通常では約５，０００ないし１５，０００オング
ストロームの厚さに堆積することが多い。
【００３０】第３絶縁膜６２４を平面化し、第４絶縁膜
６２６を被せる。第４絶縁膜６２６は、典型的に、酸化
物を含み、約１，０００ないし４，０００オングストロ
ームの厚さを有する。第４絶縁膜６２６上に、反射防止
膜である第５絶縁膜６２８を形成する。第５絶縁膜６２
８は、典型的に、シリコン濃厚シリコン酸窒化物，シリ
コン濃厚シリコン窒化物等である。第４および第５絶縁
膜６２６，６２８はオプションである。
【００３１】第１，第２，第３，第４，および第５絶縁
膜は、約４５０℃以下の温度で形成し、凝集またはシリ
サイド領域６１０に対する他の悪影響の可能性を低下さ
せる。しかしながら、高速熱処理を用いてこれらの膜の
いずれかを形成すると、堆積の間の温度が７５０℃もの
高温となる場合がある。何故なら、堆積時間が典型的に
５分未満となるからである。第１，第３，および第４絶
縁膜は、従来の手段を用いて形成する。
【００３２】第２絶縁膜６２２は、傾斜窒化シリコン膜
を含むことができ、少なくとも４種類の異なる方法で形
成することができる。一実施例では、「フラッシュＰＥ
Ｎ」プロセスを用いて、第２絶縁膜６２２を形成する。
このプロセスでは、従来のプラズマ・エンハンス窒化物
プロセスを、プロセスの開始時に用いる。少なくとも１
つの窒素ソース・ガス（窒素（Ｎ2 ），アンモニア（Ｎ
Ｈ3 ）等）および半導体ソース・ガス（シラン（ＳｉＨ
4 ），ジシラン（Ｓｉ2 Ｈ6 ），塩素化シランまたはジ
シラン等）を、堆積の間流す。典型的に、シラン，窒
素，およびアンモニアをプロセス開始の間流す。
【００３３】窒素ソース・ガス流と同時またはこれより
も前に半導体ソース・ガス流を停止する代わりに、半導
体ソース・ガス流よりも前に、窒素ソース・ガス流を停
止する。これら２つのガス流を停止する時間差は、典型
的に、０．５ないし１５秒であり、約１ないし７秒の範
囲というのが更に一般的である。この時間中、反応器内
の窒素ソース・ガスは欠乏し、一方半導体ソース・ガス
は流れ続ける。得られる第２絶縁膜６２２は、傾斜組成
を有し、第３絶縁膜６２４付近の表面では、半導体（即
ち、シリコン）の濃度が高くなっている。このシリコン
濃度の上昇によって、第３絶縁膜６２４と比較してより
良いエッチング選択性が与えられる。
【００３４】あるいは、第２絶縁膜６２２は、プロセス
の開始時に、窒化シリコンの堆積のための従来のパラメ
ータを使用し急速熱化学蒸着を用いて形成する。半導体
ソース・ガス（即ち、ＳｉＨ4 等）および窒素ソース・
ガス（即ち、ＮＨ3 等）は、約１：８ないし１：１２の
範囲のガス流比率で流す。「フラッシュＰＥＮ」プロセ
スと同様、堆積の最初の部分では、ほぼ化学量論比を有
する窒化シリコン膜を形成する。しかしながら、堆積の
終了付近では、半導体ソース・ガスを減少または停止さ
せる前に、約５ないし１０秒の範囲の時間期間にわた
り、窒素ソース・ガス流を停止する。この膜は典型的に
「フラッシュＰＥＮ」プロセスよりも高い温度で形成す
るが、この急速熱プロセスは、典型的に、より良い電気
的特性を有する膜を与える。
【００３５】尚、本発明の実施例は、半導体ソース・ガ
スを停止する前に、窒素ソース・ガスを完全に停止しな
くてもよいことを注記しておく。半導体ソース・ガスの
流量の窒素ソース・ガスの流量に対する比率は、第２絶
縁膜６２２の堆積終了付近では増大する。したがって、
半導体ソース・ガス流を停止する前に、窒素ソース・ガ
スの流量を減少させることができるが、必ずしも停止す
ることはない。
【００３６】更に別の方法では、従来のプラズマ・エン
ハンス窒化シリコン膜の堆積を用いて、傾斜窒化シリコ
ン膜を形成することができる。堆積に続いて、シリコ
ン，ゲルマニウム等のイオンを従来のプラズマ・エンハ
ンス窒化シリコン膜に注入し、膜の上面付近の半導体含
有量を増大させる。シリコン・イオンを用いる場合、加
速エネルギは約５ないし５０キロ電子ボルトの範囲であ
り、投与量は１平方センチメートル当たり少なくとも１
Ｅ１５イオンである。
【００３７】逆に、半導体膜（即ち、シリコン，ゲルマ
ニウム，シリコン・ゲルマニウム等）は、プラズマ・エ
ンハンス化学蒸着によって堆積することができる。半導
体膜に窒素イオンを注入する。あるいは、半導体膜に酸
素，アルゴン，または炭素を注入し、その抵抗率を高め
ることも可能である。イオンは、約５ないし５０キロ電
子ボルトの範囲の加速エネルギ、および１平方センチメ
ートル当たり少なくとも１Ｅ１５イオンの投与量で半導
体膜内に注入する。
【００３８】更に別の実施例では、傾斜窒化膜は、プラ
ズマ・エンハンス窒化シリコン膜とこの窒化シリコン膜
上の半導体膜との組み合わせによって置換することも可
能である。半導体膜の厚さは約１００オングストローム
以下であり、典型的には約５０オングストローム以下で
ある。直前の段落で記載したような抵抗率を増大させる
ためのイオン注入は、オプションである。
【００３９】更に別の実施例では、傾斜窒化シリコン膜
は、反応性スパッタリング・プロセスを用いて形成する
ことができる。スパッタ堆積の開始時に、窒素およびア
ルゴンを含むプラズマを、シリコン・ターゲットに対し
て方向付ける。堆積の殆どは、３：４のシリコン対窒素
比を有する膜を堆積するために設計されている。堆積の
終了時頃では、プラズマ内のシリコン対窒素の比率は低
下し、堆積膜内のその上面付近でシリコン対窒素比が上
昇する。注入方法またはスパッタ堆積方法の後、典型的
にアニールを行う。
【００４０】傾斜窒化シリコン膜は、その厚さ全体にわ
たってほぼ均一な組成を有する、半導体濃厚窒化物膜
（即ち、シリコン濃厚窒化シリコン）で置換することが
できる。この膜は、従来の方法で形成する。
【００４１】第１および第２絶縁膜６２０，６２２は、
耐熱金属の酸化物（二酸化チタン（ＴｉＯ2 ），五酸化
タンタル（Ｔａ2 Ｏ5 ）等）または金属窒化物（窒化ア
ルミニウム（ＡＩＮ），窒化タンタル・シリコン（Ｔａ
x Ｓｉy Ｎz ）等）の単一膜で置換することができる。
これらの膜は、金属または金属化合物膜を堆積し、次い
で、酸素環境において、スパッタリングで形成した膜を
酸化させることによって形成することができる。この場
合、通常、アニーリング，無線周波数（ＲＦ）酸素プラ
ズマ等を含む。あるいは、耐熱金属または耐熱金属化合
物を、酸素を含有するプラズマ内においてスパッタリン
グすることにより、耐熱金属の酸化物を堆積することも
可能である。金属窒化物膜は、窒素を含むプラズマ内に
おいて金属または金属化合物をスパッタリングすること
によって形成することができる。
【００４２】窒化タンタル・シリコン（Ｔａx Ｓｉy Ｎ
z ）および窒化タンタルは、窒素を含むプラズマを用
い、硅化タンタルまたはタンタルを反応性スパッタリン
グする(reactivity sputtering) ことによって形成す
る。プラズマ内の窒素量を調節することによって、絶縁
タンタル系膜を形成することができる。窒化タンタル・
シリコンを絶縁性とするために、膜内の窒素の原子百分
率が少なくとも４５原子％，より一般的には５５原子％
以上となるように、窒素流量を調節しなければならな
い。膜内の５５原子％の窒素濃度は、スパッタリング・
チャンバ内における約３：１の窒素対アルゴン・ガス比
に対応する。窒化タンタルを絶縁性とするには、窒素対
アルゴンガス比を一層高く、一般的には５：１より高い
比とする。窒化タンタル・シリコンおよび窒化タンタル
では、それらの対応する導電性膜と比較して、絶縁膜を
形成する場合により高い窒素対アルゴン・ガス比を用い
る。
【００４３】第５絶縁膜６２８は、シラン，アンモニア
（ＮＨ3 ），および亜酸化窒素（Ｎ 2 Ｏ）のプラズマ反
応によって形成する。酸窒化シリコン膜は決して化学量
論とならないが、第５絶縁膜は、殆どの従来のシリコン
酸窒化膜と比べると、比較的シリコン濃厚性が高い。堆
積の間ガス流比は、３：１ないし５：１（ＳｉＨ4 ：Ｎ
2 Ｏ），４：１ないし６：１（Ｎ2 ：Ｎ2 Ｏ）および１
０：１ないし１４：１（Ｎ2 ：ＳｉＨ4 ）である。他の
全ての堆積パラメータは従来通りである。
【００４４】膜６２０，６２４，６２６のような従来の
絶縁膜でさえも、完全な絶縁体である膜はない。膜６２
２，６２８は、典型的に、従来の絶縁膜と比較すると、
比較的シリコン量を多く有することができる部分を有す
る。膜６２０，６２４，６２６は、膜６２２，６２８と
比較すると、完全な絶縁体に近く、膜６２２，６２８
は、この明細書では絶縁膜と見なすことにする。何故な
ら、これらは、半導体と比較すると、絶縁体の方に近い
特性を有するからである。絶縁膜６２を用いると、最終
半導体デバイス内のメモリ・セル当たりの漏れ電流は、
ＶDD電極とＶSS電極との間の電位差が約１．８ボルトで
あり、メモリ・セルの温度が約１２５℃である場合、約
１０ピコアンペア以下となる。約１．８ボルト差におけ
るメモリ・セル当たりの漏れ電流は、室温（約２２℃）
で通常１ピコアンペア未満である。本発明の実施例で
は、約１．８ボルト差におけるメモリ・セルの漏れ電流
は、室温で約０．１ピコアンペアである。
【００４５】次に、絶縁膜６２の予めパターニングして
ある表面６２９上にレジスト層６４をコートし、レジス
ト層６４の部分を露光し、レジスト層６４を現像してマ
スキング層の開口を形成することによって、パターン・
マスキング層を形成する。図６に示すように、マスキン
グ層開口の１つを６６で示す。マスキング層の開口は、
導電性部材５２２，５２４，５４２，５４４，５６２，
５６４，５８２，５８４が形成される場所に対応する。
【００４６】複数の処理工程を含むエッチング・シーケ
ンスを、単一のエッチング・チャンバ内において、単一
の真空サイクルの間に実行する。あるいは、複数の真空
サイクルまたは複数のエッチング・チャンバ内におい
て、エッチング・シーケンスを行うことも可能である。
フッ素含有ガスを用いて、５枚の絶縁膜６２０，６２
２，６２４，６２６，６２８にエッチングを行う。しか
しながら、実際のフッ素含有ガスおよびエッチング・プ
ラズマ内のその他のガスは、膜間で様々に変化する。
尚、パターン・マスキング層は、導電性部材５２２，５
２４，５４２，５４４，５６２，５６４，５８２，５８
４のための開口を形成するために用いる唯一のマスキン
グ層であることを注記しておく。言い換えると、導電性
部材５２２，５２４，５４２，５４４，５６２，５６
４，５８２，５８４を形成するためには、デュアル・イ
ンレイド・プロセス・シーケンス(dual-inlaid process
sequence)を実行しない。
【００４７】トリフルオロメタン（ＣＨＦ3 ）および四
フッ化炭素（ＣＦ4 ）の組み合わせを用いて、第５およ
び第４絶縁膜６２６，６２８を貫通するエッチングを行
う。第５膜６２８をエッチングによって貫通させた後、
ガス化学薬品を切り替え、第４絶縁膜６２６をエッチン
グする場合には、ＣＦ4 に対して相対的に薄くする。第
５絶縁膜６２８のエッチングの間、ＣＨＦ3 ：ＣＦ4 比
は約１：１であり、第４絶縁膜６２６の間、ＣＨＦ3 ：
ＣＦ4 比は約１０：１である。
【００４８】第３絶縁膜６２４のエッチングは、膜の厚
さが半導体デバイス全体で変化するので、困難である。
図６に見られるように、相互接続部３４５および絶縁キ
ャッピング層４４上の第３絶縁膜６２４の一部分が最も
薄く、ドープ領域２８４，２４４の上に位置するシリサ
イド領域６１０上の第３絶縁膜６２４の別の部分はかな
り厚めであり、部分４２５の上に位置するシリサイド領
域６１０上の第３絶縁膜の更に別の部分は、中間の厚さ
を有する。これら３つの異なる高さのために、エッチン
グが困難となる。
【００４９】第３絶縁膜６２４は、二工程プロセスの間
にエッチングする。最初の工程において、絶縁キャッピ
ング層４４の上に位置する第３絶縁膜６２４の殆どを除
去する。第３絶縁膜をエッチングするには、オクトフル
オロブテン（Ｃ4 Ｆ8 ），一酸化炭素（ＣＯ），および
ＣＦ4 の組み合わせを用いる。Ｃ4 Ｆ8 ：ＣＯ：ＣＦ 4
ガスの比率は、約１：７：２である。絶縁キャッピング
層４４上の第２絶縁膜６２２に達する前、またはその直
後に、エッチング化学薬品を交換する。ＣＦ4ガス流を
停止するが、Ｃ4 Ｆ8 ガスおよびＣＯガスはほぼ同じ流
量で継続する。
【００５０】プラズマ・エンハンス窒化物のような従来
の窒化物膜を第２絶縁膜６２２に用いた場合、ドープ領
域２４４，２８４の上に位置するシリサイド領域６１０
の上に位置する第２絶縁膜６２２の部分に到達する前
に、絶縁キャッピング層４４上にある第２絶縁膜６２２
の殆どは除去される。シリサイド領域６１０の上に位置
する第２絶縁膜６２２の部分を除去するための後続のエ
ッチング工程では、大量の絶縁キャッピング層４４を除
去し、相互接続部３４５とシリサイド領域６１０との間
に、漏れ経路の形成または電気的短絡の可能性さえもあ
る。第３絶縁膜６２４付近の表面において、第２絶縁膜
６２２（傾斜窒化物の実施例の場合）内のシリコン含有
量が多いために、第３絶縁膜６２４のエッチングの間、
第２および第３絶縁膜６２２，６２４間により良いエッ
チング選択性が可能となる。第２絶縁膜６２２および第
３絶縁膜６２４のエッチングの終了時頃で用いたエッチ
ング化学薬品の組成は、選択性（第３絶縁膜６２４のエ
ッチング速度の第２絶縁膜６２２のエッチング速度に対
する選択性）が少なくとも１０：１となるように選択す
る。
【００５１】第３絶縁膜のエッチングに続いて、エッチ
ング化学薬品を交換して、第２絶縁膜６２２の傾斜窒化
シリコンを貫通するエッチングを行う。この特定実施例
では、フルオロメタン（ＣＨ3 Ｆ）およびＯ2 を用い
て、第２絶縁膜６２２を貫通するエッチングを行う。一
特定実施例では、ガスの比率は、Ｏ2 のＣＨ3 Ｆに対す
る比率が２：１ないし５：１の範囲となるようにする。
一特定実施例では、この比率は約３：１である。この工
程に続いて、エッチング化学薬品を再び交換し、第１絶
縁膜６２０を貫通するエッチングを行う。エッチング化
学薬品は、ＣＯおよびＣ4 Ｆ8 を、約４：１のＣＯ：Ｃ
4 Ｆ8 比で含む。第２絶縁膜６２２をエッチングする際
に用いる無線周波数（ＲＦ）電力は、絶縁層６２をエッ
チングする他の工程全ての間に用いるＲＦ電力の約２０
ないし３０パーセントである。他のエッチング工程のい
ずれかまたは全ての間、アルゴン，ヘリウム等を含む希
ガスを用いることができる。他の全てのエッチング・パ
ラメータは従来通りである。全てのエッチング工程は、
反応性イオン・エッチングとして特徴付けられる。これ
らのエッチング工程によって、図７に示すような開口７
０を形成する。
【００５２】傾斜窒化シリコンの実施例では、第３絶縁
膜６２４は、傾斜窒化シリコンを含む第２絶縁膜６２２
に対して選択的に除去することができる。第１の絶縁膜
６２０は通常二酸化シリコンであるので、絶縁キャッピ
ング層４４をエッチングするにしても、さほど多くエッ
チングすることなく、第２絶縁膜６２２を除去すること
ができる。図７には示さないが、第１および第２絶縁膜
６２０，６２２の部分は、開口７０内で側壁スペーサ６
１８に隣接して位置する場合もある。絶縁スペーサ６１
８の側面に沿って絶縁膜６２２，６２０が存在すること
によって、後続の処理に伴って決して問題を発生しては
ならない。何故なら、メモリ・セル毎の漏れ電流は容認
可能であるからである。
【００５３】先に注記したように、第１および第２絶縁
膜６２０，６２２は、耐熱金属の酸化物または金属窒化
物の単一膜で置換することができる。これらの膜は、ア
ルゴン，ヘリウム，クリプトン等のような希ガスを含む
スパッタ・エッチング・プロセスを用いて除去すること
ができる。典型的に、膜が厚い程、堆積およびエッチン
グの非均一性のため、必要なオーバーエッチングが多く
なる。耐熱金属の酸化物または金属窒化物の厚さは、薄
く保持しなければならない。何故なら、このエッチング
・プロセスは選択的でないからである。そうしないと、
この工程のオーバーエッチングの部分が、シリサイド領
域６１０または絶縁キャッピング層４４を除去し過ぎる
可能性がある。
【００５４】本発明の一実施例は、第１および第２絶縁
膜６２０，６２２の一方または双方に、低ｋ誘電体を用
いることを含む。多くの低ｋ誘電体は有機（炭素含有）
であり、フッ素を含有する場合もある。有機膜を用いる
場合、主に酸素を用いてこれを除去することができ、恐
らくエッチングの間唯一の活性エッチング種として酸素
を有する。
【００５５】接着／バリア膜７２および導電膜７４を、
開口７０内および絶縁層６２上に形成する。接着／バリ
ア膜は、チタン／窒化チタン化合物等のような、１つ以
上の膜を含むことができる。導電膜７４は、タングステ
ン，ドープ・シリコン，アルミニウム，銅等を含む。接
着／バリア膜７２および導電性膜７４は、典型的に、ス
パッタ堆積，化学蒸着，またはその組み合わせによって
形成する。堆積に続いて、次に基板を研磨し、開口７０
の外側にある膜７２，７４の部分を除去する。相互接続
部材５２４は既に形成されている。導電性部材５２４
は、ＳＲＡＭセルの記憶ノードの一部であることを注記
しておく。この特定の場合では、これはラッチ・トラン
ジスタのドレイン領域を負荷トランジスタのドレイン領
域に接続する。負荷トランジスタは他の導電性部材に電
気的に接続され、他の導電性部材は、同じＳＲＡＭセル
の他の２つのラッチ・トランジスタおよび負荷トランジ
スタのゲート電極を含む。より具体的には、相互接続部
材５２４は、導電性部材３２の部分４２５およびドープ
領域２４４，２８４を電気的に接続するが、これは導電
性部材３４の相互接続部３４５からは絶縁されている。
絶縁キャッピング層４４は、相互接続部３４５を縦方向
において相互接続部材５２４から電気的に絶縁し、スペ
ーサ６１８および保護層６１６は、相互接続部３４５を
横方向において相互接続部材５２４から電気的に絶縁す
る。
【００５６】このプロセスによって、異なる高さに位置
するメモリ・セルの導電性領域を（ドープ領域２４４ま
たは２８４を部分４２５に）電気的に接続する導電性部
材５２４の形成が可能となる。また、導電性部材５２４
は、ほぼ同じ高さにある２つの導電性領域を電気的に接
続しつつ、これら２つの導電性領域間に横方向に位置
し、それらよりも高い位置にある更に別の導電性領域
（相互接続部３４５）からは絶縁されている。この全て
は、２つの異なるマスクを必要とするデュアル・インレ
イド相互接続プロセス・フローを用いることなく、達成
される。開口７０を形成するには、１つのマスク層だけ
があればよい。
【００５７】同じプロセス・シーケンスの間に、他の導
電性部材５２２，５４２，５４４，５６２，５６４，５
８２，５８４を形成する。これらは導電性プラグとな
る。図８は、導電性部材５２２についての同様の構造を
含む。これは、ドープ領域２２４，２６４および部分４
４５を互いに接続するために用いられる。シリサイド領
域６１０は、接触抵抗を減らす役割を果たす。メモリ・
セル内において、シリサイド領域６１０を有する導電性
部材３２，３４の部分は、実質的に、上に位置する導電
性部材５２２，５２４に電気的接続を行う部分のみであ
る。他の実施例では、メモリ・セル内のシリサイド領域
６１０は必要でない。導電性部材５２２，５２４，５４
２，５４４，５６２，５６４，５８２，５８４は、下に
位置するドープ・シリコン領域または層に直接接触する
ように形成することができる。
【００５８】堆積によってレベル間誘電体層９０を形成
し、これにパターニングを行ってコンタクト開口を形成
し、図９に示すように、これらの中に導電性プラグ９２
２，９２６，９４２，９４６，９６８，９８８を形成す
る。コンタクト開口の外側にある下地の導電性部材の部
分は、図９では破線で示されている。図９の中央付近に
おいて、破線で示す導電性部材は、記憶ノード接続部の
一部である導電性部材である。したがって、このレベル
ではこれらを接触させない。何故なら、これらはセル内
接続部であり、セル間接続部ではないからである。次
に、コンタクト開口を充填し、導電性部材５２２，５２
４，５４２，５４４，５６２，５６４，５８２，５８４
と同様に、導電性プラグ９２２，９２６，９４２，９４
６，９６８，９８８を形成する。
【００５９】図１０において、レベル間誘電体レベル９
０上に絶縁膜１００を形成し、これにパターニングを行
って相互接続トレンチを形成し、コンタクト開口９４
２，９４４，９６２，９６４，９８２，９８４内に位置
する下地の導電性プラグを露出させる。相互接続トレン
チ１０２を充填して、相互接続部１０４，１０６，１０
８および導電性ランディング・パッド１０３，１０５を
形成する。ワード・ラインは、相互接続部１０４および
導電性部材３６を含む。相互接続部１０４は、導電性部
材３６と比較して、格段に低い抵抗を有する。導電性部
材３６は、図１０の下部付近に破線で示されている。相
互接続部１０４は、典型的に、各１６，３２，６４，１
２８個のメモリ・セル毎に電気的接続（図９には図示せ
ず）を行う。メモリ・セル内では、相互接続部１０４お
よび導電性部材３６は互いにほぼ平行であるが、相互接
続部１０４は、導電性部材３６の上に位置しない。更
に、平面図からは、相互接続部１０６は、相互接続部１
０４と導電性部材３６との間に位置する。相互接続部１
０６，１０８を、それぞれ、ＶSS電極およびＶDD電極に
電気的に接続する。続いて、導電性ランディング・パッ
ド１０３，１０５を、メモリ・セルのビット・ラインに
接続する。
【００６０】処理を続けて、図１１に示すように、ほぼ
完全な半導体デバイスを形成する。図１１は、図８とほ
ぼ同じ位置における断面図である。相互接続部１０４，
１０６，１０８は、接着／バリア膜１０２２および導電
性充填材１０２４を、相互接続トレンチ１０２内に含
む。相互接続部１０４，１０６，１０８上に、別のレベ
ル間誘電体層１１０を形成する。導電性ランディング層
１０３，１０５（図１１には図示せず）に、導電性プラ
グ（図示せず）を形成する。別の絶縁層（図示せず）を
堆積し、これにパターニングを行って相互接続トレンチ
を形成し、ここにビット・ラインを配置する。ビット・
ライン相互接続部１１２を含む相互接続部は、相互接続
トレンチ内に形成する。相互接続部１１２は、接着／バ
リア膜１１２２および導電性充填材１１２４を含む。メ
モリ・アレイ内では、ビット・ライン相互接続部は、電
源電極（ＶDDおよびＶSS）をコンポーネント（即ち、ト
ランジスタ）に電気的に接続する相互接続部１０６，１
０８とは逆に、最上位の相互接続部である。
【００６１】パシベーション層１１４およびポリイミド
のようなダイ・コート(die coat)１１６を、相互接続部
１１２上に形成する。半導体デバイスの他の部分にも他
の電気的接続を行うが、図示しない。必要であれば、追
加のレベル間誘電体層および相互接続層も形成可能であ
る。パシベーション層１１４およびダイ・コート１１６
は、最上位の相互接続レベル上に形成する。
【００６２】ここに記載するＳＲＡＭセルは、０．２５
ミクロン・プロセスに用いることができ、更に小さい幾
何学的形状にも縮小可能である。レベル間誘電体層９０
から開始するＳＲＡＭセルの処理は従来通りである。導
電性充填材１０２４，１１２４は、典型的に、アルミニ
ウムまたは銅である。デバイスの寸法が縮小すると、レ
ベル間誘電体層，および相互接続トレンチを規定する絶
縁層に、低ｋ誘電体を用いることができる。非常に小さ
い幾何学的形状の高速ＳＲＡＭセルのためには、導電性
充填層を銅とする。
【００６３】上述のＳＲＡＭアレイ内にＳＲＡＭセルを
含む半導体デバイスを形成するためのプロセスは、種々
の異なる面を利用するように配合したものである。ま
ず、単結晶シリコン内に形成された６つのトランジスタ
を有するメモリ・セルを形成する。このメモリ・セル
は、４トランジスタ−２抵抗ＳＲＡＭセルと比較して、
通常より安定なＳＲＡＭを形成し、薄膜負荷トランジス
タを備えた６トランジスタＳＲＡＭセルと比較して、よ
り良いオン電流対オフ電流比を有する。このプロセス
は、４トランジスタ−２抵抗ＳＲＡＭセルや、薄膜負荷
トランジスタを備えた６トランジスタＳＲＡＭと比較し
て、用いる半導体層が少なくて済む。追加のポリシリコ
ン層を付加することによる追加のプロセス工程またはそ
の他のプロセスの複雑化が回避される。更に、本プロセ
スは、１マスク・プロセス・シーケンスによって導電性
プラグを形成し、異なる高さにある導電性領域を含む複
数の構造上に、記憶ノード接続を形成することを可能に
する。
【００６４】図７を参照すると、導電性部材５２４は、
ドープ領域２４４，２８４および導電性部材３２の部分
４２５上のシリサイド領域６１０への電気的接続を形成
する。しかしながら、導電性部材５２４は、導電性部材
３４の相互接続部３４５には電気的接続を行わない。明
らかに、本発明の実施例は、スタティック・ランダム・
アクセス・メモリ・セルのみに限定される訳ではない。
同じ形式のプロセスは、半導体デバイス内に、反転器，
一連の反転器またはその他の論理コンポーネントを形成
するためにも使用可能である。ドープ領域２４４，２８
４は逆の導電型を有するが、他の実施例では、同じ導電
型のドープ領域を接続する同様の構造も形成可能であ
る。
【００６５】ＳＲＡＭセルは、相互接続部１０４および
導電性部材３６を含む、ワード・ラインを有する。メモ
リ・セル内では、相互接続部１０４は、直接導電性部材
３６の上に位置するのではない。図１０に示すように相
互接続部１０４を配置することにより、相互接続部１０
４は、同一レベルに形成された相互接続部間に、一層均
一な間隔を形成するのに役立ち、これによって、一定の
近接効果のためにパターニングが容易になる。また、相
互接続部１０４の配置により、相互接続部１０４がメモ
リ・セル内の導電性部材３６上に配置された場合に、ビ
ット・ラインへの短絡の可能性が低下する。言い換える
と、この実施例では、整合不良許容度の増大という形
で、処理マージンが余分に得られる。
【００６６】この特定実施例は、シリサイドを形成した
(silicided) 導電性部材の部分を有し、他の部分にはシ
リサイドを形成しない。メモリ・セル内では、上に位置
する導電性部材５２４，５２２にそれぞれ接触する部分
４２５，４４５のみに、シリサイドを形成する。導電性
部材３２，３４の他の部分は、シリサイドが形成されな
いゲート電極部を含む。何故なら、デバイスの速度は、
シリサイドを形成しない部分による悪影響を受けないか
らである。導電性部材３６は、メモリ・セル内に、シリ
サイドまたはその他の金属を有さない。ＳＲＡＭセル内
のデータにアクセスする場合の遅延時間の殆どは、行お
よび列デコーダおよびセンス・アンプのような、メモリ
・アレイの外側の周辺回路によって発生する。これらの
周辺回路にはシリサイドを形成し、これらが比較的高速
度で動作可能とする。したがって、シリサイドを形成し
ない導電性部材は、既存の遅延時間よりも約０．１ナノ
秒の遅延時間を追加することになる。この１ナノ秒の１
／１０の追加は、アクセス時間の長さが典型的に少なく
とも数ナノ秒であることを考えれば、比較的無意味であ
る。
【００６７】多くの膜を用いて絶縁層６２を形成し、層
６２のエッチングには数回の工程が含まれるが、既存の
材料の使用が可能であり、適性に特徴化されていない未
知のまたは外来の材料またはプロセスを用いる必要がな
い実施例では、プロセスの統合化が得られる。そうする
場合、本プロセスの既存工場への統合化は、典型的に、
新たな機器を調達することなく行うことができる。
【００６８】本発明の実施例の更に別の利点は、メモリ
・セルを非常に小さな寸法にまで縮小可能なことであ
る。一特定実施例では、セルは、０．３ミクロン未満の
寸法で形成可能であり、更に０．１ミクロンおよびそれ
以下にも縮小することが可能である。デバイスは、約
１．８ボルトのＶDD電位で動作するように設計されてい
るが、ＶDD電位をこれよりも高くすることも可能であ
り、あるいは、０．９ボルトまたはそれ以下にさえも低
下させることも可能である。したがって、このデバイス
は、非常に先進的な設計ルールを用いることを可能にす
る。ゲート電極のようなメモリ・デバイスのある部分
は、更に縮小して、デバイスの速度を一層高めることも
可能である。
【００６９】図示しないが、他のインプラントを用い
て、スレシホルド電圧を調節し、チャネルおよびフィー
ルド・パンチスルー(punchthrough)等の可能性を低下さ
せる。また、低濃度ドープ領域（ＬＤＤ）のための追加
注入も行うことができる。しかしながら、非常に小さい
寸法および低い電位では、これらのＬＤＤ領域は、チャ
ネル・パンチスルーに必要な電圧量の減少、またはこれ
らの領域からのドーパント（拡散）の制御のために、不
必要になる可能性や望ましくなくなる可能性がある。
【００７０】上述の明細書では、具体的な実施例を参照
しながら本発明について説明した。しかしながら、特許
請求の範囲に明記した本発明の範囲から逸脱することな
く、種々の修正や変更が可能であることを当業者は認め
よう。したがって、明細書および図面は、限定的な意味
ではなく例示的な意味で解釈すべきであり、かかる修正
は全て、本発明の範囲に含まれることを意図する。特許
請求の範囲においては、ミーンズ・プラス・ファンクシ
ョン(means-plus-function) 項目（群）がある場合は、
いずれも、ここに記載した構造で、列挙した機能（群）
を行うものを含むものとする。また、ミーンズ・プラス
・ファンクション項目（群）は、列挙した機能（群）を
行う構造的同等物および同等の構造も含むものとする。
【図面の簡単な説明】
【図１】６−トランジスタＳＲＡＭセル（従来技術）の
概略図。
【図２】フィールド分離領域を形成した後に、部分的に
形成されたＳＲＡＭセルの平面図。
【図３】本発明の一実施例にしたがってマスキング層を
絶縁キャッピング層上に形成した後の図２のメモリ・セ
ルの平面図。
【図４】本発明の一実施例にしたがって導電性部材上の
絶縁キャッピング層の部分を除去した後の図３のメモリ
・セルの平面図。
【図５】本発明の一実施例にしたがって導電性部材を形
成した後の図４のメモリ・セルの平面図。
【図６】図５に示す導電性部材の形成の間におけるメモ
リ・セルの部分の断面図。
【図７】図５に示す導電性部材の形成の間におけるメモ
リ・セルの部分の断面図。
【図８】図５に示す導電性部材の形成の間におけるメモ
リ・セルの部分の断面図。
【図９】メモリ・セルにコンタクト開口を形成した後の
メモリ・セルの平面図。
【図１０】メモリ・セルに対する第１レベル相互接続後
のメモリ・セルの平面図。
【図１１】ほぼ完成したデバイスを形成した後の図１０
のメモリ・セルの断面図。
【符号の説明】
１０ ＳＲＡＭセル １１，１２ パス・トランジスタ １３ ｎ−型ラッチ・トランジスタ １４ ｎ−チャネル・ラッチ・トランジスタ １５ ｐ−型負荷トランジスタ １６ ｐ−チャネル負荷トランジスタ ２０ フィールド分離領域 ２２，２４，２６，２８ アクティブ領域 ３２，３４，３６，５２２，５３４，５４２，５４４，
５６２，５６４，５８２，５８４ 導電性部材 ４０ マスキング層 ４２，７０ 開口 ４４ 絶縁キャッピング層 ６２ 絶縁層 ６４ レジスト層 ６６ マスキング層開口 ７２，１０２２，１１２２ 接着／バリア膜 ７４ 導電膜 ９０ レベル間誘電体レベル １００ 絶縁膜 １０２ 相互接続トレンチ １０３，１０５ 導電性ランディング・パッド １０４，１０６，１０８，３２５，３４５，３６５
相互接続部 １１０ レベル間誘電体層 １１４ パシベーション層 １１６ ダイ・コート ２２２，２２４，２２６，２４２，２４４，２４６
Ｎ＋ドープ領域 ２６４，２６８，２８４，２８８ Ｐ＋ドープ領域 ３２６，３４８ 負荷トランジスタ・ゲート電極部 ３３２，３４４ ラッチ・トランジスタ・ゲート電極
部 ３６２，３６４ パス・トランジスタ・ゲート電極部 ５２４ 相互接続部材 ６０２ Ｎ−ウエル領域 ６０６ Ｐ−ウエル領域 ６１０ シリサイド領域 ６１６ 保護層 ６１８ 絶縁スペーサ ６２０ 第１絶縁膜 ６２２ 第２絶縁膜 ６２４ 第３絶縁膜 ６２６ 第４絶縁膜 ６２８ 第５絶縁膜 ６２９ 表面 ９２２，９２６，９４２，９４６，９６８，９８８
導電性プラグ ９４２，９４４，９６２，９６４，９８２，９８４
コンタクト開口 １０２４，１１２４ 導電性充填材
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨン‐ジュ・トム・リ アメリカ合衆国テキサス州オースチン、パ ートリッジ・ベンド・ドライブ13034 (72)発明者 アンドリュー・ジー・ネイジー アメリカ合衆国テキサス州オースチン、エ スペランザ・ドライブ11304 (72)発明者 ラリー・イー・フリサ ドイツ国ラディビュール・ベイ・ドレスデ ン、ニザストラッセ、ドレスデン‐ラディ ビュール、ステイジェンバーガー・パー ク・ホテル (72)発明者 スタンレイ・エム・フィリピアク アメリカ合衆国テキサス州フラガービル、 グリーンウエイ・ドライブ500 (72)発明者 デイビッド・エル・オメーラ アメリカ合衆国テキサス州オースチン、ド リンゲンバーグ12620 (72)発明者 ティー・ピー・オング アメリカ合衆国テキサス州オースチン、ウ エスト・ドーマン・ドライブ16107 (72)発明者 マイケル・ピー・ウー アメリカ合衆国テキサス州オースチン、テ ィバー・サークル9300 (72)発明者 テリー・ジー・スパークス アメリカ合衆国テキサス州オースチン、メ ンディチノ・ドライブ8808 (72)発明者 キャロル・エム・ゲラトス アメリカ合衆国カリフォルニア州レッドウ ット・シティ、イートン・アベニュー2651

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】半導体デバイスであって：主面を有する基
    板；各々前記基板内のその主面付近に位置する第１ドー
    プ領域（２４４）および第２ドープ領域（２８４）；前
    記基板の前記主面の一部（３４５）の上に位置する第１
    導電性部材（３４）であって：平面図からは：前記部分
    （３４５）は前記第１ドープ領域（２４４）と前記第２
    ドープ領域（２８４）との間に位置し；ある形状を有す
    る第１導電性部材（３４）；前記第１導電性部材の上に
    位置する第１絶縁層（４４）であって、平面図からは、
    前記第１導電性部材（３４）の形状と実質的に同様の形
    状を有する第１絶縁層（４４）；第１開口（７０）を有
    する第２絶縁層（６２）；前記第１ドープ領域（２４
    ４）を前記第２ドープ領域（２８４）に電気的に接続す
    る第１相互接続部（５２４）であって：前記第１相互接
    続部（５２４）は、前記第１導電性部材（３４）および
    前記第１絶縁層（４４）上に延び；前記第１相互接続部
    （５２４）は、前記第２絶縁層（６２）の第１開口（７
    ０）内に位置するインレイド相互接続部であり、 前記第２絶縁層（６２）の前記第１開口（７０）内にお
    いて、前記第１絶縁層（４４）によって縦方向に前記第
    １導電性部材（３４）から電気的に絶縁されている第１
    相互接続部（５２４）；から成ることを特徴とする半導
    体デバイス。
  2. 【請求項２】メモリ・セルであって：基板；前記基板の
    一部の上に位置するフィールド分離領域（２０）；前記
    基板の異なる部分の上に位置するゲート誘電体層；およ
    び前記フィールド絶縁領域（２０）および前記ゲート誘
    電体層の上に位置する第１導電性部材（３４）；から成
    り、 前記第１導電性部材（３４）は、相互接続部（３４５）
    およびゲート電極部（３４４，３４８）を含み；前記第
    １導電性部材（３４）の前記相互接続部（３４５）上に
    第１シリサイド領域（４４５）があるが、前記第１導電
    性部材（３４）の前記ゲート電極部（３４４，３４８）
    上にはシリサイドがないことを特徴とするメモリ・セ
    ル。
  3. 【請求項３】メモリ・アレイを含む半導体デバイスであ
    って：基板の主面に形成されたコンポーネント；前記コ
    ンポーネントの上に位置する第１絶縁層（９０）；前記
    第１絶縁層（９０）の上に位置する第１レベル相互接続
    部（１０６，１０８）であって、電源電極に電気的に接
    続されている第１レベル相互接続部（１０６，１０
    ８）；前記第１レベル相互接続部（１０６，１０８）の
    上に位置する第２絶縁層（１１０）；および前記第２絶
    縁層（１１０）の上に位置する第２レベル相互接続部
    （１１２）；から成り、前記メモリ・アレイ内におい
    て：前記第２レベル相互接続部（１１２）はビット・ラ
    インを含み；前記第２レベル相互接続部（１１２）は、
    前記メモリ・アレイ内のメモリ・セルに電力を供給する
    全ての相互接続部（１０６，１０８）よりも高い位置に
    あることを特徴とする半導体デバイス。
  4. 【請求項４】半導体デバイスであって：第１の高さに位
    置する第１導電性領域（２８８）；前記第１の高さより
    も高い第２の高さに位置する第２導電性領域（４２
    ５）；前記第１および第２導電性領域（２８４，４２
    ５）の上に位置する第１絶縁膜（６２２）であって、傾
    斜窒化物，金属窒化物，または低ｋ誘電体を含む第１絶
    縁膜（６２２）；前記第１絶縁膜（６２２）の上に位置
    し、少なくとも約１，０００オングストロームの厚さを
    有する第２絶縁膜（６２４）であって、前記第１絶縁膜
    （６２２）と比較して、異なるレートで除去可能な第２
    絶縁膜（６２４）；前記第１および第２導電性領域（２
    ８４，４２５）上の前記第１および第２絶縁膜（６２
    ２，６２４）を貫通する開口（７０）；および前記第１
    および第２導電性領域（２８４，４２５）の少なくとも
    一方に電気的に接続された相互接続部（５２４）であっ
    て、前記開口（７０）をほぼ埋める相互接続部（５２
    ４）；から成ることを特徴とする半導体デバイス。
  5. 【請求項５】半導体デバイスの形成方法であって：第１
    の高さに位置する第１導電性領域（２８４）を形成する
    段階；前記第１の高さよりも高い第２の高さに位置する
    第２導電性領域（４２５）を形成する段階；前記第１お
    よび第２導電性領域（２８４，４２５）上に第１絶縁膜
    （６２２）を形成する段階であって、傾斜窒化物，金属
    窒化物，または低ｋ誘電体を含む第１絶縁膜（６２２）
    を形成する段階；前記第１絶縁膜（６２２）上に、少な
    くとも約１，０００オングストロームの厚さを有する第
    ２絶縁膜（６２４）を形成する段階；前記第２絶縁膜上
    にパターン・マスキング層を形成する段階であって、前
    記第１および第２導電性領域（２８４，４２５）の上に
    位置する第１マスキング層開口（６６）を有する前記パ
    ターン・マスキング層を形成する段階；前記第１マスキ
    ング層開口（６６）の下に位置する前記第２絶縁膜（６
    ２４）を貫通するエッチングを行い、前記第１絶縁膜
    （６２２）を露出させる段階であって、前記第１絶縁膜
    （６２２）をエッチングによって完全に貫通する前に停
    止する段階；前記第１マスキング層開口（６６）の下に
    位置する前記第１絶縁膜（６２２）を貫通するエッチン
    グを行い、前記第１および第２絶縁膜（６２２，６２
    ４）を貫通する絶縁層開口（７０）を形成する段階；前
    記第２絶縁膜（６２４）上および前記絶縁層開口（７
    ０）内に導電性膜（７４）を形成する段階；および前記
    絶縁層（６２）の上に位置する導電膜（７４）の部分を
    除去し、前記絶縁層開口（７０）内ならびに前記第１お
    よび第２導電性領域（２８４，４２５）上にインレイド
    相互接続部（５２４）を形成し、該インレイド相互接続
    部（５１４）を前記第１および第２導電性領域（２８
    ４，４２５）の少なくとも一方に電気的に接続する段
    階；から成ることを特徴とする方法。
  6. 【請求項６】半導体デバイスの形成方法であって：第１
    導電性領域（２４４），第２導電性領域（３４５），お
    よび第３導電性領域（２８４）ならびに第１絶縁層（４
    ４）を形成する段階であって：平面図からは、前記第２
    導電性領域（３４５）は前記第１および第３導電性領域
    （２４４，２８４）の間に位置し；前記第２導電性領域
    （３４５）は、前記第１および第３導電性領域（２４
    ４，２８４）の各々よりも高い位置にあり；前記第１絶
    縁層（４４）が前記第２導電性領域（３４５）上には位
    置するが、前記第１および第３導電性領域（２４４，２
    ８４）上には位置しないように、前記第１絶縁層（４
    ４）にパターニングを行う段階；前記第１，第２，およ
    び第３導電性領域（２４４，３４５，２８４）上に第２
    絶縁層（６２）を形成する段階であって：前記第２絶縁
    層（６２）は少なくとも約１，０００オングストローム
    の厚さを有し、予めパターニングされた表面（６２９）
    を有し；前記第１絶縁層（４４）のパターニングを終了
    した後に、実行する段階；前記第２絶縁層（６２）の前
    記予めパターニングされた表面（６２９）上に、パター
    ン・マスク層を形成する段階であって：前記パターン・
    マスキング層は、前記第２絶縁層（６２）上に形成され
    る第１のパターン・マスキング層であり；前記パターン
    ・マスキング層は、前記第１，第２および第３導電性領
    域（２４４，３４５，２８４）上に位置する第１マスキ
    ング層開口（６６）を有し；前記第２絶縁層（６２）の
    前記予めパターニングされた表面（６２９）は、前記第
    １マスキング層開口（６６）内の前記第２絶縁層（６
    ２）の唯一の露出面である、段階；前記第２絶縁層（６
    ２）をエッチングし、前記第１，第２，および第３導電
    性領域（２４４，３４５，２８４）上に第２絶縁層開口
    （７０）を形成する段階であって、前記第２絶縁層開口
    （７０）は：前記第１および第３導電性領域（２４４，
    ２８４）の部分を露出させるが、前記第２導電性領域
    （３４５）を露出させず；前記パターン・マスキング層
    を、前記第２絶縁層開口（７０）を形成するために用い
    られる唯一のマスキング層とする段階；前記パターン・
    マスキング層を除去する段階；前記第２絶縁層（６２）
    上および前記第２絶縁層開口（７０）内に導電膜（７
    ４）を形成する段階であって、前記第２絶縁層（６２）
    をエッチングする段階の後であるが、前記第２絶縁層
    （６２）上に他のいずれかのマスキング層を形成する前
    に実行する段階；および前記第２絶縁層（６２）の上に
    位置する前記導電性膜（７４）の部分を除去し、前記第
    ２絶縁層開口（６２）内に第１インレイド相互接続部
    （５２４）を形成する段階であって、前記第１インレイ
    ド相互接続部（５２４）を前記第１および第３導電性領
    域（２４４，２８４）に電気的に接続するが、前記第２
    導電性領域（３４５）からは少なくとも前記第１絶縁層
    （４４）によって電気的に絶縁する段階；から成ること
    を特徴とする方法。
JP10360972A 1997-12-23 1998-12-18 半導体デバイス，メモリ・セル，およびその形成方法 Pending JPH11251457A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US997714 1997-12-23
US08/997,714 US6184073B1 (en) 1997-12-23 1997-12-23 Process for forming a semiconductor device having an interconnect or conductive film electrically insulated from a conductive member or region

Publications (1)

Publication Number Publication Date
JPH11251457A true JPH11251457A (ja) 1999-09-17

Family

ID=25544308

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10360972A Pending JPH11251457A (ja) 1997-12-23 1998-12-18 半導体デバイス，メモリ・セル，およびその形成方法

Country Status (4)

Country Link
US (2) US6184073B1 (ja)
JP (1) JPH11251457A (ja)
CN (1) CN1142591C (ja)
TW (1) TW399330B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002329798A (ja) * 2001-04-27 2002-11-15 Nec Corp 半導体装置
US6900513B2 (en) 2001-01-22 2005-05-31 Nec Electronics Corporation Semiconductor memory device and manufacturing method thereof

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331480B1 (en) * 1999-02-18 2001-12-18 Taiwan Semiconductor Manufacturing Company Method to improve adhesion between an overlying oxide hard mask and an underlying low dielectric constant material
KR100309077B1 (ko) * 1999-07-26 2001-11-01 윤종용 삼중 금속 배선 일 트랜지스터/일 커패시터 및 그 제조 방법
US6730619B2 (en) * 2000-06-15 2004-05-04 Samsung Electronics Co., Ltd. Method of manufacturing insulating layer and semiconductor device including insulating layer
US6483154B1 (en) * 2000-10-05 2002-11-19 Advanced Micro Devices, Inc. Nitrogen oxide plasma treatment for reduced nickel silicide bridging
US6369430B1 (en) 2001-04-02 2002-04-09 Motorola, Inc. Method of preventing two neighboring contacts from a short-circuit caused by a void between them and device having the same
KR100378197B1 (ko) * 2001-04-10 2003-03-29 삼성전자주식회사 열적 산화에 의한 금속층의 표면 모폴로지 특성 열화방지법 및 그러한 금속층을 갖는 반도체 장치의 제조 방법
US6524908B2 (en) * 2001-06-01 2003-02-25 International Business Machines Corporation Method for forming refractory metal-silicon-nitrogen capacitors and structures formed
US6727168B2 (en) * 2001-10-24 2004-04-27 Micron Technology, Inc. Method of forming local interconnects
US20030134499A1 (en) * 2002-01-15 2003-07-17 International Business Machines Corporation Bilayer HDP CVD / PE CVD cap in advanced BEOL interconnect structures and method thereof
US6633392B1 (en) 2002-01-17 2003-10-14 Advanced Micro Devices, Inc. X-ray reflectance system to determine suitability of SiON ARC layer
JP4159306B2 (ja) * 2002-04-23 2008-10-01 富士フイルム株式会社 固体撮像素子およびその製造方法
US6586330B1 (en) * 2002-05-07 2003-07-01 Tokyo Electron Limited Method for depositing conformal nitrified tantalum silicide films by thermal CVD
US6967154B2 (en) 2002-08-26 2005-11-22 Micron Technology, Inc. Enhanced atomic layer deposition
US6762464B2 (en) * 2002-09-17 2004-07-13 Intel Corporation N-p butting connections on SOI substrates
US6992916B2 (en) * 2003-06-13 2006-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell design with high resistor CMOS gate structure for soft error rate improvement
JP4868934B2 (ja) * 2006-05-11 2012-02-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7651939B2 (en) * 2007-05-01 2010-01-26 Freescale Semiconductor, Inc Method of blocking a void during contact formation
US7745298B2 (en) 2007-11-30 2010-06-29 Freescale Semiconductor, Inc. Method of forming a via
US8969195B2 (en) * 2008-02-22 2015-03-03 International Business Machines Corporation Methods of manufacturing semiconductor devices and a semiconductor structure
CN103794611B (zh) * 2010-05-24 2017-03-01 杭州海存信息技术有限公司 多位元三维掩膜编程存储器
TWI423492B (zh) * 2010-12-03 2014-01-11 Univ Nat Taiwan Science Tech 有機薄膜電晶體及其製造方法
US10236219B1 (en) 2017-11-22 2019-03-19 International Business Machines Corporation VFET metal gate patterning for vertical transport field effect transistor
KR20190106683A (ko) 2018-03-07 2019-09-18 엘지전자 주식회사 공기조화기의 실내기
TWI749678B (zh) * 2020-08-03 2021-12-11 力晶積成電子製造股份有限公司 記憶元件及其形成方法
KR20220101377A (ko) * 2021-01-11 2022-07-19 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4908688A (en) 1986-03-14 1990-03-13 Motorola, Inc. Means and method for providing contact separation in silicided devices
US4966870A (en) 1988-04-14 1990-10-30 International Business Machines Corporation Method for making borderless contacts
US5106786A (en) 1989-10-23 1992-04-21 At&T Bell Laboratories Thin coatings for use in semiconductor integrated circuits and processes as antireflection coatings consisting of tungsten silicide
US5037777A (en) 1990-07-02 1991-08-06 Motorola Inc. Method for forming a multi-layer semiconductor device using selective planarization
US5091244A (en) 1990-08-10 1992-02-25 Viratec Thin Films, Inc. Electrically-conductive, light-attenuating antireflection coating
US5219793A (en) 1991-06-03 1993-06-15 Motorola Inc. Method for forming pitch independent contacts and a semiconductor device having the same
US5428244A (en) 1992-06-29 1995-06-27 Matsushita Electric Industrial Co., Ltd. Semiconductor device having a silicon rich dielectric layer
US5364810A (en) * 1992-07-28 1994-11-15 Motorola, Inc. Methods of forming a vertical field-effect transistor and a semiconductor memory cell
JP3342164B2 (ja) 1993-04-16 2002-11-05 三菱電機株式会社 半導体装置およびその製造方法
US5378659A (en) 1993-07-06 1995-01-03 Motorola Inc. Method and structure for forming an integrated circuit pattern on a semiconductor substrate
JP2658907B2 (ja) * 1994-09-29 1997-09-30 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
US5536962A (en) 1994-11-07 1996-07-16 Motorola, Inc. Semiconductor device having a buried channel transistor
US5525542A (en) 1995-02-24 1996-06-11 Motorola, Inc. Method for making a semiconductor device having anti-reflective coating
JP3348264B2 (ja) 1995-03-20 2002-11-20 富士通株式会社 半導体集積回路装置とその製造方法
US5918147A (en) 1995-03-29 1999-06-29 Motorola, Inc. Process for forming a semiconductor device with an antireflective layer
US5734179A (en) * 1995-12-12 1998-03-31 Advanced Micro Devices, Inc. SRAM cell having single layer polysilicon thin film transistors
US5824579A (en) 1996-04-15 1998-10-20 Motorola, Inc. Method of forming shared contact structure
KR100242722B1 (ko) * 1996-08-05 2000-02-01 윤종용 개선된 씨모오스 스태틱램 셀 구조 및 그 셀의 제조방법
JP2953399B2 (ja) * 1996-09-17 1999-09-27 日本電気株式会社 半導体装置及びその製造方法
US5961791A (en) 1997-02-26 1999-10-05 Motorola, Inc. Process for fabricating a semiconductor device
US5792684A (en) 1997-04-21 1998-08-11 Taiwan Semiconductor Manufacturing Company Ltd Process for fabricating MOS memory devices, with a self-aligned contact structure, and MOS logic devices with salicide, both on a single semiconductor chip
US6100568A (en) * 1997-11-06 2000-08-08 Motorola, Inc. Semiconductor device including a memory cell and peripheral portion and method for forming same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6900513B2 (en) 2001-01-22 2005-05-31 Nec Electronics Corporation Semiconductor memory device and manufacturing method thereof
US7214572B2 (en) 2001-01-22 2007-05-08 Nec Electronics Corporation Semiconductor memory device and manufacturing method thereof
JP2002329798A (ja) * 2001-04-27 2002-11-15 Nec Corp 半導体装置
JP4570811B2 (ja) * 2001-04-27 2010-10-27 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
CN1226086A (zh) 1999-08-18
CN1142591C (zh) 2004-03-17
US6686633B1 (en) 2004-02-03
US6184073B1 (en) 2001-02-06
TW399330B (en) 2000-07-21

Similar Documents

Publication Publication Date Title
US6686633B1 (en) Semiconductor device, memory cell, and processes for forming them
US5607879A (en) Method for forming buried plug contacts on semiconductor integrated circuits
US5483104A (en) Self-aligning contact and interconnect structure
US6388296B1 (en) CMOS self-aligned strapped interconnection
EP0562207B1 (en) Method of forming thin film pseudo-planar PFET devices and structures resulting therefrom
US6791138B2 (en) Use of atomic oxygen process for improved barrier layer
US5981369A (en) Semiconductor integrated circuit device and process for manufacturing the same
US4514233A (en) Method of making improved aluminum metallization in self-aligned polysilicon gate technology
US6391750B1 (en) Method of selectively controlling contact resistance by controlling impurity concentration and silicide thickness
TW483111B (en) Method for forming contact of memory device
US20020045309A1 (en) Semiconductor integrated circuit device and process for manufacturing the same
US6287911B1 (en) Semiconductor device with silicide layers and fabrication method thereof
US6087253A (en) Method of forming landing plugs for PMOS and NMOS
US6472265B1 (en) Method for manufacturing embedded dynamic random access memory
KR100576464B1 (ko) 반도체소자의 도전배선 형성방법
KR20040075565A (ko) 반도체 장치의 패턴 형성 방법 및 이를 이용한 반도체장치의 제조방법
US6900118B2 (en) Method for preventing contact defects in interlayer dielectric layer
JP2000269333A (ja) 半導体装置及びその製造方法
KR100568451B1 (ko) 듀얼 게이트를 갖는 시모스 반도체소자의 제조방법
JP4010425B2 (ja) 半導体装置及びその製造方法
KR100641934B1 (ko) 금속 비트 라인 컨택트 제조 방법 및 메모리 셀
KR100855862B1 (ko) 에스렘(ｓｒａｍ) 셀 및 그의 제조방법
KR20020002644A (ko) 비트라인 콘택 안정화를 위한 추가이온주입에 따른층간절연막의 손상 발생을 방지할 수 있는 반도체 소자제조 방법
KR100351895B1 (ko) 반도체 소자의 비트라인 형성방법
JPH10242077A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20040927