JPH11163176A

JPH11163176A - 半導体装置の製造方法

Info

Publication number: JPH11163176A
Application number: JP32639597A
Authority: JP
Inventors: Takayuki Igarashi; 孝行五十嵐; Masao Yamawaki; 正雄山脇
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-11-27
Filing date: 1997-11-27
Publication date: 1999-06-18

Abstract

(57)【要約】【課題】ＭＯＳトランジスタの形成時のエッチングダ
メージが、バイポーラトランジスタが形成される領域に
及ぶことを防止するとともに、バイポーラトランジスタ
の形成時のエッチングダメージが、ＭＯＳトランジスタ
が形成される領域に及ぶことを防止し、加えて、トラン
ジスタ形成時の酸化膜のエッチングなどによる分離酸化
膜の膜厚の減少を抑制して、素子分離性能の劣化を防止
する。【解決手段】バイポーラトランジスタが形成される領
域６０及びＣＭＯＳトランジスタが形成される領域６
１、６２の上に、ゲート電極の形成材料１３ａ、１３ｂ
を堆積し、これをパターニングして、ゲート電極１３を
形成するとともに、バイポーラトランジスタが形成され
る領域６０上に上記材料１３ａ、１３ｂを残存させる。
次に、ＣＭＯＳトランジスタが形成される領域６１、６
２の上に保護膜４０を堆積したままで、ベース及びエミ
ッタ電極２３ａ、２６ａを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、バイポーラトランジスタ及びＣＭ
ＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭＯＳ）トランジ
スタを有する半導体装置の製造プロセスに関するもので
ある。

【０００２】

【従来の技術】高速性能と優れた駆動性能を有するバイ
ポーラトランジスタと、高集積可能で低消費電力性能を
有するＣＭＯＳトランジスタを兼ね備えたＢｉＣＭＯＳ
（ＢｉｐｏｌａｒＣＭＯＳ）半導体装置は従来より数
多く用いられている。

【０００３】以下に、従来の半導体装置について、図９
９乃至図１１８に基づいて説明する。まず、第１の従来
の半導体装置について、図９９乃至図１１３に基づいて
説明する。図９９は第１の従来のＢｉＣＭＯＳ半導体装
置の構造を示す要部断面図である。

【０００４】図９９に示されるように、バイポーラトラ
ンジスタ部６０においては、Ｐ型シリコン基板１上にＮ
＋型のコレクタ埋め込層２が形成され、更に上面にＮ型
のエピタキシャル層６が形成されている。又、素子分離
のために、フィールド酸化膜７とＰ型の分離領域１１と
Ｐ＋型の下面分離領域５が形成されている。

【０００５】又、Ｎ型のエピタキシャル層６の表面部分
には、Ｐ−型の真性ベース領域２４ａとＰ＋型の外部ベ
ース領域２４ｂからなるベース領域２４と、Ｎ＋型のエ
ミッタ領域２７が形成され、フィールド酸化膜７を挟ん
で、Ｎ＋型のコレクタウォール領域８がＮ＋型のコレク
タ埋め込層２に達するように形成されている。

【０００６】そして、外部ベース２４ｂ上には、Ｐ＋型
の外部ベース引出し電極２３ａがフィールド酸化膜７上
に乗り上げて形成され、外部ベース引出し電極２３ａに
より囲まれるエミッタ開口部Ｅ１には、ベース電極の側
壁酸化膜２５の内側にＮ＋型のエミッタ電極２６ａが形
成されている。なお、Ｐ＋型の外部ベース引出し電極２
３ａとＮ＋型のエミッタ電極２６ａは、側壁酸化膜２５
を挟んで形成され、電気的に絶縁されている。

【０００７】又、外部ベース引出し電極２３ａ、エミッ
タ電極２６ａ、及びコレクタウォール８上の層間絶縁膜
３２に形成したコンタクトホール３３内には、例えばタ
ングステン等の金属膜３４が埋め込まれ、その上面には
例えばアルミニウム配線等の金属配線３５が形成されて
いる。

【０００８】又、ＣＭＯＳトランジスタ部６１、６２に
関しては、特に、ＰＭＯＳ（Ｐ型ＭＯＳ）部６１におい
ては、Ｐ型シリコン基板１上にＮ＋型の埋め込層２が形
成され、さらに上面にはＮ型ウエル領域９が形成されて
いる。また、素子分離のためにフィールド酸化膜７が形
成されている。

【０００９】そして、Ｎ型ウエル領域９表面上には、例
えばタングステンシリサイド（ＷＳｉ）１３ｂとＮ＋型
ポリシリコン１３ａからなるゲート電極１３が形成され
ており、この電極を挟むようにＮ型ウエル領域９表面部
に、Ｐ型のソ−ス／ドレイン領域１５（１５ａ、１５
ｂ）が形成されている。

【００１０】又、ソ−ス／ドレイン領域１５、及びゲー
ト電極１３上の層間絶縁膜３２に形成したコンタクトホ
ール３３内には、例えばタングステン等の金属膜３４が
埋め込まれ、その上面には例えばアルミニウム配線等の
金属配線３５が形成されている。

【００１１】一方、ＮＭＯＳ（Ｎ型ＭＯＳ）部６２にお
いては、Ｐ型シリコン基板１上にＰ＋型の埋め込層４が
形成され、さらに上面にはＰ型ウエル領域１０が形成さ
れている。また、素子分離のためにフィールド酸化膜７
が形成されている。ＰＭＯＳ部６１と同様に、Ｐ型ウエ
ル領域１０表面上には、例えばタングステンシリサイド
（ＷＳｉ）１３ｂとＮ＋型ポリシリコン１３ａからなる
ゲート電極１３が形成されており、この電極を挟むよう
にＰ型ウエル領域１０表面部に、Ｎ−型のソ−ス／ドレ
イン領域１７ａ、１７ｂが形成されている。

【００１２】又、ソ−ス／ドレイン領域１７、及びゲー
ト電極１３上の層間絶縁膜３２に形成したコンタクトホ
ール３３内には、例えばタングステン等の金属膜３４が
埋め込まれ、その上面には例えばアルミニウム配線等の
金属配線３５が形成されている。

【００１３】なお、上記のようにバイポーラトランジス
タを用いた半導体装置には、抵抗素子も形成されること
が知られている。図１００は抵抗素子を用いたインバー
タ回路を示したものである。入力電圧Ｖｉｎに正の電圧
が加わるとコレクタ−エミッタ間に電流が流れ、抵抗Ｒ
で電圧降下を生じ、出力電圧Ｖｏｕｔが下がる。入力電
圧Ｖｉｎが低い電位にあるとコレクタ−エミッタ間に電
流が流れないので、抵抗Ｒで電圧降下を生じず、出力電
圧Ｖｏｕｔ＝Ｖｃｃとなり電位が高くなる。このように
電圧変換動作をすることがわかる。

【００１４】バイポーラトランジスタと抵抗素子を用い
た論理回路としては、ＴＴＬ（Ｔｒａｎｓｉｓｔｅｒ
ＴｒａｎｓｉｓｔｅｒＬｏｇｉｃ）や、ＥＣＬ（Ｅｍ
ｉｔｔｅｒＣｏｕｐｌｅｄＬｏｇｉｃ）回路などが
あり、バイポーラトランジスタのほかに抵抗素子を同一
プロセス内で形成することは重要である。

【００１５】つぎに、このように構成された従来の半導
体装置の製造方法について図１０１乃至図１１３を用い
て説明する。図１０１乃至図１１３は従来の半導体装置
の製造方法を工程順に示す要部断面図である。

【００１６】まず、図１０１に示すように、Ｐ型シリコ
ン基板１上にＮ＋型のコレクタ埋め込層２、Ｎ＋型埋め
込層３、Ｐ＋型埋め込層４、及びＰ＋型下面分離層５を
形成した後、上面にＮ型のエピタキシャル層６を形成す
る。続いて、フィールド酸化膜７を形成後、Ｎ＋型コレ
クタウォール領域８、Ｎ型ウエル９、Ｐ型ウエル１０、
及びＰ型の分離領域１１をそれぞれ形成する。

【００１７】次に、図１０２に示すように、バイポーラ
トランジスタ、ＣＭＯＳトランジスタの形成領域を含む
基板上の全面に、ゲート酸化膜１２を形成したあと、Ｎ
型ポリシリコン膜１３ａとタングステンシリサイド（Ｗ
Ｓｉ）膜１３ｂを、例えばそれぞれ２００ｎｍずつ堆積
する。その後、フォトレジストパターン１４をマスクと
してゲート電極１３のパターニングを行う。

【００１８】次に、図１０３に示すように、ゲート電極
１３のパターニング終了後、ＰＭＯＳトランジスタのソ
ース／ドレイン領域１５ａを形成するために、フォトレ
ジストパターン１６をマスクとして、ＰＭＯＳトランジ
スタのソース／ドレイン形成領域にＰ型不純物６３を注
入する。具体的には、例えば、ＢＦ₂ ⁺イオンを注入エネ
ルギー約２５ＫｅＶ、注入量約７×１０¹³ｃｍ^-2で注入
する。

【００１９】続いて、図１０４に示すように、ＮＭＯＳ
トランジスタのソース／ドレイン領域１７ａを形成する
ために、フォトレジストパターン１８をマスクとして、
ＮＭＯＳトランジスタのソース／ドレイン領域１７ａに
Ｎ型不純物６４を注入する。具体的には、例えば、Ａｓ
⁺イオンを注入エネルギー約６０ＫｅＶ、注入量約３×
１０¹³ｃｍ^-2で注入する。

【００２０】次に、図１０５に示すように、ＣＶＤ（Ｃ
ｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）
酸化膜を例えば２００ｎｍ程度堆積したあと、酸化膜ド
ライエッチングを行い、ゲート電極１３の側面に側壁酸
化膜１９を形成する。

【００２１】続いて、図１０６に示すように、ＰＭＯＳ
トランジスタのソース／ドレイン領域１５ｂを形成する
ために、フォトレジストパターン２０をマスクとして、
ＰＭＯＳトランジスタのソース／ドレイン形成領域にＰ
型不純物６５を注入する。具体的には、例えば、ＢＦ₂ ⁺
イオンを注入エネルギー約２０ＫｅＶ、注入量約４×１
０¹⁵ｃｍ^-2で注入する。

【００２２】同様に、図１０７に示すように、ＮＭＯＳ
トランジスタのソース／ドレイン領域１７ｂを形成する
ために、フォトレジストパターン２１をマスクとして、
ＮＭＯＳトランジスタのソース／ドレイン形成領域にＮ
型不純物６６を注入する。具体的には、例えば、Ａｓ⁺
イオンを注入エネルギー約５０ＫｅＶ、注入量約４×１
０¹⁵ｃｍ^-2で注入する。

【００２３】次に、図１０８に示すように、全面にポリ
シリコン２３を例えば２００ｎｍ程度堆積した後、Ｐ型
不純物を注入する。具体的には、例えば、ＢＦ₂ ⁺イオン
を注入エネルギー約４０ＫｅＶ、注入量約４×１０¹⁵ｃ
ｍ^-2で注入する。続いて、全面にＣＶＤ酸化膜２２を例
えば２００ｎｍ程度堆積したあと、フォトレジストパタ
ーンをマスクとして、ドライエッチングを行いバイポー
ラトランジスタのベース電極２３ａを形成する。

【００２４】次に、フォトレジストパターンをマスクと
して、真性ベース領域２４ａの形成用のＰ型不純物注入
を行う。具体的には、例えば、ＢＦ₂ ⁺イオンを注入エネ
ルギー約２０ＫｅＶ、注入量約８×１０¹³ｃｍ^-2で注入
する。その後、図１０９に示すように、全面にＣＶＤ酸
化膜を例えば２００ｎｍ程度堆積したあと酸化膜ドライ
エッチングを行い、ベース電極側壁に側壁酸化膜２５を
形成する。

【００２５】次に、図１１０に示すように、全面にポリ
シリコン２６を例えば２００ｎｍ程度堆積した後、Ｎ型
不純物６７を注入する。具体的には、例えば、Ａｓ⁺イ
オンを注入エネルギー約５０ＫｅＶ、注入量約１×１０
¹⁶ｃｍ^-2で注入する。その後、８５０℃、３０分程度の
熱処理を行うことにより、エミッタ領域２７を形成す
る。

【００２６】次に、図１１１に示すように、全面にＣＶ
Ｄ酸化膜２８を例えば２００ｎｍ程度堆積したあと、フ
ォトレジストパターン２９をマスクとして、ドライエッ
チングを行い、バイポーラトランジスタのエミッタ電極
２６ａを形成する。

【００２７】続いて、図１１２に示すように、抵抗素子
３０ａを形成するために、全面にポリシリコン３０を例
えば２００ｎｍ程度堆積した後、所望の抵抗値になるよ
うに注入量、注入エネルギーを合わせ込んだ、例えばＢ
Ｆ２＋などのＰ型又はＮ型不純物６８を注入する。

【００２８】次に、図１１３に示すように、全面にＣＶ
Ｄ酸化膜３１を例えば２００ｎｍ程度堆積したあと、フ
ォトレジストパターンをマスクとして、ドライエッチン
グを行いポリシリコン抵抗３０ａを形成する。

【００２９】次に、層間絶縁膜３２を形成後、エミッタ
電極２６ａ、ベース電極２３、コレクタウォール８、ソ
ース／ドレイン領域１５、１７、ゲート電極１３、及び
ポリシリコン抵抗３０ａ上の層間絶縁膜３２に、コンタ
クトホール３３を開口し、コンタクトホール３３内に例
えばタングステン等の金属膜３４を埋め込み、続いてそ
の上面に例えばアルミニウム配線等の金属配線３５を形
成することにより、図９９に示したような半導体装置を
形成する。

【００３０】以下に、第２の従来の半導体装置につい
て、図１１４乃至図１１８に基づいて説明する。図１１
４及び図１１５は第２の従来のＢｉＣＭＯＳ半導体装置
の構造を示す要部断面図である。ここで、図１１４にて
示す構造は、フィールド酸化膜７がエッチングされずに
残っている場合の構造であるのに対し、図１１５にて示
す構造は、フィールド酸化膜７がエッチングされほとん
ど除去されてしまった場合の構造である。

【００３１】図１１４及び図１１５に示されるように、
第２の従来の半導体装置の構造は、第１の従来の半導体
装置の断面構造図に示す構造とほぼ同じだが、エミッタ
電極２６ａ、外部ベース引出し電極２３ａ、コレクタウ
ォール８、ゲート電極１３、及びソース／ドレイン領域
１５、１７上には、金属シリサイド膜３９が形成されて
いる。これは、各電極、各領域の低抵抗化のために形成
されている。

【００３２】つぎに、このように構成された、第２の従
来の半導体装置の製造方法について図１１６乃至図１１
８を用いて説明する。図１１６乃至図１１８はこの順に
第２の従来の半導体装置の製造方法を工程順に示す要部
断面図である。

【００３３】図１０１と同様な工程を経た後、図１１６
に示すように、バイポーラトランジスタ形成領域６０、
及びＣＭＯＳトランジスタの形成領域６１、６２を含む
基板上の全面に、ゲート酸化膜１２を形成し、Ｎ型ポリ
シリコン膜１３ｃを例えば２００ｎｍ程度、ＣＶＤ酸化
膜３６を例えば２００ｎｍ程度順次堆積する。次に、フ
ォトレジストパターン３７をマスクとしてゲート電極１
３のパターニングを行う。

【００３４】次に、図１０３から図１１３と同様な工程
を経た後、すなわち、図１１７に示すようにした後、図
１１８に示すように、フォトレジストパターン３８をマ
スクとして、シリサイド化しない部分を残すようにＣＶ
Ｄ酸化膜３１をパターニングする。

【００３５】次に、サリサイドプロセスを用いて、具体
的には、例えば、全面にコバルトをスパッタし、その
後、数回のランプアニールを行いコバルト除去すること
により、シリコン上及びポリシリコン上に金属シリサイ
ド膜を自己整合的に形成する方法を用いて、エミッタ電
極２６ａ、外部ベース引出し電極２３、コレクタウォー
ル８、ソース／ドレイン領域１５、１７、ゲート電極１
３上、及びポリシリコン抵抗３０ａのコンタクト形成領
域上に、例えばコバルトシリサイド膜３９をそれぞれ形
成することにより、図１１４及び１１５に示したような
半導体装置を形成する。

【００３６】

【発明が解決しようとする課題】しかるに、第１の従来
の半導体装置の製造方法では、バイポーラトランジスタ
のコレクタ領域６０ａは、ＣＭＯＳトランジスタ形成時
及びバイポーラトランジスタ形成時に、それぞれに１回
ずつの酸化膜ドライエッチ（図１０５及び図１０９）、
並びに、ＣＭＯＳトランジスタ形成時に１回（図１０
２）とバイポーラトランジスタ形成時に３回（図１０
８、図１１１、図１１３）のポリシリコンドライエッチ
にさらされてしまう。

【００３７】ここで、上記ドライエッチングによりダメ
ージを受けた範囲を各図中に示した。具体的には、図１
０５中におけるＤＥ１、図１０８中におけるＤＥ２、図
１０９中におけるＤＥ３、図１１１中におけるＤＥ４、
図１１３中におけるＤＥ５であり、図１０２においては
図示していない。

【００３８】又、バイポーラトランジスタのエミッタ／
ベース形成領域６０ｂは、ＣＭＯＳトランジスタ形成時
に１回の酸化膜ドライエッチ（図１０５）及びポリシリ
コンドライエッチ（図１０２）にさらされてしまう。

【００３９】加えて、ＣＭＯＳトランジスタ形成領域６
１、６２は、バイポーラトランジスタ形成時に１回の酸
化膜ドライエッチ（図１０９）と３回のポリシリコンド
ライエッチ（図１０８、図１１１、図１１３）にさらさ
れてしまう。

【００４０】特に、コレクタ領域８とソース／ドレイン
領域１５、１７表面をポリシリコンドライエッチする工
程が３回あり、そのため、コレクタ領域８とソース／ド
レイン領域１５、１７表面が凸凹になり、注入された領
域８が部分的に減少したり、ソース／ドレイン領域１
５、１７が大きくエッチングされるなどし、接合リーク
や特性のばらつきなどの特性不良を生じていた。

【００４１】さらに、掘れ量が多くなったり、あるいは
掘れ量がばらつくなどする場合が多く、これによりコン
タクトホール３３のアスペクト比（コンタクトホール深
さ／コンタクトホール径）が大きくなったり、ばらつき
を生じ、場所によって大きくなったり小さくなったりし
ていた。アスペクト比が大きくなると、エッチングガス
がコンタクトホール底部まで十分行き届かず、エッチン
グ不良を起こしたり、エッチング時に反応生成物がで
き、コンタクト抵抗が上昇するなどの不良を生じてい
た。

【００４２】また、エミッタ及びベースコンタクトは、
バイポーラトランジスタ形成領域６０ｂ表面に露出して
いるので、形成領域表面をドライエッチにさらす回数が
多いほど、エミッタ及びベース電流リークを生じる場合
が多かった。

【００４３】また、ポリシリコン抵抗３０ａは抵抗形成
専用にポリシリコン膜３０を形成していたので、工程数
が多くなっていた。

【００４４】又、第２の従来のＢＩＣＭＯＳ素子の製造
方法では、バイポーラトランジスタコレクタウォール８
上、及びＣＭＯＳトランジスタソース／ドレイン領域１
５、１７上は、さらに１回の酸化膜ドライエッチ（図１
１８中のＤＥ６）にさらされてしまう。このように、多
くのドライエッチが行われると、フィールド酸化膜７が
ドライエッチングにさらされるため、酸化膜厚が減少し
てしまう。

【００４５】最悪の場合、図１１５に示すようにフィー
ルド酸化膜７が無くなり、このような状況でシリサイド
膜３９を形成した場合には、ＮＭＯＳとＰＭＯＳのソー
ス／ドレイン１５と１７間がシリサイド膜３９でつなが
り、ショートしたり、ＰＭＯＳのソース／ドレイン１５
とＰ型分離領域１１、Ｐ型下面分離領域５、及びＰ型シ
リコン基板１がつながり、ショートし、トランジスタ動
作の不良を生じる場合があった。

【００４６】この発明は、上記した点に鑑みてなされた
ものであり、ＭＯＳトランジスタの形成時のエッチング
ダメージが、バイポーラトランジスタが形成される領域
に及ぶことを防止するとともに、バイポーラトランジス
タの形成時のエッチングダメージが、ＭＯＳトランジス
タが形成される領域に及ぶことを防止し、加えて、トラ
ンジスタ形成時の酸化膜のエッチングなどによる分離酸
化膜の膜厚の減少を抑制して、半導体装置の素子分離性
能の劣化を防止することを目的とするものである。

【００４７】

【課題を解決するための手段】本発明における半導体装
置の製造方法は、バイポーラトランジスタ及びＭＯＳト
ランジスタを半導体基板の同一主面に形成する半導体装
置の製造方法において、上記半導体基板主面の上記バイ
ポーラトランジスタが形成される領域及び上記ＭＯＳト
ランジスタが形成される領域の上に、上記ＭＯＳトラン
ジスタのゲート電極の形成材料を堆積する工程と、上記
ゲート電極の形成材料をパターニングして、上記ゲート
電極を形成するとともに、上記バイポーラトランジスタ
が形成される領域上に上記材料を残存させる工程と、上
記半導体基板主面の上記ＭＯＳトランジスタが形成され
る領域の上に保護膜を堆積する工程と、上記ＭＯＳトラ
ンジスタが形成される領域を上記保護膜にて覆った状態
で、上記バイポーラトランジスタのベース及びエミッタ
電極を形成する工程とを含むものである。

【００４８】又、バイポーラトランジスタが形成される
領域上にゲート電極の形成材料を残存させた状態で、上
記ゲート電極の側面にサイドウォールを形成する工程を
含むものである。

【００４９】又、上記ベース電極を形成する工程におい
て、当該ベース電極を保護膜上に延在するように形成す
ることを特徴とするものである。

【００５０】又、ＭＯＳトランジスタが形成される領域
を保護膜にて覆った状態においては、半導体基板主面の
バイポーラトランジスタのコレクタ領域も上記保護膜に
て覆っていることを特徴とするものである。

【００５１】又、上記エミッタ電極を形成する工程は、
バイポーラトランジスタのエミッタ領域が形成される領
域及びコレクタ領域上に、上記エミッタ電極の形成材料
を堆積する工程と、上記エミッタ電極の形成材料をパタ
ーニングして、上記エミッタ電極を形成するとともに、
上記コレクタ領域上に上記材料からなるコレクタ電極を
形成する工程とを含むことを特徴とするものである。

【００５２】又、上記エミッタ電極の形成材料を堆積す
る工程において、当該エミッタ電極の形成材料を、ベー
ス電極の膜厚と同じか又はそれよりも厚い膜厚となるよ
うに堆積することを特徴とするものである。

【００５３】又、上記エミッタ電極の形成材料を堆積す
る工程において、当該エミッタ電極の形成材料を、コレ
クタ領域の幅の半分に等しいか又はそれよりも厚い膜厚
となるように堆積することを特徴とするものである。

【００５４】又、上記コレクタ電極を形成する工程にお
いて、当該コレクタ電極をコレクタ領域近傍の分離酸化
膜上に延在するように形成することを特徴とするもので
ある。

【００５５】又、コレクタ電極の分離酸化膜上に延在す
る部分を、抵抗素子として用いることを特徴とするもの
である。

【００５６】又、上記エミッタ電極を形成する工程は、
バイポーラトランジスタのエミッタ領域が形成される領
域及び半導体基板主面に形成された分離酸化膜の上に、
上記エミッタ電極の形成材料を堆積する工程と、上記エ
ミッタ電極の形成材料をパターニングして、上記エミッ
タ電極を形成するとともに、上記分離酸化膜上に上記材
料からなる抵抗素子を形成する工程とを含むことを特徴
とするものである。

【００５７】又、上記ベース電極を形成する工程は、バ
イポーラトランジスタのベース領域が形成される領域及
び半導体基板主面に形成された分離酸化膜の上に、上記
ベース電極の形成材料を堆積する工程と、上記ベース電
極の形成材料をパターニングして、上記ベース電極を形
成するとともに、上記分離酸化膜上に上記材料からなる
抵抗素子を形成する工程とを含むことを特徴とするもの
である。

【００５８】又、上記電極を形成する工程は、電極の形
成材料を堆積する工程と上記電極の形成材料をパターニ
ングする工程との間に、上記電極の形成材料の所望の位
置にイオンを注入する工程を複数工程含むことを特徴と
するものである。

【００５９】又、上記ベース電極を形成する工程は、バ
イポーラトランジスタのベース領域が形成される領域上
に上記ベース電極の形成材料を堆積する工程と、上記ベ
ース電極の形成材料をパターニングする工程と、上記パ
ターニングされた材料の側面にサイドウォールを形成す
る工程と、上記サイドウォールをマスクとして半導体基
板の主面にイオンを注入する工程とを含むことを特徴と
するものである。

【００６０】又、上記ベース電極を形成する工程は、バ
イポーラトランジスタのベース領域が形成される領域上
に上記ベース電極の形成材料を堆積する工程と、上記ベ
ース電極の形成材料をパターニングする工程と、上記パ
ターニングされた材料をマスクとして半導体基板の主面
にイオンを注入する工程と、上記パターニングされた材
料の側面にサイドウォールを形成する工程と、記サイド
ウォールをマスクとして上記半導体基板の主面に再度イ
オンを注入する工程とを含むことを特徴とするものであ
る。

【００６１】又、保護膜をエッチングし半導体基板主面
の一部を露出させる工程と、上記露出した基板主面の一
部にシリサイド膜を形成する工程とを含むものである。

【００６２】又、保護膜をエッチングする工程とシリサ
イド膜を形成する工程との間に、エミッタ電極の側面に
サイドウォールを形成する工程を含むものである。

【００６３】又、上記保護膜をエッチングし半導体基板
主面の一部を露出させる工程は、エミッタ電極を覆うよ
うにサイドウォールの形成材料を堆積する工程と、上記
保護膜とサイドウォールの形成材料を同時にエッチング
し、半導体基板主面の一部を露出させるとともにエミッ
タ電極の側面にサイドウォールを形成する工程を含むこ
とを特徴とするものである。

【００６４】

【発明の実施の形態】実施の形態１．以下に、この発明
の実施の形態１について、図１乃至図１４に基づいて説
明する。図１乃至図１４はこの発明の実施の形態１にお
ける半導体装置の製造方法を工程順に示す要部断面図で
ある。

【００６５】まず、図１に示すように、Ｐ型シリコン基
板本体１上にＮ＋型のコレクタ埋め込層２、Ｎ＋型埋め
込層３、Ｐ＋型埋め込層４、及びＰ＋型下面分離領域５
を形成した後、それらの上面にＮ型のエピタキシャル層
６を形成して、半導体基板５０を形成する。続いて、基
板５０表面にフィールド酸化膜７を形成し、その後、Ｎ
＋型コレクタウォール領域８、Ｎ型ウエル９、Ｐ型ウエ
ル１０、及びＰ型の分離領域１１をそれぞれ形成する。

【００６６】次に、図２に示すように、バイポーラトラ
ンジスタの形成領域６０、ＰＭＯＳトランジスタの形成
領域６１、及びＮＭＯＳトランジスタの形成領域６２を
含む基板５０上に、ゲート酸化膜１２を形成したあと、
例えば１００ｎｍ程度の膜厚のポリシリコン膜１３ａ及
び例えば１００ｎｍ程度の膜厚のＷＳｉ膜１３ｂからな
る積層膜を順次堆積する。続いて、この積層膜１３ａ、
１３ｂをパターニングして、ＣＭＯＳトランジスタ形成
領域６１、６２上にゲート電極１３を形成するととも
に、バイポーラトランジスタのエミッタ／ベース形成領
域６０ｂ上を覆い隠すように当該積層膜１３ａ、１３ｂ
を残存させる。

【００６７】次に、図３に示すように、ＰＭＯＳトラン
ジスタのソース／ドレイン形成領域に開口するフォトレ
ジストパターン１６を形成し、これをマスクとしてＰ型
不純物６３を注入し、ＰＭＯＳトランジスタのソース／
ドレイン領域１５ａを形成する。具体的には、例えば、
ＢＦ₂ ⁺イオンを注入エネルギー約２５ＫｅＶ、注入量約
７×１０¹³ｃｍ^-2で注入する。この時、バイポーラトラ
ンジスタのベース／エミッタ形成領域６０ｂ及びコレク
タ領域６０ａにＰ型不純物６３が注入されないように、
フォトレジスト１６をパターニングしておく。

【００６８】続いて、図４に示すように、ＮＭＯＳトラ
ンジスタのソース／ドレイン形成領域に開口するフォト
レジストパターン１８を形成し、これをマスクとしてＮ
型不純物６４を注入し、ＮＭＯＳトランジスタのソース
／ドレイン領域１７ａを形成する。具体的には、例え
ば、Ａｓ⁺イオンを注入エネルギー約６０ＫｅＶ、注入
量約３×１０¹³ｃｍ^-2で注入する。この場合も、バイポ
ーラトランジスタのベース／エミッタ形成領域６０ｂと
コレクタ領域６０ａにＮ型不純物６４が注入されないよ
うに、フォトレジスト１８をパターニングしておく。

【００６９】続いて、図５に示すように、ＣＶＤ酸化膜
を例えば２００ｎｍ程度堆積したあと、酸化膜ドライエ
ッチングを行い、ゲート電極側壁に側壁酸化膜１９を形
成する。この側壁酸化膜１９及びフォトレジストパター
ン２０をマスクとして、ＰＭＯＳトランジスタのソース
／ドレイン領域にＰ型不純物６５を注入して、ソース／
ドレイン領域１５ｂを形成する。具体的には、例えば、
ＢＦ₂ ⁺イオンを注入エネルギー約２０ＫｅＶ、注入量約
４×１０¹⁵ｃｍ^-2で注入する。

【００７０】この場合も、先の工程と同様に、バイポー
ラトランジスタのベース／エミッタ形成領域６０ｂとコ
レクタ領域６０ａにＰ型不純物６５が注入されないよう
に、フォトレジスト２０をパターニングしておく。

【００７１】同様に、図６に示すように、上記側壁酸化
膜１９及びフォトレジストパターン２１をマスクとし
て、ＮＭＯＳトランジスタのソース／ドレイン領域にＮ
型不純物６６を注入して、ソース／ドレイン領域１７ｂ
を形成する。具体的には、例えば、Ａｓ⁺イオンを注入
エネルギー約５０ＫｅＶ、注入量約４×１０¹⁵ｃｍ^-2で
注入する。ここでも、バイポーラトランジスタのベース
／エミッタ形成領域６０ｂとコレクタ領域６０ａにＮ型
不純物６６が注入されないように、フォトレジスト２１
をパターニングしておく。

【００７２】次に、図７に示すように、ＣＶＤ酸化膜を
例えば３００ｎｍ程度堆積し、ＣＭＯＳトランジスタ形
成領域６１、６２を覆い隠すようにＣＶＤ酸化膜４０を
パターニングする。

【００７３】次に、図８に示すように、バイポーラトラ
ンジスタ形成領域６０ｂ上に当該形成領域６０ｂを覆い
隠すように形成されている積層膜１３ａ、１３ｂを除去
する。この時、コレクタウォール８表面がエッチングに
さらされ、基板５０が積層膜１３ａ、１３ｂの厚さ、即
ちゲート電極１３の厚さ以上掘られる。ここで、積層膜
１３ａ、１３ｂのエッチングは、ゲート酸化膜１２に対
し高い選択比を有する条件、即ち積層膜１３ａ、１３ｂ
のエッチングレートがゲート酸化膜１２に対し大きい条
件で行うので、エミッタ／ベース形成領域６０ｂが掘ら
れるようなことはない。

【００７４】次に、図９に示すように、全面にポリシリ
コン２３を例えば１００ｎｍ程度堆積した後、Ｐ型不純
物６９を注入する。具体的には、例えば、ＢＦ₂ ⁺イオン
を注入エネルギー約４０ＫｅＶ、注入量約４×１０¹⁵ｃ
ｍ^-2で注入する。

【００７５】次に、図１０に示すように、全面にＣＶＤ
酸化膜２２を例えば３００ｎｍ程度堆積したあと、フォ
トレジストパターン４１をマスクとしてドライエッチン
グを行い、バイポーラトランジスタのベース電極２３ａ
を形成する。ベース電極２３ａ用ポリシリコン２３をエ
ッチングする際、コレクタウォール８表面が当該ポリシ
リコン２３の膜厚以上エッチングされる。

【００７６】この時、ＣＭＯＳトランジスタ形成領域６
１、６２上にはＣＶＤ酸化膜４０があり、ベースポリシ
リコン２３のエッチングレートに比べＣＶＤ酸化膜４０
のエッチングレートは低く、ほとんどエッチングされな
い。これにより、ＣＭＯＳトランジスタ形成領域９１、
６２はベース電極２３ａ形成時のエッチングから保護さ
れることになる。

【００７７】次に、図１１に示すように、真性ベース領
域２４ａ形成用のＰ型不純物７０の注入を行う。具体的
には、例えば、ＢＦ₂ ⁺イオンを注入エネルギー約２０Ｋ
ｅＶ、注入量約８×１０¹³ｃｍ^-2で注入する。

【００７８】次に、図１２に示すように、全面にＣＶＤ
酸化膜を例えば２００ｎｍ程度堆積したあと、酸化膜ド
ライエッチングを行い、ベース電極側壁に側壁酸化膜２
５を形成する。この時、ＣＶＤ酸化膜４０の膜厚は減少
するが、その減少分は５０〜６０ｎｍ程度であり、ＣＶ
Ｄ酸化膜４０が完全になくなることはなく、ＣＭＯＳト
ランジスタ形成領域６１、６２にはダメージが入らな
い。

【００７９】続いて、全面にポリシリコン２６を例えば
１００ｎｍ程度堆積し、その後、Ｎ型不純物６７を注入
する。具体的には、例えば、Ａｓ⁺イオンを注入エネル
ギー約５０ＫｅＶ、注入量約１×１０¹⁶ｃｍ^-2で注入す
る。

【００８０】続いて、図１３に示すように、熱処理を行
いＮ型不純物６７を拡散させる。尚、最終的なエミッタ
領域２７は、上記ポリシリコン２６にＮ型不純物６７を
注入した後の全熱処理で決定される。全面にＣＶＤ酸化
膜２８を例えば２００ｎｍ程度堆積したあと、フォトレ
ジストパターン２９をマスクとしてドライエッチングを
行い、バイポーラトランジスタのエミッタ電極２６ａを
形成する。この際にも、ＣＭＯＳトランジスタ形成領域
６１、６２上にはＣＶＤ酸化膜４０が存在しており、Ｃ
ＭＯＳトランジスタにダメージは入らない。

【００８１】次に、図１４に示すように、層間絶縁膜３
２を形成後、エミッタ電極２６ａ、外部ベース引出し電
極２３ａ、コレクタウォール８、ソ−ス／ドレイン領域
１５，１７、及びゲート電極１３上の層間絶縁膜３２
に、コンタクトホール３３を開口後、コンタクトホール
３３内に例えばタングステン等の金属膜３４を埋め込
み、続いて、その上面に例えばアルミニウム配線等の金
属配線３５を形成することにより半導体装置を形成す
る。

【００８２】このように、本実際の形態においては、Ｃ
ＭＯＳトランジスタのゲート電極１３形成時には、エミ
ッタ／ベース形成領域６０ｂ上にも積層膜１３ａ、１３
ｂを形成するので、エミッタ／ベース形成領域６０ｂ上
がゲート電極１３形成時のドライエッチングにさらされ
てダメージを受けることはない。また、ゲート電極側壁
酸化膜１９形成時にも、積層膜１３ａ、１３ｂがエミッ
タ／ベース形成領域６０ｂ上に形成されているので、当
該サイドウォール１９形成時のドライエッチングのダメ
ージにさらされない。

【００８３】加えて、バイポーラトランジスタのベース
電極２３ａ形成時、及びエミッタ電極２６ａ形成時、及
びベース電極側壁酸化膜２５形成時においては、ＣＭＯ
Ｓトランジスタ形成領域６１、６２上をＣＶＤ酸化膜４
０で覆い隠しているので、ＣＭＯＳトランジスタ形成領
域６１、６２上がドライエッチングにさらされダメージ
を受けることはない。

【００８４】このようにバイポーラトランジスタ形成時
に、ＣＭＯＳトランジスタ上はＣＶＤ酸化膜４０の保護
膜に覆われており、バイポーラトランジスタのエッチン
グダメージを受けない。また、ＣＭＯＳトランジスタ形
成時に、バイポーラトランジスタは積層膜１３ａ、１３
ｂにより覆われているので、エミッタ／ベース形成領域
６０ｂがエッチングダメージを受けることがない。

【００８５】さらに、バイポーラトランジスタ形成領域
６０ｂの保護はゲート電極形成材料１３ａ、１３ｂで兼
ねており、ＣＭＯＳトランジスタ形成領域６１、６２の
保護はＣＶＤ酸化膜４０の保護のみで行え、工程数の増
加をマスク１枚の増加のみに抑えるとができ、コストの
増加を最小限に留めることが可能となる。

【００８６】また、ＣＭＯＳトランジスタ形成後、バイ
ポーラトランジスタを形成するので、当該バイポーラト
ランジスタにかかる熱処理を極力少なくでき、浅い接合
などの形成が可能となる。したがって、高速性能に優れ
たバイポーラトランジスタを形成できる。加えて、バイ
ポーラトランジスタ、ＣＭＯＳトランジスタ共に、エッ
チングダメージを受けないので、常に、ばらつきの少な
い安定した良好な特性が得られる効果がある。

【００８７】実施の形態２．以下に、この発明の実施の
形態２について、図１５乃至図１８に基づいて説明す
る。図１５乃至図１８はこの発明の実施の形態２におけ
る半導体装置の製造方法を工程順に示す要部断面図であ
る。本実施の形態においては、例えば、前述の実施の形
態１の図１に示される工程まで同様に製造する。

【００８８】次に、図１５に示すように、バイポーラト
ランジスタ形成領域６０、ＣＭＯＳトランジスタ形成領
域６１、６２を含む基板５０上に、ゲート酸化膜１２を
形成したあと、例えば１００ｎｍ程度の膜厚のポリシリ
コン膜１３ａ及び例えば１００ｎｍ程度の膜厚のＷＳｉ
膜１３ｂからなる積層膜を順次堆積する。続いて、この
積層膜１３ａ、１３ｂをパターニングして、ＣＭＯＳト
ランジスタ形成領域６１、６２上にゲート電極１３を形
成するとともに、バイポーラトランジスタのエミッタ／
ベース形成領域６０ｂ及びコレクタ領域６０ａ上を覆い
隠すように当該積層膜１３ａ、１３ｂを残存させる。

【００８９】次に、前述の実施の形態１の図３乃至図６
に示される工程と同様に製造する。その後、図１６に示
すように、実施の形態１の図７に示される工程と同様
に、ＣＶＤ酸化膜４０を堆積し、ＣＭＯＳトランジスタ
形成６１、６２上を覆い隠すようにＣＶＤ酸化膜４０を
パターニングし、続いて、バイポーラトランジスタのエ
ミッタ／ベース形成領域６０ｂおよびコレクタ領域６０
ａ上を覆い隠すように形成されている積層膜１３ａ、１
３ｂを除去する。

【００９０】次に、実施の形態１の図９と同様の工程を
経た後、図１７に示すように、ベース電極２３ａを形成
する。ここで、ベース電極用ポリシリコン２３をエッチ
ングする際に、コレクタウォール８表面がポリシリコン
２３の膜厚以上エッチングされる。

【００９１】以下、実施の形態１の図１１乃至図１４と
同様の工程を経て、図１８に示すような半導体装置を形
成する。

【００９２】このように、本実際の形態においては、Ｃ
ＭＯＳトランジスタのゲート電極１３形成時には、バイ
ポーラトランジスタのコレクタ領域６０ａ上にも積層膜
１３ａ、１３ｂを形成するので、コレクタ領域６０ａ上
がゲート電極１３形成時のドライエッチングにさらされ
てダメージを受けることはなく、また、このときのコレ
クタウォール８表面の基板掘れがなくなる。

【００９３】さらに、ＣＭＯＳトランジスタのサイドウ
ォール１９形成時のエッチングダメージがコレクタウォ
ール８上に入ることがなく、また、このときのコレクタ
ウォール８表面の基板掘れがなくなる。

【００９４】したがって、実施の形態１と同様の効果に
加え、実施の形態１よりもコレクタウォール８上のコン
タクトホール３３のアスペクト比が小さくなり、容易に
コンタクトホール３３のエッチングを行なうことができ
るようになる。

【００９５】実施の形態３．以下に、この発明の実施の
形態３について、図１９乃至図２２に基づいて説明す
る。図１９乃至図２２はこの発明の実施の形態３におけ
る半導体装置の製造方法を工程順に示す要部断面図であ
る。

【００９６】本実施の形態においては、例えば、前述の
実施の形態１の図１乃至図６に示される工程まで同様に
製造する。次に、図１９に示すように、ＣＭＯＳトラン
ジスタ形成６１、６２上およびバイポーラトランジスタ
のコレクタ領域６０ａ上を覆い隠すように、ＣＶＤ酸化
膜４０をパターニングする。

【００９７】次に、図２０に示すように、バイポーラト
ランジスタ形成領域６０ｂを覆い隠すように形成されて
いる積層膜１３ａ、１３ｂを除去する。この時、バイポ
ーラトランジスタのコレクタ領域６０ａ上にＣＶＤ酸化
膜４０が形成されているので、コレクタウォール８表面
がエッチングされず基板掘れがない。

【００９８】次に、実施の形態１に示した図９と同様の
工程を経た後、図２１に示すようにベース電極２３ａを
形成する。ここで、ベース電極用ポリシリコン２３をエ
ッチングする際、ＣＶＤ酸化膜４０が形成されているの
で、コレクタウォール８表面がエッチングされず基板掘
れがなくなる。

【００９９】以下、実施の形態１と同様の図１１乃至図
１４と同様の工程を経て、図２２に示すような半導体装
置を形成する。

【０１００】このように、本実際の形態においては、バ
イポーラトランジスタのコレクタ領域６０ａ上を覆い隠
すようにＣＶＤ酸化膜４０が形成されているので、バイ
ポーラトランジスタ形成領域６０ｂ上の積層膜１３ａ、
１３ｂを除去する際、さらに、ベース電極２３ａ及びエ
ミッタ電極２６ａを形成する際、及び、ベース電極の側
壁酸化膜２５を形成する際、コレクタウォール８表面が
エッチングされず、基板掘れがなくなる。

【０１０１】したがって、実施の形態１に示した効果に
加え、実施の形態１よりもコレクタウォール８上のアス
ペクト比が小さくなり、さらに容易にコンタクトホール
３３のエッチングを行なうことができるようになる。

【０１０２】実施の形態４．以下に、この発明の実施の
形態４について、図２３及び図２４に基づいて説明す
る。図２３及び図２４はこの発明の実施の形態４におけ
る半導体装置の製造方法を工程順に示す要部断面図であ
る。本実施の形態においては、例えば、前述の実施の形
態１の図１乃至図６に示される工程まで同様に製造す
る。

【０１０３】次に、実施の形態１の図７に示す工程と同
様に、ＣＶＤ酸化膜４０を堆積する。ここでは、図２３
に示すように、バイポーラトランジスタのエミッタ／ベ
ース領域６０ｂ以外の領域を覆い隠すように、ＣＶＤ酸
化膜４０をパターニングする。

【０１０４】次に、バイポーラトランジスタ形成領域６
０ｂ上に形成領域６０ｂを覆い隠すように形成されてい
る積層膜１３ａ、１３ｂを除去する。この時、バイポー
ラトランジスタのコレクタ領域６０ａ上にＣＶＤ酸化膜
４０が形成されているのでコレクタウォール８表面がエ
ッチングされず基板掘れがない。

【０１０５】以下、実施の形態１の図９乃至図１４と同
様の工程を経て、図２４に示されるような半導体装置を
形成する。

【０１０６】このように、本実際の形態においては、バ
イポーラトランジスタのエミッタ／ベース領域６０ｂ以
外の領域がＣＶＤ酸化膜４０で覆われているので、バイ
ポーラトランジスタのエミッタ／ベース領域６０ｂ上の
積層膜１３ａ、１３ｂを除去する際、さらに、ベース電
極２３ａ及びエミッタ電極２６ａを形成する際、及び、
ベース電極の側壁酸化膜２５を形成する際、コレクタウ
ォール８表面がエッチングされず基板掘れがなくなる。

【０１０７】したがって、実施の形態１の効果に加え、
コレクタウォール８上のコンタクトホール３３のアスペ
クト比が小さくなり、容易にコンタクトホール３３のエ
ッチングを行なうことができるようになる。

【０１０８】実施の形態５．以下に、この発明の実施の
形態５について、図２５乃至図２７に基づいて説明す
る。図２５乃至図２７はこの発明の実施の形態５におけ
る半導体装置の製造方法を工程順に示す要部断面図であ
る。本実施の形態においては、例えば、前述の実施の形
態１の図１乃至図６に示される工程まで同様に製造す
る。

【０１０９】次に、実施の形態１の図７に示す工程と同
様に、ＣＶＤ酸化膜４０を堆積する。ここでは、図２５
に示すように、バイポーラトランジスタのエミッタ／ベ
ース領域６０ｂ以外の領域を、ＣＶＤ酸化膜４０で覆い
隠すようにＣＶＤ酸化膜４０をパターニングする。

【０１１０】次に、バイポーラトランジスタ形成領域６
０ｂ上に形成領域６０ｂを覆い隠すように形成されてい
る積層膜１３ｓ、１３ｂを除去する。この時、バイポー
ラトランジスタのコレクタ領域６０ａ上にＣＶＤ酸化膜
４０が形成されているのでコレクタウォール８表面がエ
ッチングされず基板掘れがない。

【０１１１】次に、実施の形態１の図９と同様の工程を
経た後、図２６に示すように、ベース電極２３ａを形成
する。この時、ベース電極２３ａ周辺部がＣＶＤ酸化膜
４０上に乗り上がるように形成する。この時も、バイポ
ーラトランジスタのコレクタ領域６０ａ上にＣＶＤ酸化
膜４０が形成されているので、コレクタウォール８表面
がエッチングされず基板掘れがない。

【０１１２】以下、実施の形態１の図１１乃至図１４と
同様の工程を経て、図２７に示すような半導体装置を形
成する。

【０１１３】このように、本実際の形態においては、バ
イポーラトランジスタのエミッタ／ベース領域６０ｂ以
外の領域がＣＶＤ酸化膜４０で覆われているので、バイ
ポーラトランジスタ形成領域６０ｂ上の積層膜１３ａ、
１３ｂを除去する際、さらに、ベース電極２３ａ及びエ
ミッタ電極２６ａを形成する際、及び、ベース電極の側
壁酸化膜２５を形成する際、コレクタウォール８表面が
エッチングされず、基板掘れがなくなる。

【０１１４】したがって、実施の形態１の効果に加え、
コレクタウォール８上のコンタクトホール３３のアスペ
クト比が小さくなり、容易にコンタクトホール３３のエ
ッチングを行なうことができるようになる。

【０１１５】さらに、ベース電極２３ａ周辺部がＣＶＤ
酸化膜４０上に乗り上がるように形成されているので、
ＣＭＯＳトランジスタ形成時における酸化膜のエッチン
グ等による、フィールド酸化膜７の膜厚の減少を抑制で
き、そのため、素子分離性能の劣化を防止できる。

【０１１６】実施の形態６．以下に、この発明の実施の
形態６について、図２８及び図２９に基づいて説明す
る。図２８及び図２９はこの発明の実施の形態６におけ
る半導体装置の製造方法を工程順に示す要部断面図であ
る。本実施の形態においては、例えば、前述の実施の形
態１の図１乃至図１２に示される工程まで同様に製造す
る。

【０１１７】次に、実施の形態１の図１３に示す工程と
同様にして、バイポーラトランジスタのエミッタ電極２
６ａを形成するが、このとき、図２８に示すように、コ
レクタ領域６０ａ上にも、エミッタ電極形成用の積層膜
２６を用いてコレクタ電極２６ｂを形成する。

【０１１８】次に、実施の形態１の図１４と同様の工程
を経て、図２９に示すような半導体装置を形成する。こ
こで、実施の形態１の代わりに、実施の形態２のプロセ
スを適用しても良い。

【０１１９】本実際の形態においては、ＣＭＯＳトラン
ジスタのサイドウォール１９形成時及びベース電極のサ
イドウォール２５形成時に、コレクタウォール８表面の
基板が掘れていても、加えて、バイポーラトランジスタ
形成領域６０ｂ上の積層膜１３ａ、１３ｂを除去する際
及びベース電極２３ａを形成する際、コレクタウォール
８表面がエッチングされ基板が掘れていても、バイポー
ラトランジスタのコレクタウォール８表面上にエミッタ
電極膜の積層膜２６からなるコレクタ電極２６ｂが形成
されているので、掘れた深さを高く補正できる。

【０１２０】したがって、実施の形態１又は２の効果に
加え、コレクタウォール８上のコンタクトホール３３の
アスペクト比が小さくなり、容易にコンタクトホール３
３のエッチングを行なうことができるようになる。

【０１２１】実施の形態７．以下に、この発明の実施の
形態７について、図３０に基づいて説明する。図３０は
この発明の実施の形態７における半導体装置の製造方法
の一工程を示す要部断面図である。実施の形態７は、実
施の形態１の製造プロセスに、実施の形態６と同様に、
バイポーラトランジスタのエミッタ電極２６ａを形成す
る際に、コレクタ領域６０ａ上にもエミッタ電極膜の積
層膜２６からなるコレクタ電極２６ｂを形成するプロセ
スを適用したものである。

【０１２２】本実施の形態では、ＣＭＯＳトランジスタ
のサイドウォール１９形成時に、コレクタウォール８表
面はエッチングされ基板は掘られるが、一般に、酸化膜
のドライエッチングにおいては、シリコンに対するエッ
チングの選択比が大きい条件、即ち、（酸化膜エッチン
グレート／シリコンエッチングレ−ト）が大きい条件に
あるので、このような条件を使用すれば基板掘れ量を少
なくすることができる。

【０１２３】しかし、バイポーラトランジスタ形成領域
６０ｂ上の積層膜１３ａ、１３ｂを除去する際、さら
に、ベース電極２３ａを形成する際、コレクタウォール
８表面がエッチングされ基板が掘られる。

【０１２４】ゲート電極１３側面のサイドウォール１９
形成時の基板掘れ量がほとんど無視できるレベルにあれ
ば、コレクタウォール８表面の基板掘れ量ｔｃは、ほぼ
ゲート電極形成用の積層膜１３ａ、１３ｂの膜厚ｔ３
と、ベース電極２３ａのエッチング時のオ−バ−エッチ
ング量ｔ４を合わせた膜厚になる。一般に、オ−バ−エ
ッチング量ｔ４はベース電極２３ａ膜厚ｔ２より大きく
することはない。よって、エミッタ電極膜厚ｔ１をｔ２
＋ｔ３の膜厚又はそれより厚い膜厚に設定することによ
り、コレクタ電極２６ｂの上表面の高さをＣＭＯＳトラ
ンジスタのソース・ドレイン領域１５、１７より高く補
正できることになる。

【０１２５】このように、実施の形態１の効果に加え、
コレクタウォール８上のコンタクトホール３３のアスペ
クト比を、ソース／ドレイン領域１５、１７上のコンタ
クトホール３３のアスペクト比より小さくすることがで
きるので、ソース・ドレイン領域１５、１７上のコンタ
クトホール３３のアスペクト比を考慮するだけで良くな
り、容易にコンタクトホール３３のエッチングを行なう
ことができるようになる。

【０１２６】実施の形態８．以下に、この発明の実施の
形態８について、図３１に基づいて説明する。図３１は
この発明の実施の形態８における半導体装置の製造方法
の一工程を示す要部断面図である。実施の形態８は、実
施の形態２の製造プロセスに、実施の形態６と同様に、
バイポーラトランジスタのエミッタ電極２６ａを形成す
る際に、コレクタ領域６０ａ上にもエミッタ電極膜の積
層膜２６からなるコレクタ電極２６ｂを形成するプロセ
スを適用したものである。

【０１２７】この場合、バイポーラトランジスタのコレ
クタ領域６０ａ上にも積層膜１３ａ、１３ｂを形成した
ので、ＣＭＯＳトランジスタのサイドウォール１９形成
時および積層膜１３ａ、１３ｂ除去時に、コレクタウォ
ール８の表面が掘られることはなく、ベース電極２３ａ
を形成する時のみ、コレクタウォール８表面がエッチン
グされ基板が掘られる。

【０１２８】この場合、コレクタウォール８表面の基板
掘れ量ｔｃは、ベース電極２３ａエッチング時のオ−バ
−エッチング量ｔ４になる。一般にオ−バ−エッチング
量はベース電極２３ａ膜厚ｔ２より多くすることはな
い。よって、エミッタ電極膜厚ｔ１をベース電極２３ａ
膜厚ｔ２と同じか又はそれより厚い膜厚に設定すること
により、コレクタ電極２６ｂの上表面の高さをＣＭＯＳ
トランジスタのソース／ドレイン領域１５、１７より高
く補正できる。

【０１２９】したがって、実施の形態２の効果に加え、
コレクタウォール８上のコンタクトホール３３のアスペ
クト比を、ソース／ドレイン領域１５、１７上のコンタ
クトホール３３のアスペクト比より小さくすることがで
きるので、ソース／ドレイン領域１５、１７上のコンタ
クトホール３３のアスペクト比を考慮するだけで良くな
り、容易にコンタクトホール３３のエッチングを行なう
ことができるようになる。

【０１３０】実施の形態９．以下に、この発明の実施の
形態９について、図３２に基づいて説明する。図３２は
この発明の実施の形態９における半導体装置の製造方法
の一工程を示す要部断面図である。実施の形態９は実施
の形態６の製造プロセスを応用したものだが、その特徴
は、コレクタウォール８の幅ｔ５をエミッタ電極膜厚ｔ
６の２倍以下に設定したことである。

【０１３１】この場合、ＣＭＯＳトランジスタのサイド
ウォール１９形成時にコレクタウォール８表面の基板が
掘れていても、バイポーラトランジスタ形成領域６０上
の積層膜１３ａ、１３ｂを除去する際、さらに、ベース
電極２３ａを形成する際、コレクタウォール８表面がエ
ッチングされ基板が掘れていても、バイポーラトランジ
スタのコレクタウォール８上に形成された溝（基板５０
の凹部）にエミッタ電極膜２６が完全に埋め込まれるの
で、コレクタ領域６０ａにおける上記掘れた溝を無くす
ことができる。

【０１３２】さらに、この場合、コレクタウォール８上
のコンタクトホール３３の深さが、ＣＭＯＳトランジス
タのソース／ドレイン領域１５、１７上のコンタクトホ
ール３３の深さよりも浅くなるので、コレクタウォール
８上のアスペクト比がソース／ドレイン領域１５、１７
よりも小さくなり、容易にコンタクトホール３３のエッ
チングを行なうことができるようになる。

【０１３３】したがって、実施の形態１又は２の効果に
加え、コレクタウォール８上のアスペクト比を、ソース
／ドレイン領域１５、１７上のコンタクトホール３３の
アスペクト比よりも小さくできるので、容易にコンタク
トホール３３のエッチングを行なうことができる。

【０１３４】実施の形態１０．以下に、この発明の実施
の形態１０について、図３３に基づいて説明する。図３
３はこの発明の実施の形態１０における半導体装置の製
造方法の一工程を示す要部断面図である。実施の形態１
０は実施の形態６の製造プロセスを適用したもので、コ
レクタウォール８上の電極膜（コレクタ電極）２６ｂを
フィールド酸化膜７上に延在させ、この電極膜２６ｂへ
のコンタクトホール３３をフィールド酸化膜７上に形成
したものである。

【０１３５】本実施の形態においては、コレクタウォー
ル８表面の基板掘れに依存せず、常にコレクタ電極２６
ｂに開口するコンタクトホール３３の深さを一定に保つ
ことができ、ソース／ドレイン領域１５、１７上のコン
タクトホール３３の深さよりも浅くすることができるの
で、ソース／ドレイン領域１５、１７の場合よりも小さ
いアスペクト比がえられ、そのため、容易にコンタクト
ホール３３のエッチングを行なうことができる。

【０１３６】したがって、実施の形態１又は２の効果に
加え、フィールド酸化膜７上のアスペクト比を、ソース
／ドレイン領域１５、１７上のコンタクトホール３３の
アスペクト比よりも小さくできるので、容易にコンタク
トホール３３のエッチングを行なうことができる。

【０１３７】実施の形態１１．以下に、この発明の実施
の形態１１について、図３４乃至図３７に基づいて説明
する。図３４乃至図３７はこの発明の実施の形態１１に
おける半導体装置の製造方法を工程順に示す要部断面図
である。本実施の形態においては、例えば、前述の実施
の形態１の図１乃至図８に示される工程まで同様に製造
する。

【０１３８】次に、図３４に示すように、全面にポリシ
リコン２３を例えば１００ｎｍ程度堆積した後、全面に
Ｐ型ポリシリコン抵抗の抵抗値を決める為のＰ型不純物
７１の注入を行なう。具体的には、例えば、ＢＦ₂ ⁺イオ
ンを注入エネルギー約４０ＫｅＶ、注入量約４×１０¹³
ｃｍ^-2で注入する。

【０１３９】次に、図３５に示すように、フォトレジス
トパターン４２をマスクとして、Ｐ型ポリシリコン抵抗
となる部分に注入されぬように、上記ポリシリコン２３
にＰ型不純物７２を注入する。具体的には、例えば、Ｂ
Ｆ₂ ⁺イオンを注入エネルギー約４０ＫｅＶ、注入量約４
×１０¹⁵ｃｍ^-2で注入する。このＰ型不純物７２の注入
と前工程のＰ型不純物７１の注入をあわせて、ベース電
極２３ａへの注入量を決定している。

【０１４０】なお、外部ベース領域２４ｂは、Ｐ型不純
物７１、７２の注入工程以降の熱処理で、ベース電極２
３ａから不純物を拡散させて形成しているので、この２
回のＰ型不純物７１、７２の注入工程は、外部ベース領
域２４ｂを決定するものでもある。

【０１４１】次に、図３６に示すように、全面にＣＶＤ
酸化膜２２を例えば３００ｎｍ程度堆積したあと、フォ
トレジストパターン４１をマスクとしてドライエッチン
グを行い、バイポーラトランジスタのベース電極２３ａ
とポリシリコン抵抗４３を同時に形成する。以降、実施
の形態１の図１１乃至図１４と同様の工程を経て、図３
７に示すような半導体装置を形成する。

【０１４２】このように、ポリシリコン抵抗４３の形成
工程はベース電極２３ａの形成工程を兼ねているので、
従来例と比べ、ポリシリコンドライエッチ工程が一工程
少なくなる。また、ポリシリコン堆積工程も一回で済む
ので、従来例に比べ工程数が少なく抵抗素子を形成でき
る。

【０１４３】以上のように、本実施の形態においては、
実施の形態１の効果に加え、ドライエッチング工程を減
へらすことにより、基板表面に与えるダメージを減らす
ことができ、常に安定した良好な電気的特性が得られる
効果がある。さらに、ポリシリコン堆積工程も減るので
工程数削減効果がある。

【０１４４】尚、本実施の形態は他の実施の形態の全て
に適用可能であり、上記の効果が各々の実施の形態の効
果に加わることとなる。

【０１４５】実施の形態１２．以下に、この発明の実施
の形態１２について、図３８乃至図４１に基づいて説明
する。図３８乃至図４１はこの発明の実施の形態１２に
おける半導体装置の製造方法を工程順に示す要部断面図
である。本実施の形態においては、例えば、前述の実施
の形態１の図１乃至図８に示される工程まで同様に製造
する。

【０１４６】次に、図３８に示すように、全面にポリシ
リコン２３を例えば１００ｎｍ程度堆積した後、Ｐ型不
純物７１を注入する。具体的には、例えば、ＢＦ₂ ⁺イオ
ンを注入エネルギー約４０ＫｅＶ、注入量約４×１０¹³
ｃｍ^-2で注入する。ここでの注入は、第２のＰ型ポリシ
リコン抵抗４５ｂの抵抗値を決定するためのものであ
り、抵抗値にあわせた注入量、注入エネルギーで注入す
る必要がある。

【０１４７】次に、図３９に示すように、フォトレジス
トパターン４４をマスクとして、第２のＰ型ポリシリコ
ン抵抗が形成される領域に注入されぬように、Ｐ型不純
物７２を注入する。このＰ型不純物７２と前工程のＰ型
不純物７１の注入をあわせて、ベース電極２３ａへの注
入を決定している。ここでは、この２回のＰ型不純物注
入７１、７２により不純物濃度が規定されたポリシリコ
ン２３の一部を、第１のＰ型ポリシリコン抵抗４５ａと
して使用できる。

【０１４８】次に、図４０に示すように、全面にＣＶＤ
酸化膜２２を例えば３００ｎｍ程度堆積したあと、フォ
トレジストパターン４１をマスクとしてドライエッチン
グを行い、バイポーラトランジスタのベース電極２３ａ
とポリシリコン抵抗４５ａ、４５ｂを形成する。

【０１４９】以降、実施の形態１の図１１乃至図１４と
同様の工程を経て、図４１に示すような半導体装置を形
成する。

【０１５０】本実施の形態においては、ベース電極２３
ａの形成工程は、Ｐ型ポリシリコン抵抗４５ａ、４５ｂ
の形成工程を兼ねているので、実施の形態１１による効
果に加えて、さらなるドライエッチング工程の追加をす
ることなく、２種類のポリシリコン抵抗を同時に形成で
きる効果を有する。加えて、高集積化できる効果も有す
る。本実施の形態においては、２種類のポリシリコン抵
抗を形成しているが、これに限るものではなく、注入量
の増加、マスクの位置の調節等により、さらに多種類の
抵抗を形成することが可能となる。

【０１５１】尚、本実施の形態は他の実施の形態全てに
適用でき、上記の効果が各々の実施の形態の効果に加わ
ることとなる。

【０１５２】実施の形態１３．以下に、この発明の実施
の形態１３について、図４２乃至図４４に基づいて説明
する。図４２乃至図４４はこの発明の実施の形態１３に
おける半導体装置の製造方法を工程順に示す要部断面図
である。本実施の形態においては、例えば、前述の実施
の形態１の図１乃至図１１に示される工程まで同様に製
造する。

【０１５３】次に、図４２に示すように、エミッタ電極
の側壁酸化膜２５形成後、全面にポリシリコン２６を例
えば１００ｎｍ程度堆積し、全面にＮ型ポリシリコン抵
抗４７の抵抗値を決める為のＮ型不純物７３の注入を行
う。具体的には、例えば、Ａｓ⁺イオンを注入エネルギ
ー約５０ＫｅＶ、注入量約４×１０¹³ｃｍ^-2で注入す
る。

【０１５４】次に、図４３に示すように、フォトレジス
トパターン４６をマスクとして、Ｎ型ポリシリコン抵抗
４７が形成される部分に注入されぬように、Ｎ型不純物
７４を注入する。具体的には、例えば、Ａｓ⁺イオンを
注入エネルギー約５０ＫｅＶ、注入量約１×１０¹⁶ｃｍ
^-2で注入する。

【０１５５】このＮ型不純物７４と前工程のＮ型不純物
７３の注入をあわせて、エミッタ電極２６ａへの注入量
を決定している。なお、エミッタ領域２７は、Ｎ型不純
物７４の注入工程以降の熱処理で、エミッタ電極２６ａ
から不純物を拡散させて形成しているので、この２回の
Ｎ型不純物７３、７４の注入はエミッタ領域２７の不純
物濃度を決定するものでもある。

【０１５６】続いて、図４４に示すように、熱処理を行
いＮ型不純物を拡散させ、全面にＣＶＤ酸化膜２８を例
えば３００ｎｍ程度堆積したあと、フォトレジストパタ
ーン２９をマスクとしてドライエッチングを行い、バイ
ポーラトランジスタのエミッタ電極２６ａとポリシリコ
ン抵抗４７を形成する。その後、前述の実施の形態１の
図１４と同様の工程を経て、半導体装置を形成する。

【０１５７】このように、ポリシリコン抵抗４７の形成
工程はエミッタ電極２６ａの形成工程を兼ねているの
で、従来例と比べ、ポリシリコンドライエッチ工程が一
工程少なくなる。また、ポリシリコン堆積工程も一回で
済むので、従来例に比べ工程数が少なく抵抗素子を形成
できる。

【０１５８】以上のように、実施の形態１の効果に加
え、ドライエッチング工程を減らすことにより、基板表
面に与えるダメージを減らすことができ、常に安定した
良好な特性が得られる効果がある。さらに、ポリシリコ
ン堆積工程も減るので工程数削減効果がある。

【０１５９】尚、本実施の形態は他の実施の形態全てに
適用でき、上記の効果が各々の実施の形態の効果に加わ
ることとなる。

【０１６０】実施の形態１４．以下に、この発明の実施
の形態１４について、図４５乃至図４７に基づいて説明
する。図４５乃至図４７はこの発明の実施の形態１４に
おける半導体装置の製造方法を工程順に示す要部断面図
である。本実施の形態においては、例えば、前述の実施
の形態１の図１乃至図１１に示される工程まで同様に製
造する。

【０１６１】次に、図４５に示すように、エミッタ側壁
酸化膜２５形成後、全面にポリシリコン２６を例えば１
００ｎｍ程度堆積し、全面に第２のＮ型ポリシリコン抵
抗４９ｂを決める為のＮ型不純物７３の注入を行なう。
具体的には、例えば、Ａｓ⁺イオンを注入エネルギー約
５０ＫｅＶ、注入量約４×１０¹³ｃｍ^-2で注入する。こ
こでの注入は、第２のＮ型ポリシリコン抵抗４９ｂを決
定するためのもので、抵抗値にあわせた注入量、注入エ
ネルギーで注入する必要がある。

【０１６２】次に、図４６に示すように、フォトレジス
トパターン４８をマスクとして、第２のＮ型ポリシリコ
ン抵抗４９ｂが形成される部分に注入されぬように、Ｎ
型不純物７４を注入する。このＮ型不純物７４と前工程
のＮ型不純物７３の注入をあわせて、エミッタ電極２６
ａへの注入を決定している。ここでは、この２回のＮ型
不純物７３、７４の注入により不純物濃度が規定された
ポリシリコン２６を、第１のＮ型ポリシリコン抵抗４９
ａとして使用できる。

【０１６３】続いて、図４７に示すように、熱処理を行
いＮ型不純物を拡散させ、全面にＣＶＤ酸化膜２８を例
えば３００ｎｍ程度堆積したあと、フォトレジストパタ
ーン２９をマスクとしてドライエッチングを行い、バイ
ポーラトランジスタのエミッタ電極２６ａとポリシリコ
ン抵抗４９ａ、４９ｂを形成する。その後、前述の実施
の形態１の図１４と同様の工程を経て、半導体装置を形
成する。

【０１６４】本実施の形態においては、エミッタ電極２
６ａの形成工程はＮ型ポリシリコン抵抗４９ａ、４９ｂ
の形成工程を兼ねているので、実施の形態１３による効
果に加え、さらなるドライエッチング工程の追加がな
く、２種類のポリシリコン抵抗を同時に形成できる効果
がある。また、高集積化できる効果もある。

【０１６５】本実施の形態においては、２種類のポリシ
リコン抵抗を形成しているが、これに限るものではな
く、注入量の増加、マスクの位置の調節等により、さら
に多種類の抵抗を形成することが可能となる。

【０１６６】尚、本実施の形態は他の実施の形態全てに
適用でき、上記の効果が各々の実施の形態の効果に加わ
ることとなる。

【０１６７】実施の形態１５．以下に、この発明の実施
の形態１５について、図４８乃至図５１に基づいて説明
する。図４８、図４９（ａ）、図５０、図５１はこの発
明の実施の形態１５における半導体装置の製造方法を工
程順に示す要部断面図である。又、図４９（ｂ）は、図
４９（ａ）におけるエミッタ／ベース領域の周囲を拡大
した要部断面図である。本実施の形態においては、例え
ば、前述の実施の形態１の図１乃至図９に示される工程
まで同様に製造する。

【０１６８】次に、図４８に示すように、全面にＣＶＤ
酸化膜２２を例えば２００ｎｍ程度堆積したあと、フォ
トレジストパターンをマスクとしてドライエッチングを
行い、バイポーラトランジスタのベース電極２３ａを形
成する。

【０１６９】次に、図４９（ａ）に示すように、全面に
ＣＶＤ酸化膜を例えば２００ｎｍ程度堆積したあと、酸
化膜ドライエッチングを行い、ベース電極側壁に側壁酸
化膜２５を形成する。次に、真性ベース領域２４ａ形成
用のＰ型不純物７５の注入を行う。具体的には、例え
ば、ＢＦ₂ ⁺イオンを注入エネルギー約１０ＫｅＶ、注入
量約６×１０¹³ｃｍ^-2で注入する。

【０１７０】次に、図５０に示すように、全面にポリシ
リコン２６を例えば１００ｎｍ程度堆積した後、Ｎ型不
純物６７を注入する。

【０１７１】続いて、図５１に示すように、熱処理を行
いＮ型不純物を拡散させ、全面にＣＶＤ酸化膜２８を例
えば３００ｎｍ程度堆積したあと、フォトレジストパタ
ーン２９をマスクとしてドライエッチングを行い、バイ
ポーラトランジスタのエミッタ電極２６ａを形成する。
その後、前述の実施の形態１の図１４と同様の工程を経
て、半導体装置を形成する。

【０１７２】本実施の形態は、エミッタ開口後に真性ベ
−ス領域２４ａと外部ベース領域２４ｂをつなぐ注入を
行わず、ベース電極２３ａからのＰ型不純物の拡散と真
性ベ−ス領域２４ａからのＰ型不純物の拡散のみで、真
性ベ−ス領域２４ａと外部ベース領域２４ｂをつなぐも
のである。図４９（ｂ）に示すように、エミッタ開口部
Ｅ１内の側壁酸化膜２５を形成後に、真性ベ−ス注入７
５を行い、側壁酸化膜２５形成時のシリコン基板の掘れ
ｄ１によるバイポーラトランジスタ特性のばらつきを低
減したものでる。

【０１７３】このように、本実施の形態においては、実
施の形態１で得られる効果の他に、エミッタ開口部Ｅ１
内の側壁酸化膜２５を形成後、真性ベース注入７５を行
うことにより、エミッタ／ベース領域２７、２４の濃度
プロファイルのばらつきを低減でき、バイポーラトラン
ジスタの電気的特性のばらつきを低減させる効果があ
る。

【０１７４】尚、本実施の形態は他の実施の形態全てに
適用でき、上記の効果が各々の実施の形態の効果に加わ
ることとなる。

【０１７５】実施の形態１６．以下に、この発明の実施
の形態１６について、図５２乃至図５５に基づいて説明
する。図５２、図５３（ａ）、図５４、図５５はこの発
明の実施の形態１６における半導体装置の製造方法を工
程順に示す要部断面図である。又、図５３（ｂ）は、図
５３（ａ）におけるエミッタ／ベース領域の周囲を拡大
した要部断面図である。本実施の形態においては、例え
ば、前述の実施の形態１の図１乃至図９に示される工程
まで同様に製造する。

【０１７６】次に、図５２に示すように、全面にＣＶＤ
酸化膜２２を例えば２００ｎｍ程度堆積したあと、フォ
トレジストパターンをマスクとしてドライエッチングを
行い、バイポーラトランジスタのベース電極２３ａを形
成する。この時、ベース電極２３ａとシリコン基板とが
連続的に形成されているため、エミッタ開口時にシリコ
ン基板が若干掘られる（深さｄ２、図５３（ｂ）参
照）。

【０１７７】続いて、真性ベース領域２４ａと外部ベー
ス領域２４ｂを接続するためのＰ型不純物７６の注入を
行う。具体的には、例えば、ＢＦ₂ ⁺イオンを注入エネル
ギー約１０ＫｅＶ、注入量約３×１０¹³ｃｍ^-2で注入す
る。

【０１７８】次に、図５３（ａ）に示すように、全面に
ＣＶＤ酸化膜を例えば２００ｎｍ程度堆積したあと酸化
膜ドライエッチングを行い、エミッタ開口部Ｅ１内のベ
ース電極２３ａ側壁に側壁酸化膜２５を形成する。この
場合もシリコン基板が若干掘れてしまう（深さｄ１、図
５３（ｂ）参照）。続いて、真性ベース領域形成用のＰ
型不純物７７の注入を行う。具体的には、例えば、ＢＦ
₂ ⁺イオンを注入エネルギー約１０ＫｅＶ、注入量約３×
１０¹³ｃｍ^-2で注入する。

【０１７９】次に、図５４に示すように、全面にポリシ
リコン２６を例えば１００ｎｍ程度堆積した後、Ｎ型不
純物６７を注入する。

【０１８０】続いて、図５５に示すように、熱処理を行
いＮ型不純物を拡散させ、全面にＣＶＤ酸化膜２８を例
えば３００ｎｍ程度堆積したあと、フォトレジストパタ
ーン２９をマスクとしてドライエッチングを行い、バイ
ポーラトランジスタのエミッタ電極２６ａを形成する。
その後、前述の実施の形態１の図１４と同様の工程を経
て、半導体装置を形成する。

【０１８１】本実施の形態は、図５３（ｂ）に示すよう
に、エミッタ開口後に真性ベ−ス領域２４ａと外部ベー
ス領域２４ｂをつなぐイオン７６の注入を行い、エミッ
タ開口時の基板掘れｄ２による、真性ベ−ス領域２４ａ
と外部ベース領域２４ｂの接続部の濃度プロファイルの
ばらつきを減らし、さらに、エミッタ開口部Ｅ１内の側
壁酸化膜２５を形成した後、真性ベ−ス注入７７を行
い、側壁酸化膜２５形成時のシリコン基板の掘れｄ１に
よるエミッタ／ベース領域２７、２４の濃度プロファイ
ルのばらつきを低減したものである。

【０１８２】このように、本実施の形態においては、実
施の形態１で得られる効果の他に、エミッタ形成領域上
を開口した後、即ちベース電極２３ａの形成後、ベース
注入を２回に分けて行うことにより、実施の形態１５よ
りもベース領域２４の幅や濃度のばらつきを低減でき、
バイポーラトランジスタの電気的特性のばらつきを低減
させる効果がある。

【０１８３】尚、本実施の形態は他の実施の形態全てに
適用でき、上記の効果が各々の実施の形態の効果に加わ
ることとなる。

【０１８４】実施の形態１７．以下に、この発明の実施
の形態１７について、図５６乃至図６０に基づいて説明
する。図５６乃至図６０はこの発明の実施の形態１７に
おける半導体装置の製造方法を工程順に示す要部断面図
である。

【０１８５】まず、Ｐ型シリコン基板本体１上にＮ＋型
のコレクタ埋め込層２、Ｎ＋型埋め込層３、Ｐ＋型埋め
込層４、及びＰ＋型下面分離領域５を形成した後、それ
らの上面にＮ型のエピタキシャル層６を形成して、半導
体基板５０を形成する。続いて、基板５０表面にフィー
ルド酸化膜７を形成し、その後、Ｎ＋型コレクタウォー
ル領域８、Ｎ型ウエル９、Ｐ型ウエル１０、及びＰ型の
分離領域１１をそれぞれ形成する。

【０１８６】次に、図５６に示すように、バイポーラト
ランジスタの形成領域６０、ＰＭＯＳトランジスタの形
成領域６１、及びＮＭＯＳトランジスタの形成領域６２
を含む基板５０上に、ゲート酸化膜１２を形成したあ
と、ゲート電極となるポリシリコン膜１３ｃを例えば２
５０ｎｍ程度堆積する。続いて、このポリシリコン膜１
３ｃをパターニングして、ＣＭＯＳトランジスタ形成領
域６１、６２上にゲート電極１３を形成するとともに、
バイポーラトランジスタのエミッタ／ベース形成領域６
０ｂ上を覆い隠すように当該ポリシリコン膜１３ｃを残
存させる。

【０１８７】続いて、実施の形態１の図３乃至図１３と
同様の工程を経て、図５７に示すように、バイポーラト
ランジスタのエミッタ電極２６ａまでを形成する。

【０１８８】次に、図５８に示すように、酸化膜ドライ
エッチを行いエミッタ電極２６ａ、外部ベース引出し電
極２３ａ、コレクタウォール８、ＣＭＯＳトランジスタ
のソ−ス／ドレイン領域１５、１７、及びゲート電極１
３上の酸化膜２２、２８、４０を除去する。この時、上
記ドライエッチングにより、フィールド酸化膜７も大き
く膜減りする。

【０１８９】次に、図５９に示すように、全面に例えば
Ｃｏ等の金属膜を堆積して、数回のランプアニールを行
うことにより、シリコン及びポリシリコン上に金属シリ
サイド膜５１を形成する。その後、金属膜を除去するこ
とにより、シリコン及びポリシリコン上のみに金属シリ
サイド膜５１が残る。

【０１９０】次に、図６０に示すように、層間絶縁膜３
２を形成後、エミッタ電極２６ａ、外部ベース引出し電
極２３−ｂ、コレクタウォール８、ソ−ス／ドレイン領
域１５、１７、及びゲート電極１３上の層間絶縁膜３２
にコンタクトホール３３を開口し、コンタクトホール３
３内に例えばタングステン等の金属膜３４を埋め込み、
続いてその上面に例えばアルミニウム配線等の金属配線
３５を形成することにより、半導体装置を形成する。

【０１９１】このように、本実施の形態においては、実
施の形態１で示したエッチングダメージの防止効果の他
に、ＣＭＯＳトランジスタ形成領域６１、６２周辺部の
フィールド酸化膜７は保護膜により覆われていたので、
とくにそこでのフィールド酸化膜７の膜減り量が減少
し、ＰＭＯＳトランジスタのソ−ス／ドレイン領域１５
とＮＭＯＳトランジスタのソ−ス／ドレイン領域１７
が、金属シリサイド５１でつながりショートするなどの
不都合を防止することができる。

【０１９２】そのうえ、バイポーラトランジスタのエミ
ッタ電極２６ａ、外部ベース引出し電極２３ａ、コレク
タウォール８、ＣＭＯＳトランジスタのソ−ス／ドレイ
ン領域１５、１７、及びゲート電極１３上に金属シリサ
イド膜５１が形成されているので、寄生抵抗が少ない、
駆動性能、高速性能の優れたバイポーラトランジスタ及
びＣＭＯＳトランジスタを、安定して形成できる効果が
ある。

【０１９３】尚、本実施の形態に実施の形態２を適用し
てもよく、その場合においても上記の効果が得られる。

【０１９４】実施の形態１８．以下に、この発明の実施
の形態１８について、図６１乃至図６４に基づいて説明
する。図６１乃至図６４はこの発明の実施の形態１８に
おける半導体装置の製造方法を工程順に示す要部断面図
である。まず、実施の形態３に示した方法と同様の方法
を用いて、図６１に示すように、エミッタ電極２６ａの
パターニングまでを行なう。

【０１９５】次に、図６２に示すように、酸化膜ドライ
エッチを行いエミッタ電極２６ａ、外部ベース引出し電
極２３ａ、コレクタウォール８、ＣＭＯＳトランジスタ
のソ−ス／ドレイン領域１５、１７、及びゲート電極１
３上の酸化膜２２、２８、４０を除去する。この時、フ
ィールド酸化膜７も大きく膜減りする。

【０１９６】次に、図６３に示すように、全面に例えば
Ｃｏ等の金属膜を堆積して、数回のランプアニールを行
うことにより、シリコン及びポリシリコン上に金属シリ
サイド膜５１を形成する。その後、金属膜を除去するこ
とにより、シリコン及びポリシリコン上のみに金属シリ
サイド膜５１が残る。

【０１９７】次に、図６４に示すように、層間絶縁膜３
２を形成後、エミッタ電極２６ａ、外部ベース引出し電
極２３ａ、コレクタウォール８、ソ−ス／ドレイン領域
１５、１７、及びゲート電極１３上の層間絶縁膜３２に
コンタクトホール３３を開口後、コンタクトホール３３
内に例えばタングステン等の金属膜３４を埋め込み、続
いてその上面に例えばアルミニウム配線等の金属配線３
５を形成することにより、半導体装置を形成する。

【０１９８】このように、本実施の形成においては、実
施の形態３及び実施の形態１７で示した効果の他に、コ
レクタウォール８周辺部でのフィールド酸化膜７の膜減
り量が減少するため、バイポーラトランジスタのコレク
タウォール領域８とＰ型分離領域１１が、金属シリサイ
ド５１でつながり、コレクター基板間がリークする不良
を防止することができる。

【０１９９】そのうえで、バイポーラトランジスタのエ
ミッタ電極２６ａ、外部ベース引出し電極２３ａ、コレ
クタウォール８、ＣＭＯＳトランジスタのソ−ス／ドレ
イン領域１５、１７、及びゲート電極１３上に金属シリ
サイド膜５１が形成されるので、寄生抵抗の少ない、駆
動性能、高速性能の優れたバイポーラトランジスタ及び
ＣＭＯＳトランジスタを、常に安定して形成できること
になる。

【０２００】実施の形態１９．以下に、この発明の実施
の形態１９について、図６５乃至図６８に基づいて説明
する。図６５乃至図６８はこの発明の実施の形態１９に
おける半導体装置の製造方法を工程順に示す要部断面図
である。まず、実施の形態４に示した方法と同様の方法
を用いて、図６５に示すように、エミッタ電極２６ａの
パターニングまでを行なう。

【０２０１】次に、図６６に示すように、酸化膜ドライ
エッチを行い、エミッタ電極２６ａ、外部ベース引出し
電極２３ａ、コレクタウォール８、ＣＭＯＳトランジス
タのソ−ス／ドレイン領域１５、１７、及びゲート電極
１３上の酸化膜２２、２８、４０を除去する。

【０２０２】本実施の形態１９においては、保護膜（す
なわち、ＣＶＤ酸化膜）４０が、バイポーラトランジス
タのエミッタ／ベース領域６０ｂ以外の領域の全てに形
成されているため、エミッタ／ベース領域６０ｂ以外で
のフィールド酸化膜７の膜減りは、実施の形態１７の場
合に比べ大きく減少する。

【０２０３】次に、図６７に示すように、全面に例えば
Ｃｏ等の金属膜を堆積して、数回のランプアニールを行
うことにより、シリコン及びポリシリコン上に金属シリ
サイド膜５１を形成する。その後、金属膜を除去するこ
とにより、シリコン及びポリシリコン上のみに金属シリ
サイド膜５１が残る。

【０２０４】次に、図６８に示すように、層間絶縁膜３
２を形成後、エミッタ電極２６ａ、外部ベース引出し電
極２３ａ、コレクタウォール８、ソ−ス／ドレイン領域
１５、１７、及びゲート電極１３上の層間絶縁膜３２に
コンタクトホール３３を開口後、コンタクトホール３３
内に例えばタングステン等の金属膜３４を埋め込み、続
いて、その上面に例えばアルミニウム配線等の金属配線
３５を形成することにより、半導体装置を形成する。

【０２０５】このように、本実施の形態においては、実
施の形態４及び１７で示した効果の他に、エミッタ／ベ
ース領域６０ｂ以外の領域全てでフィールド酸化膜７の
膜減り量が減少し、金属シリサイド５１に起因したショ
ートなどの不都合を大きく防止することができる。

【０２０６】そのうえで、バイポーラトランジスタのエ
ミッタ電極２６ａ、外部ベース引出し電極２３ａ、コレ
クタウォール８、ＣＭＯＳトランジスタのソ−ス／ドレ
イン領域１５、１７、及びゲート電極１３上に、それぞ
れ金属シリサイド膜５１が形成されているので、寄生抵
抗の少ない、駆動性能、高速性能の優れたバイポーラト
ランジスタ及びＣＭＯＳトランジスタを、常に安定して
形成できる効果がある。

【０２０７】実施の形態２０．以下に、この発明の実施
の形態２０について、図６９及び図７０に基づいて説明
する。図６９及び図７０はこの発明の実施の形態２０に
おける半導体装置の製造方法を工程順に示す要部断面図
である。まず、実施の形態５に示した方法と同様の方法
を用いて、エミッタ電極２６ａのパターニングまでを行
なう。

【０２０８】次に、図６９に示すように、酸化膜ドライ
エッチを行い、エミッタ電極２６ａ、外部ベース引出し
電極２３ａ、コレクタウォール８、ＣＭＯＳトランジス
タのソ−ス／ドレイン領域１５、１７、及びゲート電極
１３上の酸化膜２２、２８，４０を除去する。

【０２０９】このとき、本実施の形態２０においては、
フィールド酸化膜７上の保護膜（すなわち、ＣＶＤ酸化
膜）４０に重なるようにベース電極２３ａが形成されて
おり、全領域での大きなフィールド酸化膜７の膜減り
は、実施の形成１７などに比べ大きく減少する。

【０２１０】次に、全面に例えばＣｏ等の金属膜を堆積
して、数回のランプアニールを行うことにより、シリコ
ン及びポリシリコン上に金属シリサイド膜５１を形成す
る。その後、金属膜を除去することによりシリコン及び
ポリシリコン上のみに金属シリサイド膜５１が残る。

【０２１１】次に、図７０に示すように、層間絶縁膜３
２を形成後、エミッタ電極２６ａ、外部ベース引出し電
極２３ａ、コレクタウォール８、ソ−ス／ドレイン領域
１５、１７、ゲート電極１３上の層間絶縁膜３２にコン
タクトホール３３を開口し、コンタクトホール３３内に
例えばタングステン等の金属膜３４を埋め込み、続い
て、その上面に例えばアルミニウム配線等の金属配線３
５を形成することにより半導体装置を形成する。

【０２１２】このように、本実施の形態においては、実
施の形態５及び１７で示した効果に加えて、全ての領域
のフィールド酸化膜７の膜減り量を減少することがで
き、金属シリサイド５１に起因したショートなどの不都
合を大きく防止することができる。

【０２１３】そのうえで、バイポーラトランジスタのエ
ミッタ電極２６ａ、外部ベース引出し電極２６ｂ、コレ
クタウォール８、ＣＭＯＳトランジスタのソ−ス／ドレ
イン領域１５、１７、及びゲート電極１３上に、金属シ
リサイド膜５１が形成されているので、寄生抵抗の少な
い、駆動性能、高速性能の優れたバイポーラトランジス
タ及びＣＭＯＳトランジスタを、常に安定して形成でき
るという効果を有する。

【０２１４】実施の形態２１．以下に、この発明の実施
の形態２１について、図７１乃至図７４に基づいて説明
する。図７１乃至図７４はこの発明の実施の形態２１に
おける半導体装置の製造方法を工程順に示す要部断面図
である。

【０２１５】まず、実施の形態６に示した方法と同様な
方法を用いて、図７１に示すように、エミッタ電極２６
ａの形成と、コレクタ領域６０ａ上にもエミッタ電極と
同じ電極膜を用いてコレクタ電極２６ｂの形成を行な
う。

【０２１６】次に、図７２に示すように、酸化膜ドライ
エッチを行い、エミッタ電極２６ａ、外部ベース引出し
電極２３ａ、コレクタウォール８上の電極膜２６ｂ、Ｃ
ＭＯＳトランジスタのソ−ス／ドレイン領域１５、１
７、及びゲート電極１３上の酸化膜２２、２８、４０を
除去する。

【０２１７】次に、図７３に示すように、全面に例えば
Ｃｏ等の金属膜を堆積して、数回のランプアニールを行
うことにより、シリコン及びポリシリコン上に金属シリ
サイド膜５１を形成する。その後、金属膜を除去するこ
とにより、シリコン及びポリシリコン上のみに金属シリ
サイド膜５１が残る。

【０２１８】次に、図７４に示すように、層間絶縁膜３
２を形成後、エミッタ電極２６ａ、外部ベース引出し電
極２３ａ、コレクタウォール電極２６ｂ、ソ−ス／ドレ
イン領域１５、１７、及びゲート電極１３上の層間絶縁
膜３２にコンタクトホール３３を開口し、コンタクトホ
ール３３内に例えばタングステン等の金属膜３４を埋め
込み、続いて、その上面に例えばアルミニウム配線等の
金属配線３５を形成することにより、半導体装置を形成
する。

【０２１９】このように、本実施の形態２１では、実施
の形態６及び１７で示した効果に加えて、バイポーラト
ランジスタのコレクタウォール８表面上に形成された基
板掘れ補正用の電極膜２６ｂ上にも、特に工程数を増や
すことなく金属シリサイド膜５１を形成できる。したが
って、コレクタウォール８上のアスペクト比が小さく、
容易にコンタクトホール３３のエッチングを行なうこと
ができ、さらに寄生抵抗の少ない、駆動性能、高速性能
の優れたバイポーラトランジスタ及びＣＭＯＳトランジ
スタを、常に安定して形成できる効果がある。

【０２２０】本実施の形態２１で示した金属シリサイド
膜５１の形成プロセスは、実施の形態７、８、９及び１
０にも同様に適用できる。従って、この場合、実施の形
態７、８、９及び１０に示された効果のほかに、さらに
寄生抵抗の少ない、駆動性能、高速性能の優れたバイポ
ーラトランジスタ及びＣＭＯＳトランジスタを、常に安
定して形成できる効果がえられる。

【０２２１】実施の形態２２．以下に、この発明の実施
の形態２２について、図７５乃至図７８に基づいて説明
する。図７５乃至図７８はこの発明の実施の形態２２に
おける半導体装置の製造方法を工程順に示す要部断面図
である。ここで、図７５（ａ）〜図７８（ａ）は、金属
シリサイド膜を表面に形成していないトランジスタの形
成領域を示す要部断面図であり、図７５（ｂ）〜図７８
（ｂ）は、金属シリサイド膜を表面に形成したトランジ
スタの形成領域を示す要部断面図である。

【０２２２】まず、実施の形態１８に示した方法と同様
の方法を用いて、バイポーラトランジスタ形成領域６
０、ＣＭＯＳトランジスタ形成６１、６２含むシリコン
上にゲート酸化膜１２を形成したあと、ゲート電極とな
るポリシリコン膜１３ｃを例えば２５０ｎｍ程度堆積す
る。

【０２２３】続いて、このポリシリコン膜１３ｃをパタ
ーニングして、ＣＭＯＳトランジスタ形成領域６１、６
２上にゲート電極１３を形成するとともに、バイポーラ
トランジスタのエミッタ／ベース形成領域６０ｂ上を覆
い隠すように当該ポリシリコン膜１３ｃを残存させる。

【０２２４】続いて、実施の形態１１、１２、１３及び
１４のいずれかの製造プロセスを用いて、ポリシリコン
抵抗５２を形成する。ここではポリシリコン抵抗を１種
類形成した場合を示している。また、実施の形態３で示
したコレクタウォール８上にも、ＣＶＤ酸化膜４０を形
成するプロセス例を示している。

【０２２５】このようにして、図７５に示すように、バ
イポーラトランジスタのエミッタ電極２６ａまで形成し
たあと、金属シリサイド膜５１を形成しないトランジス
タ形成領域にレジスト膜５３を形成する。このとき、抵
抗５２上の酸化膜７８表面の一部にも上記レジスト膜５
３を形成しておく。

【０２２６】次に、図７６に示すように、酸化膜ドライ
エッチを行い、金属シリサイド膜５１を形成しないトラ
ンジスタ形成領域のみに酸化膜２２、２８、４０が残る
ようにする。このとき、抵抗５２上にも酸化膜７８の一
部が残る。

【０２２７】次に、図７７に示すように、全面に例えば
Ｃｏ等の金属膜を堆積して、数回のランプアニールを行
うことにより、シリコン及びポリシリコン上に金属シリ
サイド膜５１を形成する。その後、金属膜を除去するこ
とによりシリコン及びポリシリコン上のみに金属シリサ
イド膜５１が残る。

【０２２８】次に、図７８に示すように、層間絶縁膜３
２を形成後、エミッタ電極２６ａ、外部ベース引出し電
極２３ａ、コレクタウォール電極８、ソ−ス／ドレイン
領域１５、１７、及びゲート電極１３上の層間絶縁膜３
２に、コンタクトホール３３を開口し、コンタクトホー
ル３３内に例えばタングステン等の金属膜３４を埋め込
み、続いてその上面に例えばアルミニウム配線等の金属
配線３５を形成することにより、半導体装置を形成す
る。

【０２２９】ここで、本実施の形態２２においては実施
の形態１８を適用し説明しているが、実施の形態１７、
１９、２０又は２１のいずれにも適用することが可能で
ある。

【０２３０】このように、本実施の形態においては、実
施の形態１７、１８、１９、２０又は２１や実施の形態
１１、１２、１３又は１４にて示した効果のほかに、金
属シリサイド膜５１を形成したトランジスタと、してい
ないトランジスタとをつくり分けることができる。

【０２３１】尚、本実施の形態２２には、実施の形態１
５又は１６にて示したベース注入方法を適用することが
でき、上記の効果が各々の実施の形態の効果に加わるこ
ととなる。

【０２３２】実施の形態２３．以下に、この発明の実施
の形態２３について、図７９乃至図８３に基づいて説明
する。図７９乃至図８３はこの発明の実施の形態２３に
おける半導体装置の製造方法を工程順に示す要部断面図
である。まず、実施の形態１７に示した方法と同様の方
法を用いて、図７９に示すように、バイポーラトランジ
スタのエミッタ電極２６ａまで形成する。

【０２３３】次に、図８０に示すように、酸化膜ドライ
エッチを行い、エミッタ電極２６ａ、外部ベース引出し
電極２３ａ、コレクタウォール８、ソ−ス／ドレイン領
域１５、１７、及びゲート電極１３上の酸化膜２２、２
８、４０を除去する。

【０２３４】続いて、図８１に示すように、全面にＣＶ
Ｄ酸化膜を例えば１００ｎｍ程度堆積する。その後、全
面酸化膜ドライエッチを行ない、エミッタ電極２６ａの
側面に、側壁酸化膜５４を形成する。

【０２３５】次に、図８２に示すように、全面に例えば
Ｃｏ等の金属膜を堆積して、数回のランプアニールを行
うことにより、シリコン及びポリシリコン上に金属シリ
サイド膜５１を形成する。その後、金属膜を除去するこ
とにより、シリコン及びポリシリコン上のみに金属シリ
サイド膜５１が残る。

【０２３６】次に、図８３に示すように、層間絶縁膜３
２を形成後、エミッタ電極２６ａ、外部ベース引出し電
極２３ａ、コレクタウォール８、ソ−ス／ドレイン領域
１５、１７、及びゲート電極１３上の層間絶縁膜３２に
コンタクトホール３３を開口し、コンタクトホール３３
内に例えばタングステン等の金属膜を埋め込み、続い
て、その上面に例えばアルミニウム配線等の金属配線３
５を形成することにより、半導体装置を形成する。

【０２３７】このように、本実施の形態においては、実
施の形態１７にて示した効果の他に、エミッタ電極２６
ａと外部ベース引出し電極２３ａ間に側壁酸化膜５４が
形成されているので、エミッタ電極２６ａと外部ベース
引出し電極２３ａ間の距離が長くなり、エミッタ電極２
６ａと外部ベース引出し電極２３ａ間が、金属シリサイ
ド５１でつながりショートするなどの不都合を防止する
ことができる。

【０２３８】尚、本実施の形態２３は、実施の形態１
８、１９、２０又は２１にも適用することができ、各々
の実施の形態の効果に加えて、上記のエミッタ電極２６
ａと外部ベース引出し電極２３ａ間のショート不良を防
止する効果が加わることとなる。

【０２３９】実施の形態２４．以下に、この発明の実施
の形態２４について、図８４及び図８５に基づいて説明
する。図８４及び図８５はこの発明の実施の形態２４に
おける半導体装置の製造方法を工程順に示す要部断面図
である。

【０２４０】まず、実施の形態１７に示した方法と同様
の方法を用いて、バイポーラトランジスタのエミッタ電
極２６ａまで形成したあと、図８４に示すように、全面
にＣＶＤ酸化膜５５を例えば１００ｎｍ程度堆積する。

【０２４１】次に、図８５に示すように、酸化膜ドライ
エッチを行い、エミッタ電極２６ａ、外部ベース引出し
電極２３ａ、コレクタウォール８、ソ−ス／ドレイン領
域１５、１７、及びゲート電極１３上の酸化膜２２、２
８、４０を除去する。このとき、エミッタ電極側壁に側
壁酸化膜５４が形成される。以下、実施の形態２３の図
８２及び図８３と同様の工程を経て、半導体装置を形成
する。

【０２４２】このように、本実施の形態においては、実
施の形態２３で示した効果の他に、エミッタ電極２６ａ
の側面に側壁酸化膜５４を形成する酸化膜ドライエッチ
工程を、１回の工程でおこなうことができ、工程の削減
を図ることができるという利点を有する。

【０２４３】尚、本実施の形態２４は実施の形態１８、
１９、２０又は２１にも適用することができ、各々の実
施の形態の効果のほかに、上記のエミッタ電極２６ａの
側面に側壁酸化膜５４を形成する酸化膜ドライエッチ工
程を、１回の工程でおこなうことができる効果が得られ
る。

【０２４４】実施の形態２５．以下に、この発明の実施
の形態２５について、図８６乃至図９０に基づいて説明
する。図８６乃至図９０はこの発明の実施の形態２５に
おける半導体装置の製造方法を工程順に示す要部断面図
である。ここで、図８８（ａ）〜図９０（ａ）は、金属
シリサイド膜を表面に形成していないトランジスタの形
成領域を示す要部断面図であり、図８８（ｂ）〜図９０
（ｂ）は、金属シリサイド膜を表面に形成したトランジ
スタの形成領域を示す要部断面図である。

【０２４５】まず、実施の形態２２に示す方法と同様の
方法を用いて、実施の形態２２の図７５（ｂ）と同様
に、図８６に示すように、バイポーラトランジスタのエ
ミッタ電極２６ａまでを形成する。

【０２４６】次に、図８７に示すように、酸化膜ドライ
エッチを行い、エミッタ電極２６ａ、外部ベース引出し
電極２３ａ、コレクタウォール８、ソ−ス／ドレイン領
域１５、１７、及びゲート電極１３上の酸化膜２２、２
８、４０を除去する。

【０２４７】続いて、図８８に示すように、全面にＣＶ
Ｄ酸化膜５５を例えば１００ｎｍ程度堆積し、金属シリ
サイド膜５１を形成しないトランジスタ形成領域にレジ
スト膜５３を形成する。

【０２４８】次に、図８９に示すように、酸化膜ドライ
エッチを行ない、エミッタ電極２６ａの側面に側壁酸化
膜５４を形成する。

【０２４９】以下、実施の形態２２の図７７、７８と同
様の工程を経て、金属シリサイド膜５１の形成、層間絶
縁膜３２の形成、例えばアルミニウム配線等の金属配線
３５の形成を行ない、図９０に示すように半導体装置を
形成する。

【０２５０】このように、本実施の形態２５において
は、実施の形態２２で示した効果のほかに、エミッタ電
極２６ａと外部ベース引出し電極２３ａ間に側壁酸化膜
５４が形成されているので、エミッタ電極２６ａと外部
ベース引出し電極２３ａ間の距離が長くなり、エミッタ
電極２６ａと外部ベース引出し電極２３ａ間が、金属シ
リサイド５１でつながり、ショートするなどの不都合を
防止することが可能となる。

【０２５１】実施の形態２６．以下に、この発明の実施
の形態２６について、図９１乃至図９３に基づいて説明
する。図９１乃至図９３はこの発明の実施の形態２６に
おける半導体装置の製造方法を工程順に示す要部断面図
である。ここで、図９２（ａ）〜図９３（ａ）は、金属
シリサイド膜を表面に形成していないトランジスタの形
成領域を示す要部断面図であり、図９２（ｂ）〜図９３
（ｂ）は、金属シリサイド膜を表面に形成したトランジ
スタの形成領域を示す要部断面図である。

【０２５２】まず、実施の形態２２に示す方法と同様の
方法を用いて、実施の形態２２の図７５（ｂ）と同様
に、図９１に示すように、バイポーラトランジスタのエ
ミッタ電極２６ａまでを形成する。

【０２５３】次に、図９２に示すように、全面にＣＶＤ
酸化膜５６を例えば１００ｎｍ程度堆積し、金属シリサ
イド膜５１を形成しないトランジスタ形成領域にレジス
ト膜５３を形成する。このとき、抵抗５２上のＣＶＤ酸
化膜５６表面の一部にも上記レジスト膜５３を形成して
おく。

【０２５４】次に、図９３に示すように、酸化膜ドライ
エッチを行い、金属シリサイド膜５１を形成しないトラ
ンジスタの形成領域に、酸化膜が残るようにすることと
同時に、エミッタ電極２６ａの側面に側壁酸化膜５４を
形成する。このとき、抵抗５２上にもＣＶＤ酸化膜５６
の一部が残存する。

【０２５５】以下、実施の形態２２の図７７、７８と同
様の工程を経て、金属シリサイド膜５１の形成、層間絶
縁膜３２の形成、例えばアルミニウム配線等の金属配線
３５の形成を行ない、半導体装置を形成する。

【０２５６】このように、本実施の形態は、実施の形態
２５で示した効果のほかに、エミッタ電極２６ａの側面
に側壁酸化膜５４を形成するための酸化膜ドライエッチ
工程を、１回の工程でおこなうことができ、そのため、
製造工程の削減を図ることが可能となるという効果を有
する。

【０２５７】実施の形態２７．以下に、この発明の実施
の形態２７について、図９４乃至図９８に基づいて説明
する。図９４乃至図９８はこの発明の実施の形態２７に
おける半導体装置の製造方法を工程順に示す要部断面図
である。本実施の形態は、コレクタウォール上にフィー
ルド酸化膜上に延在するポリシリコン膜を形成して、抵
抗としての役割も兼ねたコレクタ電極を形成するもので
ある。

【０２５８】まず、実施の形態１３に示した製造方法と
同様の方法を用いて、全面にＮ型ポリシリコン２６を堆
積するまで行う。次に、図９４に示すように、基板の全
面に、Ｎ型のポリシリコン抵抗５９の抵抗値を決定する
ためのＮ型の不純物７３の注入を行なう。具体的には、
例えば、Ａｓ⁺イオンを注入エネルギー約５０ＫｅＶ、
注入量約４×１０¹³ｃｍ^-2で注入する。

【０２５９】その後、図９５に示すように、フォトレジ
ストパターン５７をマスクとして、Ｎ型ポリシリコン抵
抗に注入されぬようにＮ型不純物７４を注入する。具体
的には、例えば、Ａｓ⁺イオンを注入エネルギー約５０
ＫｅＶ、注入量約１×１０¹⁶ｃｍ^-2で注入する。

【０２６０】このＮ型不純物７４と前工程のＮ型不純物
７３の注入をあわせて、エミッタ電極２６ａへの注入を
決定している。なお、エミッタ領域２７は、エミッタ電
極２６ａからＮ型不純物を、注入以降の熱処理で拡散さ
せているので、この２回のＮ型不純物７３、７４の注入
は、エミッタ領域２７を決定するためのものでもある。

【０２６１】以降、実施の形態１３と同様の図４４の工
程を経て、バイポーラトランジスタのエミッタ電極２６
ａを形成する。ここで、図９６に示すように、コレクタ
ウォール８上にも抵抗素子となるポリシリコン膜５９を
パターニングする。

【０２６２】次に、実施の形態２２と同様にして、図９
７に示すように、コレクタウォール８上の抵抗素子部分
に、酸化膜２８が残るようにレジストマスク５８をパタ
ーニングする。

【０２６３】以下、図９８に示すように、実施の形態２
２と同様にして、酸化膜ドライエッチングを行ない、金
属シリサイド膜５１の形成、層間絶縁膜３２の形成、例
えばアルミニウム配線等の金属配線３５の形成を順次行
ない、半導体装置を形成する。

【０２６４】ここで、実施の形態２で示したようなバイ
ポーラトランジスタのエミッタ／ベース形成領域６０ｂ
およびコレクタ領域６０ａ上にも積層膜１３ａ、１３ｂ
をパターニングする方法も適用できる。また、本実施の
形態２７に、実施の形態２５又は２６のエミッタ電極側
壁に側壁酸化膜５４を形成するプロセスや、実施の形態
１５又は１６のベース注入方法等も適用できる。

【０２６５】このように、本実施の形態においては、実
施の形態１の効果に加えて、ポリシリコン抵抗５９の形
成工程が、エミッタ電極２６ａ形成工程を兼ねているの
で、ポリシリコンドライエッチ工程が一工程少なくな
る。また、ポリシリコン堆積工程も一回で済むので、工
程数が少なく抵抗素子を形成できるという効果を有す
る。

【０２６６】また、本実施の形態においては、コレクタ
ウォール表面の基板掘れが大きくなっても、コレクタウ
ォール８上のコンタクトホール３３は、フィールド酸化
膜７上の抵抗素子５９端に形成することになるので、ア
スペクト比が大きくなることはない。

【０２６７】さらに、コレクタウォール８上に形成した
ポリシリコン５９を、抵抗素子としてそのまま利用でき
るので、別々に抵抗素子とバイポーラトランジスタとを
形成する場合に比べて、両者の素子面積を小さくでき、
高集積化することが可能になる。

【０２６８】

【発明の効果】本発明における半導体装置の製造方法
は、バイポーラトランジスタ及びＭＯＳトランジスタを
半導体基板の同一主面に形成する半導体装置の製造方法
において、上記半導体基板主面の上記バイポーラトラン
ジスタが形成される領域及び上記ＭＯＳトランジスタが
形成される領域の上に、上記ＭＯＳトランジスタのゲー
ト電極の形成材料を堆積する工程と、上記ゲート電極の
形成材料をパターニングして、上記ゲート電極を形成す
るとともに、上記バイポーラトランジスタが形成される
領域上に上記材料を残存させる工程と、上記半導体基板
主面の上記ＭＯＳトランジスタが形成される領域の上に
保護膜を堆積する工程と、上記ＭＯＳトランジスタが形
成される領域を上記保護膜にて覆った状態で、上記バイ
ポーラトランジスタのベース及びエミッタ電極を形成す
る工程とを含むので、ＭＯＳトランジスタの形成時のエ
ッチングダメージが、バイポーラトランジスタが形成さ
れる領域に及ぶことを防止することができ、かつ、バイ
ポーラトランジスタの形成時のエッチングダメージが、
ＭＯＳトランジスタが形成される領域に及ぶことを防止
することができるという効果を有する。又、ＭＯＳトラ
ンジスタが形成される領域を上記保護膜にて覆っている
ので、分離酸化膜の露出部分が減少し、そのため、トラ
ンジスタ形成時の酸化膜のエッチングなどによる当該分
離酸化膜の膜厚の減少を抑制でき、素子分離性能の劣化
を防止できるという効果も有する。

【０２６９】又、バイポーラトランジスタが形成される
領域上にゲート電極の形成材料を残存させた状態で、上
記ゲート電極の側面にサイドウォールを形成する工程を
含むので、さらに、ゲート電極の側面にサイドウォール
を形成する時のエッチングダメージが、バイポーラトラ
ンジスタが形成される領域に及ぶことを防止することが
できる。

【０２７０】又、上記ベース電極を形成する工程におい
て、当該ベース電極を保護膜上に延在するように形成す
ることを特徴とするので、分離酸化膜の露出部分がさら
に減少し、そのため、トランジスタ形成時の酸化膜のエ
ッチングなどによる当該分離酸化膜の膜厚の減少を抑制
でき、素子分離性能の劣化を防止できるという効果を有
する。

【０２７１】又、ＭＯＳトランジスタが形成される領域
を保護膜にて覆った状態においては、半導体基板主面の
バイポーラトランジスタのコレクタ領域も上記保護膜に
て覆っていることを特徴とするので、エミッタ及びベー
ス電極の形成時のエッチングダメージが、ＭＯＳトラン
ジスタが形成される領域及びコレクタ領域に及ぶことを
防止することができるという効果を有する。

【０２７２】又、上記エミッタ電極を形成する工程は、
バイポーラトランジスタのエミッタ領域が形成される領
域及びコレクタ領域上に、上記エミッタ電極の形成材料
を堆積する工程と、上記エミッタ電極の形成材料をパタ
ーニングして、上記エミッタ電極を形成するとともに、
上記コレクタ領域上に上記材料からなるコレクタ電極を
形成する工程とを含むことを特徴とするので、コレクタ
電極とその上層に形成される配線とを接続するためのコ
ンタクトホールのアスペクト比を、低減することが可能
となるという効果を有する。

【０２７３】又、上記エミッタ電極の形成材料を堆積す
る工程において、当該エミッタ電極の形成材料を、ベー
ス電極の膜厚と同じか又はそれよりも厚い膜厚となるよ
うに堆積することを特徴とするので、コレクタ電極とそ
の上層に形成される配線とを接続するためのコンタクト
ホールのアスペクト比を、低減することが可能となると
いう効果を有する。

【０２７４】又、上記エミッタ電極の形成材料を堆積す
る工程において、当該エミッタ電極の形成材料を、コレ
クタ領域の幅の半分に等しいか又はそれよりも厚い膜厚
となるように堆積することを特徴とするので、コレクタ
電極とその上層に形成される配線とを接続するためのコ
ンタクトホールのアスペクト比を、低減することが可能
となるという効果を有する。

【０２７５】又、上記コレクタ電極を形成する工程にお
いて、当該コレクタ電極をコレクタ領域近傍の分離酸化
膜上に延在するように形成することを特徴とするので、
コレクタ電極とその上層に形成される配線とを接続する
ためのコンタクトホールのアスペクト比を、低減するこ
とが可能となるという効果を有する。

【０２７６】又、コレクタ電極の分離酸化膜上に延在す
る部分を、抵抗素子として用いることを特徴とするの
で、上記抵抗素子の形成にかかる工程数の削減を図るこ
とができ、かつ、抵抗素子とバイポーラトランジスタと
の距離を縮めることができるので、素子の高集積化を実
現できるという効果を有する。

【０２７７】又、上記エミッタ電極を形成する工程は、
バイポーラトランジスタのエミッタ領域が形成される領
域及び半導体基板主面に形成された分離酸化膜の上に、
上記エミッタ電極の形成材料を堆積する工程と、上記エ
ミッタ電極の形成材料をパターニングして、上記エミッ
タ電極を形成するとともに、上記分離酸化膜上に上記材
料からなる抵抗素子を形成する工程とを含むことを特徴
とするので、上記抵抗素子の形成にかかる工程数の削減
を図ることができるという効果を有する。

【０２７８】又、上記ベース電極を形成する工程は、バ
イポーラトランジスタのベース領域が形成される領域及
び半導体基板主面に形成された分離酸化膜の上に、上記
ベース電極の形成材料を堆積する工程と、上記ベース電
極の形成材料をパターニングして、上記ベース電極を形
成するとともに、上記分離酸化膜上に上記材料からなる
抵抗素子を形成する工程とを含むことを特徴とするの
で、上記抵抗素子の形成にかかる工程数の削減を図るこ
とができるという効果を有する。

【０２７９】又、上記電極を形成する工程は、電極の形
成材料を堆積する工程と上記電極の形成材料をパターニ
ングする工程との間に、上記電極の形成材料の所望の位
置にイオンを注入する工程を複数工程含むことを特徴と
するので、さらに、複数の抵抗値の異なる抵抗素子を形
成できるという効果を有する。

【０２８０】又、上記ベース電極を形成する工程は、バ
イポーラトランジスタのベース領域が形成される領域上
に上記ベース電極の形成材料を堆積する工程と、上記ベ
ース電極の形成材料をパターニングする工程と、上記パ
ターニングされた材料の側面にサイドウォールを形成す
る工程と、上記サイドウォールをマスクとして半導体基
板の主面にイオンを注入する工程とを含むことを特徴と
するので、エミッタ／ベース領域の濃度プロファイルの
制御ができ、バイポーラトランジスタの電気的特性のば
らつきを抑えることができるという効果を有する。

【０２８１】又、上記ベース電極を形成する工程は、バ
イポーラトランジスタのベース領域が形成される領域上
に上記ベース電極の形成材料を堆積する工程と、上記ベ
ース電極の形成材料をパターニングする工程と、上記パ
ターニングされた材料をマスクとして半導体基板の主面
にイオンを注入する工程と、上記パターニングされた材
料の側面にサイドウォールを形成する工程と、上記サイ
ドウォールをマスクとして上記半導体基板の主面に再度
イオンを注入する工程とを含むことを特徴とするので、
エミッタ／ベース領域の濃度プロファイルの制御がで
き、バイポーラトランジスタの電気的特性のばらつきを
抑えることができるという効果を有する。

【０２８２】又、保護膜をエッチングし半導体基板主面
の一部を露出させる工程と、上記露出した基板主面の一
部にシリサイド膜を形成する工程とを含むので、トラン
ジスタの寄生抵抗を低減でき、かつ、駆動性能及び高速
性能を向上することができる。

【０２８３】又、保護膜をエッチングする工程とシリサ
イド膜を形成する工程との間に、エミッタ電極の側面に
サイドウォールを形成する工程を含むので、シリサイド
膜のはい上がりを抑制でき、そのため、電極間のショー
トを防止できるという効果を有する。

【０２８４】又、上記保護膜をエッチングし半導体基板
主面の一部を露出させる工程は、エミッタ電極を覆うよ
うにサイドウォールの形成材料を堆積する工程と、上記
保護膜とサイドウォールの形成材料を同時にエッチング
し、半導体基板主面の一部を露出させるとともにエミッ
タ電極の側面にサイドウォールを形成する工程を含むこ
とを特徴とするので、シリサイド膜のはい上がりを抑制
でき、電極間のショートを防止でき、かつ、上記サイド
ウォール形成に要する工程数を削減できるという効果を
有する。

【図面の簡単な説明】

【図１】この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。

【図２】この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。

【図３】この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。

【図４】この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。

【図５】この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。

【図６】この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。

【図７】この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。

【図８】この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。

【図９】この発明の実施の形態１における半導体装置
の製造方法を工程順に示す要部断面図である。

【図１０】この発明の実施の形態１における半導体装
置の製造方法を工程順に示す要部断面図である。

【図１１】この発明の実施の形態１における半導体装
置の製造方法を工程順に示す要部断面図である。

【図１２】この発明の実施の形態１における半導体装
置の製造方法を工程順に示す要部断面図である。

【図１３】この発明の実施の形態１における半導体装
置の製造方法を工程順に示す要部断面図である。

【図１４】この発明の実施の形態１における半導体装
置の製造方法を工程順に示す要部断面図である。

【図１５】この発明の実施の形態２における半導体装
置の製造方法を工程順に示す要部断面図である。

【図１６】この発明の実施の形態２における半導体装
置の製造方法を工程順に示す要部断面図である。

【図１７】この発明の実施の形態２における半導体装
置の製造方法を工程順に示す要部断面図である。

【図１８】この発明の実施の形態２における半導体装
置の製造方法を工程順に示す要部断面図である。

【図１９】この発明の実施の形態３における半導体装
置の製造方法を工程順に示す要部断面図である。

【図２０】この発明の実施の形態３における半導体装
置の製造方法を工程順に示す要部断面図である。

【図２１】この発明の実施の形態３における半導体装
置の製造方法を工程順に示す要部断面図である。

【図２２】この発明の実施の形態３における半導体装
置の製造方法を工程順に示す要部断面図である。

【図２３】この発明の実施の形態４における半導体装
置の製造方法を工程順に示す要部断面図である。

【図２４】この発明の実施の形態４における半導体装
置の製造方法を工程順に示す要部断面図である。

【図２５】この発明の実施の形態５における半導体装
置の製造方法を工程順に示す要部断面図である。

【図２６】この発明の実施の形態５における半導体装
置の製造方法を工程順に示す要部断面図である。

【図２７】この発明の実施の形態５における半導体装
置の製造方法を工程順に示す要部断面図である。

【図２８】この発明の実施の形態６における半導体装
置の製造方法を工程順に示す要部断面図である。

【図２９】この発明の実施の形態６における半導体装
置の製造方法を工程順に示す要部断面図である。

【図３０】この発明の実施の形態７における半導体装
置の製造方法を工程順に示す要部断面図である。

【図３１】この発明の実施の形態８における半導体装
置の製造方法を工程順に示す要部断面図である。

【図３２】この発明の実施の形態９における半導体装
置の製造方法を工程順に示す要部断面図である。

【図３３】この発明の実施の形態１０における半導体
装置の製造方法を工程順に示す要部断面図である。

【図３４】この発明の実施の形態１１における半導体
装置の製造方法を工程順に示す要部断面図である。

【図３５】この発明の実施の形態１１における半導体
装置の製造方法を工程順に示す要部断面図である。

【図３６】この発明の実施の形態１１における半導体
装置の製造方法を工程順に示す要部断面図である。

【図３７】この発明の実施の形態１１における半導体
装置の製造方法を工程順に示す要部断面図である。

【図３８】この発明の実施の形態１２における半導体
装置の製造方法を工程順に示す要部断面図である。

【図３９】この発明の実施の形態１２における半導体
装置の製造方法を工程順に示す要部断面図である。

【図４０】この発明の実施の形態１２における半導体
装置の製造方法を工程順に示す要部断面図である。

【図４１】この発明の実施の形態１２における半導体
装置の製造方法を工程順に示す要部断面図である。

【図４２】この発明の実施の形態１３における半導体
装置の製造方法を工程順に示す要部断面図である。

【図４３】この発明の実施の形態１３における半導体
装置の製造方法を工程順に示す要部断面図である。

【図４４】この発明の実施の形態１３における半導体
装置の製造方法を工程順に示す要部断面図である。

【図４５】この発明の実施の形態１４における半導体
装置の製造方法を工程順に示す要部断面図である。

【図４６】この発明の実施の形態１４における半導体
装置の製造方法を工程順に示す要部断面図である。

【図４７】この発明の実施の形態１４における半導体
装置の製造方法を工程順に示す要部断面図である。

【図４８】この発明の実施の形態１５における半導体
装置の製造方法を工程順に示す要部断面図である。

【図４９】この発明の実施の形態１５における半導体
装置の製造方法を工程順に示す要部断面図である。

【図５０】この発明の実施の形態１５における半導体
装置の製造方法を工程順に示す要部断面図である。

【図５１】この発明の実施の形態１５における半導体
装置の製造方法を工程順に示す要部断面図である。

【図５２】この発明の実施の形態１６における半導体
装置の製造方法を工程順に示す要部断面図である。

【図５３】この発明の実施の形態１６における半導体
装置の製造方法を工程順に示す要部断面図である。

【図５４】この発明の実施の形態１６における半導体
装置の製造方法を工程順に示す要部断面図である。

【図５５】この発明の実施の形態１６における半導体
装置の製造方法を工程順に示す要部断面図である。

【図５６】この発明の実施の形態１７における半導体
装置の製造方法を工程順に示す要部断面図である。

【図５７】この発明の実施の形態１７における半導体
装置の製造方法を工程順に示す要部断面図である。

【図５８】この発明の実施の形態１７における半導体
装置の製造方法を工程順に示す要部断面図である。

【図５９】この発明の実施の形態１７における半導体
装置の製造方法を工程順に示す要部断面図である。

【図６０】この発明の実施の形態１７における半導体
装置の製造方法を工程順に示す要部断面図である。

【図６１】この発明の実施の形態１８における半導体
装置の製造方法を工程順に示す要部断面図である。

【図６２】この発明の実施の形態１８における半導体
装置の製造方法を工程順に示す要部断面図である。

【図６３】この発明の実施の形態１８における半導体
装置の製造方法を工程順に示す要部断面図である。

【図６４】この発明の実施の形態１８における半導体
装置の製造方法を工程順に示す要部断面図である。

【図６５】この発明の実施の形態１９における半導体
装置の製造方法を工程順に示す要部断面図である。

【図６６】この発明の実施の形態１９における半導体
装置の製造方法を工程順に示す要部断面図である。

【図６７】この発明の実施の形態１９における半導体
装置の製造方法を工程順に示す要部断面図である。

【図６８】この発明の実施の形態１９における半導体
装置の製造方法を工程順に示す要部断面図である。

【図６９】この発明の実施の形態２０における半導体
装置の製造方法を工程順に示す要部断面図である。

【図７０】この発明の実施の形態２０における半導体
装置の製造方法を工程順に示す要部断面図である。

【図７１】この発明の実施の形態２１における半導体
装置の製造方法を工程順に示す要部断面図である。

【図７２】この発明の実施の形態２１における半導体
装置の製造方法を工程順に示す要部断面図である。

【図７３】この発明の実施の形態２１における半導体
装置の製造方法を工程順に示す要部断面図である。

【図７４】この発明の実施の形態２１における半導体
装置の製造方法を工程順に示す要部断面図である。

【図７５】この発明の実施の形態２２における半導体
装置の製造方法を工程順に示す要部断面図である。

【図７６】この発明の実施の形態２２における半導体
装置の製造方法を工程順に示す要部断面図である。

【図７７】この発明の実施の形態２２における半導体
装置の製造方法を工程順に示す要部断面図である。

【図７８】この発明の実施の形態２２における半導体
装置の製造方法を工程順に示す要部断面図である。

【図７９】この発明の実施の形態２３における半導体
装置の製造方法を工程順に示す要部断面図である。

【図８０】この発明の実施の形態２３における半導体
装置の製造方法を工程順に示す要部断面図である。

【図８１】この発明の実施の形態２３における半導体
装置の製造方法を工程順に示す要部断面図である。

【図８２】この発明の実施の形態２３における半導体
装置の製造方法を工程順に示す要部断面図である。

【図８３】この発明の実施の形態２３における半導体
装置の製造方法を工程順に示す要部断面図である。

【図８４】この発明の実施の形態２４における半導体
装置の製造方法を工程順に示す要部断面図である。

【図８５】この発明の実施の形態２４における半導体
装置の製造方法を工程順に示す要部断面図である。

【図８６】この発明の実施の形態２５における半導体
装置の製造方法を工程順に示す要部断面図である。

【図８７】この発明の実施の形態２５における半導体
装置の製造方法を工程順に示す要部断面図である。

【図８８】この発明の実施の形態２５における半導体
装置の製造方法を工程順に示す要部断面図である。

【図８９】この発明の実施の形態２５における半導体
装置の製造方法を工程順に示す要部断面図である。

【図９０】この発明の実施の形態２５における半導体
装置の製造方法を工程順に示す要部断面図である。

【図９１】この発明の実施の形態２６における半導体
装置の製造方法を工程順に示す要部断面図である。

【図９２】この発明の実施の形態２６における半導体
装置の製造方法を工程順に示す要部断面図である。

【図９３】この発明の実施の形態２６における半導体
装置の製造方法を工程順に示す要部断面図である。

【図９４】この発明の実施の形態２７における半導体
装置の製造方法を工程順に示す要部断面図である。

【図９５】この発明の実施の形態２７における半導体
装置の製造方法を工程順に示す要部断面図である。

【図９６】この発明の実施の形態２７における半導体
装置の製造方法を工程順に示す要部断面図である。

【図９７】この発明の実施の形態２７における半導体
装置の製造方法を工程順に示す要部断面図である。

【図９８】この発明の実施の形態２７における半導体
装置の製造方法を工程順に示す要部断面図である。

【図９９】第１の従来の半導体装置の構造を示す要部
断面図である。

【図１００】バイポーラトランジスタと抵抗素子を備
えたインバータ回路を示す等価回路図である。

【図１０１】第１の従来の半導体装置の製造方法を工
程順に示す要部断面図である。

【図１０２】第１の従来の半導体装置の製造方法を工
程順に示す要部断面図である。

【図１０３】第１の従来の半導体装置の製造方法を工
程順に示す要部断面図である。

【図１０４】第１の従来の半導体装置の製造方法を工
程順に示す要部断面図である。

【図１０５】第１の従来の半導体装置の製造方法を工
程順に示す要部断面図である。

【図１０６】第１の従来の半導体装置の製造方法を工
程順に示す要部断面図である。

【図１０７】第１の従来の半導体装置の製造方法を工
程順に示す要部断面図である。

【図１０８】第１の従来の半導体装置の製造方法を工
程順に示す要部断面図である。

【図１０９】第１の従来の半導体装置の製造方法を工
程順に示す要部断面図である。

【図１１０】第１の従来の半導体装置の製造方法を工
程順に示す要部断面図である。

【図１１１】第１の従来の半導体装置の製造方法を工
程順に示す要部断面図である。

【図１１２】第１の従来の半導体装置の製造方法を工
程順に示す要部断面図である。

【図１１３】第１の従来の半導体装置の製造方法を工
程順に示す要部断面図である。

【図１１４】第２の従来の半導体装置の構造を示す要
部断面図である。

【図１１５】第２の従来の半導体装置の構造を示す要
部断面図である。

【図１１６】第２の従来の半導体装置の製造方法を工
程順に示す要部断面図である。

【図１１７】第２の従来の半導体装置の製造方法を工
程順に示す要部断面図である。

【図１１８】第２の従来の半導体装置の製造方法を工
程順に示す要部断面図である。

【符号の説明】

７分離酸化膜、１３ゲート電
極、１３ａ、１３ｂ、１３ｃゲート電極の形成材料、
１９ゲート電極のサイドウォール、２３ベース電
極の形成材料、２３ａベース電極（パターニングされ
たベース電極の形成材料）、２５ベース電極のサイド
ウォール、２６エミッタ電極の形成材料、２６ａ
エミッタ電極、２６ｂコレクタ電極、４０
保護膜、４３、４５ａ、４５ｂ、４７、４９ａ、４９ｂ
抵抗素子、５０半導体基板、５１シリサ
イド膜、５２抵抗素子、５４エミッタ電極の
サイドウォール、５５、５６エミッタ電極のサイドウ
ォールの形成材料、５９抵抗素子、６０バイ
ポーラトランジスタが形成される領域、６０ａコレク
タ領域、６０ｂエミッタ領域及びベース領域が形成さ
れる領域、６１ＭＯＳトランジスタが形成される領
域、７１、７２、７３、７４、７５、７６、７７イオ
ン、ｔｃ基板掘れ量、ｔｉエミッタ電
極の形成材料の膜厚、ｔ２ベース電極の膜厚、
ｔ３ゲート電極の膜厚、ｔ４ベース電極形成時のオ
ーバーエッチング量、ｔ５コレクタ領域の幅、
ｔ６エミッタ電極の形成材料の膜厚。

Claims

【特許請求の範囲】

【請求項１】バイポーラトランジスタ及びＭＯＳトラ
ンジスタを半導体基板の同一主面に形成する半導体装置
の製造方法において、上記半導体基板主面の上記バイポーラトランジスタが形
成される領域及び上記ＭＯＳトランジスタが形成される
領域の上に、上記ＭＯＳトランジスタのゲート電極の形
成材料を堆積する工程と、上記ゲート電極の形成材料をパターニングして、上記ゲ
ート電極を形成するとともに、上記バイポーラトランジ
スタが形成される領域上に上記材料を残存させる工程
と、上記半導体基板主面の上記ＭＯＳトランジスタが形成さ
れる領域の上に保護膜を堆積する工程と、上記ＭＯＳトランジスタが形成される領域を上記保護膜
にて覆った状態で、上記バイポーラトランジスタのベー
ス及びエミッタ電極を形成する工程とを含む半導体装置
の製造方法。
【請求項２】バイポーラトランジスタが形成される領
域上にゲート電極の形成材料を残存させた状態で、上記
ゲート電極の側面にサイドウォールを形成する工程を含
む請求項１記載の半導体装置の製造方法。
【請求項３】ベース電極を形成する工程において、当
該ベース電極を保護膜上に延在するように形成すること
を特徴とする請求項１又は２記載の半導体装置の製造方
法。
【請求項４】ＭＯＳトランジスタが形成される領域を
保護膜にて覆った状態においては、半導体基板主面のバ
イポーラトランジスタのコレクタ領域も上記保護膜にて
覆っていることを特徴とする請求項１乃至３のいずれか
１項記載の半導体装置の製造方法。
【請求項５】エミッタ電極を形成する工程は、バイポーラトランジスタのエミッタ領域が形成される領
域及びコレクタ領域上に、上記エミッタ電極の形成材料
を堆積する工程と、上記エミッタ電極の形成材料をパターニングして、上記
エミッタ電極を形成するとともに、上記コレクタ領域上
に上記材料からなるコレクタ電極を形成する工程とを含
むことを特徴とする請求項１乃至３のいずれか１項記載
の半導体装置の製造方法。
【請求項６】エミッタ電極の形成材料を堆積する工程
において、当該エミッタ電極の形成材料を、ベース電極
の膜厚と同じか又はそれよりも厚い膜厚となるように堆
積することを特徴とする請求項５記載の半導体装置の製
造方法。
【請求項７】エミッタ電極の形成材料を堆積する工程
において、当該エミッタ電極の形成材料を、コレクタ領
域の幅の半分に等しいか又はそれよりも厚い膜厚となる
ように堆積することを特徴とする請求項５記載の半導体
装置の製造方法。
【請求項８】コレクタ電極を形成する工程において、
当該コレクタ電極をコレクタ領域近傍の分離酸化膜上に
延在するように形成することを特徴とする請求項５乃至
７のいずれか１項記載の半導体装置の製造方法。
【請求項９】コレクタ電極の分離酸化膜上に延在する
部分を、抵抗素子として用いることを特徴とする請求項
８記載の半導体装置の製造方法。
【請求項１０】エミッタ電極を形成する工程は、バイポーラトランジスタのエミッタ領域が形成される領
域及び半導体基板主面に形成された分離酸化膜の上に、
上記エミッタ電極の形成材料を堆積する工程と、上記エミッタ電極の形成材料をパターニングして、上記
エミッタ電極を形成するとともに、上記分離酸化膜上に
上記材料からなる抵抗素子を形成する工程とを含むこと
を特徴とする請求項１乃至９のいずれか１項記載の半導
体装置の製造方法。
【請求項１１】ベース電極を形成する工程は、バイポーラトランジスタのベース領域が形成される領域
及び半導体基板主面に形成された分離酸化膜の上に、上
記ベース電極の形成材料を堆積する工程と、上記ベース電極の形成材料をパターニングして、上記ベ
ース電極を形成するとともに、上記分離酸化膜上に上記
材料からなる抵抗素子を形成する工程とを含むことを特
徴とする請求項１乃至１０のいずれか１項記載の半導体
装置の製造方法。
【請求項１２】電極を形成する工程は、電極の形成材料を堆積する工程と上記電極の形成材料を
パターニングする工程との間に、上記電極の形成材料の
所望の位置にイオンを注入する工程を複数工程含むこと
を特徴とする請求項１０又は１１記載の半導体装置の製
造方法。
【請求項１３】ベース電極を形成する工程は、バイポーラトランジスタのベース領域が形成される領域
上に上記ベース電極の形成材料を堆積する工程と、上記ベース電極の形成材料をパターニングする工程と、上記パターニングされた材料の側面にサイドウォールを
形成する工程と、上記サイドウォールをマスクとして半導体基板の主面に
イオンを注入する工程とを含むことを特徴とする請求項
１乃至１２のいずれか１項記載の半導体装置の製造方
法。
【請求項１４】ベース電極を形成する工程は、バイポーラトランジスタのベース領域が形成される領域
上に上記ベース電極の形成材料を堆積する工程と、上記ベース電極の形成材料をパターニングする工程と、上記パターニングされた材料をマスクとして半導体基板
の主面にイオンを注入する工程と、上記パターニングされた材料の側面にサイドウォールを
形成する工程と、上記サイドウォールをマスクとして上記半導体基板の主
面に再度イオンを注入する工程とを含むことを特徴とす
る請求項１乃至１２のいずれか１項記載の半導体装置の
製造方法。
【請求項１５】保護膜をエッチングし半導体基板主面
の一部を露出させる工程と、上記露出した基板主面の一
部にシリサイド膜を形成する工程とを含む請求項１乃至
１４のいずれか１項記載の半導体装置の製造方法。
【請求項１６】保護膜をエッチングする工程とシリサ
イド膜を形成する工程との間に、エミッタ電極の側面に
サイドウォールを形成する工程を含む請求項１５記載の
半導体装置の製造方法。
【請求項１７】保護膜をエッチングし半導体基板主面
の一部を露出させる工程は、エミッタ電極を覆うようにサイドウォールの形成材料を
堆積する工程と、上記保護膜とサイドウォールの形成材料を同時にエッチ
ングし、半導体基板主面の一部を露出させるとともにエ
ミッタ電極の側面にサイドウォールを形成する工程を含
むことを特徴とする請求項１５記載の半導体装置の製造
方法。