JPH08316964A - パケット処理装置 - Google Patents
パケット処理装置Info
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- JPH08316964A JPH08316964A JP11822195A JP11822195A JPH08316964A JP H08316964 A JPH08316964 A JP H08316964A JP 11822195 A JP11822195 A JP 11822195A JP 11822195 A JP11822195 A JP 11822195A JP H08316964 A JPH08316964 A JP H08316964A
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- Japan
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- processing
- cell
- packet
- time
- circuit
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Abstract
(57)【要約】
【目的】 同期条件を充分に満足し、しかも簡単な構成
でLSI化が容易にできる構成のパケット処理装置。 【構成】 セル処理時間計算回路104は識別されたセ
ルの処理に要する時間を計算し処理時間比較回路105
に与える。処理時間比較回路105は、処理終了時刻の
比較を行い、処理開始時刻と処理時間とを待ち合わせバ
ッファ回路102のバッファ制御部1022に与え、入
力セルは該当するセル処理回路111〜11Mのいずれ
かに与えられる。処理されたセルはセル廃棄・挿入回路
103に与えられる。待ち合わせバッファ回路102
は、セル識別回路101からの入力セルをバッファメモ
リ回路1021に格納すると共に、バッファ制御回路1
022からの命令によって、セル処理回路111〜11
Mからのセル出力タイミングと同期してセルを読み出
す。
でLSI化が容易にできる構成のパケット処理装置。 【構成】 セル処理時間計算回路104は識別されたセ
ルの処理に要する時間を計算し処理時間比較回路105
に与える。処理時間比較回路105は、処理終了時刻の
比較を行い、処理開始時刻と処理時間とを待ち合わせバ
ッファ回路102のバッファ制御部1022に与え、入
力セルは該当するセル処理回路111〜11Mのいずれ
かに与えられる。処理されたセルはセル廃棄・挿入回路
103に与えられる。待ち合わせバッファ回路102
は、セル識別回路101からの入力セルをバッファメモ
リ回路1021に格納すると共に、バッファ制御回路1
022からの命令によって、セル処理回路111〜11
Mからのセル出力タイミングと同期してセルを読み出
す。
Description
【0001】
【産業上の利用分野】本発明はパケット処理装置に関
し、例えば、ATM(非同期転送モード)通信システム
などに適用し得るものに関する。
し、例えば、ATM(非同期転送モード)通信システム
などに適用し得るものに関する。
【0002】
【従来の技術】近年、ATM通信システムの研究・開発
が行われている。ATM通信システムにおいて、例え
ば、加入者系からのATMセルをATM交換機などに伝
送する途中などで、セルを処理するような場合がある。
このようなセル処理装置は、一般には図2のような構成
で表すことができる。即ち、セル処理装置は、主に処理
部1と処理部2とから構成され、処理部1は入力セルを
識別し、有効/無効、ユーザセルなどの識別を行い、デ
ータ内容の書き替えなどの処理を必要とするセルを処理
部2に与える。
が行われている。ATM通信システムにおいて、例え
ば、加入者系からのATMセルをATM交換機などに伝
送する途中などで、セルを処理するような場合がある。
このようなセル処理装置は、一般には図2のような構成
で表すことができる。即ち、セル処理装置は、主に処理
部1と処理部2とから構成され、処理部1は入力セルを
識別し、有効/無効、ユーザセルなどの識別を行い、デ
ータ内容の書き替えなどの処理を必要とするセルを処理
部2に与える。
【0003】処理部2は、例えば、ユーザセルなどに対
して必要な処理を行って、最適なタイミングで読み出し
て再び処理部1に与える。このセルを与えられた処理部
1は無効セルなどを廃棄しつつ、処理部2から与えられ
たセルを挿入してセルを出力するような構成を採ること
ができた。
して必要な処理を行って、最適なタイミングで読み出し
て再び処理部1に与える。このセルを与えられた処理部
1は無効セルなどを廃棄しつつ、処理部2から与えられ
たセルを挿入してセルを出力するような構成を採ること
ができた。
【0004】
【発明が解決しようとする課題】ここで上述のような構
成で入力セルを処理する上で、重要なことは処理部2で
処理されたセルと処理部1に残されているセルとの整合
を取りながら、出力セルを得なければならないことであ
る。具体的には処理部2からセルを読み出し、処理部1
に残されているセルとの同期を取りながら、セル挿入を
行って出力セルを生成しなければならない。
成で入力セルを処理する上で、重要なことは処理部2で
処理されたセルと処理部1に残されているセルとの整合
を取りながら、出力セルを得なければならないことであ
る。具体的には処理部2からセルを読み出し、処理部1
に残されているセルとの同期を取りながら、セル挿入を
行って出力セルを生成しなければならない。
【0005】しかしながら、このような同期条件を充分
に満足し、しかも簡単な構成でLSI化が容易にできる
構成のパケット処理装置は実現されていなかったので、
このような条件を十分に満足するパケット処理装置の提
供が要請されている。
に満足し、しかも簡単な構成でLSI化が容易にできる
構成のパケット処理装置は実現されていなかったので、
このような条件を十分に満足するパケット処理装置の提
供が要請されている。
【0006】
【課題を解決するための手段】そこで、本発明は、入力
パケットのヘッダ内容を識別してパケット内のデータを
処理する必要のあるパケットを処理するパケット処理手
段と、上記識別によってパケット処理せず、出力待ちさ
せるべきパケットを待たせるパケット待機手段と、上記
パケット処理手段のパケット出力と、上記パケット待機
手段のパケット出力との出力タイミングの整合をとって
パケットを出力するパケット処理装置において、以下の
ような特徴的な構成で上述の課題を解決するものであ
る。
パケットのヘッダ内容を識別してパケット内のデータを
処理する必要のあるパケットを処理するパケット処理手
段と、上記識別によってパケット処理せず、出力待ちさ
せるべきパケットを待たせるパケット待機手段と、上記
パケット処理手段のパケット出力と、上記パケット待機
手段のパケット出力との出力タイミングの整合をとって
パケットを出力するパケット処理装置において、以下の
ような特徴的な構成で上述の課題を解決するものであ
る。
【0007】つまり、本発明のパケット処理装置は、入
力パケットがパケット処理される場合のパケット処理に
要する時間Aを処理開始前に予測する処理時間予測手段
と、上記予測によって得た入力パケットの処理に要する
時間Aと、入力パケットの処理開始時刻とを上記パケッ
ト待機手段に与え、パケット出力を制御するパケット待
機制御手段とを備えると共に、上記パケット待機手段
は、上記処理開始時刻と、入力パケットの処理に要する
時間Aとから上記パケット処理手段でパケット処理が終
了したパケットが出力されるタイミングを予測して待た
せていたパケットを出力させる出力制御手段を備えたも
のである。
力パケットがパケット処理される場合のパケット処理に
要する時間Aを処理開始前に予測する処理時間予測手段
と、上記予測によって得た入力パケットの処理に要する
時間Aと、入力パケットの処理開始時刻とを上記パケッ
ト待機手段に与え、パケット出力を制御するパケット待
機制御手段とを備えると共に、上記パケット待機手段
は、上記処理開始時刻と、入力パケットの処理に要する
時間Aとから上記パケット処理手段でパケット処理が終
了したパケットが出力されるタイミングを予測して待た
せていたパケットを出力させる出力制御手段を備えたも
のである。
【0008】
【作用】上述の本発明の構成によれば、処理時間予測手
段によってパケット処理される場合の入力パケットのパ
ケット処理手段による処理にかかる処理時間Aをパケッ
ト処理前に予め予測し、この予測処理時間Aから、パケ
ット待機制御手段によって入力パケットの処理開始時刻
と上記予測処理時間Aとをパケット待機出力制御のため
にパケット待機手段に与えることで、パケット待機手段
はパケット処理手段からパケット出力されるタイミング
に同期して待たせていたパケットを出力制御手段によっ
て正確に出力することができる。
段によってパケット処理される場合の入力パケットのパ
ケット処理手段による処理にかかる処理時間Aをパケッ
ト処理前に予め予測し、この予測処理時間Aから、パケ
ット待機制御手段によって入力パケットの処理開始時刻
と上記予測処理時間Aとをパケット待機出力制御のため
にパケット待機手段に与えることで、パケット待機手段
はパケット処理手段からパケット出力されるタイミング
に同期して待たせていたパケットを出力制御手段によっ
て正確に出力することができる。
【0009】しかも、処理時間予測手段とパケット待機
制御手段と出力制御手段とによるパケット待機制御の構
成であるので、装置構成を非常に簡単にすることができ
る。以上のようなことから、上述の課題を充分に解決す
ることができる。
制御手段と出力制御手段とによるパケット待機制御の構
成であるので、装置構成を非常に簡単にすることができ
る。以上のようなことから、上述の課題を充分に解決す
ることができる。
【0010】
【実施例】次に本発明の好適な実施例を図面を用いて説
明する。 『第1実施例』:図1は第1実施例のセル処理装置の機
能構成図である。この図1において、セル処理装置10
は、主にセル処理制御部20と、セル処理時間予測部3
0と、セル処理部40とから構成されている。更に、セ
ル処理制御部20は、セル識別回路101と、待ち合せ
バッファ回路102と、セル廃棄・挿入回路103とか
ら構成されている。また、セル処理時間予測部30は、
セル処理時間計算回路(CAL)104と、処理時間比
較回路(COMP)105とから構成されている。更に
また、セル処理部40は、合成回路121〜12Mと、
セル処理回路111〜11Mとから構成されている。
明する。 『第1実施例』:図1は第1実施例のセル処理装置の機
能構成図である。この図1において、セル処理装置10
は、主にセル処理制御部20と、セル処理時間予測部3
0と、セル処理部40とから構成されている。更に、セ
ル処理制御部20は、セル識別回路101と、待ち合せ
バッファ回路102と、セル廃棄・挿入回路103とか
ら構成されている。また、セル処理時間予測部30は、
セル処理時間計算回路(CAL)104と、処理時間比
較回路(COMP)105とから構成されている。更に
また、セル処理部40は、合成回路121〜12Mと、
セル処理回路111〜11Mとから構成されている。
【0011】更に、セル処理時間計算回路104は、タ
イムテーブル1041を備える。処理時間比較回路10
5は、メモリ回路1051を備える。待ち合せバッファ
回路102は、バッファメモリ回路(QBUF)102
1とバッファ制御回路(QBUFCNT)1022とを
備える。セル廃棄・挿入回路103は、アイドルセル
(IDLE GEN)発生回路1031と、合成回路1
032とから構成されている。
イムテーブル1041を備える。処理時間比較回路10
5は、メモリ回路1051を備える。待ち合せバッファ
回路102は、バッファメモリ回路(QBUF)102
1とバッファ制御回路(QBUFCNT)1022とを
備える。セル廃棄・挿入回路103は、アイドルセル
(IDLE GEN)発生回路1031と、合成回路1
032とから構成されている。
【0012】セル識別回路101は、回線側の加入者線
からのセルを取り込み、このセルのヘッダを読み取り、
有効セル/無効セル、ユーザセル/プリアサインセル、
各種OAMセル等の識別が行われ、どのようなセルを処
理すればよいかが識別される。このようにして識別され
たセルは待ち合わせバッファ回路102とセル処理時間
計算回路104に与えられる。
からのセルを取り込み、このセルのヘッダを読み取り、
有効セル/無効セル、ユーザセル/プリアサインセル、
各種OAMセル等の識別が行われ、どのようなセルを処
理すればよいかが識別される。このようにして識別され
たセルは待ち合わせバッファ回路102とセル処理時間
計算回路104に与えられる。
【0013】セル処理時間計算回路104は、与えられ
た各セルの処理時間を計算し、処理時間比較回路105
に与える。処理時間比較回路105は、処理終了時刻の
比較を行い、処理開始時刻tn+1と処理時間dt
n+1とを待ち合わせバッファ回路102のバッファ制
御回路1022に与え、入力セルは該当する合成回路1
21〜12Mのいずれかから該当するセル処理回路11
1〜11Mのいずれかに与えられる。
た各セルの処理時間を計算し、処理時間比較回路105
に与える。処理時間比較回路105は、処理終了時刻の
比較を行い、処理開始時刻tn+1と処理時間dt
n+1とを待ち合わせバッファ回路102のバッファ制
御回路1022に与え、入力セルは該当する合成回路1
21〜12Mのいずれかから該当するセル処理回路11
1〜11Mのいずれかに与えられる。
【0014】合成回路121〜12Mと、セル処理回路
111〜11MとはM個の系が並列的に配置され、処理
されるセルに応じて一つのセル処理回路で処理されて通
過する場合と、複数のセル処理回路で処理されて通過す
る場合とがある。セル処理回路111〜11Mは、OA
M(Operation,Administratio
n and Maintenance:保守運用)処理
や、シェーピング処理などを行うものである。
111〜11MとはM個の系が並列的に配置され、処理
されるセルに応じて一つのセル処理回路で処理されて通
過する場合と、複数のセル処理回路で処理されて通過す
る場合とがある。セル処理回路111〜11Mは、OA
M(Operation,Administratio
n and Maintenance:保守運用)処理
や、シェーピング処理などを行うものである。
【0015】尚、OAM処理とは、性能モニタ機能、欠
陥及び故障検出機能、システム・プロテクション機能、
故障情報/性能レポート情報転送機能、故障箇所の特定
機能などの機能処理である。また、シェーピング処理と
は、セルのピークレートの制御を行い、最大バースト長
さ(瞬時速度)が規定値(仮想パスVPの容量)を越え
ないようにセル読み出しを制御することである。
陥及び故障検出機能、システム・プロテクション機能、
故障情報/性能レポート情報転送機能、故障箇所の特定
機能などの機能処理である。また、シェーピング処理と
は、セルのピークレートの制御を行い、最大バースト長
さ(瞬時速度)が規定値(仮想パスVPの容量)を越え
ないようにセル読み出しを制御することである。
【0016】このようにして処理されたセルはセル廃棄
・挿入回路103に与えられる。待ち合わせバッファ回
路102は、セル識別回路101からの入力セルをバッ
ファメモリ回路1021に格納すると共に、バッファ制
御回路1022からの命令によって読み出され、セル廃
棄・挿入回路103の合成回路1032に与える。
・挿入回路103に与えられる。待ち合わせバッファ回
路102は、セル識別回路101からの入力セルをバッ
ファメモリ回路1021に格納すると共に、バッファ制
御回路1022からの命令によって読み出され、セル廃
棄・挿入回路103の合成回路1032に与える。
【0017】セル廃棄・挿入回路103は、待ち合わせ
バッファ回路102からのセル出力タイミングと、セル
処理回路111〜11Mからのセル出力タイミングとを
合わせて挿入、廃棄などの処理を行い合成回路1032
からセル出力するものである。尚、このセル出力のとき
には、必要に応じてアイドルセル発生回路1031から
アイドルセルを発生させ、出力セルに空きが生じないよ
うにさせたり、出力セル位相調整などを行うものであ
る。出力セルはATM交換機などのスイッチ回路へ与え
られる。
バッファ回路102からのセル出力タイミングと、セル
処理回路111〜11Mからのセル出力タイミングとを
合わせて挿入、廃棄などの処理を行い合成回路1032
からセル出力するものである。尚、このセル出力のとき
には、必要に応じてアイドルセル発生回路1031から
アイドルセルを発生させ、出力セルに空きが生じないよ
うにさせたり、出力セル位相調整などを行うものであ
る。出力セルはATM交換機などのスイッチ回路へ与え
られる。
【0018】(第1実施例の装置の動作): 図1の
セル処理装置の動作を図3、図4の動作フローチャート
と、図5、図6の動作タイミングチャートを参照して説
明する。特に、待ち合わせバッファ回路102からの出
力セルと、各セル処理回路111〜11Mから出力セル
との出力タイミングを同期させる特徴的な動作手順を中
心として説明する。
セル処理装置の動作を図3、図4の動作フローチャート
と、図5、図6の動作タイミングチャートを参照して説
明する。特に、待ち合わせバッファ回路102からの出
力セルと、各セル処理回路111〜11Mから出力セル
との出力タイミングを同期させる特徴的な動作手順を中
心として説明する。
【0019】先ず最初のセルCoについての動作フロー
を説明する。最初のセルCoがセル処理装置10で受信
(ステップS1)されると、セル識別回路101によっ
てセル識別(ステップS2)され、処理時間計算回路1
04で処理時間dtoが計算(ステップS3)され、こ
のセルCoはセル処理回路111〜11Mのいずれかに
送られると共に、処理開始時刻toが設定される(ステ
ップS15)。この処理開始時刻toをその後のセルC
n(n≧1)の処理開始時刻tn(n≧1)の基準時刻
とする。次に処理開始時刻to、処理時間dtoとセル
Coとのバーチャルパス識別子(VPI)と、バーチャ
ルチャネル識別子(VCI)の値(VPI+VCI)o
が処理時間比較回路105に与えられ、メモリ1051
に記憶されるのである。
を説明する。最初のセルCoがセル処理装置10で受信
(ステップS1)されると、セル識別回路101によっ
てセル識別(ステップS2)され、処理時間計算回路1
04で処理時間dtoが計算(ステップS3)され、こ
のセルCoはセル処理回路111〜11Mのいずれかに
送られると共に、処理開始時刻toが設定される(ステ
ップS15)。この処理開始時刻toをその後のセルC
n(n≧1)の処理開始時刻tn(n≧1)の基準時刻
とする。次に処理開始時刻to、処理時間dtoとセル
Coとのバーチャルパス識別子(VPI)と、バーチャ
ルチャネル識別子(VCI)の値(VPI+VCI)o
が処理時間比較回路105に与えられ、メモリ1051
に記憶されるのである。
【0020】この処理開始時刻to、処理時間dtoは
最初の値であり、比較する必要がないので、ステップS
4〜S7、ステップS9〜S11での判断・処理は実行
されず、この処理時間比較回路105から処理開始時刻
toと処理時間dtoとが待ち合わせバッファ回路10
2内のバッファ制御回路1022に通知(ステップS1
6)される。
最初の値であり、比較する必要がないので、ステップS
4〜S7、ステップS9〜S11での判断・処理は実行
されず、この処理時間比較回路105から処理開始時刻
toと処理時間dtoとが待ち合わせバッファ回路10
2内のバッファ制御回路1022に通知(ステップS1
6)される。
【0021】待ち合わせバッファ回路102内のバッフ
ァメモリ回路1021で待ち合わせしているセルCo
は、バッファ制御回路1022から通知されるセル処理
終了時刻to+dtoに、セル処理回路111〜11M
で処理されてきたセルCoと同期してセル廃棄・挿入回
路103へ与える。但し、ここでは各セル処理回路11
1〜11Mでの処理時間がいずれも2セル時間以下で終
了するものとする。
ァメモリ回路1021で待ち合わせしているセルCo
は、バッファ制御回路1022から通知されるセル処理
終了時刻to+dtoに、セル処理回路111〜11M
で処理されてきたセルCoと同期してセル廃棄・挿入回
路103へ与える。但し、ここでは各セル処理回路11
1〜11Mでの処理時間がいずれも2セル時間以下で終
了するものとする。
【0022】次にセルCn(n≧1)の動作について説
明する。先ず上述したセルCoに対する処理動作と同様
に、セル処理装置10で受信(ステップS1)されたセ
ルCn(n≧1)が識別され(ステップS2)、その処
理時間dtnが計算され(ステップS3)、そのセル処
理が時刻tn(n≧1)に始まり、処理時間比較回路1
05内のメモリ回路1051に処理開始時刻tnと処理
時間dtnと(VPI+VCI)nの値が記憶されてい
る。
明する。先ず上述したセルCoに対する処理動作と同様
に、セル処理装置10で受信(ステップS1)されたセ
ルCn(n≧1)が識別され(ステップS2)、その処
理時間dtnが計算され(ステップS3)、そのセル処
理が時刻tn(n≧1)に始まり、処理時間比較回路1
05内のメモリ回路1051に処理開始時刻tnと処理
時間dtnと(VPI+VCI)nの値が記憶されてい
る。
【0023】その後第n+1番目のセルCn+1がセル
処理装置10に受信されて(ステップS1)、セル識別
回路101においてセル識別され(ステップS2)、処
理時間計算回路104において処理時間dtn+1が計
算される(ステップS3)。ここでセル処理時間dt
n+1とはセルCn+1が、その対応するセル処理回路
111〜11Mでの処理が開始してから終了してセル廃
棄・挿入回路103へ与えられるまでの時間である。
処理装置10に受信されて(ステップS1)、セル識別
回路101においてセル識別され(ステップS2)、処
理時間計算回路104において処理時間dtn+1が計
算される(ステップS3)。ここでセル処理時間dt
n+1とはセルCn+1が、その対応するセル処理回路
111〜11Mでの処理が開始してから終了してセル廃
棄・挿入回路103へ与えられるまでの時間である。
【0024】また、ここでいう計算とは各セル処理回路
の処理時間のマッピングのためのタイムテーブル104
1からそのセルCn+1の処理時間dtn+1を読み出
すことである。その計算終了時刻の次の1クロック後
(この値は次の処理時間比較回路105での比較処理時
間に依存する)の時刻tn+1をセルCn+1の処理開
始時刻として設定し(ステップS15)、セルCn+1
の処理を開始する(ステップS17)。
の処理時間のマッピングのためのタイムテーブル104
1からそのセルCn+1の処理時間dtn+1を読み出
すことである。その計算終了時刻の次の1クロック後
(この値は次の処理時間比較回路105での比較処理時
間に依存する)の時刻tn+1をセルCn+1の処理開
始時刻として設定し(ステップS15)、セルCn+1
の処理を開始する(ステップS17)。
【0025】同時にセルCn+1の処理開始時刻t
n+1と処理時間dtn+1と(VPI+VCI)
n+1の値が処理時間比較回路105へ送信され、その
内部のメモリ回路1051に記憶される。ここで、処理
開始時刻tn+1、処理時間dtn+ 1と、処理開始時
刻tn、処理時間dtnの間の関係を図5、図6の
の3つの場合に分けてタイミング関係を表している。
ここで、処理時間比較回路105の比較時間は処理時間
dtn+1に比べて充分小さいものとする。また、セル
出力の順序逆転はないものとする。
n+1と処理時間dtn+1と(VPI+VCI)
n+1の値が処理時間比較回路105へ送信され、その
内部のメモリ回路1051に記憶される。ここで、処理
開始時刻tn+1、処理時間dtn+ 1と、処理開始時
刻tn、処理時間dtnの間の関係を図5、図6の
の3つの場合に分けてタイミング関係を表している。
ここで、処理時間比較回路105の比較時間は処理時間
dtn+1に比べて充分小さいものとする。また、セル
出力の順序逆転はないものとする。
【0026】次にセルCnの(VPI+VCI)nと、
セルCn+1の(VPI+VCI)n+1を比較する
(ステップS4)と、次の(1)、(2)の2つの場合
の動作に分けることができる。
セルCn+1の(VPI+VCI)n+1を比較する
(ステップS4)と、次の(1)、(2)の2つの場合
の動作に分けることができる。
【0027】(1)(VPI+VCI)n=(VPI+
VCI)n+1のとき(ステップS4)の動作: こ
の同一VPI+VCI(同一宛先)のときは連続するセ
ルCnとCn+1とのセルの処理は同一の処理を行うた
め必ずtn+1+dtn+1>tn+dtn(図5、図
6ののタイミング)となり、セル出力の順序逆転は起
こらない。このセルCnとCn+1とが同一のセル処理
タイプのときは、tn +1+dtn+1と、tn+dt
nとを比較して(ステップS5)、もし、tn +1+d
tn+1≦tn+dtn(図5、図6ののタイミン
グ)となったら、エラー通知を発生する(ステップS
6)。
VCI)n+1のとき(ステップS4)の動作: こ
の同一VPI+VCI(同一宛先)のときは連続するセ
ルCnとCn+1とのセルの処理は同一の処理を行うた
め必ずtn+1+dtn+1>tn+dtn(図5、図
6ののタイミング)となり、セル出力の順序逆転は起
こらない。このセルCnとCn+1とが同一のセル処理
タイプのときは、tn +1+dtn+1と、tn+dt
nとを比較して(ステップS5)、もし、tn +1+d
tn+1≦tn+dtn(図5、図6ののタイミン
グ)となったら、エラー通知を発生する(ステップS
6)。
【0028】その後この処理時間比較回路105から処
理開始時刻tn+1と処理時間dtn+1とが待ち合わ
せバッファ回路102内のバッファ制御回路1022に
通知され(ステップS7)、バッファメモリ回路102
1内のセルCn+1をセル処理終了時刻tn+1+dt
n+1まで出力待ちさせる(ステップS8)。
理開始時刻tn+1と処理時間dtn+1とが待ち合わ
せバッファ回路102内のバッファ制御回路1022に
通知され(ステップS7)、バッファメモリ回路102
1内のセルCn+1をセル処理終了時刻tn+1+dt
n+1まで出力待ちさせる(ステップS8)。
【0029】(2)(VPI+VCI)n≠(VPI+
VCI)n+1のとき(ステップS4)の動作: こ
の相異なるVPI+VCI(同一宛先ではない)のとき
連続するセルCnとCn+1とのセルの処理は異なり、
処理時間が異なるためセル出力の順序逆転も有り得る。
ここでセル処理時刻tn+1+dtn+1と、tn+d
tnとを比較する(ステップS9)と次の2つの場合に
分けることができる。
VCI)n+1のとき(ステップS4)の動作: こ
の相異なるVPI+VCI(同一宛先ではない)のとき
連続するセルCnとCn+1とのセルの処理は異なり、
処理時間が異なるためセル出力の順序逆転も有り得る。
ここでセル処理時刻tn+1+dtn+1と、tn+d
tnとを比較する(ステップS9)と次の2つの場合に
分けることができる。
【0030】(2−1)tn+1+dtn+1=tn+
dtnのとき(図5、図6ののタイミング): こ
のときはセルCnのセル処理回路出力とセルCn+1の
セル処理回路出力のタイミングがぶつかる。原則として
セルCnとセルCn+1の順序逆転はないものとするの
で、ここではnの値の小さいセルの出力を優先させるも
のとする。従って、セルCn+1の処理時間を(dt
n+1+1セル時間)として(ステップS10)、処理
時間比較回路105から処理開始時刻tn+1と処理時
間(dtn+1+1セル時間)を待ち合わせバッファ回
路102内のバッファ制御回路1022に通知する(ス
テップS11)。その後バッファメモリ回路1021内
のセルCn+1をセル処理終了時刻tn+1+dt
n+1まで出力待ちさせる(ステップS12)のであ
る。
dtnのとき(図5、図6ののタイミング): こ
のときはセルCnのセル処理回路出力とセルCn+1の
セル処理回路出力のタイミングがぶつかる。原則として
セルCnとセルCn+1の順序逆転はないものとするの
で、ここではnの値の小さいセルの出力を優先させるも
のとする。従って、セルCn+1の処理時間を(dt
n+1+1セル時間)として(ステップS10)、処理
時間比較回路105から処理開始時刻tn+1と処理時
間(dtn+1+1セル時間)を待ち合わせバッファ回
路102内のバッファ制御回路1022に通知する(ス
テップS11)。その後バッファメモリ回路1021内
のセルCn+1をセル処理終了時刻tn+1+dt
n+1まで出力待ちさせる(ステップS12)のであ
る。
【0031】(2−2)tn+1+dtn+1≠tn+
dtnのとき(図5、図6ののタイミング):
このときはセルCnとセルCn+1の順序逆転があって
も構わないので、処理時間比較回路105からセルC
n+1の処理開始時刻tn+1と、処理時間dtn+1
を待ち合わせバッファ回路102内のバッファ制御回路
1022に通知する(ステップS11)。その後バッフ
ァメモリ回路1021内のセルCn+1をセル処理終了
時刻tn+1+dtn+1まで出力待ちさせるののであ
る(ステップS12)。
dtnのとき(図5、図6ののタイミング):
このときはセルCnとセルCn+1の順序逆転があって
も構わないので、処理時間比較回路105からセルC
n+1の処理開始時刻tn+1と、処理時間dtn+1
を待ち合わせバッファ回路102内のバッファ制御回路
1022に通知する(ステップS11)。その後バッフ
ァメモリ回路1021内のセルCn+1をセル処理終了
時刻tn+1+dtn+1まで出力待ちさせるののであ
る(ステップS12)。
【0032】以上の(1)〜(2)の動作によって、処
理終了時刻tn+1+dtn+1にセル処理が終了した
セルCn+1の出力タイミングと、待ち合わせバッファ
回路102で処理終了時刻tn+1+dtn+1まで出
力待ちしているセルCn+1との出力タイミングの同期
をとることができる(ステップS13)。その後セル廃
棄・挿入回路103で廃棄・挿入の処理が行われる(ス
テップS14)。
理終了時刻tn+1+dtn+1にセル処理が終了した
セルCn+1の出力タイミングと、待ち合わせバッファ
回路102で処理終了時刻tn+1+dtn+1まで出
力待ちしているセルCn+1との出力タイミングの同期
をとることができる(ステップS13)。その後セル廃
棄・挿入回路103で廃棄・挿入の処理が行われる(ス
テップS14)。
【0033】(第1実施例の効果): 以上の第1実
施例によれば、第n+1番目のセルCn+1を識別した
後、そのセルCn+1に対応した各処理をする上述の構
成において、各セル処理回路の処理を実行する前に、各
セル処理時間を計算し、その一つ前に処理されたセルC
nの処理終了時間と比較させることによって、処理が終
了したセルと待ち合わせバッファ回路102で出力待ち
しているセルとの出力タイミングを正確に同期させるこ
とができるという効果を得ることができるのである。
施例によれば、第n+1番目のセルCn+1を識別した
後、そのセルCn+1に対応した各処理をする上述の構
成において、各セル処理回路の処理を実行する前に、各
セル処理時間を計算し、その一つ前に処理されたセルC
nの処理終了時間と比較させることによって、処理が終
了したセルと待ち合わせバッファ回路102で出力待ち
しているセルとの出力タイミングを正確に同期させるこ
とができるという効果を得ることができるのである。
【0034】また、タイムテーブルで過去のセル処理時
間の情報を管理しているので、種々の方路に対するセル
の処理時間を容易に求め、複数のセル処理回路での処理
においても精度良く処理時間を求めることができる。
間の情報を管理しているので、種々の方路に対するセル
の処理時間を容易に求め、複数のセル処理回路での処理
においても精度良く処理時間を求めることができる。
【0035】従って、同期条件を充分に満足し、しかも
簡単な構成でLSI化が容易にできる構成のセル処理装
置を実現することができる。
簡単な構成でLSI化が容易にできる構成のセル処理装
置を実現することができる。
【0036】『第2実施例』:図7は第2実施例のセル
処理装置の機能構成図である。この図7において、セル
処理装置は、セル処理制御部20Aと、セル処理時間予
測部30Aと、セル処理部40Aとから構成されてい
る。この第2実施例の構成において、上述の第1実施例
の構成と特徴的に異なるところは、セル処理時間予測部
30Aと、セル処理部40Aとの構成である。第2実施
例の構成部の符号は、第1実施例の機能構成部と同じ機
能構成部には同じ符号を付して説明する。
処理装置の機能構成図である。この図7において、セル
処理装置は、セル処理制御部20Aと、セル処理時間予
測部30Aと、セル処理部40Aとから構成されてい
る。この第2実施例の構成において、上述の第1実施例
の構成と特徴的に異なるところは、セル処理時間予測部
30Aと、セル処理部40Aとの構成である。第2実施
例の構成部の符号は、第1実施例の機能構成部と同じ機
能構成部には同じ符号を付して説明する。
【0037】そこで、セル処理時間予測部30Aは、セ
ル処理時間計算回路104Aと、処理時間比較回路10
5Aとから構成されている。また、処理時間比較回路1
05Aには、メモリ回路1051Aが備えられている。
更に、セル処理部40Aは合成回路121〜12Mと、
セル処理回路11A1〜11AMとから構成されてい
る。セル処理回路11A1〜11AMには、タイムテー
ブル104A1〜104AMが備えられている。
ル処理時間計算回路104Aと、処理時間比較回路10
5Aとから構成されている。また、処理時間比較回路1
05Aには、メモリ回路1051Aが備えられている。
更に、セル処理部40Aは合成回路121〜12Mと、
セル処理回路11A1〜11AMとから構成されてい
る。セル処理回路11A1〜11AMには、タイムテー
ブル104A1〜104AMが備えられている。
【0038】セル処理時間計算回路104Aは、セル識
別回路101からのセルに対するセル処理を行う上での
処理時間を計算し、計算結果を処理時間比較回路105
Aに与える。この計算にはセル処理回路11A1〜11
AMにそれぞれ備えられている処理時間のタイムテーブ
ル104A1〜104AMからの各セル処理回路11A
1〜11AMでの処理時間(例えば、dtn+1)が読
み出されて使用される。
別回路101からのセルに対するセル処理を行う上での
処理時間を計算し、計算結果を処理時間比較回路105
Aに与える。この計算にはセル処理回路11A1〜11
AMにそれぞれ備えられている処理時間のタイムテーブ
ル104A1〜104AMからの各セル処理回路11A
1〜11AMでの処理時間(例えば、dtn+1)が読
み出されて使用される。
【0039】処理時間比較回路105Aは、入力セルに
対する処理開始時刻(例えば、tn +1)と処理時間
(例えば、dtn+1)とを求め、待ち合わせバッファ
回路102のバッファ制御回路1022に与える。その
他の構成部の機能は上述の第1実施例と同様である。
対する処理開始時刻(例えば、tn +1)と処理時間
(例えば、dtn+1)とを求め、待ち合わせバッファ
回路102のバッファ制御回路1022に与える。その
他の構成部の機能は上述の第1実施例と同様である。
【0040】(第2実施例の動作): 上述の構成の
第2実施例のセル処理装置の動作については、上述の図
3、図4の動作フロー及び図5、図6の動作タイミング
とほぼ同様に説明することができる。異なる動作は上述
のセル処理時間計算回路104Aと、セル処理回路11
A1〜11AMの構成が第1実施例と異なることに基づ
くものである。そこで、第1実施例と異なる動作の部分
を中心として説明する。具体的には図3のセル処理時間
dtn+1の計算(ステップS3)の動作である。
第2実施例のセル処理装置の動作については、上述の図
3、図4の動作フロー及び図5、図6の動作タイミング
とほぼ同様に説明することができる。異なる動作は上述
のセル処理時間計算回路104Aと、セル処理回路11
A1〜11AMの構成が第1実施例と異なることに基づ
くものである。そこで、第1実施例と異なる動作の部分
を中心として説明する。具体的には図3のセル処理時間
dtn+1の計算(ステップS3)の動作である。
【0041】即ち、セル処理時間計算回路104Aは、
入力セルCn+1の識別に応じたセル処理回路11A1
〜11AM内の各タイムテーブル104A1〜104A
Mにアクセスし、そこからそのセルCn+1の処理時間
を読み込む。ここで、セルCn+1が複数のセル処理回
路11A1〜11AMで処理されるときは、それらセル
処理回路11A1〜11AM内の各タイムテーブル10
4A1〜104AMにアクセスして、そこでのセル処理
時間を読み込む。その計算終了時刻の次の1クロック後
(この値は次の処理時間比較回路105Aでの処理時間
の比較に依存する)の時刻tn+1をセルCn+1の処
理開始時刻として設定するものである。
入力セルCn+1の識別に応じたセル処理回路11A1
〜11AM内の各タイムテーブル104A1〜104A
Mにアクセスし、そこからそのセルCn+1の処理時間
を読み込む。ここで、セルCn+1が複数のセル処理回
路11A1〜11AMで処理されるときは、それらセル
処理回路11A1〜11AM内の各タイムテーブル10
4A1〜104AMにアクセスして、そこでのセル処理
時間を読み込む。その計算終了時刻の次の1クロック後
(この値は次の処理時間比較回路105Aでの処理時間
の比較に依存する)の時刻tn+1をセルCn+1の処
理開始時刻として設定するものである。
【0042】(第2実施例の効果): 以上の第2実
施例の構成によれば、第1実施例と同じように、第n+
1番目のセルCn+1を識別した後、そのセルCn+1
に対応した各処理をするときに、各セル処理回路の処理
を実行する前に、各セル処理時間を計算し、その一つ前
に処理されたセルCnの処理終了時間を比較させること
によって、処理が終了したセルと待ち合わせバッファ回
路102で出力待ちしているセルとの出力タイミングを
同期させることができるという効果を得ることができる
のである。
施例の構成によれば、第1実施例と同じように、第n+
1番目のセルCn+1を識別した後、そのセルCn+1
に対応した各処理をするときに、各セル処理回路の処理
を実行する前に、各セル処理時間を計算し、その一つ前
に処理されたセルCnの処理終了時間を比較させること
によって、処理が終了したセルと待ち合わせバッファ回
路102で出力待ちしているセルとの出力タイミングを
同期させることができるという効果を得ることができる
のである。
【0043】しかも、セルの処理時間管理を各セル処理
回路11A1〜11AMのタイムテーブル104A1〜
104AMに分散管理することで、セル処理時間予測部
30Aのセル処理時間計算部104Aの構成を簡単にさ
せることができる。
回路11A1〜11AMのタイムテーブル104A1〜
104AMに分散管理することで、セル処理時間予測部
30Aのセル処理時間計算部104Aの構成を簡単にさ
せることができる。
【0044】従って、同期条件を充分に満足し、しかも
簡単な構成でLSI化が容易にできる構成のセル処理装
置を実現することができるのである。
簡単な構成でLSI化が容易にできる構成のセル処理装
置を実現することができるのである。
【0045】(他の実施例): (1)尚、以上の実
施例の構成の他に、セル処理回路111〜11Mの処理
時間が3セル時間以上のものがあるときでも、処理時間
比較回路105でのセルCnとCn+1における(VP
I+VCI)n+1と(VPI+VCI)nの比較と、
tn+1+dtn+1と、tn+dtnの比較のステッ
プを以下のように変更することで構成することもでき
る。
施例の構成の他に、セル処理回路111〜11Mの処理
時間が3セル時間以上のものがあるときでも、処理時間
比較回路105でのセルCnとCn+1における(VP
I+VCI)n+1と(VPI+VCI)nの比較と、
tn+1+dtn+1と、tn+dtnの比較のステッ
プを以下のように変更することで構成することもでき
る。
【0046】即ち、処理時間が3セル時間以上のものが
あるときは、セルCn+1がセル処理回路に入力され、
(VPI+VCI)n+1の比較と、tn+1+dt
n+1の比較が開始されるときに、セルCn以前のセル
Cl(lは、0≦l≦n)でセル処理回路111〜11
Mでセル処理実行中のセルが存在している可能性があ
る。このときは、nとn+1の2つの比較ではなく、次
のような3つ以上の比較を行うことも好ましい。
あるときは、セルCn+1がセル処理回路に入力され、
(VPI+VCI)n+1の比較と、tn+1+dt
n+1の比較が開始されるときに、セルCn以前のセル
Cl(lは、0≦l≦n)でセル処理回路111〜11
Mでセル処理実行中のセルが存在している可能性があ
る。このときは、nとn+1の2つの比較ではなく、次
のような3つ以上の比較を行うことも好ましい。
【0047】先ず変更点1として、(VPI+VCI)
n+1と(VPI+VCI)nの比較の変更点として、
セルCn+1の(VPI+VCI)n+1と、セルCl
の(VPI+VCI)l(lは0≦l≦n、且つセル処
理実行中のClの値全て)の3つ以上の比較を行うもの
である。
n+1と(VPI+VCI)nの比較の変更点として、
セルCn+1の(VPI+VCI)n+1と、セルCl
の(VPI+VCI)l(lは0≦l≦n、且つセル処
理実行中のClの値全て)の3つ以上の比較を行うもの
である。
【0048】また、変更点2として、tn+1+dt
n+1とtn+dtnの比較の変更点として、セルC
n+1のtn+1+dtn+1と、セルClのt1+d
tl(lは0≦l≦n、且つセル処理実行中のClの値
全て)の3つの以上の比較を行うものである。
n+1とtn+dtnの比較の変更点として、セルC
n+1のtn+1+dtn+1と、セルClのt1+d
tl(lは0≦l≦n、且つセル処理実行中のClの値
全て)の3つの以上の比較を行うものである。
【0049】(2)また、上述の実施例では、ATMセ
ルに対して適用した例を説明したが、その他パケットデ
ータ等のデータユニットがユーザ情報部とその宛先、情
報の種類等を載せるヘッダ情報部との2つの部分からな
る通信形式でのデータユニット処理装置の同期タイミン
グ制御にも適用することができる。
ルに対して適用した例を説明したが、その他パケットデ
ータ等のデータユニットがユーザ情報部とその宛先、情
報の種類等を載せるヘッダ情報部との2つの部分からな
る通信形式でのデータユニット処理装置の同期タイミン
グ制御にも適用することができる。
【0050】(3)更に、上述のセル処理装置は、入回
線対応部装置や、ルーチングスイッチ装置の入力部装置
などにも適用して効果的である。
線対応部装置や、ルーチングスイッチ装置の入力部装置
などにも適用して効果的である。
【0051】(4)更にまた、セル処理回路111〜1
1Mは、OAM、シェーピングの他、使用量パラメータ
制御(UPC:Usage Parameter Co
ntrol)、即ち加入者ごとのトラヒックが規定値を
超える場合に、規定違反のセルを廃棄するなどの処理を
行うことも好ましい。
1Mは、OAM、シェーピングの他、使用量パラメータ
制御(UPC:Usage Parameter Co
ntrol)、即ち加入者ごとのトラヒックが規定値を
超える場合に、規定違反のセルを廃棄するなどの処理を
行うことも好ましい。
【0052】
【発明の効果】以上述べた様に本発明は、入力パケット
がパケット処理される場合のパケット処理に要する時間
を処理開始前に予測する処理時間予測手段と、上記予測
によって得た入力パケットの処理に要する時間と、入力
パケットの処理開始時刻とを上記パケット待機手段に与
え、パケット出力を制御するパケット待機制御手段とを
備え、パケット待機手段に、上記処理開始時刻と、入力
パケットの処理に要する時間とからパケット処理手段で
パケット処理が終了したパケットが出力されるタイミン
グを予測して待たせていたパケットを出力させる出力制
御手段を備えたことで、パケット処理手段とパケット待
機手段とのパケット出力の同期条件を充分に満足し、し
かも簡単な構成でLSI化が容易になるパケット処理装
置を実現することができる。
がパケット処理される場合のパケット処理に要する時間
を処理開始前に予測する処理時間予測手段と、上記予測
によって得た入力パケットの処理に要する時間と、入力
パケットの処理開始時刻とを上記パケット待機手段に与
え、パケット出力を制御するパケット待機制御手段とを
備え、パケット待機手段に、上記処理開始時刻と、入力
パケットの処理に要する時間とからパケット処理手段で
パケット処理が終了したパケットが出力されるタイミン
グを予測して待たせていたパケットを出力させる出力制
御手段を備えたことで、パケット処理手段とパケット待
機手段とのパケット出力の同期条件を充分に満足し、し
かも簡単な構成でLSI化が容易になるパケット処理装
置を実現することができる。
【図1】本発明の第1実施例のセル処理装置の機能構成
図である。
図である。
【図2】従来技術のセル処理装置の概念的な構成図であ
る。
る。
【図3】第1実施例の動作フローチャート(その1)で
ある。
ある。
【図4】第1実施例の動作フローチャート(その2)で
ある。
ある。
【図5】第1実施例の動作タイミングチャート(その
1)である。
1)である。
【図6】第1実施例の動作タイミングチャート(その
2)である。
2)である。
【図7】第2実施例のセル処理装置の機能構成図であ
る。
る。
10…セル処理装置、20…セル処理制御部、30…セ
ル処理時間予測部、40…セル処理部、101…セル識
別回路、102…待ち合わせバッファ回路、103…セ
ル廃棄・挿入回路、104…セル処理時間計算回路、1
05…処理時間比較回路、111〜11M…セル処理回
路、121〜12M…合成回路、1021…バッファメ
モリ回路(QBUF)、1022…バッファ制御回路
(QBUFCNT)、1031…アイドルセル発生回路
(IDLE GEN)、1032…合成回路、1041
…タイムテーブル、1051…メモリ回路。
ル処理時間予測部、40…セル処理部、101…セル識
別回路、102…待ち合わせバッファ回路、103…セ
ル廃棄・挿入回路、104…セル処理時間計算回路、1
05…処理時間比較回路、111〜11M…セル処理回
路、121〜12M…合成回路、1021…バッファメ
モリ回路(QBUF)、1022…バッファ制御回路
(QBUFCNT)、1031…アイドルセル発生回路
(IDLE GEN)、1032…合成回路、1041
…タイムテーブル、1051…メモリ回路。
フロントページの続き (72)発明者 霜越 潔 東京都港区虎ノ門1丁目7番12号 沖電気 工業株式会社内
Claims (3)
- 【請求項1】 入力パケットのヘッダ内容を識別してパ
ケット内のデータを処理する必要のあるパケットを処理
するパケット処理手段と、上記識別によってパケット処
理せず、出力待ちさせるべきパケットを待たせるパケッ
ト待機手段と、上記パケット処理手段のパケット出力
と、上記パケット待機手段のパケット出力との出力タイ
ミングの整合をとってパケットを出力するパケット処理
装置において、 入力パケットがパケット処理される場合のパケット処理
に要する時間Aを処理開始前に予測する処理時間予測手
段と、 上記予測によって得た入力パケットの処理に要する時間
Aと、入力パケットの処理開始時刻とを上記パケット待
機手段に与え、パケット出力を制御するパケット待機制
御手段とを備えると共に、 上記パケット待機手段は、上記処理開始時刻と、入力パ
ケットの処理に要する時間Aとから上記パケット処理手
段でパケット処理が終了してパケットが出力されるタイ
ミングを予測して、待たせていたパケットを出力させる
出力制御手段を備えたことを特徴とするパケット処理装
置。 - 【請求項2】 上記パケット待機手段の出力パケット
と、パケット処理手段の出力パケットとを受け、不必要
なパケットの廃棄又は必要なパケットの挿入を行いパケ
ットを出力するパケット出力手段を更に備えることを特
徴とする請求項1記載のパケット処理装置。 - 【請求項3】 上記パケット処理手段は、複数のパケッ
ト処理回路から構成され、 上記処理時間予測手段は、それぞれのパケット処理回路
におけるパケット処理に要する時間を管理し、入力パケ
ットが1又は2以上の上記パケット処理回路によって処
理される場合に要する時間を求めることを特徴とする請
求項1又は2記載のパケット処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11822195A JPH08316964A (ja) | 1995-05-17 | 1995-05-17 | パケット処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11822195A JPH08316964A (ja) | 1995-05-17 | 1995-05-17 | パケット処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08316964A true JPH08316964A (ja) | 1996-11-29 |
Family
ID=14731226
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11822195A Pending JPH08316964A (ja) | 1995-05-17 | 1995-05-17 | パケット処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08316964A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998017018A3 (en) * | 1996-10-17 | 1998-07-02 | Ericsson Telefon Ab L M | Method and device to determine the transmission point in time of a first transfer in relation to another transfer in a radio medium |
-
1995
- 1995-05-17 JP JP11822195A patent/JPH08316964A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998017018A3 (en) * | 1996-10-17 | 1998-07-02 | Ericsson Telefon Ab L M | Method and device to determine the transmission point in time of a first transfer in relation to another transfer in a radio medium |
US6061343A (en) * | 1996-10-17 | 2000-05-09 | Telefonaktiebolaget Lm Ericsson | Method and device to determine the transmission point in time of a first transfer in relation to another transfer in a radio medium |
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