JPH08316964A - パケット処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 同期条件を充分に満足し、しかも簡単な構成
でＬＳＩ化が容易にできる構成のパケット処理装置。 【構成】 セル処理時間計算回路１０４は識別されたセ
ルの処理に要する時間を計算し処理時間比較回路１０５
に与える。処理時間比較回路１０５は、処理終了時刻の
比較を行い、処理開始時刻と処理時間とを待ち合わせバ
ッファ回路１０２のバッファ制御部１０２２に与え、入
力セルは該当するセル処理回路１１１〜１１Ｍのいずれ
かに与えられる。処理されたセルはセル廃棄・挿入回路
１０３に与えられる。待ち合わせバッファ回路１０２
は、セル識別回路１０１からの入力セルをバッファメモ
リ回路１０２１に格納すると共に、バッファ制御回路１
０２２からの命令によって、セル処理回路１１１〜１１
Ｍからのセル出力タイミングと同期してセルを読み出
す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパケット処理装置に関
し、例えば、ＡＴＭ（非同期転送モード）通信システム
などに適用し得るものに関する。

【０００２】

【従来の技術】近年、ＡＴＭ通信システムの研究・開発
が行われている。ＡＴＭ通信システムにおいて、例え
ば、加入者系からのＡＴＭセルをＡＴＭ交換機などに伝
送する途中などで、セルを処理するような場合がある。
このようなセル処理装置は、一般には図２のような構成
で表すことができる。即ち、セル処理装置は、主に処理
部１と処理部２とから構成され、処理部１は入力セルを
識別し、有効／無効、ユーザセルなどの識別を行い、デ
ータ内容の書き替えなどの処理を必要とするセルを処理
部２に与える。

【０００３】処理部２は、例えば、ユーザセルなどに対
して必要な処理を行って、最適なタイミングで読み出し
て再び処理部１に与える。このセルを与えられた処理部
１は無効セルなどを廃棄しつつ、処理部２から与えられ
たセルを挿入してセルを出力するような構成を採ること
ができた。

【０００４】

【発明が解決しようとする課題】ここで上述のような構
成で入力セルを処理する上で、重要なことは処理部２で
処理されたセルと処理部１に残されているセルとの整合
を取りながら、出力セルを得なければならないことであ
る。具体的には処理部２からセルを読み出し、処理部１
に残されているセルとの同期を取りながら、セル挿入を
行って出力セルを生成しなければならない。

【０００５】しかしながら、このような同期条件を充分
に満足し、しかも簡単な構成でＬＳＩ化が容易にできる
構成のパケット処理装置は実現されていなかったので、
このような条件を十分に満足するパケット処理装置の提
供が要請されている。

【０００６】

【課題を解決するための手段】そこで、本発明は、入力
パケットのヘッダ内容を識別してパケット内のデータを
処理する必要のあるパケットを処理するパケット処理手
段と、上記識別によってパケット処理せず、出力待ちさ
せるべきパケットを待たせるパケット待機手段と、上記
パケット処理手段のパケット出力と、上記パケット待機
手段のパケット出力との出力タイミングの整合をとって
パケットを出力するパケット処理装置において、以下の
ような特徴的な構成で上述の課題を解決するものであ
る。

【０００７】つまり、本発明のパケット処理装置は、入
力パケットがパケット処理される場合のパケット処理に
要する時間Ａを処理開始前に予測する処理時間予測手段
と、上記予測によって得た入力パケットの処理に要する
時間Ａと、入力パケットの処理開始時刻とを上記パケッ
ト待機手段に与え、パケット出力を制御するパケット待
機制御手段とを備えると共に、上記パケット待機手段
は、上記処理開始時刻と、入力パケットの処理に要する
時間Ａとから上記パケット処理手段でパケット処理が終
了したパケットが出力されるタイミングを予測して待た
せていたパケットを出力させる出力制御手段を備えたも
のである。

【０００８】

【作用】上述の本発明の構成によれば、処理時間予測手
段によってパケット処理される場合の入力パケットのパ
ケット処理手段による処理にかかる処理時間Ａをパケッ
ト処理前に予め予測し、この予測処理時間Ａから、パケ
ット待機制御手段によって入力パケットの処理開始時刻
と上記予測処理時間Ａとをパケット待機出力制御のため
にパケット待機手段に与えることで、パケット待機手段
はパケット処理手段からパケット出力されるタイミング
に同期して待たせていたパケットを出力制御手段によっ
て正確に出力することができる。

【０００９】しかも、処理時間予測手段とパケット待機
制御手段と出力制御手段とによるパケット待機制御の構
成であるので、装置構成を非常に簡単にすることができ
る。以上のようなことから、上述の課題を充分に解決す
ることができる。

【００１０】

【実施例】次に本発明の好適な実施例を図面を用いて説
明する。 『第１実施例』：図１は第１実施例のセル処理装置の機
能構成図である。この図１において、セル処理装置１０
は、主にセル処理制御部２０と、セル処理時間予測部３
０と、セル処理部４０とから構成されている。更に、セ
ル処理制御部２０は、セル識別回路１０１と、待ち合せ
バッファ回路１０２と、セル廃棄・挿入回路１０３とか
ら構成されている。また、セル処理時間予測部３０は、
セル処理時間計算回路（ＣＡＬ）１０４と、処理時間比
較回路（ＣＯＭＰ）１０５とから構成されている。更に
また、セル処理部４０は、合成回路１２１〜１２Ｍと、
セル処理回路１１１〜１１Ｍとから構成されている。

【００１１】更に、セル処理時間計算回路１０４は、タ
イムテーブル１０４１を備える。処理時間比較回路１０
５は、メモリ回路１０５１を備える。待ち合せバッファ
回路１０２は、バッファメモリ回路（ＱＢＵＦ）１０２
１とバッファ制御回路（ＱＢＵＦＣＮＴ）１０２２とを
備える。セル廃棄・挿入回路１０３は、アイドルセル
（ＩＤＬＥ ＧＥＮ）発生回路１０３１と、合成回路１
０３２とから構成されている。

【００１２】セル識別回路１０１は、回線側の加入者線
からのセルを取り込み、このセルのヘッダを読み取り、
有効セル／無効セル、ユーザセル／プリアサインセル、
各種ＯＡＭセル等の識別が行われ、どのようなセルを処
理すればよいかが識別される。このようにして識別され
たセルは待ち合わせバッファ回路１０２とセル処理時間
計算回路１０４に与えられる。

【００１３】セル処理時間計算回路１０４は、与えられ
た各セルの処理時間を計算し、処理時間比較回路１０５
に与える。処理時間比較回路１０５は、処理終了時刻の
比較を行い、処理開始時刻ｔ_ｎ＋１と処理時間ｄｔ
_ｎ＋１とを待ち合わせバッファ回路１０２のバッファ制
御回路１０２２に与え、入力セルは該当する合成回路１
２１〜１２Ｍのいずれかから該当するセル処理回路１１
１〜１１Ｍのいずれかに与えられる。

【００１４】合成回路１２１〜１２Ｍと、セル処理回路
１１１〜１１ＭとはＭ個の系が並列的に配置され、処理
されるセルに応じて一つのセル処理回路で処理されて通
過する場合と、複数のセル処理回路で処理されて通過す
る場合とがある。セル処理回路１１１〜１１Ｍは、ＯＡ
Ｍ（Ｏｐｅｒａｔｉｏｎ，Ａｄｍｉｎｉｓｔｒａｔｉｏ
ｎ ａｎｄ Ｍａｉｎｔｅｎａｎｃｅ：保守運用）処理
や、シェーピング処理などを行うものである。

【００１５】尚、ＯＡＭ処理とは、性能モニタ機能、欠
陥及び故障検出機能、システム・プロテクション機能、
故障情報／性能レポート情報転送機能、故障箇所の特定
機能などの機能処理である。また、シェーピング処理と
は、セルのピークレートの制御を行い、最大バースト長
さ（瞬時速度）が規定値（仮想パスＶＰの容量）を越え
ないようにセル読み出しを制御することである。

【００１６】このようにして処理されたセルはセル廃棄
・挿入回路１０３に与えられる。待ち合わせバッファ回
路１０２は、セル識別回路１０１からの入力セルをバッ
ファメモリ回路１０２１に格納すると共に、バッファ制
御回路１０２２からの命令によって読み出され、セル廃
棄・挿入回路１０３の合成回路１０３２に与える。

【００１７】セル廃棄・挿入回路１０３は、待ち合わせ
バッファ回路１０２からのセル出力タイミングと、セル
処理回路１１１〜１１Ｍからのセル出力タイミングとを
合わせて挿入、廃棄などの処理を行い合成回路１０３２
からセル出力するものである。尚、このセル出力のとき
には、必要に応じてアイドルセル発生回路１０３１から
アイドルセルを発生させ、出力セルに空きが生じないよ
うにさせたり、出力セル位相調整などを行うものであ
る。出力セルはＡＴＭ交換機などのスイッチ回路へ与え
られる。

【００１８】（第１実施例の装置の動作）： 図１の
セル処理装置の動作を図３、図４の動作フローチャート
と、図５、図６の動作タイミングチャートを参照して説
明する。特に、待ち合わせバッファ回路１０２からの出
力セルと、各セル処理回路１１１〜１１Ｍから出力セル
との出力タイミングを同期させる特徴的な動作手順を中
心として説明する。

【００１９】先ず最初のセルＣｏについての動作フロー
を説明する。最初のセルＣｏがセル処理装置１０で受信
（ステップＳ１）されると、セル識別回路１０１によっ
てセル識別（ステップＳ２）され、処理時間計算回路１
０４で処理時間ｄｔｏが計算（ステップＳ３）され、こ
のセルＣｏはセル処理回路１１１〜１１Ｍのいずれかに
送られると共に、処理開始時刻ｔｏが設定される（ステ
ップＳ１５）。この処理開始時刻ｔｏをその後のセルＣ
ｎ（ｎ≧１）の処理開始時刻ｔｎ（ｎ≧１）の基準時刻
とする。次に処理開始時刻ｔｏ、処理時間ｄｔｏとセル
Ｃｏとのバーチャルパス識別子（ＶＰＩ）と、バーチャ
ルチャネル識別子（ＶＣＩ）の値（ＶＰＩ＋ＶＣＩ）ｏ
が処理時間比較回路１０５に与えられ、メモリ１０５１
に記憶されるのである。

【００２０】この処理開始時刻ｔｏ、処理時間ｄｔｏは
最初の値であり、比較する必要がないので、ステップＳ
４〜Ｓ７、ステップＳ９〜Ｓ１１での判断・処理は実行
されず、この処理時間比較回路１０５から処理開始時刻
ｔｏと処理時間ｄｔｏとが待ち合わせバッファ回路１０
２内のバッファ制御回路１０２２に通知（ステップＳ１
６）される。

【００２１】待ち合わせバッファ回路１０２内のバッフ
ァメモリ回路１０２１で待ち合わせしているセルＣｏ
は、バッファ制御回路１０２２から通知されるセル処理
終了時刻ｔｏ＋ｄｔｏに、セル処理回路１１１〜１１Ｍ
で処理されてきたセルＣｏと同期してセル廃棄・挿入回
路１０３へ与える。但し、ここでは各セル処理回路１１
１〜１１Ｍでの処理時間がいずれも２セル時間以下で終
了するものとする。

【００２２】次にセルＣｎ（ｎ≧１）の動作について説
明する。先ず上述したセルＣｏに対する処理動作と同様
に、セル処理装置１０で受信（ステップＳ１）されたセ
ルＣｎ（ｎ≧１）が識別され（ステップＳ２）、その処
理時間ｄｔｎが計算され（ステップＳ３）、そのセル処
理が時刻ｔｎ（ｎ≧１）に始まり、処理時間比較回路１
０５内のメモリ回路１０５１に処理開始時刻ｔｎと処理
時間ｄｔｎと（ＶＰＩ＋ＶＣＩ）ｎの値が記憶されてい
る。

【００２３】その後第ｎ＋１番目のセルＣ_ｎ＋１がセル
処理装置１０に受信されて（ステップＳ１）、セル識別
回路１０１においてセル識別され（ステップＳ２）、処
理時間計算回路１０４において処理時間ｄｔ_ｎ＋１が計
算される（ステップＳ３）。ここでセル処理時間ｄｔ
_ｎ＋１とはセルＣ_ｎ＋１が、その対応するセル処理回路
１１１〜１１Ｍでの処理が開始してから終了してセル廃
棄・挿入回路１０３へ与えられるまでの時間である。

【００２４】また、ここでいう計算とは各セル処理回路
の処理時間のマッピングのためのタイムテーブル１０４
１からそのセルＣ_ｎ＋１の処理時間ｄｔ_ｎ＋１を読み出
すことである。その計算終了時刻の次の１クロック後
（この値は次の処理時間比較回路１０５での比較処理時
間に依存する）の時刻ｔ_ｎ＋１をセルＣ_ｎ＋１の処理開
始時刻として設定し（ステップＳ１５）、セルＣ_ｎ＋１
の処理を開始する（ステップＳ１７）。

【００２５】同時にセルＣ_ｎ＋１の処理開始時刻ｔ
_ｎ＋１と処理時間ｄｔ_ｎ＋１と（ＶＰＩ＋ＶＣＩ）
_ｎ＋１の値が処理時間比較回路１０５へ送信され、その
内部のメモリ回路１０５１に記憶される。ここで、処理
開始時刻ｔ_ｎ＋１、処理時間ｄｔ_{ｎ＋ １}と、処理開始時
刻ｔｎ、処理時間ｄｔｎの間の関係を図５、図６の
の３つの場合に分けてタイミング関係を表している。
ここで、処理時間比較回路１０５の比較時間は処理時間
ｄｔ_ｎ＋１に比べて充分小さいものとする。また、セル
出力の順序逆転はないものとする。

【００２６】次にセルＣｎの（ＶＰＩ＋ＶＣＩ）ｎと、
セルＣ_ｎ＋１の（ＶＰＩ＋ＶＣＩ）_ｎ＋１を比較する
（ステップＳ４）と、次の（１）、（２）の２つの場合
の動作に分けることができる。

【００２７】（１）（ＶＰＩ＋ＶＣＩ）ｎ＝（ＶＰＩ＋
ＶＣＩ）_ｎ＋１のとき（ステップＳ４）の動作： こ
の同一ＶＰＩ＋ＶＣＩ（同一宛先）のときは連続するセ
ルＣｎとＣ_ｎ＋１とのセルの処理は同一の処理を行うた
め必ずｔ_ｎ＋１＋ｄｔ_ｎ＋１＞ｔｎ＋ｄｔｎ（図５、図
６ののタイミング）となり、セル出力の順序逆転は起
こらない。このセルＣｎとＣ_ｎ＋１とが同一のセル処理
タイプのときは、ｔ_{ｎ ＋１}＋ｄｔ_ｎ＋１と、ｔｎ＋ｄｔ
ｎとを比較して（ステップＳ５）、もし、ｔ_{ｎ ＋１}＋ｄ
ｔ_ｎ＋１≦ｔｎ＋ｄｔｎ（図５、図６ののタイミン
グ）となったら、エラー通知を発生する（ステップＳ
６）。

【００２８】その後この処理時間比較回路１０５から処
理開始時刻ｔ_ｎ＋１と処理時間ｄｔ_ｎ＋１とが待ち合わ
せバッファ回路１０２内のバッファ制御回路１０２２に
通知され（ステップＳ７）、バッファメモリ回路１０２
１内のセルＣ_ｎ＋１をセル処理終了時刻ｔ_ｎ＋１＋ｄｔ
_ｎ＋１まで出力待ちさせる（ステップＳ８）。

【００２９】（２）（ＶＰＩ＋ＶＣＩ）ｎ≠（ＶＰＩ＋
ＶＣＩ）_ｎ＋１のとき（ステップＳ４）の動作： こ
の相異なるＶＰＩ＋ＶＣＩ（同一宛先ではない）のとき
連続するセルＣｎとＣ_ｎ＋１とのセルの処理は異なり、
処理時間が異なるためセル出力の順序逆転も有り得る。
ここでセル処理時刻ｔ_ｎ＋１＋ｄｔ_ｎ＋１と、ｔｎ＋ｄ
ｔｎとを比較する（ステップＳ９）と次の２つの場合に
分けることができる。

【００３０】（２−１）ｔ_ｎ＋１＋ｄｔ_ｎ＋１＝ｔｎ＋
ｄｔｎのとき（図５、図６ののタイミング）： こ
のときはセルＣｎのセル処理回路出力とセルＣ_ｎ＋１の
セル処理回路出力のタイミングがぶつかる。原則として
セルＣｎとセルＣ_ｎ＋１の順序逆転はないものとするの
で、ここではｎの値の小さいセルの出力を優先させるも
のとする。従って、セルＣ_ｎ＋１の処理時間を（ｄｔ
_ｎ＋１＋１セル時間）として（ステップＳ１０）、処理
時間比較回路１０５から処理開始時刻ｔ_ｎ＋１と処理時
間（ｄｔ_ｎ＋１＋１セル時間）を待ち合わせバッファ回
路１０２内のバッファ制御回路１０２２に通知する（ス
テップＳ１１）。その後バッファメモリ回路１０２１内
のセルＣ_ｎ＋１をセル処理終了時刻ｔ_ｎ＋１＋ｄｔ
_ｎ＋１まで出力待ちさせる（ステップＳ１２）のであ
る。

【００３１】（２−２）ｔ_ｎ＋１＋ｄｔ_ｎ＋１≠ｔｎ＋
ｄｔｎのとき（図５、図６ののタイミング）：
このときはセルＣｎとセルＣ_ｎ＋１の順序逆転があって
も構わないので、処理時間比較回路１０５からセルＣ
_ｎ＋１の処理開始時刻ｔ_ｎ＋１と、処理時間ｄｔ_ｎ＋１
を待ち合わせバッファ回路１０２内のバッファ制御回路
１０２２に通知する（ステップＳ１１）。その後バッフ
ァメモリ回路１０２１内のセルＣ_ｎ＋１をセル処理終了
時刻ｔ_ｎ＋１＋ｄｔ_ｎ＋１まで出力待ちさせるののであ
る（ステップＳ１２）。

【００３２】以上の（１）〜（２）の動作によって、処
理終了時刻ｔ_ｎ＋１＋ｄｔ_ｎ＋１にセル処理が終了した
セルＣ_ｎ＋１の出力タイミングと、待ち合わせバッファ
回路１０２で処理終了時刻ｔ_ｎ＋１＋ｄｔ_ｎ＋１まで出
力待ちしているセルＣ_ｎ＋１との出力タイミングの同期
をとることができる（ステップＳ１３）。その後セル廃
棄・挿入回路１０３で廃棄・挿入の処理が行われる（ス
テップＳ１４）。

【００３３】（第１実施例の効果）： 以上の第１実
施例によれば、第ｎ＋１番目のセルＣ_ｎ＋１を識別した
後、そのセルＣ_ｎ＋１に対応した各処理をする上述の構
成において、各セル処理回路の処理を実行する前に、各
セル処理時間を計算し、その一つ前に処理されたセルＣ
ｎの処理終了時間と比較させることによって、処理が終
了したセルと待ち合わせバッファ回路１０２で出力待ち
しているセルとの出力タイミングを正確に同期させるこ
とができるという効果を得ることができるのである。

【００３４】また、タイムテーブルで過去のセル処理時
間の情報を管理しているので、種々の方路に対するセル
の処理時間を容易に求め、複数のセル処理回路での処理
においても精度良く処理時間を求めることができる。

【００３５】従って、同期条件を充分に満足し、しかも
簡単な構成でＬＳＩ化が容易にできる構成のセル処理装
置を実現することができる。

【００３６】『第２実施例』：図７は第２実施例のセル
処理装置の機能構成図である。この図７において、セル
処理装置は、セル処理制御部２０Ａと、セル処理時間予
測部３０Ａと、セル処理部４０Ａとから構成されてい
る。この第２実施例の構成において、上述の第１実施例
の構成と特徴的に異なるところは、セル処理時間予測部
３０Ａと、セル処理部４０Ａとの構成である。第２実施
例の構成部の符号は、第１実施例の機能構成部と同じ機
能構成部には同じ符号を付して説明する。

【００３７】そこで、セル処理時間予測部３０Ａは、セ
ル処理時間計算回路１０４Ａと、処理時間比較回路１０
５Ａとから構成されている。また、処理時間比較回路１
０５Ａには、メモリ回路１０５１Ａが備えられている。
更に、セル処理部４０Ａは合成回路１２１〜１２Ｍと、
セル処理回路１１Ａ１〜１１ＡＭとから構成されてい
る。セル処理回路１１Ａ１〜１１ＡＭには、タイムテー
ブル１０４Ａ１〜１０４ＡＭが備えられている。

【００３８】セル処理時間計算回路１０４Ａは、セル識
別回路１０１からのセルに対するセル処理を行う上での
処理時間を計算し、計算結果を処理時間比較回路１０５
Ａに与える。この計算にはセル処理回路１１Ａ１〜１１
ＡＭにそれぞれ備えられている処理時間のタイムテーブ
ル１０４Ａ１〜１０４ＡＭからの各セル処理回路１１Ａ
１〜１１ＡＭでの処理時間（例えば、ｄｔ_ｎ＋１）が読
み出されて使用される。

【００３９】処理時間比較回路１０５Ａは、入力セルに
対する処理開始時刻（例えば、ｔ_{ｎ ＋１}）と処理時間
（例えば、ｄｔ_ｎ＋１）とを求め、待ち合わせバッファ
回路１０２のバッファ制御回路１０２２に与える。その
他の構成部の機能は上述の第１実施例と同様である。

【００４０】（第２実施例の動作）： 上述の構成の
第２実施例のセル処理装置の動作については、上述の図
３、図４の動作フロー及び図５、図６の動作タイミング
とほぼ同様に説明することができる。異なる動作は上述
のセル処理時間計算回路１０４Ａと、セル処理回路１１
Ａ１〜１１ＡＭの構成が第１実施例と異なることに基づ
くものである。そこで、第１実施例と異なる動作の部分
を中心として説明する。具体的には図３のセル処理時間
ｄｔ_ｎ＋１の計算（ステップＳ３）の動作である。

【００４１】即ち、セル処理時間計算回路１０４Ａは、
入力セルＣ_ｎ＋１の識別に応じたセル処理回路１１Ａ１
〜１１ＡＭ内の各タイムテーブル１０４Ａ１〜１０４Ａ
Ｍにアクセスし、そこからそのセルＣ_ｎ＋１の処理時間
を読み込む。ここで、セルＣ_ｎ＋１が複数のセル処理回
路１１Ａ１〜１１ＡＭで処理されるときは、それらセル
処理回路１１Ａ１〜１１ＡＭ内の各タイムテーブル１０
４Ａ１〜１０４ＡＭにアクセスして、そこでのセル処理
時間を読み込む。その計算終了時刻の次の１クロック後
（この値は次の処理時間比較回路１０５Ａでの処理時間
の比較に依存する）の時刻ｔ_ｎ＋１をセルＣ_ｎ＋１の処
理開始時刻として設定するものである。

【００４２】（第２実施例の効果）： 以上の第２実
施例の構成によれば、第１実施例と同じように、第ｎ＋
１番目のセルＣ_ｎ＋１を識別した後、そのセルＣ_ｎ＋１
に対応した各処理をするときに、各セル処理回路の処理
を実行する前に、各セル処理時間を計算し、その一つ前
に処理されたセルＣｎの処理終了時間を比較させること
によって、処理が終了したセルと待ち合わせバッファ回
路１０２で出力待ちしているセルとの出力タイミングを
同期させることができるという効果を得ることができる
のである。

【００４３】しかも、セルの処理時間管理を各セル処理
回路１１Ａ１〜１１ＡＭのタイムテーブル１０４Ａ１〜
１０４ＡＭに分散管理することで、セル処理時間予測部
３０Ａのセル処理時間計算部１０４Ａの構成を簡単にさ
せることができる。

【００４４】従って、同期条件を充分に満足し、しかも
簡単な構成でＬＳＩ化が容易にできる構成のセル処理装
置を実現することができるのである。

【００４５】（他の実施例）： （１）尚、以上の実
施例の構成の他に、セル処理回路１１１〜１１Ｍの処理
時間が３セル時間以上のものがあるときでも、処理時間
比較回路１０５でのセルＣｎとＣ_ｎ＋１における（ＶＰ
Ｉ＋ＶＣＩ）_ｎ＋１と（ＶＰＩ＋ＶＣＩ）ｎの比較と、
ｔ_ｎ＋１＋ｄｔ_ｎ＋１と、ｔｎ＋ｄｔｎの比較のステッ
プを以下のように変更することで構成することもでき
る。

【００４６】即ち、処理時間が３セル時間以上のものが
あるときは、セルＣ_ｎ＋１がセル処理回路に入力され、
（ＶＰＩ＋ＶＣＩ）_ｎ＋１の比較と、ｔ_ｎ＋１＋ｄｔ
_ｎ＋１の比較が開始されるときに、セルＣｎ以前のセル
Ｃｌ（ｌは、０≦ｌ≦ｎ）でセル処理回路１１１〜１１
Ｍでセル処理実行中のセルが存在している可能性があ
る。このときは、ｎとｎ＋１の２つの比較ではなく、次
のような３つ以上の比較を行うことも好ましい。

【００４７】先ず変更点１として、（ＶＰＩ＋ＶＣＩ）
_ｎ＋１と（ＶＰＩ＋ＶＣＩ）ｎの比較の変更点として、
セルＣ_ｎ＋１の（ＶＰＩ＋ＶＣＩ）_ｎ＋１と、セルＣｌ
の（ＶＰＩ＋ＶＣＩ）ｌ（ｌは０≦ｌ≦ｎ、且つセル処
理実行中のＣｌの値全て）の３つ以上の比較を行うもの
である。

【００４８】また、変更点２として、ｔ_ｎ＋１＋ｄｔ
_ｎ＋１とｔｎ＋ｄｔｎの比較の変更点として、セルＣ
_ｎ＋１のｔ_ｎ＋１＋ｄｔ_ｎ＋１と、セルＣｌのｔ１＋ｄ
ｔｌ（ｌは０≦ｌ≦ｎ、且つセル処理実行中のＣｌの値
全て）の３つの以上の比較を行うものである。

【００４９】（２）また、上述の実施例では、ＡＴＭセ
ルに対して適用した例を説明したが、その他パケットデ
ータ等のデータユニットがユーザ情報部とその宛先、情
報の種類等を載せるヘッダ情報部との２つの部分からな
る通信形式でのデータユニット処理装置の同期タイミン
グ制御にも適用することができる。

【００５０】（３）更に、上述のセル処理装置は、入回
線対応部装置や、ルーチングスイッチ装置の入力部装置
などにも適用して効果的である。

【００５１】（４）更にまた、セル処理回路１１１〜１
１Ｍは、ＯＡＭ、シェーピングの他、使用量パラメータ
制御（ＵＰＣ：Ｕｓａｇｅ Ｐａｒａｍｅｔｅｒ Ｃｏ
ｎｔｒｏｌ）、即ち加入者ごとのトラヒックが規定値を
超える場合に、規定違反のセルを廃棄するなどの処理を
行うことも好ましい。

【００５２】

【発明の効果】以上述べた様に本発明は、入力パケット
がパケット処理される場合のパケット処理に要する時間
を処理開始前に予測する処理時間予測手段と、上記予測
によって得た入力パケットの処理に要する時間と、入力
パケットの処理開始時刻とを上記パケット待機手段に与
え、パケット出力を制御するパケット待機制御手段とを
備え、パケット待機手段に、上記処理開始時刻と、入力
パケットの処理に要する時間とからパケット処理手段で
パケット処理が終了したパケットが出力されるタイミン
グを予測して待たせていたパケットを出力させる出力制
御手段を備えたことで、パケット処理手段とパケット待
機手段とのパケット出力の同期条件を充分に満足し、し
かも簡単な構成でＬＳＩ化が容易になるパケット処理装
置を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例のセル処理装置の機能構成
図である。

【図２】従来技術のセル処理装置の概念的な構成図であ
る。

【図３】第１実施例の動作フローチャート（その１）で
ある。

【図４】第１実施例の動作フローチャート（その２）で
ある。

【図５】第１実施例の動作タイミングチャート（その
１）である。

【図６】第１実施例の動作タイミングチャート（その
２）である。

【図７】第２実施例のセル処理装置の機能構成図であ
る。

【符号の説明】

１０…セル処理装置、２０…セル処理制御部、３０…セ
ル処理時間予測部、４０…セル処理部、１０１…セル識
別回路、１０２…待ち合わせバッファ回路、１０３…セ
ル廃棄・挿入回路、１０４…セル処理時間計算回路、１
０５…処理時間比較回路、１１１〜１１Ｍ…セル処理回
路、１２１〜１２Ｍ…合成回路、１０２１…バッファメ
モリ回路（ＱＢＵＦ）、１０２２…バッファ制御回路
（ＱＢＵＦＣＮＴ）、１０３１…アイドルセル発生回路
（ＩＤＬＥ ＧＥＮ）、１０３２…合成回路、１０４１
…タイムテーブル、１０５１…メモリ回路。

フロントページの続き (72)発明者 霜越 潔 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力パケットのヘッダ内容を識別してパ
   ケット内のデータを処理する必要のあるパケットを処理
   するパケット処理手段と、上記識別によってパケット処
   理せず、出力待ちさせるべきパケットを待たせるパケッ
   ト待機手段と、上記パケット処理手段のパケット出力
   と、上記パケット待機手段のパケット出力との出力タイ
   ミングの整合をとってパケットを出力するパケット処理
   装置において、 入力パケットがパケット処理される場合のパケット処理
   に要する時間Ａを処理開始前に予測する処理時間予測手
   段と、 上記予測によって得た入力パケットの処理に要する時間
   Ａと、入力パケットの処理開始時刻とを上記パケット待
   機手段に与え、パケット出力を制御するパケット待機制
   御手段とを備えると共に、 上記パケット待機手段は、上記処理開始時刻と、入力パ
   ケットの処理に要する時間Ａとから上記パケット処理手
   段でパケット処理が終了してパケットが出力されるタイ
   ミングを予測して、待たせていたパケットを出力させる
   出力制御手段を備えたことを特徴とするパケット処理装
   置。
2. 【請求項２】 上記パケット待機手段の出力パケット
   と、パケット処理手段の出力パケットとを受け、不必要
   なパケットの廃棄又は必要なパケットの挿入を行いパケ
   ットを出力するパケット出力手段を更に備えることを特
   徴とする請求項１記載のパケット処理装置。
3. 【請求項３】 上記パケット処理手段は、複数のパケッ
   ト処理回路から構成され、 上記処理時間予測手段は、それぞれのパケット処理回路
   におけるパケット処理に要する時間を管理し、入力パケ
   ットが１又は２以上の上記パケット処理回路によって処
   理される場合に要する時間を求めることを特徴とする請
   求項１又は２記載のパケット処理装置。