JP2899609B2 - セル送出装置 - Google Patents
セル送出装置Info
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- JP2899609B2 JP2899609B2 JP18398892A JP18398892A JP2899609B2 JP 2899609 B2 JP2899609 B2 JP 2899609B2 JP 18398892 A JP18398892 A JP 18398892A JP 18398892 A JP18398892 A JP 18398892A JP 2899609 B2 JP2899609 B2 JP 2899609B2
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Description
【0001】
【産業上の利用分野】本発明は、非同期転送モード(As
ynchronous Transfer Mode;以下ATMと略す。)交換
機やATM多重化装置などのATM技術を利用した通信
制御装置におけるセル送出装置に関するものである。
ynchronous Transfer Mode;以下ATMと略す。)交換
機やATM多重化装置などのATM技術を利用した通信
制御装置におけるセル送出装置に関するものである。
【0002】
【従来の技術】従来、広帯域ISDNにおける情報の転
送方法としてCCITTによりATM方式が勧告され、
ATM技術を利用した通信制御装置の様々な実現方法が
提案されている。このなかで、複数の入力回線からのA
TMセルをセル廃棄をなるべく起こすことなく一つの出
力回線に出力するセル送出装置は、セル交換装置やセル
多重化装置などの通信制御装置の実現の上で重要な技術
である。
送方法としてCCITTによりATM方式が勧告され、
ATM技術を利用した通信制御装置の様々な実現方法が
提案されている。このなかで、複数の入力回線からのA
TMセルをセル廃棄をなるべく起こすことなく一つの出
力回線に出力するセル送出装置は、セル交換装置やセル
多重化装置などの通信制御装置の実現の上で重要な技術
である。
【0003】図6は従来のセル送出装置の一例を示し、
入力回線数が4回線のものである。図6において、60
1〜604は入力回線であり、611〜614は入力回
線601〜604から入力されたセルが有効セルである
かどうかを判定する入力セル判定回路、61は各入力回
線からの入力セルをバッファメモリ62に書き込む書き
込み制御回路、62はセルを一時蓄積して出力回線に順
次出力するファーストイン・ファーストアウト構成のバ
ッファメモリ、63はバッファメモリ62から読み出さ
れたセルを出力する出力回線である。
入力回線数が4回線のものである。図6において、60
1〜604は入力回線であり、611〜614は入力回
線601〜604から入力されたセルが有効セルである
かどうかを判定する入力セル判定回路、61は各入力回
線からの入力セルをバッファメモリ62に書き込む書き
込み制御回路、62はセルを一時蓄積して出力回線に順
次出力するファーストイン・ファーストアウト構成のバ
ッファメモリ、63はバッファメモリ62から読み出さ
れたセルを出力する出力回線である。
【0004】以上のように構成されたセル送出装置につ
いて、以下その動作について説明する。まず、各入力回
線601〜604に入力されたセルは、各入力回線60
1〜604毎に設けられた入力セル判定回路611〜6
14により有効セルかどうかを判定され、有効セルのみ
が出力される。次いで書き込み制御回路61は、入力セ
ル判定回路611〜614から出力された有効セルを順
次バッファメモリ62に書き込んでいく。このとき図6
の例においては、バッファメモリ62への書き込み速度
は各入力回線601〜604におけるセル到着速度の4
倍の速度となる。一方、バッファメモリ62からは、書
き込み順に出力回線63にセルが順次送出される。
いて、以下その動作について説明する。まず、各入力回
線601〜604に入力されたセルは、各入力回線60
1〜604毎に設けられた入力セル判定回路611〜6
14により有効セルかどうかを判定され、有効セルのみ
が出力される。次いで書き込み制御回路61は、入力セ
ル判定回路611〜614から出力された有効セルを順
次バッファメモリ62に書き込んでいく。このとき図6
の例においては、バッファメモリ62への書き込み速度
は各入力回線601〜604におけるセル到着速度の4
倍の速度となる。一方、バッファメモリ62からは、書
き込み順に出力回線63にセルが順次送出される。
【0005】このように、上記従来のセル送出装置にお
いても、複数の入力回線からの入力セルを1本の出力回
線に送出することができる。
いても、複数の入力回線からの入力セルを1本の出力回
線に送出することができる。
【0006】
【発明が解決しようとする課題】しかしながら、上記従
来のセル送出装置では、入力回線に到着する有効セル
は、品質クラスなどの属性に関係なくバッファメモリに
書き込まれ、また、各入力回線に到着するセルのトラヒ
ックが高くなって出力回線が輻輳状態になった場合に発
生するセル廃棄が、バッファメモリの待ち行列溢れによ
るものであるため、廃棄するセルの種類を制御すること
ができず、セル損失に対する優先度などの品質クラスに
関係なくセルが廃棄されてしまうという問題があった。
また、瞬間的なトラヒックの増加によってもバッファ溢
れによるセル廃棄が生じてしまうという問題があった。
来のセル送出装置では、入力回線に到着する有効セル
は、品質クラスなどの属性に関係なくバッファメモリに
書き込まれ、また、各入力回線に到着するセルのトラヒ
ックが高くなって出力回線が輻輳状態になった場合に発
生するセル廃棄が、バッファメモリの待ち行列溢れによ
るものであるため、廃棄するセルの種類を制御すること
ができず、セル損失に対する優先度などの品質クラスに
関係なくセルが廃棄されてしまうという問題があった。
また、瞬間的なトラヒックの増加によってもバッファ溢
れによるセル廃棄が生じてしまうという問題があった。
【0007】本発明は、このような従来の問題を解決す
るものであり、出力回線が輻輳状態になった場合でも、
品質クラスなどのセルの属性に応じたセル廃棄を行なう
ことのできる優れたセル送出装置を提供することを目的
とする。
るものであり、出力回線が輻輳状態になった場合でも、
品質クラスなどのセルの属性に応じたセル廃棄を行なう
ことのできる優れたセル送出装置を提供することを目的
とする。
【0008】
【課題を解決するための手段】本発明は、上記目的を達
成するために、入力回線毎に設けられて、特定の品質ク
ラスの属性のセルをもとに通過セルの制限を行なう1段
以上の通過セル制限手段と、通過セル制限手段を通過し
てきたセルを選択して出力する回線選択手段と、回線選
択手段における回線選択数を設定する選択数制御手段と
を備えたものである。
成するために、入力回線毎に設けられて、特定の品質ク
ラスの属性のセルをもとに通過セルの制限を行なう1段
以上の通過セル制限手段と、通過セル制限手段を通過し
てきたセルを選択して出力する回線選択手段と、回線選
択手段における回線選択数を設定する選択数制御手段と
を備えたものである。
【0009】また本発明は、各入力回線の通過セル制限
手段を通過するセルの合計数と回線選択手段の選択回線
数の設定値および出力回線の輻輳状態とから、通過セル
制限手段での特定の品質クラスの属性を有するセルの廃
棄と回線選択手段の選択回線数の設定値とを制御するよ
うにしたものである。
手段を通過するセルの合計数と回線選択手段の選択回線
数の設定値および出力回線の輻輳状態とから、通過セル
制限手段での特定の品質クラスの属性を有するセルの廃
棄と回線選択手段の選択回線数の設定値とを制御するよ
うにしたものである。
【0010】さらに本発明は、複数の単位制御時間連続
して出力回線が輻輳状態または非輻輳状態のいずれか一
方であるときに回線選択数を制御するようにしたもので
ある。
して出力回線が輻輳状態または非輻輳状態のいずれか一
方であるときに回線選択数を制御するようにしたもので
ある。
【0011】
【作用】本発明は、上記構成によって、出力回線が輻輳
状態になった場合には、各入力回線に到着したセルのう
ち、例えば小セル損失非要求などの特定の品質クラスの
属性を持つセルは通過セル制限手段により廃棄され、さ
らに通過セル制限手段を通過したセルの一部は回線選択
手段によって廃棄される。また、トラヒックの増加が瞬
間的な場合には輻輳状態の持続時間が短時間であるた
め、回線選択数は減少せず、回線選択手段による過剰な
廃棄は発生しない。
状態になった場合には、各入力回線に到着したセルのう
ち、例えば小セル損失非要求などの特定の品質クラスの
属性を持つセルは通過セル制限手段により廃棄され、さ
らに通過セル制限手段を通過したセルの一部は回線選択
手段によって廃棄される。また、トラヒックの増加が瞬
間的な場合には輻輳状態の持続時間が短時間であるた
め、回線選択数は減少せず、回線選択手段による過剰な
廃棄は発生しない。
【0012】(第1の実施例)以下、本発明の実施例に
ついて、図面を参照しながら説明する。図1は本発明に
よるセル送出装置の第1の実施例を示すものであり、こ
の実施例では入力回線数は4回線となっている。
ついて、図面を参照しながら説明する。図1は本発明に
よるセル送出装置の第1の実施例を示すものであり、こ
の実施例では入力回線数は4回線となっている。
【0013】図1において、101〜104は入力回
線、111〜114,131〜134はそれぞれ各入力
回線101〜104における1段目および2段目の通過
セル制限回路である。10は各通過セル制限回路111
〜114,131〜134を通過してきたセルを選択し
てバッファメモリ11および12に書き込む選択回路で
ある。11および12はそれぞれ小遅延要求、非要求の
品質クラスのセルを品質クラス毎に一時蓄積するファー
ストイン・ファーストアウト構成のバッファメモリであ
る。13はバッファメモリ11および12の読み出しを
制御して出力回線14にセルを送出する読み出し制御回
路である。また、15はバッファメモリ11および12
の輻輳状態を判定する輻輳判定回路、16は選択回路1
0が各入力回線101〜104からセルを選択する際の
選択回線数の設定値を制御する選択数制御回路、17は
選択数制御回路16により決定された選択回線数と各入
力回線101〜104の1段目の通過セル制限回路11
1〜114の通過セル数の総計とを比較する比較回路で
ある。
線、111〜114,131〜134はそれぞれ各入力
回線101〜104における1段目および2段目の通過
セル制限回路である。10は各通過セル制限回路111
〜114,131〜134を通過してきたセルを選択し
てバッファメモリ11および12に書き込む選択回路で
ある。11および12はそれぞれ小遅延要求、非要求の
品質クラスのセルを品質クラス毎に一時蓄積するファー
ストイン・ファーストアウト構成のバッファメモリであ
る。13はバッファメモリ11および12の読み出しを
制御して出力回線14にセルを送出する読み出し制御回
路である。また、15はバッファメモリ11および12
の輻輳状態を判定する輻輳判定回路、16は選択回路1
0が各入力回線101〜104からセルを選択する際の
選択回線数の設定値を制御する選択数制御回路、17は
選択数制御回路16により決定された選択回線数と各入
力回線101〜104の1段目の通過セル制限回路11
1〜114の通過セル数の総計とを比較する比較回路で
ある。
【0014】図2は図1のセル送出装置で制御されるセ
ルの構成例を示したものである。図2において、21は
セルヘッダであり、22はセルの情報部である。セルヘ
ッダ21において、VCIは仮想チャネル識別子、Tは
当該仮想チャネルのセルが予め申告されたトラヒックを
上回る違反セルであることを示す違反セルタグビット
(T=1の場合違反セル)、LPは当該セルが小セル損
失要求の品質クラスであることを示す小損失要求セルビ
ット(LP=1の場合、小損失要求セル)、HECはヘ
ッダ部のエラー制御部である。
ルの構成例を示したものである。図2において、21は
セルヘッダであり、22はセルの情報部である。セルヘ
ッダ21において、VCIは仮想チャネル識別子、Tは
当該仮想チャネルのセルが予め申告されたトラヒックを
上回る違反セルであることを示す違反セルタグビット
(T=1の場合違反セル)、LPは当該セルが小セル損
失要求の品質クラスであることを示す小損失要求セルビ
ット(LP=1の場合、小損失要求セル)、HECはヘ
ッダ部のエラー制御部である。
【0015】以上のように構成されたセル送出装置につ
いて、以下その動作を説明する。まず、セル送出装置の
各構成要素の動作について説明する。
いて、以下その動作を説明する。まず、セル送出装置の
各構成要素の動作について説明する。
【0016】図3は1段目の通過セル制限回路111〜
114の動作論理を示す。1段目の通過セル制限回路1
11〜114は、入力回線101〜104からの有効セ
ルの到着(図3におけるI=1)と輻輳判定回路15か
らの輻輳信号G(G=1の場合、輻輳状態)と入力セル
のタグビットT(T=1の場合、違反セル)とから、入
力されたセルの通過/廃棄を判定する。セルを通過させ
ると判定した場合には、信号線121〜124を通じて
セルを2段目の通過セル制限回路131〜134に転送
するとともに、信号バス18を通じて比較回路17に対
してセル通過信号S0 (S0 =1の場合、セル通過)を
通知する。例えば図3において、I=1,G=1,T=
1(有効セル到着、輻輳状態、違反セル)の場合、1段
目の通過セル制限回路111〜114は、このセルを廃
棄し、比較回路17に対してS0=0(セル廃棄)を通
知する。
114の動作論理を示す。1段目の通過セル制限回路1
11〜114は、入力回線101〜104からの有効セ
ルの到着(図3におけるI=1)と輻輳判定回路15か
らの輻輳信号G(G=1の場合、輻輳状態)と入力セル
のタグビットT(T=1の場合、違反セル)とから、入
力されたセルの通過/廃棄を判定する。セルを通過させ
ると判定した場合には、信号線121〜124を通じて
セルを2段目の通過セル制限回路131〜134に転送
するとともに、信号バス18を通じて比較回路17に対
してセル通過信号S0 (S0 =1の場合、セル通過)を
通知する。例えば図3において、I=1,G=1,T=
1(有効セル到着、輻輳状態、違反セル)の場合、1段
目の通過セル制限回路111〜114は、このセルを廃
棄し、比較回路17に対してS0=0(セル廃棄)を通
知する。
【0017】比較回路17は、信号バス18によって通
知される各入力回線の第1段目の通過セル制限回路11
1〜114の通過セル数の総計ΣS0 と回線選択数mと
を比較することによって、第2段目の通過セル制限回路
131〜134の通過セル制限制御信号LCを生成し、
信号バス19を介して各入力回線の第2段目の通過セル
制限回路131〜134に通知する。比較回路17にお
いて、通過セル制限制御信号LCは、 ΣS0 >mの場合: LC=1 ΣS0 ≦mの場合: LC=0 となる。
知される各入力回線の第1段目の通過セル制限回路11
1〜114の通過セル数の総計ΣS0 と回線選択数mと
を比較することによって、第2段目の通過セル制限回路
131〜134の通過セル制限制御信号LCを生成し、
信号バス19を介して各入力回線の第2段目の通過セル
制限回路131〜134に通知する。比較回路17にお
いて、通過セル制限制御信号LCは、 ΣS0 >mの場合: LC=1 ΣS0 ≦mの場合: LC=0 となる。
【0018】図4は第2段目の通過セル制限回路131
〜134の動作論理を示す。第2段目の通過セル制限回
路131〜134は、通過セル制限制御信号LCと輻輳
信号Gとから、第1段目の通過セル制限回路111〜1
14の通過セルのうち小セル損失非要求セル(LP=
0)について廃棄/通過の制御を行なう。例えば、S0
=1、LC・G(LCとGの論理積)=1、LP=0す
なわち第1段目の通過セル制限回路111〜114から
の通過セルがあり、バッファメモリが輻輳状態でかつ通
過セル数の総計ΣS0 が回線選択数mよりも大きく、到
着セルの品質クラスが小セル損失非要求の場合、第2段
目の通過セル制限回路131〜134はこのセルを廃棄
する(S1 =0)。
〜134の動作論理を示す。第2段目の通過セル制限回
路131〜134は、通過セル制限制御信号LCと輻輳
信号Gとから、第1段目の通過セル制限回路111〜1
14の通過セルのうち小セル損失非要求セル(LP=
0)について廃棄/通過の制御を行なう。例えば、S0
=1、LC・G(LCとGの論理積)=1、LP=0す
なわち第1段目の通過セル制限回路111〜114から
の通過セルがあり、バッファメモリが輻輳状態でかつ通
過セル数の総計ΣS0 が回線選択数mよりも大きく、到
着セルの品質クラスが小セル損失非要求の場合、第2段
目の通過セル制限回路131〜134はこのセルを廃棄
する(S1 =0)。
【0019】選択数制御回路16は、1セルが転送され
るに要する単位時間(以下、1セル時間と略す。)内
に、選択回路10が各入力回線のうち何本の入力回線か
らセルを選択するかを示す回線選択数mを制御する。選
択数制御回路16は、輻輳状態に応じて、以下のとおり
回線選択数mを出力する。 非輻輳状態(G=0)の場合: mとして4(入力回線
数)を出力する。 輻輳状態(G=1)の場合 : mとしてm0 (1≦m
0 ≦4)を出力する。 ここでm0 の値は1セル時間毎に下記のとおり制御され
る。 G=1毎に(1セル時間毎に)m0 =m0 −1 G=0毎に(1セル時間毎に)m0 =m0 +1
るに要する単位時間(以下、1セル時間と略す。)内
に、選択回路10が各入力回線のうち何本の入力回線か
らセルを選択するかを示す回線選択数mを制御する。選
択数制御回路16は、輻輳状態に応じて、以下のとおり
回線選択数mを出力する。 非輻輳状態(G=0)の場合: mとして4(入力回線
数)を出力する。 輻輳状態(G=1)の場合 : mとしてm0 (1≦m
0 ≦4)を出力する。 ここでm0 の値は1セル時間毎に下記のとおり制御され
る。 G=1毎に(1セル時間毎に)m0 =m0 −1 G=0毎に(1セル時間毎に)m0 =m0 +1
【0020】図5は選択数制御回路16により回線選択
数mが制御される様子の一例を示したものであり、
(a)は上記の制御方法によりm0 が制御され、回線選
択数mとして出力される場合を示し、(b)は後述する
別の制御方法によりm0 が制御され、回線選択数mが出
力される場合を示している。
数mが制御される様子の一例を示したものであり、
(a)は上記の制御方法によりm0 が制御され、回線選
択数mとして出力される場合を示し、(b)は後述する
別の制御方法によりm0 が制御され、回線選択数mが出
力される場合を示している。
【0021】選択回路10は、1セル時間について、入
力回線のうちで第2段目の通過セル制限回路131〜1
34の通過セルがある回線から、回線選択数mの数の入
力回線を選択して、各入力回線から1セルずつバッファ
メモリ11,12に書き込む。この時、小遅延要求セル
はバッファメモリ11に、小遅延非要求セルはバッファ
メモリ12に書き込む。
力回線のうちで第2段目の通過セル制限回路131〜1
34の通過セルがある回線から、回線選択数mの数の入
力回線を選択して、各入力回線から1セルずつバッファ
メモリ11,12に書き込む。この時、小遅延要求セル
はバッファメモリ11に、小遅延非要求セルはバッファ
メモリ12に書き込む。
【0022】次に図1に示したセル送出装置の全体の動
作概要について説明する。まず、各入力回線101〜1
04のセルトラヒックの総量が小さくバッファメモリ1
1,12が輻輳状態になっていない場合について説明す
る。非輻輳状態の場合は、図3および図4の動作論理図
に示すように、第1段目、第2段目の通過セル制限回路
111〜114,131〜134とともに入力セルを廃
棄させずに通過させる。また、非輻輳状態の場合、選択
数制御回路16は回線選択数mをm=4とするので、結
局、選択回路10はすべての入力回線101〜104に
到着した有効セルをバッファメモリ11またはバッファ
メモリ12に書き込む。読み出し回路13はバッファメ
モリ11,12内のセルを順次読み出して、出力回線1
4に出力する。
作概要について説明する。まず、各入力回線101〜1
04のセルトラヒックの総量が小さくバッファメモリ1
1,12が輻輳状態になっていない場合について説明す
る。非輻輳状態の場合は、図3および図4の動作論理図
に示すように、第1段目、第2段目の通過セル制限回路
111〜114,131〜134とともに入力セルを廃
棄させずに通過させる。また、非輻輳状態の場合、選択
数制御回路16は回線選択数mをm=4とするので、結
局、選択回路10はすべての入力回線101〜104に
到着した有効セルをバッファメモリ11またはバッファ
メモリ12に書き込む。読み出し回路13はバッファメ
モリ11,12内のセルを順次読み出して、出力回線1
4に出力する。
【0023】次に、バッファメモリ11,12が輻輳状
態になっている場合の動作について説明する。この場合
は、図3に示すように、入力回線101〜104からの
セルが申告トラヒックを越える違反セル(T=1)であ
れば、第1段目の通過セル制限回路111〜114によ
りこのセルは廃棄される。その他のセルは、第1段目の
通過セル制限回路111〜114を通過する。この時、
各入力回線の第1段目の通過セル制限回路111〜11
4の通過セル数の総数(ΣS0 )が選択回路10の回線
選択数mより大きければ、比較回路17により通過セル
制限制御信号がLC=1となり、図4に示すように、第
2段目の通過セル制限回路131〜134により小セル
損失非要求のセルが廃棄される。また、ΣS0 が回線選
択数mより小さい場合は、各回線の第2段目の通過セル
制限回路131〜134に到着した有効セルはすべて通
過する。いずれの場合も、第2段目の通過セル制限回路
131〜134の通過セルのうち回線選択数m本だけの
回線のセルが選択回路10によって選択され、バッファ
メモリ11または12に書き込まれる。この時、通過セ
ルのある回線数が回線選択数mより大きい場合、選択さ
れなかった回線の通過セルは廃棄される。そして、バッ
ファメモリ11,12内のセルは、読み出し回路13に
より順次読み出されて出力回線14に送出される。この
ように、輻輳状態では、第1段目の通過セル制限回路1
11〜114、第2段目の通過セル制限回路131〜1
34、選択回路10の3箇所において、到着セルの属性
にしたがって段階的にセルが廃棄される。
態になっている場合の動作について説明する。この場合
は、図3に示すように、入力回線101〜104からの
セルが申告トラヒックを越える違反セル(T=1)であ
れば、第1段目の通過セル制限回路111〜114によ
りこのセルは廃棄される。その他のセルは、第1段目の
通過セル制限回路111〜114を通過する。この時、
各入力回線の第1段目の通過セル制限回路111〜11
4の通過セル数の総数(ΣS0 )が選択回路10の回線
選択数mより大きければ、比較回路17により通過セル
制限制御信号がLC=1となり、図4に示すように、第
2段目の通過セル制限回路131〜134により小セル
損失非要求のセルが廃棄される。また、ΣS0 が回線選
択数mより小さい場合は、各回線の第2段目の通過セル
制限回路131〜134に到着した有効セルはすべて通
過する。いずれの場合も、第2段目の通過セル制限回路
131〜134の通過セルのうち回線選択数m本だけの
回線のセルが選択回路10によって選択され、バッファ
メモリ11または12に書き込まれる。この時、通過セ
ルのある回線数が回線選択数mより大きい場合、選択さ
れなかった回線の通過セルは廃棄される。そして、バッ
ファメモリ11,12内のセルは、読み出し回路13に
より順次読み出されて出力回線14に送出される。この
ように、輻輳状態では、第1段目の通過セル制限回路1
11〜114、第2段目の通過セル制限回路131〜1
34、選択回路10の3箇所において、到着セルの属性
にしたがって段階的にセルが廃棄される。
【0024】このような動作をセル時間毎に繰り返す
が、選択数制御回路16が図5(a)に示したような動
作をすることによって、輻輳状態が連続した場合には回
線選択数mの値が除々に小さくなっていき、入力回線の
トラヒックが多くてもバッファメモリ11,12の溢れ
によるセル廃棄を防ぐことができる。
が、選択数制御回路16が図5(a)に示したような動
作をすることによって、輻輳状態が連続した場合には回
線選択数mの値が除々に小さくなっていき、入力回線の
トラヒックが多くてもバッファメモリ11,12の溢れ
によるセル廃棄を防ぐことができる。
【0025】以上のように、上記第1の実施例によれ
ば、各入力回線毎にトラヒック違反セルと小セル損失非
要求セルのそれぞれの通過を制限する2段の通過セル制
限回路111〜114,131〜134と、これら通過
セル制限回路の通過セルを選択数制御回路16により制
御されて回線選択数だけ選択してバッファメモリ11,
12に書き込む選択回路を設けることにより、輻輳状態
になった場合に、まず初めにトラヒック違反セルを、次
いで小セル損失非要求セルを、最後にその他のセルを廃
棄することにより、3種類のセル属性について段階的に
廃棄することができる。
ば、各入力回線毎にトラヒック違反セルと小セル損失非
要求セルのそれぞれの通過を制限する2段の通過セル制
限回路111〜114,131〜134と、これら通過
セル制限回路の通過セルを選択数制御回路16により制
御されて回線選択数だけ選択してバッファメモリ11,
12に書き込む選択回路を設けることにより、輻輳状態
になった場合に、まず初めにトラヒック違反セルを、次
いで小セル損失非要求セルを、最後にその他のセルを廃
棄することにより、3種類のセル属性について段階的に
廃棄することができる。
【0026】(第2の実施例)上記第1の実施例におけ
る選択数制御回路16による回線選択数mの制御とし
て、次のような制御を行なうこともできる。 非輻輳状態(G=0)の場合: mとして4(入力回線
数)を出力する。 輻輳状態(G=1)の場合: mとしてm0 (1≦m
0 ≦4)を出力する。 ここでm0 の値は1セル時間毎に下記のとおり制御され
る。 G=1が2回連続(2セル時間連続)でm0 =m0 −1 G=0が2回連続(2セル時間連続)でm0 =m0 +1 (G=0/1の2n回連続でm0 の+/−1をn回行な
う。)
る選択数制御回路16による回線選択数mの制御とし
て、次のような制御を行なうこともできる。 非輻輳状態(G=0)の場合: mとして4(入力回線
数)を出力する。 輻輳状態(G=1)の場合: mとしてm0 (1≦m
0 ≦4)を出力する。 ここでm0 の値は1セル時間毎に下記のとおり制御され
る。 G=1が2回連続(2セル時間連続)でm0 =m0 −1 G=0が2回連続(2セル時間連続)でm0 =m0 +1 (G=0/1の2n回連続でm0 の+/−1をn回行な
う。)
【0027】図5(b)は上記の制御方法によりm0 が
制御され、回線選択数mとして出力される様子の一例を
示したものである。このように、上記第2の実施例で
は、第1の実施例における1セル毎の動作の繰り返しに
おいて、輻輳状態または非輻輳状態が2セル時間連続す
ることによってm0 の増減が制御される。
制御され、回線選択数mとして出力される様子の一例を
示したものである。このように、上記第2の実施例で
は、第1の実施例における1セル毎の動作の繰り返しに
おいて、輻輳状態または非輻輳状態が2セル時間連続す
ることによってm0 の増減が制御される。
【0028】
【発明の効果】以上のように、本発明は、入力回線毎に
設けられて、特定の品質クラスの属性のセルをもとに通
過セルの制限を行なう1段以上の通過セル制限手段と、
通過セル制限手段の最終段からの出力セルを選択して出
力する回線選択手段と、回線選択手段における回線選択
数を設定する選択数制御手段とを備えているので、入力
されたセルをセルの品質クラス属性に従って段階的に廃
棄することができ、従来のような品質クラスに関係なく
セルが廃棄されてしまうのを防止することができる。
設けられて、特定の品質クラスの属性のセルをもとに通
過セルの制限を行なう1段以上の通過セル制限手段と、
通過セル制限手段の最終段からの出力セルを選択して出
力する回線選択手段と、回線選択手段における回線選択
数を設定する選択数制御手段とを備えているので、入力
されたセルをセルの品質クラス属性に従って段階的に廃
棄することができ、従来のような品質クラスに関係なく
セルが廃棄されてしまうのを防止することができる。
【0029】また本発明は、入力回線へのセルの到着状
況や出力回線の輻輳状態にしたがって通過セル制限手段
における特定の品質クラスの属性を有するセルの廃棄や
回線選択手段における回線選択数を制御するので、輻輳
状態となった場合に、小セル損失に対する要求度の高い
セルなどの特定の品質クラスの属性を持つセルの廃棄を
少なくすることができる。
況や出力回線の輻輳状態にしたがって通過セル制限手段
における特定の品質クラスの属性を有するセルの廃棄や
回線選択手段における回線選択数を制御するので、輻輳
状態となった場合に、小セル損失に対する要求度の高い
セルなどの特定の品質クラスの属性を持つセルの廃棄を
少なくすることができる。
【0030】さらに本発明は、回線選択手段の回線選択
数の制御を輻輳状態や非輻輳状態の連続状況によって制
御するので、瞬間的なトラヒックの増加による過剰なセ
ル廃棄の発生を防止することができる。
数の制御を輻輳状態や非輻輳状態の連続状況によって制
御するので、瞬間的なトラヒックの増加による過剰なセ
ル廃棄の発生を防止することができる。
【図1】本発明の第1および第2の実施例におけるセル
送出装置の構成を示すブロック図
送出装置の構成を示すブロック図
【図2】同装置に使用されるセルの構成図
【図3】同装置の第1段目の通過セル制限回路の動作を
示す動作論理図
示す動作論理図
【図4】同装置の第2段目の通過セル制限回路の動作を
示す動作論理図
示す動作論理図
【図5】(a)第1の実施例における選択数制御回路の
1セル時間毎の輻輳/非輻輳により回線選択数m0 を制
御する際の動作例を示す動作論理図 (b)第2の実施例における選択数制御回路の輻輳/非
輻輳の2セル時間連続により回線選択数m0 を制御する
際の動作例を示す動作論理図
1セル時間毎の輻輳/非輻輳により回線選択数m0 を制
御する際の動作例を示す動作論理図 (b)第2の実施例における選択数制御回路の輻輳/非
輻輳の2セル時間連続により回線選択数m0 を制御する
際の動作例を示す動作論理図
【図6】従来のセル送出装置の構成を示すブロック図
101〜104 入力回線 111〜114 第1段目の通過セル制限回路 131〜134 第2段目の通過セル制限回路 10 選択回路 11,12 バッファメモリ 13 読み出し回路 14 出力回線 15 輻輳判定回路 16 選択数制御回路 17 比較回路
フロントページの続き (56)参考文献 特開 平1−144836(JP,A) 特開 平4−94237(JP,A) 特開 平3−69233(JP,A) 信学技報 SSE89−38 信学技報 SSE89−148 信学技報 SSE90−119 (58)調査した分野(Int.Cl.6,DB名) H04L 12/56 H04L 12/28
Claims (3)
- 【請求項1】 入力回線毎に設けられて、特定の品質ク
ラスの属性を有するセルをもとに通過セルの制限を行な
う1段以上の通過セル制限手段と、前記通過セル制限手
段の最終段からの出力セルを選択して出力する回線選択
手段と、前記回線選択手段における回線選択数を設定す
る選択数制御手段とを備えたセル送出装置。 - 【請求項2】 特定時点で通過セル制限手段を通過する
セルの合計数と、同時点における回線選択手段の回線選
択数の設定値と、出力回線の輻輳状態とに基づいて、通
過セル制限手段における特定の品質クラスのセル属性に
対応するセルの廃棄と回線選択手段における回線選択数
の制御を行なう請求項1記載のセル送出装置。 - 【請求項3】 複数の単位制御時間連続して出力回線が
輻輳状態または非輻輳状態のいずれか一方であるときに
回線選択数の制御を行なう請求項2記載のセル送出装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18398892A JP2899609B2 (ja) | 1992-07-10 | 1992-07-10 | セル送出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18398892A JP2899609B2 (ja) | 1992-07-10 | 1992-07-10 | セル送出装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0630033A JPH0630033A (ja) | 1994-02-04 |
JP2899609B2 true JP2899609B2 (ja) | 1999-06-02 |
Family
ID=16145354
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18398892A Expired - Fee Related JP2899609B2 (ja) | 1992-07-10 | 1992-07-10 | セル送出装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2899609B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1110161C (zh) * | 1995-11-06 | 2003-05-28 | Ntt移动通信网株式会社 | 在基站和移动通信交换中心之间的采用定长信元的传输*** |
-
1992
- 1992-07-10 JP JP18398892A patent/JP2899609B2/ja not_active Expired - Fee Related
Non-Patent Citations (3)
Title |
---|
信学技報 SSE89−148 |
信学技報 SSE89−38 |
信学技報 SSE90−119 |
Also Published As
Publication number | Publication date |
---|---|
JPH0630033A (ja) | 1994-02-04 |
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