JP3134702B2 - 通信制御装置及びその制御方法 - Google Patents
通信制御装置及びその制御方法Info
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- JP3134702B2 JP3134702B2 JP4446395A JP4446395A JP3134702B2 JP 3134702 B2 JP3134702 B2 JP 3134702B2 JP 4446395 A JP4446395 A JP 4446395A JP 4446395 A JP4446395 A JP 4446395A JP 3134702 B2 JP3134702 B2 JP 3134702B2
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Description
おいて、ATMセルを送信するのに使用される通信制御
装置及び当該通信制御装置における通信制御方法に関す
る。
は、複数のATM端末と、ATMサーバーとを備え、こ
れらATM端末及びATMサーバーとがATMスイッチ
を介して接続される構成を有している。この場合、AT
Mサーバー及び各ATM端末には、ATMセルを送信す
る通信制御装置がATM装置として備えられているのが
普通である。
からは、ヘッダー及びペイロードからなるATMセル
が、各ATM端末及びATMサーバーに割り当てられた
仮想チャンネル(以下、VCと略称する)を介して、A
TMスイッチ等に送出されている。ATMセルのデータ
伝送速度の制御には、通常、CBR(constant
bit rate)方式が採用されている。この方式
は、特定のVCを用いてATMセルを伝送する場合、伝
送前に、同一VCのATMセル間の最小間隔であるピー
クレイトと長時間の伝送速度の平均である平均レートを
固定的に定めておき、当該VCによるATMセルの伝送
中、これらのレートを変化させない方式である。このこ
とからも明らかな通り、同一のVCは、ピークレートと
平均レートで定まる一定のレート、即ち、時間間隔で時
分割的に割り当てられる。
共に、ネットワーク上で、各ATM端末及びATMサー
バーにおけるデータの送出タイミングを制御するため
に、トラフィックシェーパーが、各端末及びATMサー
バーのATM装置に備えられている。
CによるATMセルの伝送中、特定のトラフィックシェ
ーパーが固定的に接続されていることになる。このた
め、伝送したいVCが多数存在する場合には対応するト
ラフィックシェーパーがVCの数だけ必要になってしま
う。
クレートで伝送中で、しかも、既に、セルが線路上に一
杯に伝送されている場合には、他のVCを同一の線路へ
伝送しようとしても、伝送できない事態が生じるという
欠点もある。したがって、CBR方式を採用した場合、
多数のVCを同一線路で伝送されることを予め想定して
おき、各VCのピークレイトを余裕をもって、設定して
おかなければならない。このため、線路に空きが出るこ
とが多いか、または、伝送できないVCが生じるかの2
通りの欠点がある。
vailable bit rate)方式も、THE
ATM Forumと言う団体により、デファクトス
タンダードとして提唱されている。この方式では、伝送
途中においても動的にVCのピークレートを変更するこ
とができるため、伝送路の帯域、つまり、伝送密度を調
整することにより新たに伝送したい他のVCのセルを伝
送できることができるという利点がある。このように、
ABR方式では、CBR方式に比較してピークレートが
自由に変えられるために、伝送密度に柔軟性を持たせる
ことができ、したがって、CBR方式に比較して、高密
度な伝送を行いつつ、伝送できないVCを減少させるこ
とができる。
装置の具体的な動作、構成等については、未だ、何等、
提案されていないのが、実情である。
方式で使用されているトラフィックシェイパーを用いた
ATM装置をABR方式に適用したものとする。この場
合、各トラフィックシェイパーは、固定的なビットレー
トを規定しているため、複数のビットレートに対応する
ためには、各ビットレートに対応した複数のトラフィッ
クシェイパーを単一のVCに対して用意する必要があ
る。更に、これらトラフィックシェイパーを同一VCの
伝送中に動的に高速で切り換えるためのソフトウェアを
も用意しなければならない。
えは、時間がかかると共に、リアルタイム処理ができな
いと言う欠点がある。
方式に応用した場合、VC数の増加に対処できないとい
う欠点をも生じる。
のATM技術の進歩により、1つのATM装置で、10
00チャンネルものVCを送出管理することが要求され
ている。ここで、1つのVCに対して3つのビットレー
トの切り換えが行われるABR方式に、上記したCBR
方式の構成が適用されたものとする。この場合、1つの
VCに対して3つのトラフィックシェイパーを用意しな
ければならず、結果として、単一のATM装置に、30
00個のものトラフィックシェイパーが必要となる。
ックシェイパーを備えることは、ATM装置の構成を複
雑にするだけでなく、事実上、3000個ものトラフィ
ックシェーパーを単一のLSIチップ上に実現すること
は困難である。
方式のソフトウェア及びハードウェアをABR方式に適
用することは、ソフトウェア及びハードウェアの両面に
おいて、実際上、困難である。
ATMシステム用通信制御装置及びその制御方法を提供
することである。
易に対処できるATMシステム用通信制御装置及びその
制御方法を提供することである。
ェアを必要としないATMシステム用通信制御装置及び
その制御方法を提供することである。
くCBR方式にも適用できるATMシステム用通信制御
装置及びその制御方法を提供することである。
ば、送出データを出力する送信部と、予め定められたデ
ータを受信、検出する受信部とを備え、前記送信部は、
前記予め定められたデータに基づいて、送出データの送
出タイミングを更新できるタイミング調整手段とを備
え、該タイミング調整手段から出力される送信タイミン
グにしたがって前記送出データを送信する通信制御装置
が得られる。
ターと、送出データの送出タイミングとアドレスとを記
憶し、且つ、前記タイミングカウンターの出力と前記記
憶した送出タイミングとを比較し、一致した送出タイミ
ングに応じたアドレスを出力する連想メモリ部と、送出
データを記憶する記憶手段とを備え、前記連想メモリ部
から出力される前記アドレスに基づいて前記記憶手段に
対してデータアクセスする通信制御装置が得られる。
Mセルをバーチャルチャネル(VC)を通して送出する
ATM通信制御装置において、各VCに対応した送出デ
ータを記憶する第1の記憶手段と、前記送出データの送
出タイミングを記憶する第2の記憶手段と、タイミング
カウンターと、前記タイミングカウンターの出力と第2
の記憶手段の出力を比較する比較手段と、各VC毎に前
記送出データの送出間隔を記憶する第3の記憶手段と、
前記比較手段の出力により第3の記憶手段をアドレス指
定して読み出された出力と、送出タイミングとを加算す
る加算手段とを有し、前記比較手段の出力により第1の
記憶手段にデータアクセスするATM通信制御装置が得
られる。
受信する受信部及びATMセル送信する送信部を備えた
ATM装置において、前記受信部は、前記ATMセルの
内、予め定められた特定ATMセルの受信を検出する検
出手段と、当該特定ATMセルから該ATM装置に割り
当てられたVCのタイミングを算出する算出手段とを有
し、他方、送信部は、VCの送出時刻をカウント値によ
って指示するカウンターと、前記カウント値と前記コン
トロールメモリから読み出された前記送出時刻とから送
出されるVCを決定する決定手段と、決定されたVCを
用いてATMセルを送信する送信手段とを有しているA
TM装置が得られる。
して、連想メモリ等に記憶されたVCの送出タイミング
を適宜更新する一方、カウンターのカウンタ値と送出タ
イミングの一致を検出することにより、送出VCを決定
している。したがって、VCの数が増加すれば、連想メ
モリ等の容量を増すことによって対処することができ
る。
Mネットワークは、複数のATM端末11と、ATMサ
ーバー12とを備え、ATM端末11a〜11eとAT
Mサーバー12との間には、複数のATMスイッチ13
a〜13cが設けられており、これらATMサーバー1
2とATM端末11との間、並びに、ATM端末11a
〜e間は、相互に線路により接続されている。ここで、
各ATM端末11及びATMサーバー12は、ATMア
ダプテーションレイヤのセル分解の機能及びATMレイ
ヤのセル多重の機能を有しているものとし、当該ATM
端末11及びATMサーバー12に時分割的に割り当て
られるVCによりATMセルを順次送信でき、また、A
TMセルを受信できる。
末11及びATMサーバー12には、ATMセルをVC
により送受するための本発明に係る通信制御装置が備え
られている。
参照してCBR方式及びABR方式について概略的に説
明しておく。図示された例では、VC1〜VC3に配置
されたセル(ここでは、ATMセル)が線路上に送出さ
れている。図示されているように、各VCに配置された
ATMセルは、5バイトのヘッダーと、データを含む4
8バイトのペイロードとによって構成されており、固定
された長さを有している。この例の場合、VC1〜VC
3は、VC1〜VC3にそれぞれ定められたピークレー
ト値、即ち、TP1〜TP3毎にあらわれる。ピークレ
ート値TP1〜TP3は、各VC1〜3におけるATM
セル間隔の最小値をあらわしている。
ワークにATMセルを送出するATM端末11a〜11
e、ATMサーバー12等のトラフィックソースでは、
最低でも、各VC1〜3に定められたピークレート値だ
け間隔をあけて、ATMセルを送信するように、制御す
る必要があることを示している。
ピークレート値TP1〜TP3が各VC1〜VC3にお
いて一定となるように、ATMスイッチ13側で制御す
る方式であり、他方、ABR方式は、各VC1〜VC3
のピークレート値TP1〜TP3をデータの転送中、A
TMスイッチ13の制御の下に、変化させることができ
る方式である。いずれの場合においても、ATM端末と
ATMスイッチ、或いは、ATMサーバーとATMスイ
ッチとの間では、ネットワーク管理用のRM(Reso
urce Management)セルが送受されてい
る。
る通信制御装置として動作するATM装置が示されてい
る。図示されたATM装置、即ち、通信制御装置は、A
BR方式のATMネットワークに使用され、且つ、図7
のATM端末又はATMサーバーとして使用されるもの
として説明する。
0を備え、このシステムバス20には、送受信データを
格納するためのシステムメモリ21、当該システム全体
を制御するホスト(CPU)22、及び後述するような
形式で、ATMネットワークとの間で送受信動作を行う
送受信制御部25とが接続されている。この送受信制御
部25とATMネットワークとの間には、ATMの物理
層の機能を有する物理(PHY)デバイス26が設けら
れており、且つ、送受信制御部25には、後述する各種
制御データ及びテーブルを格納するコントロールメモリ
27が接続されている。また、図示された送受信制御部
25は、LSIチップによって構成することができる。
は、PHYデバイス26に接続された受信部250と、
本発明に係る送信部251とを有すると共に、ホストイ
ンターフェース/DMAコントローラー252、シーケ
ンサ253、及び、コントロールメモリインターフェー
ス254とを備えている。ここで、ホストインターフェ
ース/DMAコントローラー252は、当該送受信制御
部25内に設けられたレジスタの読出/書込を制御する
と共に、システムメモリ21に対する送受信データの読
出/書込動作を制御する。また、シーケンサ253は、
ホスト22からのコマンドにしたがって、ホストインタ
ーフェース/DMAコントローラー252、及び、コン
トロールメモリインターフェース254を制御する。
インターフェース/DMAコントローラー252、及
び、コントロールメモリインターフェース254に接続
されており、これらを介して、送受信データを送受す
る。
250は、ホストインターフェース/DMAコントロー
ラー252を介して与えられるコマンドにしたがって、
受信部250の各部をシーケンシャルに制御する受信コ
ントローラ30を備えている。また、図示された受信部
250は、受信PHYインタフェース31、RM(Re
source Management)セル検出部3
2、受信FIFO(First−in First−o
ut memory)33、及び送出時刻算出部34と
を備えると共に、受信用テーブル読出制御部35及び受
信用テーブル書込制御部36とを有している。これら受
信用テーブル読出制御部35及び受信用テーブル書込制
御部36は、コントロールインタフェース254(図
1)に接続されている。
は、PHYデバイス26(図1)から与えられる53バ
イトのATMセルを5バイトのヘッダ部と、48バイト
のペイロード部とを分離し、ヘッダ部をRMセル検出部
32に送出する。RMセル検出部32は、ヘッダ部のフ
ォーマットから、RMセルか否かを検出し、RMセルで
あることが検出されると、そのペイロード部を送出時刻
算出部34に出力する。他方、RMセル検出部32にお
いて、RMセルでないことが検出されると、そのセルの
ペイロード部を受信FIFO33に、順次、格納し、格
納されたペイロード部は、DMA動作により、システム
メモリ21(図1)に転送される。
出されると、RMセルのペイロード部は送出時刻算出部
34に送出され、RMセル内のペイロード部に示された
レート情報及び現在の設定値を参照して、次にATMセ
ルを送出すべき時刻を算出する。したがって、RMセル
は送出時刻、即ち、送出タイミングを算出するための制
御データとして働く。
の制御の下に、受信用テーブル書込制御部36及びコン
トロールメモリインタフェース254を介して、コント
ロールメモリ27のテーブルに書き込まれる。
コントロールメモリ27のテーブルから必要に応じて、
受信用テーブル読出制御部35を介して読み出され、受
信コントローラ30に供給される。
51の構成を更に詳細に説明する。図3に示されている
ように、送信部251も、受信部250と同様に、ホス
トインタフェース252及びコントロールインタフェー
ス254と接続されており、ATMセルをPHYデバイ
スに送信する機能を有している。
251は、ホストインターフェース252に接続された
送信コントローラ40を備え、この送信コントローラ4
0により、送信部251の各部は後述するように制御さ
れる。また、送信部251には、送信FIFO41、及
び、送信FIFO41に接続された送信PHYインター
フェース42とが備えられている。
テムメモリ21(図1)からDMAにより転送されたデ
ータによって構成されるセルペイロード部と、コントロ
ールメモリ27(図1)からのデータによって構成され
るセルヘッダ部とにより、セルが形成され、各セルは送
信FIFO41に、順次、且つ、一時的に格納される。
送信FIFO41に格納された各セルは、送信PHYイ
ンタフェース42を介して、PHYデバイス26に53
バイトのATMセルとして順次送出される。この場合、
RMセルも他のATMセルと同様に、送信PHYインタ
フェース42から送り出される。したがって、これら送
信FIFO41及び送信PHYインタフェースは、AT
Mセル送信手段として動作している。
読出制御部45及び送信用テーブル書込制御部46とを
介して、コントロールメモリインタフェース254に接
続されている。これら送信用テーブル読出制御部45及
び送信用テーブル書込制御部46は、送信コントローラ
40の制御の下に、コントロールメモリ27のテーブル
に対してデータの読出及び書込を行う。
に係るカウンタ50及びCAM部(Content A
ddressable Memory)、即ち、連想メ
モリ部51を備え、これらカウンタ50及びCAM部5
1は送信コントローラ40に接続され、VCの送信タイ
ミングを各VCのピークレート値に応じて変化させるた
めの動作を行う。
部51の具体的な構成がカウンタ50と共に示されてい
る。図4に示すように、CAM部51は、複数のセルア
レイを備えたCAMセルアレイ部511、アドレスデコ
ーダ512、照合レジスタ513、プライオリティエン
コーダ514、検索/書込モード切換部515、及びセ
レクタ516とによって構成されている。CAM部51
は、CAMセルアレイ511内に記憶されたデータと、
検索パターンとして入力されるデータが一致した場合、
記憶されたデータのあるアドレスを出力する。
セルアレイ部511のセルアレイに、次に出力すべきV
Cの時刻値(T)を書き込んでおき、この時刻値がカウ
ンタ50によって指示された値と一致した時、この時刻
値が記憶されているアドレスを次に送出すべきセルのV
Cとして決定することができる。
うために、送信コントローラ40からは、CAMセルア
レイ部511を検索モードにするか、書込モードにする
かをあらわすモード切換信号が検索/書込モード切換部
515に与えられる。モード切換信号を受けると、検索
/書込モード切換部515はセレクタ516に選択信号
を送出し、検索モードの際には、カウンタ50のカウン
タ値を選択し、書込モードの際には、送信コントローラ
40からの出力、即ち、次のVCの送出タイミングをあ
らわす時刻値(Tp+Ts)を選択する。
12には、書込アドレス、または、読出アドレスが送信
コントローラ40から供給される。ここで、書込アドレ
ス、読出アドレスとして、各セルアレイに対応したVC
番号が与えられる。
たセルアレイに、次のVCの送出タイミングをあらわす
時刻値が書き込まれる。他方、検索モードでは、カウン
タ50のカウンタ値と、セルアレイの時刻値とが比較さ
れ、一致したセルアレイのアドレスが出力される。この
例の場合、各セルアレイに対応した格納位置を備えた照
合レジスタ513が設けられており、一致したセルアレ
イの格納位置には、論理”1”が記憶され、不一致のセ
ルアレイの格納位置には、論理”0”が記憶される。
いて、カウンタ値と次の時刻値との一致が同時に検出さ
れることもある。このことを考慮して、図示された例で
は、プライオリティエンコーダ514を設け、優先度の
高いVCをあらわす番号から順次、送出されるように構
成されている。
4に示された送受信制御部25、コントロールメモリ2
7のATMセルの送出動作を説明する。まず、コントロ
ールメモリ27には、図6に示すような構成を有するテ
ーブルが格納されている。図6からも明らかな通り、各
VC単位に、ピークレート(Tp)、現在のCAM設定
値(Ts)、送出ATMセル数N、当該ATMセルが送
出されたか否かを示すcell sentフラグ、セル
ヘッダ部、及び、RMセルペイロード部が記憶されてい
る。
れているように、Tp、及び、Tsとして、初期値が設
定され、且つ、N=0、cell sentフラグ=0
に設定されており、また、カウンタ50のカウンタ値
(count)は、0となっている。
ンドによりATMセルの送出動作が起動されると、送受
信制御部25では、ホストインタフェース252を介し
て、送信部251が動作する。送信部251では、送信
コントローラ40の制御の下に、送信用テーブル読出制
御部45が動作し、コントロールメモリインタフェース
254を介して、コントロールメモリ27のテーブルに
アクセスする。
に、テーブルから当該端末に割り当てられた領域からT
s、Tp、N、及び、cell sentフラグが読み
出され、これらTs、Tp、N、及び、cell se
ntフラグは、送信用テーブル読出制御部45で受信さ
れる。このように、送信用テーブル読出制御部45は、
コントロールメモリ27内のテーブルから、Ts、T
p、N、及び、cell sentフラグ等のデータを読
み出す動作を行う。
ll sentフラグは、送信コントローラ40に送ら
れ、送信コントローラ40では、まず、ステップS2に
示されているように、cell sentフラグが0か
否かを判定する。判定の結果、このフラグが0の時に
は、CAM設定値、即ち、初期値Tsを送出時刻Tとし
て設定する(ステップS3)。次に、送信コントローラ
40(図3)では、ステップS4に示すように、CAM
部51に対して送出時刻Tを書き込む動作を行う。この
場合、送信コントローラ40は検索/書込モード切換部
515に対してモード切換信号を送出して書込モードと
し、且つ、VCに対応した書込アドレスをアドレスデコ
ーダ512を介して、CAMアレイ部511に送出す
る。この結果、VCに対応したCAMアレイには、初期
値Tsがセレクタ516を介して次の送出時刻Tとして
書き込まれる。
イに記憶されると、送信コントローラ40は、セレクタ
516を検索/書込モード切換部515を介して、検索
モードにすると共に、カウンタ50に起動信号を送出し
て、カウンタ値のインクリメントを開始させる(ステッ
プS5)。
動作により、送出時刻Tに送出されるべきVCを決定す
る。
ルメモリ27のテーブルから読み出されたcell s
entフラグが0でない場合、即ち、ATMセルが既に
送信されている場合、送信コントローラ40は、読み出
されたATMセルの数NがRMセルを送信するのに必要
な数Nrmに達したか否かを判定する(ステップS
6)。
に達していない場合、受信部250(図2)の受信コン
トローラ30の制御の下に、受信用読出制御部35がコ
ントロールメモリ27のテーブルからピークレートTp
及び現在のCAM設定値Tsを読み出し、送出時刻算出
部34に送出する。送出時刻算出部34では、読み出さ
れたTp及びTsを受け、両者を加算して、加算結果を
現在のCAM設定値Tsとし、受信用テーブル書込制御
部36を制御して、テーブルの現在のCAM設定値Ts
に割り当てられた領域に書き込む(ステップS7)。こ
のことからも明らかな通り、ピークレートTpは、受信
部250の制御の下に、テーブルに書き込まれ、且つ、
読み出される。他方、現在のCAM設定値Tsは、受信
部250の制御の下に書き込まれるが、後述するよう
に、送信部251(図3)の制御の下に読み出される。
れる現在のCAM設定値Tsが、受信部250の制御に
より書き込まれると、送信コントローラ40は、CAM
部51を書込モードにすると共に、当該VCに対応する
書込アドレスをCAM部51に送出する。この状態で、
送信コントローラ40は、送信用読出制御部45(図
3)を動作させて、テーブルに格納された上記加算結果
によってあらわされる現在のCAM設定値Tsを次のA
TM送出時刻Tとして読み出した後、CAM部51にこ
の設定値Tsを出力する。CAM部51では、セレクタ
516において、現在のCAM設定値Tsが選択され
て、VCに対応するCAMアレイに次の送出時刻Tとし
て書込、記憶される(ステップS8)。
く動作と同じ動作を行う。この場合、セレクタ516
は、検索/書込モード切換部515により、順次、イン
クリメントされるカウンタ50のカウント値を選択する
検索モード状態におかれている。この状態で、CAM部
51内部において、各カウント値毎に、CAMアレイ部
511の内容(次の送出時刻T)とカウント値と比較さ
れる(ステップS9)。
れると、一致をあらわす論理”1”が図4の照合レジス
タ513に格納され、他方、不一致の場合には、論理”
0”が照合レジスタ513に格納される。
ち、論理”1”)の数が1を越えているか否かが、プラ
イオリティエンコーダ514で判定され(ステップS1
0)、一致の数が1つだけの場合には、当該一致の検出
されたCAMアレイのアドレスが送出VCとして決定さ
れる(ステップS11)。一方、ステップS11におい
て、一致の数が1を越えていることが検出されると、プ
ライオリティエンコーダ514は複数のVCについて優
先制御を行い、優先度の高いVCを送出VCとして決定
する(ステップS12)。
の決定後、cell sentフラグを1にすると共
に、送信したセル数Nの値を(N+1)にして、送信用
テーブル書込制御部46を介して、コントロールメモリ
27のテーブルに書き込む(ステップS13)。ステッ
プS6〜S13の動作は、送出ATMセル数NがNrm
に等しくなるまで続けられる。
ラ40に送られ、送出VCのタイミングに基づいてヘッ
ダ部及びペイロード部が位置付けられ、ATMセルが形
成された後、送信FIFO41及び送信PHYインタフ
ェース42を介して、PHYデバイス26(図1)に送
信される。
Mセル数NがNrmに等しくなったことが検出された場
合について説明する。この場合、送信コントローラ40
は、RMセルを送信FIFO41、送信PHYインタフ
ェース42を介して、PHYデバイス26に送信するす
る一方、コントロールメモリ27内のテーブルの送出A
TMセル数Nを0にする(ステップS14)。この後、
ATMネットワーク側からRMセルが受信部250(図
2)に受信されない限り、送信部251は上記したステ
ップS1〜S13の動作を繰り返し行う。
RMセル検出部32では、図5のステップS15に示す
ように、RMセルの受信の有無を常時、監視している。
監視の結果、受信部250に、PHYデバイス26を介
して、ATMネットワークからRMセルが受信されたこ
とがRMセル検出部32によって検出された場合には、
RMセルにおいて、輻輳等によるピークレートTpの変
更が指示されているか否かが、受信コントローラ30で
判定される(ステップS16)。ピークレートTpの変
更がない限り、ステップS15及びS16は、受信部2
50内で、繰り返し行われる。
介して受信されたRMセルにおいて、ピークレートTp
の変更が指示されていることが、受信コントローラ30
によって検出されると、受信コントローラ30は受信用
テーブル書込制御部36を介してメモリコントローラ2
7に格納されたテーブルのピークレートTpを受信した
ピークレートTpに更新する(ステップS17)。図示
された例の場合、ステップS7で示されているように、
受信されたピークレートTpはRMセル検出部32から
送出時刻算出部34に送られ、この送出時刻算出部34
により、テーブルに格納されている現在のCAM設定値
Tsとの加算が行われ、加算結果が受信用テーブル書込
制御部36を介して、再度、テーブルに書き込まれる。
上記した現在のCAM設定値Tsは、コントロールメモ
リ27から受信用テーブル読出制御部35を介して受信
コントローラ30に供給される。
Tpが2で、現在のCAM設定値Tsが3に設定されて
いる場合、ステップS4におけるCAM部51に対する
書込値は3であるが、cell sentフラグが1と
なった後では、CAM部51に対するステップS8にお
ける書込値は、ピークレートTpと設定値Tsとの加算
値である5となる。また、次の書込値はピークレートT
pに変更がない限り、5と2の加算値、即ち、7とな
る。
順次決定することができる。また、ピークレートTpが
変更された場合には、ピークレートの変更値に応じて、
VCの送出時刻を適応的に変化させることができる。
用した場合について説明したが、複数の比較器と通常の
メモリとの組み合わせによっても同様な動作を行うこと
ができる。更に、ABR方式に適用した場合についての
み説明したが、本発明はCBR方式にも適用できること
は言うまでもない。
ATMサーバーの場合についてのみ説明したが、図1に
示された送受信部25はLANに接続された端末であっ
ても良い。
5、更に、必要ならばコントロールメモリ27をも含め
てLSIチップによって構成できるため、ハードウェア
において非常にコンパクトに構成できると共に、VCの
増加に対してメモリ容量を増加させるだけで対処できる
という利点がある。また、ソフトウェアスイッチを必要
としないため、高速でセル送出速度を可変できるという
利点もある。
ハードウェア量を更に減少させることができ、また、同
時に複数のVCが一致した場合においても、優先制御を
行うことで、容易に対処できる。
ためのブロック図である。
説明するためのブロック図である。
説明するためのブロック図である。
めのブロック図である。
フローチャートである。
されるテーブルを説明する図である。
ムの一例を説明するためのブロック図である。
図である。
Claims (17)
- 【請求項1】 チャネル情報を有する送出データを出力
する送信部と、データを受信し、前記受信したデータか
らネットワーク管理用データを検出する受信部とを備
え、前記送信部は、前記ネットワーク管理用データに基
づいて、前記送出データのチャネル情報を送出タイミン
グ情報に変換し、当該変換した情報へ更新するタイミン
グ調整手段とを備え、該タイミング調整手段から出力さ
れる前記送出タイミング情報にしたがって、前記送出デ
ータを送信することを特徴とする通信制御装置。 - 【請求項2】 予め定められたデータ(RMセル)を受
信、検出する受信部と、前記予め定められたデータに基
づいて、バーチャルチャネル(VC)を通して線路に送
出するATMセルの送出タイミングを更新できる送信部
とを備えるATM通信制御装置において、送信タイミン
グの決定手段として、タイミングカウンターと、送出デ
ータの送出タイミング(次送出時刻)を記憶し、且つ、
前記タイミングカウンターの出力と前記記憶した送出タ
イミングとを比較し、前記タイミングカウンターの出力
と前記記憶した送出タイミングの値が一致したときにV
Cに対応したアドレスを出力する連想メモリ(CAM)
部と、送出データを記憶する記憶手段とを備え、前記連
想メモリ部から出力される前記アドレスに基づいて前記
記憶手段に対してデータアクセスすることを特徴とする
ATM通信制御装置。 - 【請求項3】 予め定められたRMセルを受信、検出す
る受信部と、前記予め定められたデータに基づいて、バ
ーチャルチャネル(VC)を通して線路に送出するAT
Mセルの送出タイミングを更新できる送信部とを備える
ATM通信制御装置において、送出するATMセルを記
憶する第1の記憶手段と、前記送出するATMセルの送
出タイミング及び前記RMセルを記憶する第2の記憶手
段と、タイミングカウンターと、前記タイミングカウン
ンターの出力と第2の記憶手段からの送出タイミングを
比較する比較手段と、データの送出間隔を記憶する第3
の記憶手段と、前記比較手段の出力により第3の記憶手
段から読み出された出力と、送出タイミングとを加算す
る加算手段とを備え、前記比較手段の出力により第1の
記憶手段にデータアクセスすると共に、前記RMセルの
受信の度毎に、新たなタイミング処理を行い、各チャネ
ル毎の次セル送出時刻を決定することを特徴とする通信
制御装置。 - 【請求項4】 線路にATMセルをバーチャルチャネル
(VC)を通して送出するATM通信制御装置におい
て、各VCに対応した送出データを記憶する第1の記憶
手段と、前記送出データの送出タイミングを記憶する第
2の記憶手段と、タイミングカウンターと、前記タイミ
ングカウンターの出力と第2の記憶手段の出力を比較す
る比較手段と、各VC毎に前記送出データの送出間隔を
記憶する第3の記憶手段と、前記比較手段の出力により
第3の記憶手段をアドレス指定して読み出された出力
と、送出タイミングとを加算する加算手段と、前記AT
Mセルのうち、特定のRMセルを各VC毎に格納する手
段と、当該RMセルを受信する度毎に、VC毎の次セル
送出タイミングを算出、記憶する手段を有し、前記RM
セルの受信の度毎に、ピークレートの変更の有無を決定
することを特徴とするATM通信制御装置。 - 【請求項5】 前記比較手段において、複数の出力につ
いて比較一致がとれた場合、当該複数の出力を優先順位
にしたがって、単一の出力を選択して出力するプライオ
リティエンコーダを備え、当該プライオリティエンコー
ダの出力により第1の記憶手段にデータアクセスするこ
とを特徴とする請求項3記載のATM通信制御装置。 - 【請求項6】 ATMセルをVCを介して、線路に送出
するATM通信制御装置において、VC毎に送出データ
を記憶する第1の記憶手段と、VC毎に前記出データの
送出タイミングを記憶する第2の記憶手段と、タイミン
グカウンターと、前記タイミングカウンターの出力と第
2の記憶手段の出力を比較する比較手段と、前記VC毎
にアドレスを備え、前記送出データの送出間隔を記憶
し、前記各VCをタイミング情報に変換する第3の記憶
手段と、VC毎に第1の記憶手段のアドレスを記憶する
第4の記憶手段と、前記比較手段の出力により第3の記
憶手段をアドレス指定して読み出された前記送出間隔を
あらわすタイミング情報と、送出タイミングとを加算す
る加算手段とを有し、前記比較手段の出力により第4の
記憶手段をアドレス指定して読み出された出力により第
1の記憶手段のデータを読み出してATMセルとして、
線路へ送出することを特徴とするATM通信制御装置。 - 【請求項7】 タイミングを順次カウントするステップ
と、データの送出タイミングを連想メモリに記憶するス
テップと、カウントされたタイミングと記憶された送出
タイミングとを比較するステップと、比較の結果、一致
したタイミングが複数存在する場合、複数のタイミング
の中から優先順位にしたがって選択されたタイミングに
対応するアドレスを前記連想メモリから出力するステッ
プと、前記連想メモリから出力される前記アドレスに基
づいて、送出データを記憶した記憶手段にデータアクセ
スするステップとを有することを特徴とする通信制御方
法。 - 【請求項8】 タイミングカウンターの値とデータの送
出タイミングの値を比較するステップと、前記比較結果
に応じて記憶手段にデータアクセスするステップと、デ
ータの送出タイミングとデータの送出間隔とを加算する
ステップと、前記加算結果を次のデータの送出タイミン
グとするステップとを有し、前記比較結果により比較一
致がとれた出力が複数検出された場合、複数の出力を優
先順位にしたがって選択して出力するステップと、前記
選択された出力により記憶手段にデータアクセスするス
テップを有することを特徴とする通信制御方法。 - 【請求項9】 連想メモリの、各VCに対応したアドレ
スに送出タイミングを格納するステップと、当該連想メ
モリにより、各VCを送出タイミングに変換されたデー
タと、タイミングカウンターの値とを比較するステップ
と、前記比較結果に応じて記憶手段の中の対応するVC
の領域よりデータを読み出してATMセルとして線路へ
出力するステップと、データの送出タイミングとデータ
の送出間隔とを演算するステップと、前記演算結果を次
のデータの送出タイミングとするステップとを有するこ
とを特徴とするATM通信制御方法。 - 【請求項10】 前記比較結果により比較一致がとれた
出力が複数検出された場合、複数の出力を優先順位にし
たがって選択して出力するステップと、前記選択された
出力により記憶手段の中の対応するVCの領域よりデー
タを読み出してATMセルとして線路へ出力するステッ
プとを有することを特徴とする請求項9記載の通信制御
方法。 - 【請求項11】 ATMセルを受信する受信部を備えた
ATM装置において、前記受信部は、前記ATMセルの
内、RMセルの受信を検出する検出手段と、当該RMセ
ルから該ATM装置に割り当てられたVCにおけるピー
クレートの変更の有無を検出すると共に、変更する場
合、前記RMセルに設定されている前記VCのピークレ
ート値と当該VCの現在の送出時刻とを加算することに
よってタイミングを算出し、当該タイミングを前記VC
に対応する次のデータの送出タイミングとする算出手段
とを有することを特徴とするATM装置。 - 【請求項12】 前記ピークレート値、前記VCの現在
の送出時刻、及び、算出された次のVCのタイミングを
記憶するコントロールメモリを有していることを特徴と
する請求項11記載のATM装置。 - 【請求項13】 前記ATM装置は、更に、ATMセル
をVCにより送出する送信部を備え、該送信部は、VC
の送出時刻をカウント値によって指示するカウンター
と、前記カウント値と前記コントロールメモリから読み
出された前記送出時刻とから送出されるVCを決定する
決定手段と、決定されたVCを用いてATMセルを送信
する送信手段とを有していることを特徴とする請求項1
2記載のATM装置。 - 【請求項14】 前記決定手段は、VCに対応したアド
レスを有すると共に、前記送出時刻を各VC対応に記憶
し、前記カウント値と記憶された送出時刻とが一致した
場合、対応するVCを出力する連想メモリを有している
ことを特徴とする請求項13記載のATM装置。 - 【請求項15】 前記決定手段は、更に、カウント値と
記憶された送出時刻との一致が複数個検出された場合、
優先制御を行うプライオリティエンコーダを備えている
ことを特徴とする請求項14記載のATM装置。 - 【請求項16】 前記決定手段は、カウント値と前記コ
ントロールメモリから読み出された送出時刻とを比較す
る比較手段と、該比較手段によって一致が検出されたV
Cを記憶する記憶手段とを有していることを特徴とする
請求項13記載のATM装置。 - 【請求項17】 前記受信部及び前記送信部は半導体集
積回路チップによって形成されていることを特徴とする
請求項13記載のATM装置。
Priority Applications (1)
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---|---|---|---|
JP4446395A JP3134702B2 (ja) | 1995-03-03 | 1995-03-03 | 通信制御装置及びその制御方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP4446395A JP3134702B2 (ja) | 1995-03-03 | 1995-03-03 | 通信制御装置及びその制御方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08242238A JPH08242238A (ja) | 1996-09-17 |
JP3134702B2 true JP3134702B2 (ja) | 2001-02-13 |
Family
ID=12692197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4446395A Expired - Fee Related JP3134702B2 (ja) | 1995-03-03 | 1995-03-03 | 通信制御装置及びその制御方法 |
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JP (1) | JP3134702B2 (ja) |
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---|---|---|---|---|
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JP2882384B2 (ja) * | 1996-09-27 | 1999-04-12 | 日本電気株式会社 | トラヒックシェーピング装置 |
JP3075248B2 (ja) | 1998-01-19 | 2000-08-14 | 日本電気株式会社 | 非同期転送モードスイッチ |
JP3109733B2 (ja) | 1999-02-01 | 2000-11-20 | 日本電気株式会社 | Atm通信制御装置とatm通信制御方法 |
JP4258996B2 (ja) | 2001-06-05 | 2009-04-30 | 沖電気工業株式会社 | スケジューリング装置およびセル通信装置 |
-
1995
- 1995-03-03 JP JP4446395A patent/JP3134702B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
Title |
---|
電子情報通信学会技術研究報告 SSE94−95 |
Also Published As
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---|---|
JPH08242238A (ja) | 1996-09-17 |
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