JPH08307236A - ドライブ装置とこのドライブ装置を用いた半導体装置 - Google Patents
ドライブ装置とこのドライブ装置を用いた半導体装置Info
- Publication number
- JPH08307236A JPH08307236A JP7109494A JP10949495A JPH08307236A JP H08307236 A JPH08307236 A JP H08307236A JP 7109494 A JP7109494 A JP 7109494A JP 10949495 A JP10949495 A JP 10949495A JP H08307236 A JPH08307236 A JP H08307236A
- Authority
- JP
- Japan
- Prior art keywords
- pull
- signal
- level conversion
- conversion circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 小信号振幅をフル振幅に変換するレベル変換
回路の立ち上がりと立ち下がりの遅延時間のバラツキを
低減して高速に動作させる。 【構成】 ＣＭＯＳカレントミラータイプのレベル変換
回路１０ｐ，１０ｎを２組設け、２組のレベル変換回路
の出力が相補信号になるように、レベル変換回路の入力
信号を２組の間でツイストして入力し、一方のレベル変
換回路出力でプルアップ回路４０を駆動し、他方のレベ
ル変換回路出力でプルダウン回路５０を駆動する。プル
アップ回路４０とプルダウン回路５０を駆動する段数が
揃うため、立ち上がりと立ち下がりの遅延時間のバラツ
キを抑えることが可能になる。
回路の立ち上がりと立ち下がりの遅延時間のバラツキを
低減して高速に動作させる。 【構成】 ＣＭＯＳカレントミラータイプのレベル変換
回路１０ｐ，１０ｎを２組設け、２組のレベル変換回路
の出力が相補信号になるように、レベル変換回路の入力
信号を２組の間でツイストして入力し、一方のレベル変
換回路出力でプルアップ回路４０を駆動し、他方のレベ
ル変換回路出力でプルダウン回路５０を駆動する。プル
アップ回路４０とプルダウン回路５０を駆動する段数が
揃うため、立ち上がりと立ち下がりの遅延時間のバラツ
キを抑えることが可能になる。
Description
【０００１】
【産業上の利用分野】本発明はドライブ装置とこのドラ
イブ装置を備える半導体装置に係り、特に、バイポーラ
とＣＭＯＳとが混成し小信号振幅をＣＭＯＳレベルに変
換して重い負荷を駆動するのに好適なドライブ装置及び
半導体装置に関する。
イブ装置を備える半導体装置に係り、特に、バイポーラ
とＣＭＯＳとが混成し小信号振幅をＣＭＯＳレベルに変
換して重い負荷を駆動するのに好適なドライブ装置及び
半導体装置に関する。
【０００２】
【従来の技術】小振幅の信号をフル振幅に変換する方法
として、ＣＭＯＳのカレントミラーをベースにしたレベ
ル変換回路が広く用いられている。一般に、ＣＭＯＳカ
レントミラータイプのレベル変換回路はＤＣ電流を流す
ため、駆動力を上げると消費電流が著しく増大するとい
う問題がある。このため、レベル変換回路の後段にドラ
イバを設けて駆動力を上げる方法が採られる。ＢｉＣＭ
ＯＳ ＬＳＩでは、高負荷を駆動するドライバとして、
ＣＭＯＳドライバより駆動力が高いＢｉＣＭＯＳドライ
バが用いられている。近年の電源電圧の低電圧化に伴
い、ドライバ回路としてＢｉＣＭＯＳドライバに代わ
り、図６に示す様に、低電源電圧での動作に優れたＢｉ
−ＮＭＯＳインバータが用いられてきている。
として、ＣＭＯＳのカレントミラーをベースにしたレベ
ル変換回路が広く用いられている。一般に、ＣＭＯＳカ
レントミラータイプのレベル変換回路はＤＣ電流を流す
ため、駆動力を上げると消費電流が著しく増大するとい
う問題がある。このため、レベル変換回路の後段にドラ
イバを設けて駆動力を上げる方法が採られる。ＢｉＣＭ
ＯＳ ＬＳＩでは、高負荷を駆動するドライバとして、
ＣＭＯＳドライバより駆動力が高いＢｉＣＭＯＳドライ
バが用いられている。近年の電源電圧の低電圧化に伴
い、ドライバ回路としてＢｉＣＭＯＳドライバに代わ
り、図６に示す様に、低電源電圧での動作に優れたＢｉ
−ＮＭＯＳインバータが用いられてきている。
【０００３】尚、従来技術に関連するものとして、「電
学技報」Vol.93，No.７5，42頁がある。
学技報」Vol.93，No.７5，42頁がある。
【０００４】
【発明が解決しようとする課題】上述した従来技術によ
り、電源電圧が低電圧になってもレベル変換出力信号で
重い負荷を駆動することができる。しかしながら、Ｂｉ
−ＮＭＯＳインバータは、プルダウン手段であるＮＭＯ
Ｓをダイレクトに駆動しているものの、プルアップ手段
であるＮＰＮバイポーラトランジスタ（以下、ＮＰＮト
ランジスタと称す）はＣＭＯＳインバータを介して駆動
しているため、プルアップの遅延時間がプルダウンの遅
延時間に比べ遅くなってしまうという問題がある。
り、電源電圧が低電圧になってもレベル変換出力信号で
重い負荷を駆動することができる。しかしながら、Ｂｉ
−ＮＭＯＳインバータは、プルダウン手段であるＮＭＯ
Ｓをダイレクトに駆動しているものの、プルアップ手段
であるＮＰＮバイポーラトランジスタ（以下、ＮＰＮト
ランジスタと称す）はＣＭＯＳインバータを介して駆動
しているため、プルアップの遅延時間がプルダウンの遅
延時間に比べ遅くなってしまうという問題がある。
【０００５】また、プルダウン手段のＮＭＯＳがオンし
た後、ＮＰＮトランジスタがオフするまでには、ＮＰＮ
トランジスタ駆動用のＣＭＯＳインバータの遅延時間を
要する。このため、この遅延時間の間にＮＰＮトランジ
スタとプルダウンＮＭＯＳとが共にオン状態になり貫通
電流が流れるという問題がある。
た後、ＮＰＮトランジスタがオフするまでには、ＮＰＮ
トランジスタ駆動用のＣＭＯＳインバータの遅延時間を
要する。このため、この遅延時間の間にＮＰＮトランジ
スタとプルダウンＮＭＯＳとが共にオン状態になり貫通
電流が流れるという問題がある。
【０００６】本発明の目的は、レベル変換の出力段に設
けたドライバ回路のプルアッブ手段の制御を高速化して
遅延時間のアンバランスを抑え、貫通電流の小さいドラ
イブ装置とこれを用いた半導体装置を提供することにあ
る。
けたドライバ回路のプルアッブ手段の制御を高速化して
遅延時間のアンバランスを抑え、貫通電流の小さいドラ
イブ装置とこれを用いた半導体装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記目的は、ＣＭＯＳカ
レントミラータイプのレベル変換回路を２セット設け、
一方をポジ信号出力用に、他方をネガ信号出力用にし
て、２セットのレベル変換回路で振幅の相補信号を生成
し、レベル変換出力段のドライバは、プルダウン用のＮ
ＭＯＳとプルアップ用のＮＰＮトランジスタとで構成
し、ＮＭＯＳのゲートにネガ信号を入力し、ＮＰＮトラ
ンジスタのベースにポジ信号を入力して出力負荷をドラ
イブすることで、達成される。
レントミラータイプのレベル変換回路を２セット設け、
一方をポジ信号出力用に、他方をネガ信号出力用にし
て、２セットのレベル変換回路で振幅の相補信号を生成
し、レベル変換出力段のドライバは、プルダウン用のＮ
ＭＯＳとプルアップ用のＮＰＮトランジスタとで構成
し、ＮＭＯＳのゲートにネガ信号を入力し、ＮＰＮトラ
ンジスタのベースにポジ信号を入力して出力負荷をドラ
イブすることで、達成される。
【０００８】
【作用】プルアップ用ＮＰＮトランジスタの駆動をレベ
ル変換回路の出力でダイレクトに駆動するため、プルア
ップの遅延時間を高速化できる。また、プルダウン用Ｎ
ＭＯＳとプルアップ用ＮＰＮトランジスタの駆動タイミ
ングを揃えることができるため、ドライバ出力の立ち上
がりと立ち下がりの遅延時間のアンバランスを抑えるこ
とができる。更に、ＮＰＮトランジスタとプルダウンＮ
ＭＯＳとの間に流れる貫通電流を低減できる。
ル変換回路の出力でダイレクトに駆動するため、プルア
ップの遅延時間を高速化できる。また、プルダウン用Ｎ
ＭＯＳとプルアップ用ＮＰＮトランジスタの駆動タイミ
ングを揃えることができるため、ドライバ出力の立ち上
がりと立ち下がりの遅延時間のアンバランスを抑えるこ
とができる。更に、ＮＰＮトランジスタとプルダウンＮ
ＭＯＳとの間に流れる貫通電流を低減できる。
【０００９】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は、本発明の一実施例に係るドライブ装置
の概略ブロック図である。１は小振幅の相補信号、１０
ｐはポジ信号出力用のレベル変換回路、１０ｎはネガ信
号出力用のレベル変換回路、２０ｐはレベル変換回路１
０ｐのポジ信号出力、２０ｎはレベル変換回路１０ｎの
ネガ信号出力、３０は相補信号を入力してプルアップ手
段及びプルダウン手段を制御して負荷２を駆動するドラ
イバ回路である。
明する。図１は、本発明の一実施例に係るドライブ装置
の概略ブロック図である。１は小振幅の相補信号、１０
ｐはポジ信号出力用のレベル変換回路、１０ｎはネガ信
号出力用のレベル変換回路、２０ｐはレベル変換回路１
０ｐのポジ信号出力、２０ｎはレベル変換回路１０ｎの
ネガ信号出力、３０は相補信号を入力してプルアップ手
段及びプルダウン手段を制御して負荷２を駆動するドラ
イバ回路である。
【００１０】小振幅の相補信号１はレベル変換回路１０
ｐ及び１０ｎにより増幅された相補信号（２０ｐ及び２
０ｎ）にレベル変換される。レベル変換された相補信号
はドライバ回路３０に入力され、ドライバ回路３０内の
プルアップ手段４０及びプルダウン手段５０をダイレク
トに制御する。このようにプルアップ手段４０とプルダ
ウン手段５０とを同時に制御するため、ドライバ回路３
０の出力の立ち上がり及び立ち下がりの遅延時間の差は
抑制される。
ｐ及び１０ｎにより増幅された相補信号（２０ｐ及び２
０ｎ）にレベル変換される。レベル変換された相補信号
はドライバ回路３０に入力され、ドライバ回路３０内の
プルアップ手段４０及びプルダウン手段５０をダイレク
トに制御する。このようにプルアップ手段４０とプルダ
ウン手段５０とを同時に制御するため、ドライバ回路３
０の出力の立ち上がり及び立ち下がりの遅延時間の差は
抑制される。
【００１１】遅延時間の差を抑えることにより、遅い側
の遅延時間を短縮でき高速化が図れる。また、プルアッ
プ手段４０とプルダウン手段５０とが同時にオンになら
ないため、貫通電流を抑え消費電流の低減が図れる。
の遅延時間を短縮でき高速化が図れる。また、プルアッ
プ手段４０とプルダウン手段５０とが同時にオンになら
ないため、貫通電流を抑え消費電流の低減が図れる。
【００１２】図２は、図１に示すドライブ装置をシング
ルエンド出力に用いた具体的な回路図である。１は小振
幅の相補信号、１０ｐ及び１０ｎはＣＭＯＳカレントミ
ラータイプのレベル変換回路、３０はプルアップ手段を
ＮＰＮトランジスタ４０で、プルダウン手段５０をＮＭ
ＯＳで構成したドライバ回路である。
ルエンド出力に用いた具体的な回路図である。１は小振
幅の相補信号、１０ｐ及び１０ｎはＣＭＯＳカレントミ
ラータイプのレベル変換回路、３０はプルアップ手段を
ＮＰＮトランジスタ４０で、プルダウン手段５０をＮＭ
ＯＳで構成したドライバ回路である。
【００１３】小振幅の相補信号１から位相の合った（切
り替わりのタイミングのズレが無い）フル振幅の相補信
号２０ｐ及び２０ｎを生成するには、レベル変換回路１
０ｐ及び１０ｎの出力の立ち上がり及び立ち下がりの遅
延時間を合わせる必要がある。このため、レベル変換回
路の出力段のプルアップ手段（１０ｐではＭｐ２）とプ
ルダウン手段（１０ｐではＭｎ２）の駆動力を合わせる
ことで可能となる。
り替わりのタイミングのズレが無い）フル振幅の相補信
号２０ｐ及び２０ｎを生成するには、レベル変換回路１
０ｐ及び１０ｎの出力の立ち上がり及び立ち下がりの遅
延時間を合わせる必要がある。このため、レベル変換回
路の出力段のプルアップ手段（１０ｐではＭｐ２）とプ
ルダウン手段（１０ｐではＭｎ２）の駆動力を合わせる
ことで可能となる。
【００１４】１０ｐではＭｎ２の駆動力を合わせるに
は、次の（１）式のような関係にＣＭＯＳレベル変換回
路のデバイス定数を設定すれば良い。 Mp1の駆動力×Mn2の駆動力＝Mp2の駆動力×Mn1の駆動力 …（１） ここで、駆動力とは、ＭＯＳデバイスのＷ（ゲート幅）
／Ｌ（ゲート長）に置き換えられる。このように、レベ
ル変換回路の立ち上がりと立ち下がりの遅延時間を合わ
せることで、ドライバ３２の相補信号による制御のタイ
ミング一致するので、負荷駆動の高速制御及び消費電流
の低減が可能になる。
は、次の（１）式のような関係にＣＭＯＳレベル変換回
路のデバイス定数を設定すれば良い。 Mp1の駆動力×Mn2の駆動力＝Mp2の駆動力×Mn1の駆動力 …（１） ここで、駆動力とは、ＭＯＳデバイスのＷ（ゲート幅）
／Ｌ（ゲート長）に置き換えられる。このように、レベ
ル変換回路の立ち上がりと立ち下がりの遅延時間を合わ
せることで、ドライバ３２の相補信号による制御のタイ
ミング一致するので、負荷駆動の高速制御及び消費電流
の低減が可能になる。
【００１５】図３は、本発明の更に別のドライブ装置の
具体的回路図である。３はＥＣＬ入力信号、４はリファ
レンス信号、６０はＥＣＬカレントスイッチ、７０エミ
ッタフォロワ対、１は小振幅の相補信号、１０ｐ及び１
０ｎはレベル変換回路、３１ｐ及び３１ｎはドライバ回
路である。
具体的回路図である。３はＥＣＬ入力信号、４はリファ
レンス信号、６０はＥＣＬカレントスイッチ、７０エミ
ッタフォロワ対、１は小振幅の相補信号、１０ｐ及び１
０ｎはレベル変換回路、３１ｐ及び３１ｎはドライバ回
路である。
【００１６】ＥＣＬカレントスイッチ６０にＥＣＬ入力
信号３及びリファレンス信号４を入力し、カレントスイ
ッチ６０の出力をエミッタフォロワ対７０で１Ｖｂｅシ
フトダウンして小振幅の相補信号１を生成する。小振幅
の相補信号１はレベル変換回路１０ｐと１０ｎとに入力
される。１０ｐと１０ｎとの入力信号はツイストされた
関係で入力されており、１０ｐと１０ｎとの出力信号は
互いに反転信号の関係にある。レベル変換回路の出力２
０ｐ及び２０ｎはほぼフル振幅レベルに増幅される。ド
ライバ回路３１ｐ及び３１ｎはフル振幅の相補信号であ
る２０ｐ及び２０ｎで制御される。
信号３及びリファレンス信号４を入力し、カレントスイ
ッチ６０の出力をエミッタフォロワ対７０で１Ｖｂｅシ
フトダウンして小振幅の相補信号１を生成する。小振幅
の相補信号１はレベル変換回路１０ｐと１０ｎとに入力
される。１０ｐと１０ｎとの入力信号はツイストされた
関係で入力されており、１０ｐと１０ｎとの出力信号は
互いに反転信号の関係にある。レベル変換回路の出力２
０ｐ及び２０ｎはほぼフル振幅レベルに増幅される。ド
ライバ回路３１ｐ及び３１ｎはフル振幅の相補信号であ
る２０ｐ及び２０ｎで制御される。
【００１７】ここでドライバ回路３１ｐの制御について
説明する。まず、２０ｐが立ち上がり、２０ｎが立ち下
がりの時を考える。信号が切り替わる前は２０ｐは“Ｌ
ｏ”レベルで、２０ｐは“Ｈｉ”レベルである。ドライ
バ回路３１ｐではプルアップ手段であるＱｐ及び４１ｐ
はオフして、プルダウン手段の５１ｐのみがオンしてい
る。このため、ドライブ回路３１ｐの負荷２ｐはＶｅｅ
レベルにプルダウンされている。２０ｐが立ち上がり、
２０ｎが立ち下がりの時には、プルアップ手段とプルダ
ウン手段とが同時に制御されるため、プルダウン手段は
オフし、プルアップ手段はオンして、ドライブ回路３１
ｐの負荷２ｐはＶｃｃレベルにプルアップされる。２０
ｐが立ち下がり、２０ｎが立ち上がりの時には、逆の動
作をする。
説明する。まず、２０ｐが立ち上がり、２０ｎが立ち下
がりの時を考える。信号が切り替わる前は２０ｐは“Ｌ
ｏ”レベルで、２０ｐは“Ｈｉ”レベルである。ドライ
バ回路３１ｐではプルアップ手段であるＱｐ及び４１ｐ
はオフして、プルダウン手段の５１ｐのみがオンしてい
る。このため、ドライブ回路３１ｐの負荷２ｐはＶｅｅ
レベルにプルダウンされている。２０ｐが立ち上がり、
２０ｎが立ち下がりの時には、プルアップ手段とプルダ
ウン手段とが同時に制御されるため、プルダウン手段は
オフし、プルアップ手段はオンして、ドライブ回路３１
ｐの負荷２ｐはＶｃｃレベルにプルアップされる。２０
ｐが立ち下がり、２０ｎが立ち上がりの時には、逆の動
作をする。
【００１８】本実施例によれば、プルアップ手段及びプ
ルダウン手段をレベル変換回路の出力信号でダイレクト
にしかも同じタイミングで制御するため、負荷駆動を高
速に制御できる。また、プルアップ手段及びプルダウン
手段が同時にオンしないので貫通電流を抑え消費電流を
低減できる。
ルダウン手段をレベル変換回路の出力信号でダイレクト
にしかも同じタイミングで制御するため、負荷駆動を高
速に制御できる。また、プルアップ手段及びプルダウン
手段が同時にオンしないので貫通電流を抑え消費電流を
低減できる。
【００１９】図４は、本発明実施例のドライブ装置に用
いることができるドライバ回路の例を示した図である。
相補信号を用いて制御する負荷駆動用のドライバ回路と
して、３つの種類の回路が挙げられる。３３はプルアッ
プ手段及びプルダウン手段の双方にＮＰＮトランジスタ
を用いた例で、電源電圧が５．０Ｖ程度と高い場合に有
効である。３４はプルアップ手段及びプルダウン手段の
双方にＮＭＯＳを用いた例で次段のしきい値が低電位電
源から決まっている場合に有効である。３５はプルアッ
プ手段及びプルダウン手段の双方にＰＭＯＳを用いた例
で、次段のしきい値が高電位電源から決まっている場合
に有効である。
いることができるドライバ回路の例を示した図である。
相補信号を用いて制御する負荷駆動用のドライバ回路と
して、３つの種類の回路が挙げられる。３３はプルアッ
プ手段及びプルダウン手段の双方にＮＰＮトランジスタ
を用いた例で、電源電圧が５．０Ｖ程度と高い場合に有
効である。３４はプルアップ手段及びプルダウン手段の
双方にＮＭＯＳを用いた例で次段のしきい値が低電位電
源から決まっている場合に有効である。３５はプルアッ
プ手段及びプルダウン手段の双方にＰＭＯＳを用いた例
で、次段のしきい値が高電位電源から決まっている場合
に有効である。
【００２０】以上述べたドライブ装置は、プルアップ手
段とプルダウン手段とを同じタイミングで制御できるた
め、小振幅信号を位相が揃ったフル振幅信号にレベル変
換することが可能である。
段とプルダウン手段とを同じタイミングで制御できるた
め、小振幅信号を位相が揃ったフル振幅信号にレベル変
換することが可能である。
【００２１】図６は、本発明実施例に係るドライブ装置
を、クロックバッファに用いたシンクロナスＳＲＡＭの
ブロック図である。Ａ０〜Ａｎはアドレス信号入力端
子、Ｄ１〜Ｄｍはデータ入力端子、ＷＥはライトイネー
ブル信号入力端子、ＣＳはチップセレクタ信号入力端
子、ＣＬＫはクロック信号入力端子、Ｑ１〜Ｑｍはデー
タ出力端子である。１０１はアドレス用入力レジスタ、
１０２はデータ入力用レジスタ、１０３はＷＥ用レジス
タ、１０４はＣＳ用レジスタ、１０５及び１０６はクロ
ック用バッファ回路、１０７はロウデコーダ、１０８は
カラムデコーダ、１０９はメモリセルマトリクス、１１
２はライトアンプ、１１３はセンスアンプ、１１４は出
力レジスタ、１１５は出力バッファである。
を、クロックバッファに用いたシンクロナスＳＲＡＭの
ブロック図である。Ａ０〜Ａｎはアドレス信号入力端
子、Ｄ１〜Ｄｍはデータ入力端子、ＷＥはライトイネー
ブル信号入力端子、ＣＳはチップセレクタ信号入力端
子、ＣＬＫはクロック信号入力端子、Ｑ１〜Ｑｍはデー
タ出力端子である。１０１はアドレス用入力レジスタ、
１０２はデータ入力用レジスタ、１０３はＷＥ用レジス
タ、１０４はＣＳ用レジスタ、１０５及び１０６はクロ
ック用バッファ回路、１０７はロウデコーダ、１０８は
カラムデコーダ、１０９はメモリセルマトリクス、１１
２はライトアンプ、１１３はセンスアンプ、１１４は出
力レジスタ、１１５は出力バッファである。
【００２２】シンクロナスＳＲＡＭは、入力信号の取り
込みをクロック信号で制御している。また、入出力の仕
様がレジスタ―レジスタ（Ｒ―Ｒ）タイプでは出力デー
タの払い出しもクロック信号で制御している。本実施例
では、クロック入力信号は小信号振幅（例えばＰＥＣ
Ｌ）レベルで、クロック以外の入出力はＬＶ―ＣＭＯＳ
レベルの場合を例にとって説明する。
込みをクロック信号で制御している。また、入出力の仕
様がレジスタ―レジスタ（Ｒ―Ｒ）タイプでは出力デー
タの払い出しもクロック信号で制御している。本実施例
では、クロック入力信号は小信号振幅（例えばＰＥＣ
Ｌ）レベルで、クロック以外の入出力はＬＶ―ＣＭＯＳ
レベルの場合を例にとって説明する。
【００２３】クロック信号はクロックバッファ回路１０
５及び１０６にてチップ内に供給される。本実施例で
は、ＷＥレジスタ，ＳＳレジスタ及び出力レジスタには
相補信号のクロック信号を用いるものとする。単相のク
ロックはクロックバッファ１０６から供給し、相補のク
ロック信号はクロックバッファ１０５で供給するものと
する。単相のクロック信号１２１によりアドレスレジス
タの信号はロウデコーダ１０７及びカラムデコーダ１０
８に供給される。ロウデコーダ１０７及びカラムデコー
ダ１０８によりメモリマトリクス１０９内のメモリセル
が選択される。読み出し状態であれば、センスアンプ１
１３に読み出し信号を増幅して出力レジスタ１１４に出
力する。また、書き込み状態であれば、ライトアンプ１
１２によりメモリセルにデータを書き込む。出力レジス
タ１１４はセンスアンプ１１３からのデータを取り込ん
だ後に相補のクロック信号１２０により制御され出力バ
ッファにデータを出力する。
５及び１０６にてチップ内に供給される。本実施例で
は、ＷＥレジスタ，ＳＳレジスタ及び出力レジスタには
相補信号のクロック信号を用いるものとする。単相のク
ロックはクロックバッファ１０６から供給し、相補のク
ロック信号はクロックバッファ１０５で供給するものと
する。単相のクロック信号１２１によりアドレスレジス
タの信号はロウデコーダ１０７及びカラムデコーダ１０
８に供給される。ロウデコーダ１０７及びカラムデコー
ダ１０８によりメモリマトリクス１０９内のメモリセル
が選択される。読み出し状態であれば、センスアンプ１
１３に読み出し信号を増幅して出力レジスタ１１４に出
力する。また、書き込み状態であれば、ライトアンプ１
１２によりメモリセルにデータを書き込む。出力レジス
タ１１４はセンスアンプ１１３からのデータを取り込ん
だ後に相補のクロック信号１２０により制御され出力バ
ッファにデータを出力する。
【００２４】本実施例では、相補信号出力のクロックバ
ッファ回路１０５に図３に示す回路を用いることで、ラ
イトイネーブル系の制御信号を高速に制御することが可
能になる。また、出力レジスタ制御の相補信号の高速化
により、クロックの立ち上がりエッジからデータ出力ま
でのアクセス時間を高速化できる。図３に示す回路は、
相補信号入力であるが、入力の一端に基準電位を印加す
ることで、図５に示すメモリのシングルエンド入力のク
ロックバッファにも対応する。また、本実施例では外部
からのクロック信号にシングルエンド出力を用いている
が、相補信号（ダブルエンド）入力を用いても差し支え
ない。さらに、本実施例では入出力を分割したＩ／Ｏセ
パレートタイプの例を示しているが、Ｉ／Ｏコモンであ
っても本発明を制限するところではない。
ッファ回路１０５に図３に示す回路を用いることで、ラ
イトイネーブル系の制御信号を高速に制御することが可
能になる。また、出力レジスタ制御の相補信号の高速化
により、クロックの立ち上がりエッジからデータ出力ま
でのアクセス時間を高速化できる。図３に示す回路は、
相補信号入力であるが、入力の一端に基準電位を印加す
ることで、図５に示すメモリのシングルエンド入力のク
ロックバッファにも対応する。また、本実施例では外部
からのクロック信号にシングルエンド出力を用いている
が、相補信号（ダブルエンド）入力を用いても差し支え
ない。さらに、本実施例では入出力を分割したＩ／Ｏセ
パレートタイプの例を示しているが、Ｉ／Ｏコモンであ
っても本発明を制限するところではない。
【００２５】
【発明の効果】本発明によれば、ドライブ装置のプルア
ップ回路及びプルダウン回路を同じタイミングで制御で
きるため、Ｂｉ−ＮＭＯＳインバータによるドライバ回
路に比べプルアップ手段であるＮＰＮトランジスタを高
速に制御でき、ドライブ装置の高速化が図れると共に貫
通電流も低減できる。
ップ回路及びプルダウン回路を同じタイミングで制御で
きるため、Ｂｉ−ＮＭＯＳインバータによるドライバ回
路に比べプルアップ手段であるＮＰＮトランジスタを高
速に制御でき、ドライブ装置の高速化が図れると共に貫
通電流も低減できる。
【図１】本発明の一実施例に係るドライブ装置の概略ブ
ロック図である。
ロック図である。
【図２】図１に示すドライブ装置の具体的回路図であ
る。
る。
【図３】本発明の別実施例に係るドライブ装置の具体的
回路図である。
回路図である。
【図４】本発明の実施例に係るドライブ装置に用いるこ
とのできるドライバ回路の回路図である。
とのできるドライバ回路の回路図である。
【図５】本発明の一実施例に係るドライブ装置を相補信
号出力用のクロックバッファに適用したシンクロナスＳ
ＲＡＭの構成図である。
号出力用のクロックバッファに適用したシンクロナスＳ
ＲＡＭの構成図である。
【図６】従来のドライブ装置の構成図である。
Ｖｃｃ…高電位電源，Ｖｅｅ…低電位電源， １…小振
幅相補信号，２，２ｐ，２ｎ…ドライバ回路出力，３…
ＥＣＬ入力信号，４…リファレンス信号，１０，１０
ｐ，１０ｎ，１１ｐ，１１ｎ…レベル変換回路，２０
ｐ，２０ｎ…レベル変換回路出力，３０，３１ｐ，３１
ｎ…ドライバ回路，４０…プルアップ手段，５０…プル
ダウン手段，６０…ＥＣＬカレントスイッチ，７０…エ
ミッタフォロワ，Ｑ，Ｑｐ，Ｑｎ…ＮＰＮバイポーラト
ランジスタ，Ｍｐ，Ｍｐ＃…ＰＭＯＳトランジスタ，Ｍ
ｎ，Ｍｎ＃…ＰＭＯＳトランジスタ、１０５…相補信号
出力用のクロックバッファ。
幅相補信号，２，２ｐ，２ｎ…ドライバ回路出力，３…
ＥＣＬ入力信号，４…リファレンス信号，１０，１０
ｐ，１０ｎ，１１ｐ，１１ｎ…レベル変換回路，２０
ｐ，２０ｎ…レベル変換回路出力，３０，３１ｐ，３１
ｎ…ドライバ回路，４０…プルアップ手段，５０…プル
ダウン手段，６０…ＥＣＬカレントスイッチ，７０…エ
ミッタフォロワ，Ｑ，Ｑｐ，Ｑｎ…ＮＰＮバイポーラト
ランジスタ，Ｍｐ，Ｍｐ＃…ＰＭＯＳトランジスタ，Ｍ
ｎ，Ｍｎ＃…ＰＭＯＳトランジスタ、１０５…相補信号
出力用のクロックバッファ。
Claims (11)
- 【請求項１】 小振幅の相補信号と、該相補信号を入力
して振幅を増幅し単相の信号を出力する第１レベル変換
回路と、該第１レベル変換回路と逆相の信号を出力する
第２レベル変換回路と、前記第１レベル変換回路出力と
前記第２レベル変換回路出力とを入力して負荷を駆動す
るドライバ回路とを備えることを特徴とするドライブ装
置。 - 【請求項２】 小振幅の相補信号と、該相補信号を入力
して振幅を増幅し単相の信号を出力する第１レベル変換
回路と、該第１レベル変換回路と逆相の信号を出力する
第２レベル変換回路と、前記第１レベル変換回路出力と
前記第２レベル変換回路出力とを入力して負荷を駆動す
る第１ドライバ回路と、前記第２レベル変換回路出力と
前記第１レベル変換回路出力とを入力して前記第１ドラ
イバ回路の逆相の信号で負荷を駆動する第２ドライバ回
路とを備えることを特徴とするドライブ装置。 - 【請求項３】 請求項１または請求項２において、ドラ
イバ回路のプルアップ手段及びプルダウン手段が共にＰ
ＭＯＳであることを特徴とするドライブ装置。 - 【請求項４】 請求項１または請求項２において、ドラ
イバ回路のプルアップ手段及びプルダウン手段が共にＮ
ＭＯＳであることを特徴とするドライブ装置。 - 【請求項５】 請求項１または請求項２において、ドラ
イバ回路のプルアップ手段及びプルダウン手段が共にＮ
ＰＮバイポーラトランジスタであることを特徴とするド
ライブ装置。 - 【請求項６】 請求項１または請求項２において、ドラ
イバ回路のプルアップ手段がＮＰＮバイポーラトランジ
スタ、プルダウン手段がＮＭＯＳであることを特徴とす
るドライブ装置。 - 【請求項７】 請求項１または請求項２において、ドラ
イバ回路のプルアップ手段がＮＰＮバイポーラトランジ
スタとＰＭＯＳ、プルダウン手段がＮＭＯＳであること
を特徴とするドライブ装置。 - 【請求項８】 請求項１乃至請求項７のいずれかにおい
て、前記相補信号を単相信号から生成する手段を備える
ことを特徴とするドライブ装置。 - 【請求項９】 請求項１乃至請求項８のいずれかに用い
られるドライバ回路において、プルアップ手段とプルダ
ウン手段とを有し、入力信号が相補信号であることを特
徴とするドライバ回路。 - 【請求項１０】 相補信号により駆動される負荷を備え
る半導体装置において、請求項１乃至請求項８のいずれ
かに記載のドライブ装置を内蔵することを特徴とする半
導体装置。 - 【請求項１１】 クロック入力を受け該クロックから相
補クロック信号を生成するクロックバッファと、メモリ
マトリクスと、前記相補クロック信号に基づき駆動され
前記メモリマトリクスの読み書きを行うレジスタとを備
えるシンクロナスＳＲＡＭにおいて、前記クロックバッ
ファとして請求項１乃至請求項８のいずれかに記載のド
ライブ装置を設けたことを特徴とするシンクロナスＳＲ
ＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7109494A JPH08307236A (ja) | 1995-05-08 | 1995-05-08 | ドライブ装置とこのドライブ装置を用いた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7109494A JPH08307236A (ja) | 1995-05-08 | 1995-05-08 | ドライブ装置とこのドライブ装置を用いた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08307236A true JPH08307236A (ja) | 1996-11-22 |
Family
ID=14511683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7109494A Pending JPH08307236A (ja) | 1995-05-08 | 1995-05-08 | ドライブ装置とこのドライブ装置を用いた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08307236A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518790B2 (en) | 2000-08-31 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having circuit for transmitting input signal |
| US7057438B2 (en) | 2003-06-03 | 2006-06-06 | Seiko Epson Corporation | Output circuit and semiconductor integrated circuit incorporating it therein |
| JP2006339973A (ja) * | 2005-06-01 | 2006-12-14 | Nec Electronics Corp | 信号変換回路 |
| KR100736396B1 (ko) * | 2006-02-13 | 2007-07-09 | 삼성전자주식회사 | 저전력 소모를 위한 소 신호 수신기 및 이를 구비하는반도체 장치 |
| JP2009033329A (ja) * | 2007-07-25 | 2009-02-12 | Nec Electronics Corp | レベルシフト回路 |
| CN105391277A (zh) * | 2015-12-21 | 2016-03-09 | 深圳市纽莱克科技有限公司 | 一种分立元件高频开关栅极驱动电路 |
-
1995
- 1995-05-08 JP JP7109494A patent/JPH08307236A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518790B2 (en) | 2000-08-31 | 2003-02-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having circuit for transmitting input signal |
| US7057438B2 (en) | 2003-06-03 | 2006-06-06 | Seiko Epson Corporation | Output circuit and semiconductor integrated circuit incorporating it therein |
| JP2006339973A (ja) * | 2005-06-01 | 2006-12-14 | Nec Electronics Corp | 信号変換回路 |
| JP4668690B2 (ja) * | 2005-06-01 | 2011-04-13 | ルネサスエレクトロニクス株式会社 | 信号変換回路 |
| KR100736396B1 (ko) * | 2006-02-13 | 2007-07-09 | 삼성전자주식회사 | 저전력 소모를 위한 소 신호 수신기 및 이를 구비하는반도체 장치 |
| JP2009033329A (ja) * | 2007-07-25 | 2009-02-12 | Nec Electronics Corp | レベルシフト回路 |
| CN105391277A (zh) * | 2015-12-21 | 2016-03-09 | 深圳市纽莱克科技有限公司 | 一种分立元件高频开关栅极驱动电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950002078B1 (ko) | 레벨 변환 회로 | |
| KR970001345B1 (ko) | 레벨 쉬프터 | |
| US20070252618A1 (en) | Signal converter circuit | |
| JPH06349274A (ja) | 半導体集積回路のデータ入出力線センシング回路 | |
| JPH08307236A (ja) | ドライブ装置とこのドライブ装置を用いた半導体装置 | |
| US6570414B1 (en) | Methods and apparatus for reducing the crowbar current in a driver circuit | |
| JP2000114954A (ja) | 入力回路及び半導体集積回路装置 | |
| US8717064B2 (en) | Semiconductor integrated circuit | |
| CN110838316B (zh) | 芯片外驱动器 | |
| JPH04281294A (ja) | 駆動回路 | |
| JP2004015714A (ja) | 半導体装置 | |
| KR0172428B1 (ko) | 3볼트 및 5볼트 겸용 딜레이셀 | |
| JPH02196519A (ja) | ドライバ回路 | |
| JP2538628B2 (ja) | 半導体集積回路 | |
| KR100431525B1 (ko) | 반도체메모리장치의 입력버퍼회로 | |
| JPH05166380A (ja) | 出力バッファ回路 | |
| JP2590696B2 (ja) | 半導体スタティックメモリ用ワード線駆動回路 | |
| KR100422815B1 (ko) | 출력 버퍼 장치 | |
| KR100411023B1 (ko) | 출력 회로 | |
| KR100444316B1 (ko) | 반도체 메모리장치의 입력버퍼 | |
| KR19980015391A (ko) | 반도체 장치의 레벨쉬프터 | |
| JPH11177408A (ja) | Ｃｍｏｓドライバ回路 | |
| JPH07312384A (ja) | 信号線切替回路 | |
| JPS63245119A (ja) | バツフア回路 | |
| KR0161463B1 (ko) | 출력 잡음을 감소시킨 버퍼회로 |