JP2000114954A - 入力回路及び半導体集積回路装置 - Google Patents
入力回路及び半導体集積回路装置Info
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- 238000003199 nucleic acid amplification method Methods 0.000 description 8
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
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Abstract
(57)【要約】
【課題】外部信号に応答した内部信号を生成する入力回
路であって、増幅時に発生する外部信号のエッジから内
部信号の立ち上がりエッジ及び立ち下がりエッジの相対
的な遅延を改善する。 【解決手段】差動回路は、外部信号DQS ，DQと基準電圧
Ｖref がそれぞれ入力される一対のＮＭＯＳトランジス
タＴN1，ＴN2を備え、外部信号DQS ，DQと基準電圧Ｖre
f に基づいて一対のＮＭＯＳトランジスタＴN1，ＴN2に
それぞれ流れる電流に応じて、外部信号DQS ，DQに応答
した内部信号dqsz，dqz を出力する。電流調整回路とし
てのＮＭＯＳトランジスタＴN4は、外部信号DQS ，DQに
対する内部信号dqsz，dqz のレベルに応答して差動回路
の電流量を調整すべくオンオフ動作する。
路であって、増幅時に発生する外部信号のエッジから内
部信号の立ち上がりエッジ及び立ち下がりエッジの相対
的な遅延を改善する。 【解決手段】差動回路は、外部信号DQS ，DQと基準電圧
Ｖref がそれぞれ入力される一対のＮＭＯＳトランジス
タＴN1，ＴN2を備え、外部信号DQS ，DQと基準電圧Ｖre
f に基づいて一対のＮＭＯＳトランジスタＴN1，ＴN2に
それぞれ流れる電流に応じて、外部信号DQS ，DQに応答
した内部信号dqsz，dqz を出力する。電流調整回路とし
てのＮＭＯＳトランジスタＴN4は、外部信号DQS ，DQに
対する内部信号dqsz，dqz のレベルに応答して差動回路
の電流量を調整すべくオンオフ動作する。
Description
【０００１】
【発明の属する技術分野】本発明は、信号処理動作が高
速化された半導体記憶装置に好適な入力回路及びその入
力回路を備えた半導体集積回路装置に関する。
速化された半導体記憶装置に好適な入力回路及びその入
力回路を備えた半導体集積回路装置に関する。
【０００２】近年、半導体記憶装置のさらなる高速化に
伴い、外部から該装置に入力される外部入力信号が小振
幅化している。このような半導体記憶装置には、外部入
力信号を内部回路で動作可能な振幅の信号に増幅する入
力回路が備えられる。入力回路は外部入力信号の立ち上
がり及び立ち下がりエッジに基づいて該回路の出力信号
の立ち上げや立ち下げを行う。しかしながら、その出力
信号は、入力回路の構成によって、立ち上がり速度と立
ち下がり速度に差が生じる。そのため、出力信号に基づ
いて動作する回路ではその速度の差を吸収するように、
動作マージンが設定されなければならない。即ち、立ち
上がりエッジと立ち下がりエッジの両方で動作しなけれ
ばならないからである。この動作マージンは、半導体記
憶装置の高速化を妨げる要因となる。そこで、このよう
な入力回路では、立ち上がり及び立ち下がり速度を等し
くし、半導体記憶装置を高速化することが望まれてい
る。
伴い、外部から該装置に入力される外部入力信号が小振
幅化している。このような半導体記憶装置には、外部入
力信号を内部回路で動作可能な振幅の信号に増幅する入
力回路が備えられる。入力回路は外部入力信号の立ち上
がり及び立ち下がりエッジに基づいて該回路の出力信号
の立ち上げや立ち下げを行う。しかしながら、その出力
信号は、入力回路の構成によって、立ち上がり速度と立
ち下がり速度に差が生じる。そのため、出力信号に基づ
いて動作する回路ではその速度の差を吸収するように、
動作マージンが設定されなければならない。即ち、立ち
上がりエッジと立ち下がりエッジの両方で動作しなけれ
ばならないからである。この動作マージンは、半導体記
憶装置の高速化を妨げる要因となる。そこで、このよう
な入力回路では、立ち上がり及び立ち下がり速度を等し
くし、半導体記憶装置を高速化することが望まれてい
る。
【０００３】
【従来の技術】図６は、従来の入力ラッチ回路１を示
す。入力ラッチ回路１は、第１及び第２の入力回路２
ａ，２ｂとラッチ回路３とを備えている。
す。入力ラッチ回路１は、第１及び第２の入力回路２
ａ，２ｂとラッチ回路３とを備えている。
【０００４】第１の入力回路２ａには、外部データスト
ローブ信号DQS を入力する入力パッド４ａが接続され
る。外部データストローブ信号DQS は、所定の規格に基
づく第１，第２レベルＶIH，ＶIL（以下、ＶIHレベル，
ＶILレベルという）のレベル差を振幅とする小振幅信号
である。ＶIHレベルの電位は電源ＶCCの電位よりも所定
の値だけ低く、ＶILレベルの電位は電源ＶSSの電位より
も所定の値だけ高い。
ローブ信号DQS を入力する入力パッド４ａが接続され
る。外部データストローブ信号DQS は、所定の規格に基
づく第１，第２レベルＶIH，ＶIL（以下、ＶIHレベル，
ＶILレベルという）のレベル差を振幅とする小振幅信号
である。ＶIHレベルの電位は電源ＶCCの電位よりも所定
の値だけ低く、ＶILレベルの電位は電源ＶSSの電位より
も所定の値だけ高い。
【０００５】入力回路２ａは、この外部データストロー
ブ信号DQS の振幅を電源ＶCC，ＶSSレベルまで増幅し、
外部データストローブ信号DQS と同相のデータストロー
ブ信号dqszを生成する。そして、入力回路２ａは、生成
したデータストローブ信号dqszを次段のラッチ回路３に
出力する。
ブ信号DQS の振幅を電源ＶCC，ＶSSレベルまで増幅し、
外部データストローブ信号DQS と同相のデータストロー
ブ信号dqszを生成する。そして、入力回路２ａは、生成
したデータストローブ信号dqszを次段のラッチ回路３に
出力する。
【０００６】このような入力回路２ａは、図７に示すよ
うに３つのＮＭＯＳトランジスタＴN1〜ＴN3、２つのＰ
ＭＯＳトランジスタＴP1，ＴP2、及びインバータ回路５
で構成されている。
うに３つのＮＭＯＳトランジスタＴN1〜ＴN3、２つのＰ
ＭＯＳトランジスタＴP1，ＴP2、及びインバータ回路５
で構成されている。
【０００７】ＮＭＯＳトランジスタＴN1，ＴN2のソース
はともにノードＮ１にて接続され、該ノードＮ１はＮＭ
ＯＳトランジスタＴN3を介して低電位側電源ＶSSに接続
される。このＮＭＯＳトランジスタＴN3のゲートには高
電位側電源ＶCCが供給される。つまり、ＮＭＯＳトラン
ジスタＴN3は定電流源として動作し、ノードＮ１の電位
を一定に保っている。
はともにノードＮ１にて接続され、該ノードＮ１はＮＭ
ＯＳトランジスタＴN3を介して低電位側電源ＶSSに接続
される。このＮＭＯＳトランジスタＴN3のゲートには高
電位側電源ＶCCが供給される。つまり、ＮＭＯＳトラン
ジスタＴN3は定電流源として動作し、ノードＮ１の電位
を一定に保っている。
【０００８】又、ＮＭＯＳトランジスタＴN1のドレイン
はＰＭＯＳトランジスタＴP1を介して高電位側電源ＶCC
に接続される。ＮＭＯＳトランジスタＴN2のドレインは
ＰＭＯＳトランジスタＴP2を介して高電位側電源ＶCCに
接続される。ＰＭＯＳトランジスタＴP1，ＴP2はカレン
トミラー回路６を構成している。即ち、ＰＭＯＳトラン
ジスタＴP1，ＴP2のゲートは互いに接続されるととも
に、該ゲートはＰＭＯＳトランジスタＴP2のドレインに
接続される。
はＰＭＯＳトランジスタＴP1を介して高電位側電源ＶCC
に接続される。ＮＭＯＳトランジスタＴN2のドレインは
ＰＭＯＳトランジスタＴP2を介して高電位側電源ＶCCに
接続される。ＰＭＯＳトランジスタＴP1，ＴP2はカレン
トミラー回路６を構成している。即ち、ＰＭＯＳトラン
ジスタＴP1，ＴP2のゲートは互いに接続されるととも
に、該ゲートはＰＭＯＳトランジスタＴP2のドレインに
接続される。
【０００９】ＮＭＯＳトランジスタＴN1のゲートには前
記外部データストローブ信号DQS が入力される。一方、
ＮＭＯＳトランジスタＴN2のゲートには基準電圧Ｖref
が入力される。因みに、基準電圧Ｖref は、電源ＶCC，
ＶSSの中間電位、即ち（ＶCC＋ＶSS）／２である。この
基準電圧Ｖref は、ＶIH，ＶILレベルの中間電位でもあ
る。
記外部データストローブ信号DQS が入力される。一方、
ＮＭＯＳトランジスタＴN2のゲートには基準電圧Ｖref
が入力される。因みに、基準電圧Ｖref は、電源ＶCC，
ＶSSの中間電位、即ち（ＶCC＋ＶSS）／２である。この
基準電圧Ｖref は、ＶIH，ＶILレベルの中間電位でもあ
る。
【００１０】ＮＭＯＳトランジスタＴN1のドレインとＰ
ＭＯＳトランジスタＴP1のドレインとの間のノードＮ２
は出力ノードであって、該ノードＮ２はインバータ回路
５の入力端子に接続される。インバータ回路５は、動作
電源として電源ＶCC，ＶSSが供給され、出力端子から電
源ＶCC，ＶSSレベルで振幅動作するデータストローブ信
号dqszを出力する。
ＭＯＳトランジスタＴP1のドレインとの間のノードＮ２
は出力ノードであって、該ノードＮ２はインバータ回路
５の入力端子に接続される。インバータ回路５は、動作
電源として電源ＶCC，ＶSSが供給され、出力端子から電
源ＶCC，ＶSSレベルで振幅動作するデータストローブ信
号dqszを出力する。
【００１１】このような入力回路２ａでは、図８に示す
ように外部データストローブ信号DQS が基準電圧Ｖref
より高い電位のＶIHレベルになると、ＮＭＯＳトランジ
スタＴN1の電流駆動能力がＮＭＯＳトランジスタＴN2の
それより大きくなる。すると、ＮＭＯＳトランジスタＴ
N1のドレイン電流が増加し、ＮＭＯＳトランジスタＴN2
のドレイン電流が減少する。このため、カレントミラー
回路６の電流駆動能力が小さくなり、ＰＭＯＳトランジ
スタＴP1のドレイン電流が減少する。従って、ノードＮ
２の電位はほぼ低電位側電源ＶSSレベルまで下降し、イ
ンバータ回路５は高電位側電源ＶCCレベルのデータスト
ローブ信号dqszを出力する。
ように外部データストローブ信号DQS が基準電圧Ｖref
より高い電位のＶIHレベルになると、ＮＭＯＳトランジ
スタＴN1の電流駆動能力がＮＭＯＳトランジスタＴN2の
それより大きくなる。すると、ＮＭＯＳトランジスタＴ
N1のドレイン電流が増加し、ＮＭＯＳトランジスタＴN2
のドレイン電流が減少する。このため、カレントミラー
回路６の電流駆動能力が小さくなり、ＰＭＯＳトランジ
スタＴP1のドレイン電流が減少する。従って、ノードＮ
２の電位はほぼ低電位側電源ＶSSレベルまで下降し、イ
ンバータ回路５は高電位側電源ＶCCレベルのデータスト
ローブ信号dqszを出力する。
【００１２】一方、外部データストローブ信号DQS が基
準電圧Ｖref より低い電位のＶILレベルになると、上記
と逆に動作し、インバータ回路５は低電位側電源ＶSSレ
ベルのデータストローブ信号dqszを出力する。
準電圧Ｖref より低い電位のＶILレベルになると、上記
と逆に動作し、インバータ回路５は低電位側電源ＶSSレ
ベルのデータストローブ信号dqszを出力する。
【００１３】第２の入力回路２ｂには、外部データ信号
DQを入力する入力パッド４ｂが接続される。外部データ
信号DQは、外部データストローブ信号DQS と同じ振幅を
持つ信号である。
DQを入力する入力パッド４ｂが接続される。外部データ
信号DQは、外部データストローブ信号DQS と同じ振幅を
持つ信号である。
【００１４】第２の入力回路２ｂは前記第１の入力回路
２ａと同様に構成されている。入力回路２ｂは、この外
部データ信号DQの振幅を電源ＶCC，ＶSSレベルまで増幅
し、外部データ信号DQと同相のデータ信号dqz を生成す
る。そして、入力回路２ｂは、生成したデータ信号dqz
を次段のラッチ回路３に出力する。
２ａと同様に構成されている。入力回路２ｂは、この外
部データ信号DQの振幅を電源ＶCC，ＶSSレベルまで増幅
し、外部データ信号DQと同相のデータ信号dqz を生成す
る。そして、入力回路２ｂは、生成したデータ信号dqz
を次段のラッチ回路３に出力する。
【００１５】ラッチ回路３は、データストローブ信号dq
szの立ち上がりに応答してデータ信号dqz を取り込み、
次のデータストローブ信号dqszの立ち上がりまで取り込
んだデータ信号dqz をラッチする回路である。ラッチ回
路３は、そのラッチ信号を内部データ信号dinzとして図
示しない次段の回路に出力する。
szの立ち上がりに応答してデータ信号dqz を取り込み、
次のデータストローブ信号dqszの立ち上がりまで取り込
んだデータ信号dqz をラッチする回路である。ラッチ回
路３は、そのラッチ信号を内部データ信号dinzとして図
示しない次段の回路に出力する。
【００１６】従って、入力ラッチ回路１は、図９に示す
ように外部データストローブ信号DQS の立ち上がりに応
答して外部データ信号DQを取り込み、次の外部データス
トローブ信号DQS の立ち上がりまで外部データ信号DQを
ラッチし、そのラッチ信号を内部データ信号dinzとして
出力するように構成されている。このために、外部デー
タストローブ信号DQS のエッジが、外部データ信号DQの
中間位置、即ち図９において外部データ信号DQのセット
アップ時間ｔISとホールド時間ｔIHが等しくなるように
両信号DQ，DQS のタイミングが決められている。
ように外部データストローブ信号DQS の立ち上がりに応
答して外部データ信号DQを取り込み、次の外部データス
トローブ信号DQS の立ち上がりまで外部データ信号DQを
ラッチし、そのラッチ信号を内部データ信号dinzとして
出力するように構成されている。このために、外部デー
タストローブ信号DQS のエッジが、外部データ信号DQの
中間位置、即ち図９において外部データ信号DQのセット
アップ時間ｔISとホールド時間ｔIHが等しくなるように
両信号DQ，DQS のタイミングが決められている。
【００１７】
【発明が解決しようとする課題】ところで、ＶIHレベル
の外部データストローブ信号DQS がゲートに供給される
ときのＮＭＯＳトランジスタＴN1の電流駆動能力は、一
定電位の基準電圧Ｖrefがゲートに供給されるＮＭＯＳ
トランジスタＴN2の電流駆動能力に比べて大きい。つま
り、言い換えれば、ノードＮ２の電位を上昇させるとき
のＮＭＯＳトランジスタＴN2のドレイン電流、即ち該ド
レイン電流に対応したカレントミラー回路６のノードＮ
２への供給電流の方が、ノードＮ２の電位を下降させる
ときのＮＭＯＳトランジスタＴN1のドレイン電流より小
さくなる。
の外部データストローブ信号DQS がゲートに供給される
ときのＮＭＯＳトランジスタＴN1の電流駆動能力は、一
定電位の基準電圧Ｖrefがゲートに供給されるＮＭＯＳ
トランジスタＴN2の電流駆動能力に比べて大きい。つま
り、言い換えれば、ノードＮ２の電位を上昇させるとき
のＮＭＯＳトランジスタＴN2のドレイン電流、即ち該ド
レイン電流に対応したカレントミラー回路６のノードＮ
２への供給電流の方が、ノードＮ２の電位を下降させる
ときのＮＭＯＳトランジスタＴN1のドレイン電流より小
さくなる。
【００１８】そのため、図８に示すように、ノードＮ２
の電位の上昇する速度が、その電位の下降する速度より
も遅くなり、動作遅延時間ｔ２が動作遅延時間ｔ１より
長くなってしまう。従って、データストローブ信号dqsz
は、立ち下がり時の動作遅延時間ｔ４が、立ち上がり時
の動作遅延時間ｔ３よりも長くなる。このような問題
は、第２の入力回路２ｂでも同様に発生し、データ信号
dqz は、立ち下がり時の動作遅延時間ｔ４が、立ち上が
り時の動作遅延時間ｔ３よりも長くなる。
の電位の上昇する速度が、その電位の下降する速度より
も遅くなり、動作遅延時間ｔ２が動作遅延時間ｔ１より
長くなってしまう。従って、データストローブ信号dqsz
は、立ち下がり時の動作遅延時間ｔ４が、立ち上がり時
の動作遅延時間ｔ３よりも長くなる。このような問題
は、第２の入力回路２ｂでも同様に発生し、データ信号
dqz は、立ち下がり時の動作遅延時間ｔ４が、立ち上が
り時の動作遅延時間ｔ３よりも長くなる。
【００１９】このように各入力回路２ａ，２ｂで生成さ
れるデータストローブ信号dqszとデータ信号dqz の立ち
下がりと立ち上がりの速度に差があると、図９における
外部データ信号DQのセットアップ時間ｔISとホールド時
間ｔIHとが不等になり、場合によってはラッチ回路３が
間違ったレベルをラッチするおそれがある。これによ
り、ラッチ回路３は間違ったレベルの内部データ信号di
nzを出力するため、次段の回路で誤動作を生じさせる。
れるデータストローブ信号dqszとデータ信号dqz の立ち
下がりと立ち上がりの速度に差があると、図９における
外部データ信号DQのセットアップ時間ｔISとホールド時
間ｔIHとが不等になり、場合によってはラッチ回路３が
間違ったレベルをラッチするおそれがある。これによ
り、ラッチ回路３は間違ったレベルの内部データ信号di
nzを出力するため、次段の回路で誤動作を生じさせる。
【００２０】本発明は、上記問題点を解決するためにな
されたものであって、その目的は、外部信号に応答した
内部信号を生成する入力回路であって、増幅時に発生す
る外部信号のエッジから内部信号の立ち上がりエッジ及
び立ち下がりエッジの相対的な遅延を改善することがで
きる入力回路及びその入力回路を備えた半導体集積回路
装置を提供することにある。
されたものであって、その目的は、外部信号に応答した
内部信号を生成する入力回路であって、増幅時に発生す
る外部信号のエッジから内部信号の立ち上がりエッジ及
び立ち下がりエッジの相対的な遅延を改善することがで
きる入力回路及びその入力回路を備えた半導体集積回路
装置を提供することにある。
【００２１】
【課題を解決するための手段】請求項１に記載の発明に
よれば、差動回路は、外部信号と基準信号がそれぞれ入
力される一対のトランジスタを備え、外部信号と基準信
号に基づいて一対のトランジスタにそれぞれ流れる電流
に応じて、外部信号に応答した内部信号を出力する。電
流調整回路は、内部信号のレベルに応答して動作し、差
動回路の電流量を調整する。従って、電流調整回路によ
って、増幅時に発生する外部信号のエッジから内部信号
の立ち上がりエッジ及び立ち下がりエッジの相対的な遅
延を改善することができる。
よれば、差動回路は、外部信号と基準信号がそれぞれ入
力される一対のトランジスタを備え、外部信号と基準信
号に基づいて一対のトランジスタにそれぞれ流れる電流
に応じて、外部信号に応答した内部信号を出力する。電
流調整回路は、内部信号のレベルに応答して動作し、差
動回路の電流量を調整する。従って、電流調整回路によ
って、増幅時に発生する外部信号のエッジから内部信号
の立ち上がりエッジ及び立ち下がりエッジの相対的な遅
延を改善することができる。
【００２２】請求項２に記載の発明によれば、電流調整
回路は、外部信号の遷移方向に対応して内部信号の応答
性を一定にするように差動回路の電流量を調整する。従
って、電流調整回路によって、増幅時に発生する外部信
号のエッジから内部信号の立ち上がりエッジ及び立ち下
がりエッジの相対的な遅延を改善することができる。
回路は、外部信号の遷移方向に対応して内部信号の応答
性を一定にするように差動回路の電流量を調整する。従
って、電流調整回路によって、増幅時に発生する外部信
号のエッジから内部信号の立ち上がりエッジ及び立ち下
がりエッジの相対的な遅延を改善することができる。
【００２３】請求項３に記載の発明によれば、電流調整
回路は、差動回路に備えられる定電流源に並列に接続さ
れて、該定電流源と協働して電流量を調整する。従っ
て、電流調整回路によって、増幅時に発生する外部信号
のエッジから内部信号の立ち上がりエッジ及び立ち下が
りエッジの相対的な遅延を改善することができる。
回路は、差動回路に備えられる定電流源に並列に接続さ
れて、該定電流源と協働して電流量を調整する。従っ
て、電流調整回路によって、増幅時に発生する外部信号
のエッジから内部信号の立ち上がりエッジ及び立ち下が
りエッジの相対的な遅延を改善することができる。
【００２４】請求項４に記載の発明によれば、トランジ
スタは、高電位側電源に接続された定電流源に並列に接
続され、内部信号に基づいてオンオフ動作する。そし
て、トランジスタは、外部信号に対する内部信号の応答
性を一定にするように差動回路の電流量を調整する。従
って、トランジスタによって、増幅時に発生する外部信
号のエッジから内部信号の立ち上がりエッジ及び立ち下
がりエッジの相対的な遅延を改善することができる。
スタは、高電位側電源に接続された定電流源に並列に接
続され、内部信号に基づいてオンオフ動作する。そし
て、トランジスタは、外部信号に対する内部信号の応答
性を一定にするように差動回路の電流量を調整する。従
って、トランジスタによって、増幅時に発生する外部信
号のエッジから内部信号の立ち上がりエッジ及び立ち下
がりエッジの相対的な遅延を改善することができる。
【００２５】請求項５に記載の発明によれば、トランジ
スタは、低電位側電源に接続された定電流源に並列に接
続され、内部信号に基づいてオンオフ動作する。そし
て、トランジスタは、外部信号に対する内部信号の応答
性を一定にするように差動回路の電流量を調整する。従
って、トランジスタによって、増幅時に発生する外部信
号のエッジから内部信号の立ち上がりエッジ及び立ち下
がりエッジの相対的な遅延を改善することができる。
スタは、低電位側電源に接続された定電流源に並列に接
続され、内部信号に基づいてオンオフ動作する。そし
て、トランジスタは、外部信号に対する内部信号の応答
性を一定にするように差動回路の電流量を調整する。従
って、トランジスタによって、増幅時に発生する外部信
号のエッジから内部信号の立ち上がりエッジ及び立ち下
がりエッジの相対的な遅延を改善することができる。
【００２６】請求項６に記載の発明によれば、複数の入
力回路は、外部信号と基準信号がそれぞれ入力される一
対のトランジスタを備え、外部信号と基準信号に基づい
て一対のトランジスタにそれぞれ流れる電流に基づい
て、外部信号に応答した内部信号を出力する差動回路
と、内部信号のレベルに応答して動作し、差動回路の電
流量を調整する電流調整回路とをそれぞれ備える。複数
の相補信号生成回路は、各入力回路から出力される内部
信号の相補信号をそれぞれ出力する。信号処理回路は、
各相補信号生成回路から出力される相補信号のエッジに
基づいて所定の信号処理動作を行う。従って、各入力回
路では、電流調整回路によって、増幅時に発生する外部
信号のエッジから内部信号の立ち上がりエッジ及び立ち
下がりエッジの相対的な遅延を改善することができる。
その結果、内部信号に基づいて動作する相補信号生成回
路及び該回路の相補信号に基づいて動作する信号処理回
路の動作マージンを向上することができる。
力回路は、外部信号と基準信号がそれぞれ入力される一
対のトランジスタを備え、外部信号と基準信号に基づい
て一対のトランジスタにそれぞれ流れる電流に基づい
て、外部信号に応答した内部信号を出力する差動回路
と、内部信号のレベルに応答して動作し、差動回路の電
流量を調整する電流調整回路とをそれぞれ備える。複数
の相補信号生成回路は、各入力回路から出力される内部
信号の相補信号をそれぞれ出力する。信号処理回路は、
各相補信号生成回路から出力される相補信号のエッジに
基づいて所定の信号処理動作を行う。従って、各入力回
路では、電流調整回路によって、増幅時に発生する外部
信号のエッジから内部信号の立ち上がりエッジ及び立ち
下がりエッジの相対的な遅延を改善することができる。
その結果、内部信号に基づいて動作する相補信号生成回
路及び該回路の相補信号に基づいて動作する信号処理回
路の動作マージンを向上することができる。
【００２７】請求項７に記載の発明によれば、各相補信
号生成回路はそれぞれ複数のＣＭＯＳインバータ回路で
構成され、各相補信号生成回路のインバータ回路が同じ
段数で構成される。従って、各相補信号生成回路の動作
遅延時間が同じになるため、該回路の相補信号に基づい
て動作する信号処理回路の動作マージンを向上すること
ができる。
号生成回路はそれぞれ複数のＣＭＯＳインバータ回路で
構成され、各相補信号生成回路のインバータ回路が同じ
段数で構成される。従って、各相補信号生成回路の動作
遅延時間が同じになるため、該回路の相補信号に基づい
て動作する信号処理回路の動作マージンを向上すること
ができる。
【００２８】請求項８に記載の発明によれば、信号処理
回路は相補信号をラッチ動作し、相補信号生成回路は複
数段のインバータ回路にて構成され、各インバータ回路
を構成するＭＯＳトランジスタの応答速度比率が、相補
信号の不定時間が一定となるように設定される。従っ
て、相補信号の不定時間が一定となるため、相補信号に
基づいて動作する信号処理回路の動作マージンを向上す
ることができる。
回路は相補信号をラッチ動作し、相補信号生成回路は複
数段のインバータ回路にて構成され、各インバータ回路
を構成するＭＯＳトランジスタの応答速度比率が、相補
信号の不定時間が一定となるように設定される。従っ
て、相補信号の不定時間が一定となるため、相補信号に
基づいて動作する信号処理回路の動作マージンを向上す
ることができる。
【００２９】請求項９に記載の発明によれば、信号処理
回路は相補信号を構成する正相信号及び逆相信号の立ち
上がりエッジで動作し、相補信号生成回路は複数段のイ
ンバータ回路にて構成され、各インバータ回路を構成す
るＭＯＳトランジスタの応答速度比率が、内部信号のエ
ッジから正相信号及び逆相信号の立ち上がりエッジまで
のタイミングが等しくなるように設定される。従って、
内部信号のエッジから正相信号及び逆相信号の立ち上が
りエッジまでのタイミングが等しくなるため、相補信号
に基づいて動作する信号処理回路の動作マージンを向上
することができる。
回路は相補信号を構成する正相信号及び逆相信号の立ち
上がりエッジで動作し、相補信号生成回路は複数段のイ
ンバータ回路にて構成され、各インバータ回路を構成す
るＭＯＳトランジスタの応答速度比率が、内部信号のエ
ッジから正相信号及び逆相信号の立ち上がりエッジまで
のタイミングが等しくなるように設定される。従って、
内部信号のエッジから正相信号及び逆相信号の立ち上が
りエッジまでのタイミングが等しくなるため、相補信号
に基づいて動作する信号処理回路の動作マージンを向上
することができる。
【００３０】請求項１０に記載の発明によれば、複数の
入力回路はストローブ信号が入力される第１の入力回路
と、データ信号が入力される第２の入力回路とを有す
る。信号処理回路はラッチ回路であって、ストローブ信
号のエッジに基づいてデータ信号をラッチする。従っ
て、各入力回路では、電流調整回路によって、増幅時に
発生する外部信号（ストローブ信号，データ信号）のエ
ッジから内部信号の立ち上がりエッジ及び立ち下がりエ
ッジの相対的な遅延を改善することができる。その結
果、ストローブ信号及びデータ信号に基づいてラッチ動
作するラッチ回路の動作マージンを向上することができ
る。
入力回路はストローブ信号が入力される第１の入力回路
と、データ信号が入力される第２の入力回路とを有す
る。信号処理回路はラッチ回路であって、ストローブ信
号のエッジに基づいてデータ信号をラッチする。従っ
て、各入力回路では、電流調整回路によって、増幅時に
発生する外部信号（ストローブ信号，データ信号）のエ
ッジから内部信号の立ち上がりエッジ及び立ち下がりエ
ッジの相対的な遅延を改善することができる。その結
果、ストローブ信号及びデータ信号に基づいてラッチ動
作するラッチ回路の動作マージンを向上することができ
る。
【００３１】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図４に従って説明する。尚、説明の便宜
上、前記従来例と同様の構成については同一の符号を付
してその説明を一部省略する。
の形態を図１〜図４に従って説明する。尚、説明の便宜
上、前記従来例と同様の構成については同一の符号を付
してその説明を一部省略する。
【００３２】図１は、本実施の形態の入力ラッチ回路１
１を示す。入力ラッチ回路１１は、第１及び第２の入力
回路１２ａ，１２ｂ、第１及び第２の相補信号生成回路
１３ａ，１３ｂ、及び、第１及び第２のラッチ回路１４
ａ，１４ｂを備えている。
１を示す。入力ラッチ回路１１は、第１及び第２の入力
回路１２ａ，１２ｂ、第１及び第２の相補信号生成回路
１３ａ，１３ｂ、及び、第１及び第２のラッチ回路１４
ａ，１４ｂを備えている。
【００３３】第１の入力回路１２ａには、外部データス
トローブ信号DQS を入力する入力パッド１５ａが接続さ
れる。入力回路１２ａは、この外部データストローブ信
号DQS の振幅をＶIH，ＶILレベルから電源ＶCC，ＶSSレ
ベルまで増幅し、外部データストローブ信号DQS と同相
のデータストローブ信号dqszを生成する。そして、入力
回路１２ａは、生成したデータストローブ信号dqszを次
段の第１の相補信号生成回路１３ａに出力する。
トローブ信号DQS を入力する入力パッド１５ａが接続さ
れる。入力回路１２ａは、この外部データストローブ信
号DQS の振幅をＶIH，ＶILレベルから電源ＶCC，ＶSSレ
ベルまで増幅し、外部データストローブ信号DQS と同相
のデータストローブ信号dqszを生成する。そして、入力
回路１２ａは、生成したデータストローブ信号dqszを次
段の第１の相補信号生成回路１３ａに出力する。
【００３４】図２は、入力回路１２ａの回路図を示す。
入力回路１２ａは、４つのＮＭＯＳトランジスタＴN1〜
ＴN4、２つのＰＭＯＳトランジスタＴP1，ＴP2、インバ
ータ回路５で構成される。ＮＭＯＳトランジスタＴN1〜
ＴN3、ＰＭＯＳトランジスタＴP1，ＴP2は、ＮＭＯＳト
ランジスタＴN3を定電流源として持つ差動回路を構成す
る。
入力回路１２ａは、４つのＮＭＯＳトランジスタＴN1〜
ＴN4、２つのＰＭＯＳトランジスタＴP1，ＴP2、インバ
ータ回路５で構成される。ＮＭＯＳトランジスタＴN1〜
ＴN3、ＰＭＯＳトランジスタＴP1，ＴP2は、ＮＭＯＳト
ランジスタＴN3を定電流源として持つ差動回路を構成す
る。
【００３５】ＮＭＯＳトランジスタＴN4のドレインはノ
ードＮ１に接続され、ソースは低電位側電源ＶSSに接続
される。ＮＭＯＳトランジスタＴN4のゲートはインバー
タ回路５の出力端子に接続される。ＮＭＯＳトランジス
タＴN4は、データストローブ信号dqszに基づいてオンオ
フ動作する。
ードＮ１に接続され、ソースは低電位側電源ＶSSに接続
される。ＮＭＯＳトランジスタＴN4のゲートはインバー
タ回路５の出力端子に接続される。ＮＭＯＳトランジス
タＴN4は、データストローブ信号dqszに基づいてオンオ
フ動作する。
【００３６】ＮＭＯＳトランジスタＴN4は、データスト
ローブ信号dqszがＨレベルの期間、より詳しくは図３に
示すようにデータストローブ信号dqszが電源ＶCCレベル
に立ち上がってから電源ＶSSレベルに立ち下がる期間で
オン状態になる。オンしたＮＭＯＳトランジスタＴN4
は、ＮＭＯＳトランジスタＴN3と協働し、入力回路１２
ａに流れる電流量を、トランジスタＴN3が単体で流す電
流量より多くする。即ち、入力回路１２ａは、データス
トローブ信号dqszによりＮＭＯＳトランジスタＴN4をオ
ンオフ動作させ、自己の電流量を調整する。従って、Ｎ
ＭＯＳトランジスタＴN4は、入力回路１２ａの電流量を
調整する電流調整回路として作用する。尚、ＮＭＯＳト
ランジスタＴN4がオンする期間は、ノードＮ２の電位が
Ｌレベルになってから、ほぼＨレベルに上昇する期間に
相当する。
ローブ信号dqszがＨレベルの期間、より詳しくは図３に
示すようにデータストローブ信号dqszが電源ＶCCレベル
に立ち上がってから電源ＶSSレベルに立ち下がる期間で
オン状態になる。オンしたＮＭＯＳトランジスタＴN4
は、ＮＭＯＳトランジスタＴN3と協働し、入力回路１２
ａに流れる電流量を、トランジスタＴN3が単体で流す電
流量より多くする。即ち、入力回路１２ａは、データス
トローブ信号dqszによりＮＭＯＳトランジスタＴN4をオ
ンオフ動作させ、自己の電流量を調整する。従って、Ｎ
ＭＯＳトランジスタＴN4は、入力回路１２ａの電流量を
調整する電流調整回路として作用する。尚、ＮＭＯＳト
ランジスタＴN4がオンする期間は、ノードＮ２の電位が
Ｌレベルになってから、ほぼＨレベルに上昇する期間に
相当する。
【００３７】ここで、１つのＮＭＯＳトランジスタＴN
1，ＴN2について説明すると、従来で述べたように、ノ
ードＮ２の電位を上昇させるときのＮＭＯＳトランジス
タＴN2のドレイン電流、即ち該ドレイン電流に対応した
カレントミラー回路６のノードＮ２への供給電流の方
が、ノードＮ２の電位を下降させるときのＮＭＯＳトラ
ンジスタＴN1のドレイン電流より小さくなる。
1，ＴN2について説明すると、従来で述べたように、ノ
ードＮ２の電位を上昇させるときのＮＭＯＳトランジス
タＴN2のドレイン電流、即ち該ドレイン電流に対応した
カレントミラー回路６のノードＮ２への供給電流の方
が、ノードＮ２の電位を下降させるときのＮＭＯＳトラ
ンジスタＴN1のドレイン電流より小さくなる。
【００３８】そこで、この形態では、ノードＮ２の電位
がＬレベルになってから、上昇してほぼＨレベルになる
までの期間、ＮＭＯＳトランジスタＴN4は前記データス
トローブ信号dqszに基づいてオン状態に切り替えられ
る。即ち、この期間、オンしたＮＭＯＳトランジスタＴ
N4は、ＮＭＯＳトランジスタＴN3と協働して入力回路１
２ａに流れる電流量を多くする。この時、ＮＭＯＳトラ
ンジスタＴN2に流れる電流量、即ちカレントミラー回路
６がノードＮ２に供給する電流量は、ＶIHレベルの外部
データストローブ信号DQS がゲートに供給されるＮＭＯ
ＳトランジスタＴN1のドレイン電流量とほぼ同じとな
る。
がＬレベルになってから、上昇してほぼＨレベルになる
までの期間、ＮＭＯＳトランジスタＴN4は前記データス
トローブ信号dqszに基づいてオン状態に切り替えられ
る。即ち、この期間、オンしたＮＭＯＳトランジスタＴ
N4は、ＮＭＯＳトランジスタＴN3と協働して入力回路１
２ａに流れる電流量を多くする。この時、ＮＭＯＳトラ
ンジスタＴN2に流れる電流量、即ちカレントミラー回路
６がノードＮ２に供給する電流量は、ＶIHレベルの外部
データストローブ信号DQS がゲートに供給されるＮＭＯ
ＳトランジスタＴN1のドレイン電流量とほぼ同じとな
る。
【００３９】そのため、図３に示すように、ノードＮ２
の電位が上昇する速度が下降する速度と等しくなるよう
に高速化され、動作遅延時間ｔ２と動作遅延時間ｔ１と
が等しくなる。従って、この入力回路１２ａは、その立
ち下がり時の動作遅延時間ｔ４と立ち上がり時の動作遅
延時間ｔ３が等しいデータストローブ信号dqszを出力す
る。
の電位が上昇する速度が下降する速度と等しくなるよう
に高速化され、動作遅延時間ｔ２と動作遅延時間ｔ１と
が等しくなる。従って、この入力回路１２ａは、その立
ち下がり時の動作遅延時間ｔ４と立ち上がり時の動作遅
延時間ｔ３が等しいデータストローブ信号dqszを出力す
る。
【００４０】第２の入力回路１２ｂは前記第１の入力回
路１２ａと同様に構成されている。即ち、入力回路１２
ｂには、外部データ信号DQを入力する入力パッド１５ｂ
が接続される。入力回路１２ｂは、この外部データ信号
DQの振幅をＶIH，ＶILレベルから電源ＶCC，ＶSSレベル
まで増幅し、外部データ信号DQと同相のデータ信号dqz
を生成する。そして、入力回路１２ｂは、その立ち下が
り時の動作遅延時間ｔ４と立ち上がり時の動作遅延時間
ｔ３が等しいデータ信号dqz を次段の第２の相補信号生
成回路１３ｂに出力する。
路１２ａと同様に構成されている。即ち、入力回路１２
ｂには、外部データ信号DQを入力する入力パッド１５ｂ
が接続される。入力回路１２ｂは、この外部データ信号
DQの振幅をＶIH，ＶILレベルから電源ＶCC，ＶSSレベル
まで増幅し、外部データ信号DQと同相のデータ信号dqz
を生成する。そして、入力回路１２ｂは、その立ち下が
り時の動作遅延時間ｔ４と立ち上がり時の動作遅延時間
ｔ３が等しいデータ信号dqz を次段の第２の相補信号生
成回路１３ｂに出力する。
【００４１】第１の相補信号生成回路１３ａは、直列に
接続された２つのインバータ回路１６，１７で構成され
る。初段のインバータ回路１６の入力端子には、前記第
１の入力回路１２ａからデータストローブ信号dqszが入
力される。初段のインバータ回路１６は、その出力端子
から逆相データストローブ信号dqs180z を第２のラッチ
回路１４ｂに出力する。次段のインバータ回路１７は、
その出力端子から正相データストローブ信号dqs0z を第
１のラッチ回路１４ａに出力する。
接続された２つのインバータ回路１６，１７で構成され
る。初段のインバータ回路１６の入力端子には、前記第
１の入力回路１２ａからデータストローブ信号dqszが入
力される。初段のインバータ回路１６は、その出力端子
から逆相データストローブ信号dqs180z を第２のラッチ
回路１４ｂに出力する。次段のインバータ回路１７は、
その出力端子から正相データストローブ信号dqs0z を第
１のラッチ回路１４ａに出力する。
【００４２】第２の相補信号生成回路１３ｂは前記第１
の相補信号生成回路１３ａと同様に構成されている。即
ち、第２の相補信号生成回路１３ｂは、直列に接続され
た２つのインバータ回路１８，１９で構成される。初段
のインバータ回路１８の入力端子には、前記第２の入力
回路１９からのデータ信号dqz が入力される。初段のイ
ンバータ回路１８は、その出力端子から逆相データ信号
dq180zを第１及び第２のラッチ回路１４ａ，１４ｂに出
力する。次段のインバータ回路１９は、その出力端子か
ら正相データ信号dq0zを第１及び第２のラッチ回路１４
ａ，１４ｂに出力する。
の相補信号生成回路１３ａと同様に構成されている。即
ち、第２の相補信号生成回路１３ｂは、直列に接続され
た２つのインバータ回路１８，１９で構成される。初段
のインバータ回路１８の入力端子には、前記第２の入力
回路１９からのデータ信号dqz が入力される。初段のイ
ンバータ回路１８は、その出力端子から逆相データ信号
dq180zを第１及び第２のラッチ回路１４ａ，１４ｂに出
力する。次段のインバータ回路１９は、その出力端子か
ら正相データ信号dq0zを第１及び第２のラッチ回路１４
ａ，１４ｂに出力する。
【００４３】尚、この形態では、第１，第２の相補信号
生成回路１３ａ，１３ｂを構成するインバータ回路１６
〜１９は、ＣＭＯＳインバータ回路からなる。尚、イン
バータ回路１６〜１９を構成するＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタの動作速度（応答速度）を、
それぞれＰｃｈ（１６），Ｎｃｈ（１６）、Ｐｃｈ（１
７），Ｎｃｈ（１７）、Ｐｃｈ（１８），Ｎｃｈ（１
８）、Ｐｃｈ（１９），Ｎｃｈ（１９）とする。そし
て、この形態では、各ＭＯＳトランジスタの応答速度の
比率が次式に示すように設定される。
生成回路１３ａ，１３ｂを構成するインバータ回路１６
〜１９は、ＣＭＯＳインバータ回路からなる。尚、イン
バータ回路１６〜１９を構成するＰＭＯＳトランジスタ
及びＮＭＯＳトランジスタの動作速度（応答速度）を、
それぞれＰｃｈ（１６），Ｎｃｈ（１６）、Ｐｃｈ（１
７），Ｎｃｈ（１７）、Ｐｃｈ（１８），Ｎｃｈ（１
８）、Ｐｃｈ（１９），Ｎｃｈ（１９）とする。そし
て、この形態では、各ＭＯＳトランジスタの応答速度の
比率が次式に示すように設定される。
【００４４】
【数１】 即ち、インバータ回路１８，１９は、各ＭＯＳトランジ
スタの応答速度の比率が等しく設定される。これによ
り、図４に示すようにデータ信号dq0z，dq180zのレベル
の遷移による信号の不定時間ｔ５が等しくなる。
スタの応答速度の比率が等しく設定される。これによ
り、図４に示すようにデータ信号dq0z，dq180zのレベル
の遷移による信号の不定時間ｔ５が等しくなる。
【００４５】又、インバータ回路１６は、各ＭＯＳトラ
ンジスタの応答速度の比率がインバータ回路１８，１９
のそれより小さくなるように設定され、インバータ回路
１７は、各ＭＯＳトランジスタの応答速度の比率がイン
バータ回路１８，１９のそれより大きくなるように設定
される。つまり、インバータ回路１６ではＮｃｈ（１
６）の応答速度がＰｃｈ（１６）の応答速度に相対して
速くなるように設定され、インバータ回路１７ではＰｃ
ｈ（１７）の応答速度がＮｃｈ（１７）の応答速度に相
対して速くなるように設定される。
ンジスタの応答速度の比率がインバータ回路１８，１９
のそれより小さくなるように設定され、インバータ回路
１７は、各ＭＯＳトランジスタの応答速度の比率がイン
バータ回路１８，１９のそれより大きくなるように設定
される。つまり、インバータ回路１６ではＮｃｈ（１
６）の応答速度がＰｃｈ（１６）の応答速度に相対して
速くなるように設定され、インバータ回路１７ではＰｃ
ｈ（１７）の応答速度がＮｃｈ（１７）の応答速度に相
対して速くなるように設定される。
【００４６】このようにして、インバータ回路１６の出
力信号の立ち下がり速度と、インバータ回路１７の出力
信号の立ち上がり速度とが速くされ、かつインバータ回
路１６の出力信号の立ち下がり速度が遅くされ、図４に
示すようにデータストローブ信号dqs0z ，dqs180z の立
ち上がり時の動作遅延時間ｔ７が等しくしている。
力信号の立ち下がり速度と、インバータ回路１７の出力
信号の立ち上がり速度とが速くされ、かつインバータ回
路１６の出力信号の立ち下がり速度が遅くされ、図４に
示すようにデータストローブ信号dqs0z ，dqs180z の立
ち上がり時の動作遅延時間ｔ７が等しくしている。
【００４７】更に、図４に示すように、データストロー
ブ信号dqs0z ，dqs180z がＨレベルになるタイミング
が、データ信号dq0z，dq180zにおける各不定時間ｔ５を
除いた各確定時間ｔ６の中間になるように前記インバー
タ回路１６〜１９のＭＯＳトランジスタの応答速度比率
が設定される。
ブ信号dqs0z ，dqs180z がＨレベルになるタイミング
が、データ信号dq0z，dq180zにおける各不定時間ｔ５を
除いた各確定時間ｔ６の中間になるように前記インバー
タ回路１６〜１９のＭＯＳトランジスタの応答速度比率
が設定される。
【００４８】第１のラッチ回路１４ａは、正相データス
トローブ信号dqs0z の立ち上がりに応答してＨレベルの
データ信号dq0z又はＨレベルのデータ信号dq180z（、即
ちＬレベルのデータ信号dq0z）をラッチする。ラッチ回
路１４ａは、そのラッチ信号を正相用内部データ信号di
n0z として出力する。
トローブ信号dqs0z の立ち上がりに応答してＨレベルの
データ信号dq0z又はＨレベルのデータ信号dq180z（、即
ちＬレベルのデータ信号dq0z）をラッチする。ラッチ回
路１４ａは、そのラッチ信号を正相用内部データ信号di
n0z として出力する。
【００４９】第２のラッチ回路１４ｂは、逆相データス
トローブ信号dqs180z の立ち上がりに応答してＨレベル
のデータ信号dq0z又はＨレベルのデータ信号dq180z（、
即ちＬレベルのデータ信号dq0z）をラッチする。ラッチ
回路１４ｂは、そのラッチ信号を逆相用内部データ信号
din180z として出力する。
トローブ信号dqs180z の立ち上がりに応答してＨレベル
のデータ信号dq0z又はＨレベルのデータ信号dq180z（、
即ちＬレベルのデータ信号dq0z）をラッチする。ラッチ
回路１４ｂは、そのラッチ信号を逆相用内部データ信号
din180z として出力する。
【００５０】従って、入力ラッチ回路１１は、図４に示
すように外部データストローブ信号DQS の立ち上がりと
立ち下がりに応答して外部データ信号DQを取り込み、次
の外部データストローブ信号DQS のエッジの入力まで外
部データ信号DQをラッチし、その外部データストローブ
信号DQS の正相用内部データ信号din0z （外部データス
トローブ信号DQS の立ち上がりに応答してラッチされた
データ）と、外部データストローブ信号DQS の逆相用内
部データ信号din180z （外部データストローブ信号DQS
の立ち下がりに応答してラッチされたデータ）とを出力
する。
すように外部データストローブ信号DQS の立ち上がりと
立ち下がりに応答して外部データ信号DQを取り込み、次
の外部データストローブ信号DQS のエッジの入力まで外
部データ信号DQをラッチし、その外部データストローブ
信号DQS の正相用内部データ信号din0z （外部データス
トローブ信号DQS の立ち上がりに応答してラッチされた
データ）と、外部データストローブ信号DQS の逆相用内
部データ信号din180z （外部データストローブ信号DQS
の立ち下がりに応答してラッチされたデータ）とを出力
する。
【００５１】以上のように構成された入力ラッチ回路１
１は、例えばＤＤＲ（Double DataRate）−ＳＤＲＡＭ
に備えられる。ＤＤＲ−ＳＤＲＡＭは、外部データスト
ローブ信号DQS の立ち上がりと立ち下がりの両エッジに
て取り込んだ外部データ信号DQに基づいて動作する。
１は、例えばＤＤＲ（Double DataRate）−ＳＤＲＡＭ
に備えられる。ＤＤＲ−ＳＤＲＡＭは、外部データスト
ローブ信号DQS の立ち上がりと立ち下がりの両エッジに
て取り込んだ外部データ信号DQに基づいて動作する。
【００５２】このとき、上記したように、データストロ
ーブ信号dqsz、データ信号dqz 、データストローブ信号
dqs0z ，dqs180z 、及びデータ信号dq0z，dq180zの波形
がそれぞれ改善されるので、入力ラッチ回路１１では、
外部データストローブ信号DQS のエッジが、外部データ
信号DQの中間位置、即ち図４において外部データ信号DQ
のセットアップ時間ｔISとホールド時間ｔIHが等しくな
る。このため、ＤＤＲ−ＳＤＲＡＭは、動作マージンが
大きくなり、高速に安定した動作が可能となる。
ーブ信号dqsz、データ信号dqz 、データストローブ信号
dqs0z ，dqs180z 、及びデータ信号dq0z，dq180zの波形
がそれぞれ改善されるので、入力ラッチ回路１１では、
外部データストローブ信号DQS のエッジが、外部データ
信号DQの中間位置、即ち図４において外部データ信号DQ
のセットアップ時間ｔISとホールド時間ｔIHが等しくな
る。このため、ＤＤＲ−ＳＤＲＡＭは、動作マージンが
大きくなり、高速に安定した動作が可能となる。
【００５３】上記したように、本実施の形態では、以下
に示す作用効果を得ることができる。 （１）入力回路１２ａ（１２ｂ）には、ノードＮ１と低
電位側電源ＶSSとの間、即ち定電流源を構成するＮＭＯ
ＳトランジスタＴN3と並列に接続されるＮＭＯＳトラン
ジスタＴN4が備えられる。このＮＭＯＳトランジスタＴ
N4のゲートにはデータストローブ信号dqsz（データ信号
dqz ）が入力され、ＮＭＯＳトランジスタＴN4は、デー
タストローブ信号dqsz（データ信号dqz ）がＨレベルの
期間、より詳しくは図３に示すようにデータストローブ
信号dqsz（データ信号dqz ）が電源ＶCCレベルに立ち上
がってから電源ＶSSレベルに立ち下がる期間でオン状態
になる。オンしたＮＭＯＳトランジスタＴN4は、ＮＭＯ
ＳトランジスタＴN3と協働し、入力回路１２ａ（１２
ｂ）に流れる電流量を、トランジスタＴN3が単体で流す
電流量より多くする。
に示す作用効果を得ることができる。 （１）入力回路１２ａ（１２ｂ）には、ノードＮ１と低
電位側電源ＶSSとの間、即ち定電流源を構成するＮＭＯ
ＳトランジスタＴN3と並列に接続されるＮＭＯＳトラン
ジスタＴN4が備えられる。このＮＭＯＳトランジスタＴ
N4のゲートにはデータストローブ信号dqsz（データ信号
dqz ）が入力され、ＮＭＯＳトランジスタＴN4は、デー
タストローブ信号dqsz（データ信号dqz ）がＨレベルの
期間、より詳しくは図３に示すようにデータストローブ
信号dqsz（データ信号dqz ）が電源ＶCCレベルに立ち上
がってから電源ＶSSレベルに立ち下がる期間でオン状態
になる。オンしたＮＭＯＳトランジスタＴN4は、ＮＭＯ
ＳトランジスタＴN3と協働し、入力回路１２ａ（１２
ｂ）に流れる電流量を、トランジスタＴN3が単体で流す
電流量より多くする。
【００５４】即ち、入力回路１２ａは、データストロー
ブ信号dqsz（データ信号dqz ）によりＮＭＯＳトランジ
スタＴN4をオンオフ動作させ、自己の電流量を調整す
る。この時、ＮＭＯＳトランジスタＴN2に流れる電流
量、即ちカレントミラー回路６がノードＮ２に供給する
電流量は、ＶIHレベルの外部データストローブ信号DQS
がゲートに供給されるＮＭＯＳトランジスタＴN1のドレ
イン電流量とほぼ同じとなる。
ブ信号dqsz（データ信号dqz ）によりＮＭＯＳトランジ
スタＴN4をオンオフ動作させ、自己の電流量を調整す
る。この時、ＮＭＯＳトランジスタＴN2に流れる電流
量、即ちカレントミラー回路６がノードＮ２に供給する
電流量は、ＶIHレベルの外部データストローブ信号DQS
がゲートに供給されるＮＭＯＳトランジスタＴN1のドレ
イン電流量とほぼ同じとなる。
【００５５】そのため、図３に示すように、ノードＮ２
の電位が上昇する速度が下降する速度と等しくなるよう
に高速化され、動作遅延時間ｔ２と動作遅延時間ｔ１と
が等しくなる。従って、この入力回路１２ａ（１２ｂ）
は、その立ち下がり時の動作遅延時間ｔ４と立ち上がり
時の動作遅延時間ｔ３が等しいデータストローブ信号dq
szを出力する、即ち出力信号の遅延時間を改善すること
ができる。
の電位が上昇する速度が下降する速度と等しくなるよう
に高速化され、動作遅延時間ｔ２と動作遅延時間ｔ１と
が等しくなる。従って、この入力回路１２ａ（１２ｂ）
は、その立ち下がり時の動作遅延時間ｔ４と立ち上がり
時の動作遅延時間ｔ３が等しいデータストローブ信号dq
szを出力する、即ち出力信号の遅延時間を改善すること
ができる。
【００５６】（２）従来の入力回路２ａ（２ｂ）に対し
て、この形態の入力回路１２ａ（１２ｂ）はＮＭＯＳト
ランジスタＴN4を新たに加えるだけで実施できるので、
簡単な回路構成とすることができる。
て、この形態の入力回路１２ａ（１２ｂ）はＮＭＯＳト
ランジスタＴN4を新たに加えるだけで実施できるので、
簡単な回路構成とすることができる。
【００５７】（３）ＮＭＯＳトランジスタＴN4はデータ
ストローブ信号dqsz（データ信号dqz ）に基づいてオン
オフ動作するようにしたので、入力回路１２ａ（１２
ｂ）の回路構成を簡素化することができる。
ストローブ信号dqsz（データ信号dqz ）に基づいてオン
オフ動作するようにしたので、入力回路１２ａ（１２
ｂ）の回路構成を簡素化することができる。
【００５８】（４）第１，第２の相補信号生成回路１３
ａ，１３ｂのインバータ回路１６〜１９の段数が同じ段
数で構成される。従って、第１，第２の相補信号生成回
路１３ａ，１３ｂの動作遅延時間が同じになるため、次
段のラッチ回路１４ａ，１４ｂの処理速度を高速化（動
作マージンを向上）することができる。
ａ，１３ｂのインバータ回路１６〜１９の段数が同じ段
数で構成される。従って、第１，第２の相補信号生成回
路１３ａ，１３ｂの動作遅延時間が同じになるため、次
段のラッチ回路１４ａ，１４ｂの処理速度を高速化（動
作マージンを向上）することができる。
【００５９】（５）インバータ回路１８，１９の各ＭＯ
Ｓトランジスタの応答速度の比率が等しく設定され、図
４に示すようにデータ信号dq0z，dq180zのレベルの遷移
による信号の不定時間ｔ５が等しくなるように設定され
る。従って、データ信号dq0z，dq180zの不定時間ｔ５が
一定となるため、次段のラッチ回路１４ａ，１４ｂの処
理速度を高速化（動作マージンを向上）することができ
る。
Ｓトランジスタの応答速度の比率が等しく設定され、図
４に示すようにデータ信号dq0z，dq180zのレベルの遷移
による信号の不定時間ｔ５が等しくなるように設定され
る。従って、データ信号dq0z，dq180zの不定時間ｔ５が
一定となるため、次段のラッチ回路１４ａ，１４ｂの処
理速度を高速化（動作マージンを向上）することができ
る。
【００６０】（６）インバータ回路１６ではＮｃｈ（１
６）の応答速度がＰｃｈ（１６）の応答速度に相対して
速くなるように設定され、インバータ回路１７ではＰｃ
ｈ（１７）の応答速度がＮｃｈ（１７）の応答速度に相
対して速くなるように設定される。このようにして、イ
ンバータ回路１６の出力信号の立ち下がり速度と、イン
バータ回路１７の出力信号の立ち上がり速度とが速くさ
れ、かつインバータ回路１６の出力信号の立ち下がり速
度が遅くされて、図４に示すようにデータストローブ信
号dqs0z ，dqs180z の立ち上がり時の動作遅延時間ｔ７
が等しくなるように設定される。従って、データストロ
ーブ信号dqs0z ，dqs180z の立ち上がるタイミングが等
しくなるので、次段のラッチ回路１４ａ，１４ｂの処理
速度を高速化（動作マージンを向上）することができ
る。
６）の応答速度がＰｃｈ（１６）の応答速度に相対して
速くなるように設定され、インバータ回路１７ではＰｃ
ｈ（１７）の応答速度がＮｃｈ（１７）の応答速度に相
対して速くなるように設定される。このようにして、イ
ンバータ回路１６の出力信号の立ち下がり速度と、イン
バータ回路１７の出力信号の立ち上がり速度とが速くさ
れ、かつインバータ回路１６の出力信号の立ち下がり速
度が遅くされて、図４に示すようにデータストローブ信
号dqs0z ，dqs180z の立ち上がり時の動作遅延時間ｔ７
が等しくなるように設定される。従って、データストロ
ーブ信号dqs0z ，dqs180z の立ち上がるタイミングが等
しくなるので、次段のラッチ回路１４ａ，１４ｂの処理
速度を高速化（動作マージンを向上）することができ
る。
【００６１】尚、本発明の実施の形態は以下のように変
更してもよい。 ○上記実施の形態では、図２に示すように、ＮＭＯＳト
ランジスタＴN2のオン時の電流駆動能力をＮＭＯＳトラ
ンジスタＴN1のオン時の電流駆動能力と同等に高めてノ
ードＮ２の電位の変化速度を等しくする電流調整回路を
ＮＭＯＳトランジスタＴN4にて構成した。
更してもよい。 ○上記実施の形態では、図２に示すように、ＮＭＯＳト
ランジスタＴN2のオン時の電流駆動能力をＮＭＯＳトラ
ンジスタＴN1のオン時の電流駆動能力と同等に高めてノ
ードＮ２の電位の変化速度を等しくする電流調整回路を
ＮＭＯＳトランジスタＴN4にて構成した。
【００６２】この電流調整回路の別の形態とした入力回
路１２ｃを図５に示す。詳述すると、カレントミラー回
路６を構成するＰＭＯＳトランジスタＴP1，ＴP2のソー
スが互いに接続され、そのソースが接続されたノードＮ
３と高電位側電源ＶCCとの間にＰＭＯＳトランジスタＴ
P3，ＴP4が並列に接続される。ＰＭＯＳトランジスタＴ
P3のゲートには低電位側電源ＶSSが供給され、ＰＭＯＳ
トランジスタＴP3は定電流源として動作する。又、ＰＭ
ＯＳトランジスタＴP4のゲートには、データストローブ
信号dqsz（データ信号dqz ）がインバータ回路２０を介
して入力される。従って、ＰＭＯＳトランジスタＴP4は
ＮＭＯＳトランジスタＴN4と同時にオンオフ動作され
る。
路１２ｃを図５に示す。詳述すると、カレントミラー回
路６を構成するＰＭＯＳトランジスタＴP1，ＴP2のソー
スが互いに接続され、そのソースが接続されたノードＮ
３と高電位側電源ＶCCとの間にＰＭＯＳトランジスタＴ
P3，ＴP4が並列に接続される。ＰＭＯＳトランジスタＴ
P3のゲートには低電位側電源ＶSSが供給され、ＰＭＯＳ
トランジスタＴP3は定電流源として動作する。又、ＰＭ
ＯＳトランジスタＴP4のゲートには、データストローブ
信号dqsz（データ信号dqz ）がインバータ回路２０を介
して入力される。従って、ＰＭＯＳトランジスタＴP4は
ＮＭＯＳトランジスタＴN4と同時にオンオフ動作され
る。
【００６３】そのため、この形態では、ノードＮ２の電
位がＬレベルになってから、上昇してほぼＨレベルにな
るまでの期間、ＰＭＯＳトランジスタＴP4はＮＭＯＳト
ランジスタＴN4と同時にオン状態に切り替えられる。即
ち、この期間、オンしたＮＭＯＳトランジスタＴN4及び
ＰＭＯＳトランジスタＴP4は、ＮＭＯＳトランジスタＴ
N3と協働して入力回路１２ｃに流れる電流量を多くす
る。即ち、この形態では、電流調整回路は、ＮＭＯＳト
ランジスタＴN4、ＰＭＯＳトランジスタＴP4、インバー
タ回路２０により構成される。この電流調整回路によ
り、ＮＭＯＳトランジスタＴN2に流れる電流量、即ちカ
レントミラー回路６がノードＮ２に供給する電流量は、
ＶIHレベルの外部データストローブ信号DQS （外部デー
タ信号DQ）がゲートに供給されるＮＭＯＳトランジスタ
ＴN1のドレイン電流量とほぼ同じとなる。
位がＬレベルになってから、上昇してほぼＨレベルにな
るまでの期間、ＰＭＯＳトランジスタＴP4はＮＭＯＳト
ランジスタＴN4と同時にオン状態に切り替えられる。即
ち、この期間、オンしたＮＭＯＳトランジスタＴN4及び
ＰＭＯＳトランジスタＴP4は、ＮＭＯＳトランジスタＴ
N3と協働して入力回路１２ｃに流れる電流量を多くす
る。即ち、この形態では、電流調整回路は、ＮＭＯＳト
ランジスタＴN4、ＰＭＯＳトランジスタＴP4、インバー
タ回路２０により構成される。この電流調整回路によ
り、ＮＭＯＳトランジスタＴN2に流れる電流量、即ちカ
レントミラー回路６がノードＮ２に供給する電流量は、
ＶIHレベルの外部データストローブ信号DQS （外部デー
タ信号DQ）がゲートに供給されるＮＭＯＳトランジスタ
ＴN1のドレイン電流量とほぼ同じとなる。
【００６４】そのため、この形態でも、図３に示すよう
に、ノードＮ２の電位が上昇する速度が下降する速度と
等しくなるように高速化され、動作遅延時間ｔ２と動作
遅延時間ｔ１とが等しくなる。従って、この入力回路１
２ｃでは、その立ち下がり時の動作遅延時間ｔ４と立ち
上がり時の動作遅延時間ｔ３が等しいデータストローブ
信号dqsz（データ信号dqz ）を出力することができる。
に、ノードＮ２の電位が上昇する速度が下降する速度と
等しくなるように高速化され、動作遅延時間ｔ２と動作
遅延時間ｔ１とが等しくなる。従って、この入力回路１
２ｃでは、その立ち下がり時の動作遅延時間ｔ４と立ち
上がり時の動作遅延時間ｔ３が等しいデータストローブ
信号dqsz（データ信号dqz ）を出力することができる。
【００６５】又、ＮＭＯＳトランジスタＴN4を省略し、
ＰＭＯＳトランジスタＴP3，ＴP4及びインバータ回路２
０のみで電流調整回路を構成してもよい。更に、電流調
整回路をＮＭＯＳトランジスタＴN4、ＰＭＯＳトランジ
スタＴP3，ＴP4及びインバータ回路２０以外の回路及び
素子を適宜用いて構成してもよい。
ＰＭＯＳトランジスタＴP3，ＴP4及びインバータ回路２
０のみで電流調整回路を構成してもよい。更に、電流調
整回路をＮＭＯＳトランジスタＴN4、ＰＭＯＳトランジ
スタＴP3，ＴP4及びインバータ回路２０以外の回路及び
素子を適宜用いて構成してもよい。
【００６６】○上記実施の形態では、入力ラッチ回路１
１をＤＤＲ−ＳＤＲＡＭに用い、入力回路１２ａ，１２
ｂからのデータストローブ信号dqsz（データ信号dqz ）
を、相補信号生成回路１３ａ，１３ｂで各相補信号に変
換し、その相補信号に基づいてラッチ回路１４ａ，１４
ｂから正相用，逆相用内部データ信号din0z ，din180z
を出力するようしたが、入力ラッチ回路１１をＳＤＲＡ
Ｍに用いるべく、従来と同様のラッチ回路３に置換して
１つの内部データ信号dinzを出力するようにしてもよ
い。
１をＤＤＲ−ＳＤＲＡＭに用い、入力回路１２ａ，１２
ｂからのデータストローブ信号dqsz（データ信号dqz ）
を、相補信号生成回路１３ａ，１３ｂで各相補信号に変
換し、その相補信号に基づいてラッチ回路１４ａ，１４
ｂから正相用，逆相用内部データ信号din0z ，din180z
を出力するようしたが、入力ラッチ回路１１をＳＤＲＡ
Ｍに用いるべく、従来と同様のラッチ回路３に置換して
１つの内部データ信号dinzを出力するようにしてもよ
い。
【００６７】○上記実施の形態では、入力回路１２ａ，
１２ｂにおいて、差動回路をカレントミラー回路６と定
電流源（ＮＭＯＳトランジスタＴN3）で構成したが、こ
の構成に限定されるものではない。
１２ｂにおいて、差動回路をカレントミラー回路６と定
電流源（ＮＭＯＳトランジスタＴN3）で構成したが、こ
の構成に限定されるものではない。
【００６８】
【発明の効果】以上詳述したように、本発明によれば、
外部信号に応答した内部信号を生成する入力回路であっ
て、増幅時に発生する外部信号のエッジから内部信号の
立ち上がりエッジ及び立ち下がりエッジの相対的な遅延
を改善することができる入力回路及びその入力回路を備
えた半導体集積回路装置を提供することができる。
外部信号に応答した内部信号を生成する入力回路であっ
て、増幅時に発生する外部信号のエッジから内部信号の
立ち上がりエッジ及び立ち下がりエッジの相対的な遅延
を改善することができる入力回路及びその入力回路を備
えた半導体集積回路装置を提供することができる。
【図１】 本実施の形態の入力ラッチ回路の回路図であ
る。
る。
【図２】 入力回路の回路図である。
【図３】 入力回路の動作波形図である。
【図４】 入力ラッチ回路の動作波形図である。
【図５】 別例の入力回路の回路図である。
【図６】 従来の入力ラッチ回路の回路図である。
【図７】 入力回路の回路図である。
【図８】 入力回路の動作波形図である。
【図９】 入力ラッチ回路の動作波形図である。
６ 差動回路を構成するカレントミラー回路 DQS 外部信号としての外部データストローブ信号 DQ 外部信号としての外部データ信号 dqsz 内部信号としてのデータストローブ信号 dqz 内部信号としてのデータ信号 ＴN1 トランジスタとしてのＮＭＯＳトランジスタ ＴN2 トランジスタとしてのＮＭＯＳトランジスタ ＴN3 差動回路を構成するＮＭＯＳトランジスタ ＴN4 電流調整回路を構成するＮＭＯＳトランジスタ ＴP4 電流調整回路を構成するＰＭＯＳトランジスタ Ｖref 基準信号としての基準電圧
Claims (10)
- 【請求項１】 外部信号を受け、それに応答した内部信
号を出力する入力回路であって、 前記外部信号と基準信号がそれぞれ入力される一対のト
ランジスタを備え、前記外部信号と基準信号に基づいて
前記一対のトランジスタにそれぞれ流れる電流に応じ
て、前記外部信号に応答した前記内部信号を出力する差
動回路と、 前記内部信号のレベルに応答して動作し、前記差動回路
の電流量を調整する電流調整回路とを備えたことを特徴
とする入力回路。 - 【請求項２】 請求項１に記載の入力回路において、 前記電流調整回路は、前記外部信号の遷移方向に対応し
て前記内部信号の応答性を一定にするように前記差動回
路の電流量を調整することを特徴とする入力回路。 - 【請求項３】 請求項１又は２に記載の入力回路におい
て、 前記電流調整回路は、前記差動回路に備えられる定電流
源に並列に接続されて前記電流量を調整することを特徴
とする入力回路。 - 【請求項４】 請求項３に記載の入力回路において、 前記定電流源は高電位側電源に接続され、 前記電流調整回路は、前記定電流源に並列に接続され、
前記内部信号に基づいてオンオフ動作するトランジスタ
であることを特徴とする入力回路。 - 【請求項５】 請求項３に記載の入力回路において、 前記定電流源は低電位側電源に接続され、 前記電流調整回路は、前記定電流源に並列に接続され、
前記内部信号に基づいてオンオフ動作するトランジスタ
であることを特徴とする入力回路。 - 【請求項６】 外部信号と基準信号がそれぞれ入力され
る一対のトランジスタを備え、前記外部信号と前記基準
信号に基づいて一対のトランジスタにそれぞれ流れる電
流に基づいて、前記外部信号に応答した内部信号を出力
する差動回路と、前記内部信号のレベルに応答して動作
し、前記差動回路の電流量を調整する電流調整回路とを
それぞれ備えた複数の入力回路と、 前記各入力回路から出力される前記内部信号の相補信号
をそれぞれ出力する複数の相補信号生成回路と、 前記各相補信号生成回路から出力される前記相補信号の
エッジに基づいて所定の信号処理動作を行う信号処理回
路とを備えたことを特徴とする半導体集積回路装置。 - 【請求項７】 請求項６に記載の半導体集積回路装置に
おいて、 前記各相補信号生成回路は、それぞれ複数のＣＭＯＳイ
ンバータ回路で構成され、各相補信号生成回路のインバ
ータ回路を同じ段数で構成したことを特徴とする半導体
集積回路装置。 - 【請求項８】 請求項６に記載の半導体集積回路装置に
おいて、 前記信号処理回路は、前記相補信号をラッチ動作し、 前記相補信号生成回路は、複数段のインバータ回路にて
構成され、各インバータ回路を構成するＭＯＳトランジ
スタの応答速度比率を、前記相補信号の不定時間が一定
となるように設定したことを特徴とする半導体集積回路
装置。 - 【請求項９】 請求項６に記載の半導体集積回路装置に
おいて、 前記信号処理回路は、前記相補信号を構成する正相信号
及び逆相信号の立ち上がりエッジで動作し、 前記相補信号生成回路は、複数段のインバータ回路にて
構成され、各インバータ回路を構成するＭＯＳトランジ
スタの応答速度比率を、前記内部信号のエッジから正相
信号及び逆相信号の立ち上がりエッジまでのタイミング
が等しくなるように設定したことを特徴とする半導体集
積回路装置。 - 【請求項１０】 請求項６に記載の半導体集積回路装置
において、 前記複数の入力回路は、前記外部信号としてストローブ
信号が入力される第１の入力回路と、前記外部信号とし
てデータ信号が入力される第２の入力回路とを有し、 前記信号処理回路は、前記第１の入力回路から出力され
る信号のエッジに基づいて前記第２の入力回路から出力
される信号をラッチするラッチ回路であることを特徴と
する半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28528698A JP3449465B2 (ja) | 1998-10-07 | 1998-10-07 | 入力回路及び半導体集積回路装置 |
| US09/385,014 US20010050582A1 (en) | 1998-10-07 | 1999-08-27 | Input circuit having current regulating transistor |
| KR1019990040661A KR20000028704A (ko) | 1998-10-07 | 1999-09-21 | 입력 회로 및 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28528698A JP3449465B2 (ja) | 1998-10-07 | 1998-10-07 | 入力回路及び半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114954A true JP2000114954A (ja) | 2000-04-21 |
| JP3449465B2 JP3449465B2 (ja) | 2003-09-22 |
Family
ID=17689560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28528698A Expired - Fee Related JP3449465B2 (ja) | 1998-10-07 | 1998-10-07 | 入力回路及び半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
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| KR (1) | KR20000028704A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967895B2 (en) | 2003-05-15 | 2005-11-22 | Elpida Memory, Inc. | Clock generation circuit and semiconductor memory device using the same |
| US7619456B2 (en) | 2006-07-18 | 2009-11-17 | Samsung Electronics Co., Ltd. | Wide frequency multi-phase signal generator with variable duty ratio and method thereof |
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|---|---|---|---|---|
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| WO2005001938A1 (ja) * | 2003-06-27 | 2005-01-06 | Fujitsu Limited | 半導体集積回路 |
| KR100761402B1 (ko) * | 2006-09-28 | 2007-09-27 | 주식회사 하이닉스반도체 | 내부신호 발생기 |
| KR101635847B1 (ko) * | 2015-02-11 | 2016-07-04 | 정홍렬 | 길이조절 가능한 구조용 들것 |
| JP6395919B1 (ja) * | 2017-12-13 | 2018-09-26 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
-
1998
- 1998-10-07 JP JP28528698A patent/JP3449465B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-27 US US09/385,014 patent/US20010050582A1/en not_active Abandoned
- 1999-09-21 KR KR1019990040661A patent/KR20000028704A/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967895B2 (en) | 2003-05-15 | 2005-11-22 | Elpida Memory, Inc. | Clock generation circuit and semiconductor memory device using the same |
| US7619456B2 (en) | 2006-07-18 | 2009-11-17 | Samsung Electronics Co., Ltd. | Wide frequency multi-phase signal generator with variable duty ratio and method thereof |
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| Publication number | Publication date |
|---|---|
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| KR20000028704A (ko) | 2000-05-25 |
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