JP2000114954A - 入力回路及び半導体集積回路装置 - Google Patents
入力回路及び半導体集積回路装置Info
- Publication number
- JP2000114954A JP2000114954A JP10285286A JP28528698A JP2000114954A JP 2000114954 A JP2000114954 A JP 2000114954A JP 10285286 A JP10285286 A JP 10285286A JP 28528698 A JP28528698 A JP 28528698A JP 2000114954 A JP2000114954 A JP 2000114954A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- input
- external
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000000295 complement effect Effects 0.000 claims description 43
- 230000000630 rising effect Effects 0.000 claims description 26
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 22
- 230000007704 transition Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 10
- 230000003321 amplification Effects 0.000 description 8
- 238000003199 nucleic acid amplification method Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
- H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/04106—Modifications for accelerating switching without feedback from the output circuit to the control circuit in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Abstract
路であって、増幅時に発生する外部信号のエッジから内
部信号の立ち上がりエッジ及び立ち下がりエッジの相対
的な遅延を改善する。 【解決手段】差動回路は、外部信号DQS ,DQと基準電圧
Vref がそれぞれ入力される一対のNMOSトランジス
タTN1,TN2を備え、外部信号DQS ,DQと基準電圧Vre
f に基づいて一対のNMOSトランジスタTN1,TN2に
それぞれ流れる電流に応じて、外部信号DQS ,DQに応答
した内部信号dqsz,dqz を出力する。電流調整回路とし
てのNMOSトランジスタTN4は、外部信号DQS ,DQに
対する内部信号dqsz,dqz のレベルに応答して差動回路
の電流量を調整すべくオンオフ動作する。
Description
速化された半導体記憶装置に好適な入力回路及びその入
力回路を備えた半導体集積回路装置に関する。
伴い、外部から該装置に入力される外部入力信号が小振
幅化している。このような半導体記憶装置には、外部入
力信号を内部回路で動作可能な振幅の信号に増幅する入
力回路が備えられる。入力回路は外部入力信号の立ち上
がり及び立ち下がりエッジに基づいて該回路の出力信号
の立ち上げや立ち下げを行う。しかしながら、その出力
信号は、入力回路の構成によって、立ち上がり速度と立
ち下がり速度に差が生じる。そのため、出力信号に基づ
いて動作する回路ではその速度の差を吸収するように、
動作マージンが設定されなければならない。即ち、立ち
上がりエッジと立ち下がりエッジの両方で動作しなけれ
ばならないからである。この動作マージンは、半導体記
憶装置の高速化を妨げる要因となる。そこで、このよう
な入力回路では、立ち上がり及び立ち下がり速度を等し
くし、半導体記憶装置を高速化することが望まれてい
る。
す。入力ラッチ回路1は、第1及び第2の入力回路2
a,2bとラッチ回路3とを備えている。
ローブ信号DQS を入力する入力パッド4aが接続され
る。外部データストローブ信号DQS は、所定の規格に基
づく第1,第2レベルVIH,VIL(以下、VIHレベル,
VILレベルという)のレベル差を振幅とする小振幅信号
である。VIHレベルの電位は電源VCCの電位よりも所定
の値だけ低く、VILレベルの電位は電源VSSの電位より
も所定の値だけ高い。
ブ信号DQS の振幅を電源VCC,VSSレベルまで増幅し、
外部データストローブ信号DQS と同相のデータストロー
ブ信号dqszを生成する。そして、入力回路2aは、生成
したデータストローブ信号dqszを次段のラッチ回路3に
出力する。
うに3つのNMOSトランジスタTN1〜TN3、2つのP
MOSトランジスタTP1,TP2、及びインバータ回路5
で構成されている。
はともにノードN1にて接続され、該ノードN1はNM
OSトランジスタTN3を介して低電位側電源VSSに接続
される。このNMOSトランジスタTN3のゲートには高
電位側電源VCCが供給される。つまり、NMOSトラン
ジスタTN3は定電流源として動作し、ノードN1の電位
を一定に保っている。
はPMOSトランジスタTP1を介して高電位側電源VCC
に接続される。NMOSトランジスタTN2のドレインは
PMOSトランジスタTP2を介して高電位側電源VCCに
接続される。PMOSトランジスタTP1,TP2はカレン
トミラー回路6を構成している。即ち、PMOSトラン
ジスタTP1,TP2のゲートは互いに接続されるととも
に、該ゲートはPMOSトランジスタTP2のドレインに
接続される。
記外部データストローブ信号DQS が入力される。一方、
NMOSトランジスタTN2のゲートには基準電圧Vref
が入力される。因みに、基準電圧Vref は、電源VCC,
VSSの中間電位、即ち(VCC+VSS)/2である。この
基準電圧Vref は、VIH,VILレベルの中間電位でもあ
る。
MOSトランジスタTP1のドレインとの間のノードN2
は出力ノードであって、該ノードN2はインバータ回路
5の入力端子に接続される。インバータ回路5は、動作
電源として電源VCC,VSSが供給され、出力端子から電
源VCC,VSSレベルで振幅動作するデータストローブ信
号dqszを出力する。
ように外部データストローブ信号DQS が基準電圧Vref
より高い電位のVIHレベルになると、NMOSトランジ
スタTN1の電流駆動能力がNMOSトランジスタTN2の
それより大きくなる。すると、NMOSトランジスタT
N1のドレイン電流が増加し、NMOSトランジスタTN2
のドレイン電流が減少する。このため、カレントミラー
回路6の電流駆動能力が小さくなり、PMOSトランジ
スタTP1のドレイン電流が減少する。従って、ノードN
2の電位はほぼ低電位側電源VSSレベルまで下降し、イ
ンバータ回路5は高電位側電源VCCレベルのデータスト
ローブ信号dqszを出力する。
準電圧Vref より低い電位のVILレベルになると、上記
と逆に動作し、インバータ回路5は低電位側電源VSSレ
ベルのデータストローブ信号dqszを出力する。
DQを入力する入力パッド4bが接続される。外部データ
信号DQは、外部データストローブ信号DQS と同じ振幅を
持つ信号である。
2aと同様に構成されている。入力回路2bは、この外
部データ信号DQの振幅を電源VCC,VSSレベルまで増幅
し、外部データ信号DQと同相のデータ信号dqz を生成す
る。そして、入力回路2bは、生成したデータ信号dqz
を次段のラッチ回路3に出力する。
szの立ち上がりに応答してデータ信号dqz を取り込み、
次のデータストローブ信号dqszの立ち上がりまで取り込
んだデータ信号dqz をラッチする回路である。ラッチ回
路3は、そのラッチ信号を内部データ信号dinzとして図
示しない次段の回路に出力する。
ように外部データストローブ信号DQS の立ち上がりに応
答して外部データ信号DQを取り込み、次の外部データス
トローブ信号DQS の立ち上がりまで外部データ信号DQを
ラッチし、そのラッチ信号を内部データ信号dinzとして
出力するように構成されている。このために、外部デー
タストローブ信号DQS のエッジが、外部データ信号DQの
中間位置、即ち図9において外部データ信号DQのセット
アップ時間tISとホールド時間tIHが等しくなるように
両信号DQ,DQS のタイミングが決められている。
の外部データストローブ信号DQS がゲートに供給される
ときのNMOSトランジスタTN1の電流駆動能力は、一
定電位の基準電圧Vrefがゲートに供給されるNMOS
トランジスタTN2の電流駆動能力に比べて大きい。つま
り、言い換えれば、ノードN2の電位を上昇させるとき
のNMOSトランジスタTN2のドレイン電流、即ち該ド
レイン電流に対応したカレントミラー回路6のノードN
2への供給電流の方が、ノードN2の電位を下降させる
ときのNMOSトランジスタTN1のドレイン電流より小
さくなる。
の電位の上昇する速度が、その電位の下降する速度より
も遅くなり、動作遅延時間t2が動作遅延時間t1より
長くなってしまう。従って、データストローブ信号dqsz
は、立ち下がり時の動作遅延時間t4が、立ち上がり時
の動作遅延時間t3よりも長くなる。このような問題
は、第2の入力回路2bでも同様に発生し、データ信号
dqz は、立ち下がり時の動作遅延時間t4が、立ち上が
り時の動作遅延時間t3よりも長くなる。
れるデータストローブ信号dqszとデータ信号dqz の立ち
下がりと立ち上がりの速度に差があると、図9における
外部データ信号DQのセットアップ時間tISとホールド時
間tIHとが不等になり、場合によってはラッチ回路3が
間違ったレベルをラッチするおそれがある。これによ
り、ラッチ回路3は間違ったレベルの内部データ信号di
nzを出力するため、次段の回路で誤動作を生じさせる。
されたものであって、その目的は、外部信号に応答した
内部信号を生成する入力回路であって、増幅時に発生す
る外部信号のエッジから内部信号の立ち上がりエッジ及
び立ち下がりエッジの相対的な遅延を改善することがで
きる入力回路及びその入力回路を備えた半導体集積回路
装置を提供することにある。
よれば、差動回路は、外部信号と基準信号がそれぞれ入
力される一対のトランジスタを備え、外部信号と基準信
号に基づいて一対のトランジスタにそれぞれ流れる電流
に応じて、外部信号に応答した内部信号を出力する。電
流調整回路は、内部信号のレベルに応答して動作し、差
動回路の電流量を調整する。従って、電流調整回路によ
って、増幅時に発生する外部信号のエッジから内部信号
の立ち上がりエッジ及び立ち下がりエッジの相対的な遅
延を改善することができる。
回路は、外部信号の遷移方向に対応して内部信号の応答
性を一定にするように差動回路の電流量を調整する。従
って、電流調整回路によって、増幅時に発生する外部信
号のエッジから内部信号の立ち上がりエッジ及び立ち下
がりエッジの相対的な遅延を改善することができる。
回路は、差動回路に備えられる定電流源に並列に接続さ
れて、該定電流源と協働して電流量を調整する。従っ
て、電流調整回路によって、増幅時に発生する外部信号
のエッジから内部信号の立ち上がりエッジ及び立ち下が
りエッジの相対的な遅延を改善することができる。
スタは、高電位側電源に接続された定電流源に並列に接
続され、内部信号に基づいてオンオフ動作する。そし
て、トランジスタは、外部信号に対する内部信号の応答
性を一定にするように差動回路の電流量を調整する。従
って、トランジスタによって、増幅時に発生する外部信
号のエッジから内部信号の立ち上がりエッジ及び立ち下
がりエッジの相対的な遅延を改善することができる。
スタは、低電位側電源に接続された定電流源に並列に接
続され、内部信号に基づいてオンオフ動作する。そし
て、トランジスタは、外部信号に対する内部信号の応答
性を一定にするように差動回路の電流量を調整する。従
って、トランジスタによって、増幅時に発生する外部信
号のエッジから内部信号の立ち上がりエッジ及び立ち下
がりエッジの相対的な遅延を改善することができる。
力回路は、外部信号と基準信号がそれぞれ入力される一
対のトランジスタを備え、外部信号と基準信号に基づい
て一対のトランジスタにそれぞれ流れる電流に基づい
て、外部信号に応答した内部信号を出力する差動回路
と、内部信号のレベルに応答して動作し、差動回路の電
流量を調整する電流調整回路とをそれぞれ備える。複数
の相補信号生成回路は、各入力回路から出力される内部
信号の相補信号をそれぞれ出力する。信号処理回路は、
各相補信号生成回路から出力される相補信号のエッジに
基づいて所定の信号処理動作を行う。従って、各入力回
路では、電流調整回路によって、増幅時に発生する外部
信号のエッジから内部信号の立ち上がりエッジ及び立ち
下がりエッジの相対的な遅延を改善することができる。
その結果、内部信号に基づいて動作する相補信号生成回
路及び該回路の相補信号に基づいて動作する信号処理回
路の動作マージンを向上することができる。
号生成回路はそれぞれ複数のCMOSインバータ回路で
構成され、各相補信号生成回路のインバータ回路が同じ
段数で構成される。従って、各相補信号生成回路の動作
遅延時間が同じになるため、該回路の相補信号に基づい
て動作する信号処理回路の動作マージンを向上すること
ができる。
回路は相補信号をラッチ動作し、相補信号生成回路は複
数段のインバータ回路にて構成され、各インバータ回路
を構成するMOSトランジスタの応答速度比率が、相補
信号の不定時間が一定となるように設定される。従っ
て、相補信号の不定時間が一定となるため、相補信号に
基づいて動作する信号処理回路の動作マージンを向上す
ることができる。
回路は相補信号を構成する正相信号及び逆相信号の立ち
上がりエッジで動作し、相補信号生成回路は複数段のイ
ンバータ回路にて構成され、各インバータ回路を構成す
るMOSトランジスタの応答速度比率が、内部信号のエ
ッジから正相信号及び逆相信号の立ち上がりエッジまで
のタイミングが等しくなるように設定される。従って、
内部信号のエッジから正相信号及び逆相信号の立ち上が
りエッジまでのタイミングが等しくなるため、相補信号
に基づいて動作する信号処理回路の動作マージンを向上
することができる。
入力回路はストローブ信号が入力される第1の入力回路
と、データ信号が入力される第2の入力回路とを有す
る。信号処理回路はラッチ回路であって、ストローブ信
号のエッジに基づいてデータ信号をラッチする。従っ
て、各入力回路では、電流調整回路によって、増幅時に
発生する外部信号(ストローブ信号,データ信号)のエ
ッジから内部信号の立ち上がりエッジ及び立ち下がりエ
ッジの相対的な遅延を改善することができる。その結
果、ストローブ信号及びデータ信号に基づいてラッチ動
作するラッチ回路の動作マージンを向上することができ
る。
の形態を図1〜図4に従って説明する。尚、説明の便宜
上、前記従来例と同様の構成については同一の符号を付
してその説明を一部省略する。
1を示す。入力ラッチ回路11は、第1及び第2の入力
回路12a,12b、第1及び第2の相補信号生成回路
13a,13b、及び、第1及び第2のラッチ回路14
a,14bを備えている。
トローブ信号DQS を入力する入力パッド15aが接続さ
れる。入力回路12aは、この外部データストローブ信
号DQS の振幅をVIH,VILレベルから電源VCC,VSSレ
ベルまで増幅し、外部データストローブ信号DQS と同相
のデータストローブ信号dqszを生成する。そして、入力
回路12aは、生成したデータストローブ信号dqszを次
段の第1の相補信号生成回路13aに出力する。
入力回路12aは、4つのNMOSトランジスタTN1〜
TN4、2つのPMOSトランジスタTP1,TP2、インバ
ータ回路5で構成される。NMOSトランジスタTN1〜
TN3、PMOSトランジスタTP1,TP2は、NMOSト
ランジスタTN3を定電流源として持つ差動回路を構成す
る。
ードN1に接続され、ソースは低電位側電源VSSに接続
される。NMOSトランジスタTN4のゲートはインバー
タ回路5の出力端子に接続される。NMOSトランジス
タTN4は、データストローブ信号dqszに基づいてオンオ
フ動作する。
ローブ信号dqszがHレベルの期間、より詳しくは図3に
示すようにデータストローブ信号dqszが電源VCCレベル
に立ち上がってから電源VSSレベルに立ち下がる期間で
オン状態になる。オンしたNMOSトランジスタTN4
は、NMOSトランジスタTN3と協働し、入力回路12
aに流れる電流量を、トランジスタTN3が単体で流す電
流量より多くする。即ち、入力回路12aは、データス
トローブ信号dqszによりNMOSトランジスタTN4をオ
ンオフ動作させ、自己の電流量を調整する。従って、N
MOSトランジスタTN4は、入力回路12aの電流量を
調整する電流調整回路として作用する。尚、NMOSト
ランジスタTN4がオンする期間は、ノードN2の電位が
Lレベルになってから、ほぼHレベルに上昇する期間に
相当する。
1,TN2について説明すると、従来で述べたように、ノ
ードN2の電位を上昇させるときのNMOSトランジス
タTN2のドレイン電流、即ち該ドレイン電流に対応した
カレントミラー回路6のノードN2への供給電流の方
が、ノードN2の電位を下降させるときのNMOSトラ
ンジスタTN1のドレイン電流より小さくなる。
がLレベルになってから、上昇してほぼHレベルになる
までの期間、NMOSトランジスタTN4は前記データス
トローブ信号dqszに基づいてオン状態に切り替えられ
る。即ち、この期間、オンしたNMOSトランジスタT
N4は、NMOSトランジスタTN3と協働して入力回路1
2aに流れる電流量を多くする。この時、NMOSトラ
ンジスタTN2に流れる電流量、即ちカレントミラー回路
6がノードN2に供給する電流量は、VIHレベルの外部
データストローブ信号DQS がゲートに供給されるNMO
SトランジスタTN1のドレイン電流量とほぼ同じとな
る。
の電位が上昇する速度が下降する速度と等しくなるよう
に高速化され、動作遅延時間t2と動作遅延時間t1と
が等しくなる。従って、この入力回路12aは、その立
ち下がり時の動作遅延時間t4と立ち上がり時の動作遅
延時間t3が等しいデータストローブ信号dqszを出力す
る。
路12aと同様に構成されている。即ち、入力回路12
bには、外部データ信号DQを入力する入力パッド15b
が接続される。入力回路12bは、この外部データ信号
DQの振幅をVIH,VILレベルから電源VCC,VSSレベル
まで増幅し、外部データ信号DQと同相のデータ信号dqz
を生成する。そして、入力回路12bは、その立ち下が
り時の動作遅延時間t4と立ち上がり時の動作遅延時間
t3が等しいデータ信号dqz を次段の第2の相補信号生
成回路13bに出力する。
接続された2つのインバータ回路16,17で構成され
る。初段のインバータ回路16の入力端子には、前記第
1の入力回路12aからデータストローブ信号dqszが入
力される。初段のインバータ回路16は、その出力端子
から逆相データストローブ信号dqs180z を第2のラッチ
回路14bに出力する。次段のインバータ回路17は、
その出力端子から正相データストローブ信号dqs0z を第
1のラッチ回路14aに出力する。
の相補信号生成回路13aと同様に構成されている。即
ち、第2の相補信号生成回路13bは、直列に接続され
た2つのインバータ回路18,19で構成される。初段
のインバータ回路18の入力端子には、前記第2の入力
回路19からのデータ信号dqz が入力される。初段のイ
ンバータ回路18は、その出力端子から逆相データ信号
dq180zを第1及び第2のラッチ回路14a,14bに出
力する。次段のインバータ回路19は、その出力端子か
ら正相データ信号dq0zを第1及び第2のラッチ回路14
a,14bに出力する。
生成回路13a,13bを構成するインバータ回路16
〜19は、CMOSインバータ回路からなる。尚、イン
バータ回路16〜19を構成するPMOSトランジスタ
及びNMOSトランジスタの動作速度(応答速度)を、
それぞれPch(16),Nch(16)、Pch(1
7),Nch(17)、Pch(18),Nch(1
8)、Pch(19),Nch(19)とする。そし
て、この形態では、各MOSトランジスタの応答速度の
比率が次式に示すように設定される。
スタの応答速度の比率が等しく設定される。これによ
り、図4に示すようにデータ信号dq0z,dq180zのレベル
の遷移による信号の不定時間t5が等しくなる。
ンジスタの応答速度の比率がインバータ回路18,19
のそれより小さくなるように設定され、インバータ回路
17は、各MOSトランジスタの応答速度の比率がイン
バータ回路18,19のそれより大きくなるように設定
される。つまり、インバータ回路16ではNch(1
6)の応答速度がPch(16)の応答速度に相対して
速くなるように設定され、インバータ回路17ではPc
h(17)の応答速度がNch(17)の応答速度に相
対して速くなるように設定される。
力信号の立ち下がり速度と、インバータ回路17の出力
信号の立ち上がり速度とが速くされ、かつインバータ回
路16の出力信号の立ち下がり速度が遅くされ、図4に
示すようにデータストローブ信号dqs0z ,dqs180z の立
ち上がり時の動作遅延時間t7が等しくしている。
ブ信号dqs0z ,dqs180z がHレベルになるタイミング
が、データ信号dq0z,dq180zにおける各不定時間t5を
除いた各確定時間t6の中間になるように前記インバー
タ回路16〜19のMOSトランジスタの応答速度比率
が設定される。
トローブ信号dqs0z の立ち上がりに応答してHレベルの
データ信号dq0z又はHレベルのデータ信号dq180z(、即
ちLレベルのデータ信号dq0z)をラッチする。ラッチ回
路14aは、そのラッチ信号を正相用内部データ信号di
n0z として出力する。
トローブ信号dqs180z の立ち上がりに応答してHレベル
のデータ信号dq0z又はHレベルのデータ信号dq180z(、
即ちLレベルのデータ信号dq0z)をラッチする。ラッチ
回路14bは、そのラッチ信号を逆相用内部データ信号
din180z として出力する。
すように外部データストローブ信号DQS の立ち上がりと
立ち下がりに応答して外部データ信号DQを取り込み、次
の外部データストローブ信号DQS のエッジの入力まで外
部データ信号DQをラッチし、その外部データストローブ
信号DQS の正相用内部データ信号din0z (外部データス
トローブ信号DQS の立ち上がりに応答してラッチされた
データ)と、外部データストローブ信号DQS の逆相用内
部データ信号din180z (外部データストローブ信号DQS
の立ち下がりに応答してラッチされたデータ)とを出力
する。
1は、例えばDDR(Double DataRate)−SDRAM
に備えられる。DDR−SDRAMは、外部データスト
ローブ信号DQS の立ち上がりと立ち下がりの両エッジに
て取り込んだ外部データ信号DQに基づいて動作する。
ーブ信号dqsz、データ信号dqz 、データストローブ信号
dqs0z ,dqs180z 、及びデータ信号dq0z,dq180zの波形
がそれぞれ改善されるので、入力ラッチ回路11では、
外部データストローブ信号DQS のエッジが、外部データ
信号DQの中間位置、即ち図4において外部データ信号DQ
のセットアップ時間tISとホールド時間tIHが等しくな
る。このため、DDR−SDRAMは、動作マージンが
大きくなり、高速に安定した動作が可能となる。
に示す作用効果を得ることができる。 (1)入力回路12a(12b)には、ノードN1と低
電位側電源VSSとの間、即ち定電流源を構成するNMO
SトランジスタTN3と並列に接続されるNMOSトラン
ジスタTN4が備えられる。このNMOSトランジスタT
N4のゲートにはデータストローブ信号dqsz(データ信号
dqz )が入力され、NMOSトランジスタTN4は、デー
タストローブ信号dqsz(データ信号dqz )がHレベルの
期間、より詳しくは図3に示すようにデータストローブ
信号dqsz(データ信号dqz )が電源VCCレベルに立ち上
がってから電源VSSレベルに立ち下がる期間でオン状態
になる。オンしたNMOSトランジスタTN4は、NMO
SトランジスタTN3と協働し、入力回路12a(12
b)に流れる電流量を、トランジスタTN3が単体で流す
電流量より多くする。
ブ信号dqsz(データ信号dqz )によりNMOSトランジ
スタTN4をオンオフ動作させ、自己の電流量を調整す
る。この時、NMOSトランジスタTN2に流れる電流
量、即ちカレントミラー回路6がノードN2に供給する
電流量は、VIHレベルの外部データストローブ信号DQS
がゲートに供給されるNMOSトランジスタTN1のドレ
イン電流量とほぼ同じとなる。
の電位が上昇する速度が下降する速度と等しくなるよう
に高速化され、動作遅延時間t2と動作遅延時間t1と
が等しくなる。従って、この入力回路12a(12b)
は、その立ち下がり時の動作遅延時間t4と立ち上がり
時の動作遅延時間t3が等しいデータストローブ信号dq
szを出力する、即ち出力信号の遅延時間を改善すること
ができる。
て、この形態の入力回路12a(12b)はNMOSト
ランジスタTN4を新たに加えるだけで実施できるので、
簡単な回路構成とすることができる。
ストローブ信号dqsz(データ信号dqz )に基づいてオン
オフ動作するようにしたので、入力回路12a(12
b)の回路構成を簡素化することができる。
a,13bのインバータ回路16〜19の段数が同じ段
数で構成される。従って、第1,第2の相補信号生成回
路13a,13bの動作遅延時間が同じになるため、次
段のラッチ回路14a,14bの処理速度を高速化(動
作マージンを向上)することができる。
Sトランジスタの応答速度の比率が等しく設定され、図
4に示すようにデータ信号dq0z,dq180zのレベルの遷移
による信号の不定時間t5が等しくなるように設定され
る。従って、データ信号dq0z,dq180zの不定時間t5が
一定となるため、次段のラッチ回路14a,14bの処
理速度を高速化(動作マージンを向上)することができ
る。
6)の応答速度がPch(16)の応答速度に相対して
速くなるように設定され、インバータ回路17ではPc
h(17)の応答速度がNch(17)の応答速度に相
対して速くなるように設定される。このようにして、イ
ンバータ回路16の出力信号の立ち下がり速度と、イン
バータ回路17の出力信号の立ち上がり速度とが速くさ
れ、かつインバータ回路16の出力信号の立ち下がり速
度が遅くされて、図4に示すようにデータストローブ信
号dqs0z ,dqs180z の立ち上がり時の動作遅延時間t7
が等しくなるように設定される。従って、データストロ
ーブ信号dqs0z ,dqs180z の立ち上がるタイミングが等
しくなるので、次段のラッチ回路14a,14bの処理
速度を高速化(動作マージンを向上)することができ
る。
更してもよい。 ○上記実施の形態では、図2に示すように、NMOSト
ランジスタTN2のオン時の電流駆動能力をNMOSトラ
ンジスタTN1のオン時の電流駆動能力と同等に高めてノ
ードN2の電位の変化速度を等しくする電流調整回路を
NMOSトランジスタTN4にて構成した。
路12cを図5に示す。詳述すると、カレントミラー回
路6を構成するPMOSトランジスタTP1,TP2のソー
スが互いに接続され、そのソースが接続されたノードN
3と高電位側電源VCCとの間にPMOSトランジスタT
P3,TP4が並列に接続される。PMOSトランジスタT
P3のゲートには低電位側電源VSSが供給され、PMOS
トランジスタTP3は定電流源として動作する。又、PM
OSトランジスタTP4のゲートには、データストローブ
信号dqsz(データ信号dqz )がインバータ回路20を介
して入力される。従って、PMOSトランジスタTP4は
NMOSトランジスタTN4と同時にオンオフ動作され
る。
位がLレベルになってから、上昇してほぼHレベルにな
るまでの期間、PMOSトランジスタTP4はNMOSト
ランジスタTN4と同時にオン状態に切り替えられる。即
ち、この期間、オンしたNMOSトランジスタTN4及び
PMOSトランジスタTP4は、NMOSトランジスタT
N3と協働して入力回路12cに流れる電流量を多くす
る。即ち、この形態では、電流調整回路は、NMOSト
ランジスタTN4、PMOSトランジスタTP4、インバー
タ回路20により構成される。この電流調整回路によ
り、NMOSトランジスタTN2に流れる電流量、即ちカ
レントミラー回路6がノードN2に供給する電流量は、
VIHレベルの外部データストローブ信号DQS (外部デー
タ信号DQ)がゲートに供給されるNMOSトランジスタ
TN1のドレイン電流量とほぼ同じとなる。
に、ノードN2の電位が上昇する速度が下降する速度と
等しくなるように高速化され、動作遅延時間t2と動作
遅延時間t1とが等しくなる。従って、この入力回路1
2cでは、その立ち下がり時の動作遅延時間t4と立ち
上がり時の動作遅延時間t3が等しいデータストローブ
信号dqsz(データ信号dqz )を出力することができる。
PMOSトランジスタTP3,TP4及びインバータ回路2
0のみで電流調整回路を構成してもよい。更に、電流調
整回路をNMOSトランジスタTN4、PMOSトランジ
スタTP3,TP4及びインバータ回路20以外の回路及び
素子を適宜用いて構成してもよい。
1をDDR−SDRAMに用い、入力回路12a,12
bからのデータストローブ信号dqsz(データ信号dqz )
を、相補信号生成回路13a,13bで各相補信号に変
換し、その相補信号に基づいてラッチ回路14a,14
bから正相用,逆相用内部データ信号din0z ,din180z
を出力するようしたが、入力ラッチ回路11をSDRA
Mに用いるべく、従来と同様のラッチ回路3に置換して
1つの内部データ信号dinzを出力するようにしてもよ
い。
12bにおいて、差動回路をカレントミラー回路6と定
電流源(NMOSトランジスタTN3)で構成したが、こ
の構成に限定されるものではない。
外部信号に応答した内部信号を生成する入力回路であっ
て、増幅時に発生する外部信号のエッジから内部信号の
立ち上がりエッジ及び立ち下がりエッジの相対的な遅延
を改善することができる入力回路及びその入力回路を備
えた半導体集積回路装置を提供することができる。
る。
Claims (10)
- 【請求項1】 外部信号を受け、それに応答した内部信
号を出力する入力回路であって、 前記外部信号と基準信号がそれぞれ入力される一対のト
ランジスタを備え、前記外部信号と基準信号に基づいて
前記一対のトランジスタにそれぞれ流れる電流に応じ
て、前記外部信号に応答した前記内部信号を出力する差
動回路と、 前記内部信号のレベルに応答して動作し、前記差動回路
の電流量を調整する電流調整回路とを備えたことを特徴
とする入力回路。 - 【請求項2】 請求項1に記載の入力回路において、 前記電流調整回路は、前記外部信号の遷移方向に対応し
て前記内部信号の応答性を一定にするように前記差動回
路の電流量を調整することを特徴とする入力回路。 - 【請求項3】 請求項1又は2に記載の入力回路におい
て、 前記電流調整回路は、前記差動回路に備えられる定電流
源に並列に接続されて前記電流量を調整することを特徴
とする入力回路。 - 【請求項4】 請求項3に記載の入力回路において、 前記定電流源は高電位側電源に接続され、 前記電流調整回路は、前記定電流源に並列に接続され、
前記内部信号に基づいてオンオフ動作するトランジスタ
であることを特徴とする入力回路。 - 【請求項5】 請求項3に記載の入力回路において、 前記定電流源は低電位側電源に接続され、 前記電流調整回路は、前記定電流源に並列に接続され、
前記内部信号に基づいてオンオフ動作するトランジスタ
であることを特徴とする入力回路。 - 【請求項6】 外部信号と基準信号がそれぞれ入力され
る一対のトランジスタを備え、前記外部信号と前記基準
信号に基づいて一対のトランジスタにそれぞれ流れる電
流に基づいて、前記外部信号に応答した内部信号を出力
する差動回路と、前記内部信号のレベルに応答して動作
し、前記差動回路の電流量を調整する電流調整回路とを
それぞれ備えた複数の入力回路と、 前記各入力回路から出力される前記内部信号の相補信号
をそれぞれ出力する複数の相補信号生成回路と、 前記各相補信号生成回路から出力される前記相補信号の
エッジに基づいて所定の信号処理動作を行う信号処理回
路とを備えたことを特徴とする半導体集積回路装置。 - 【請求項7】 請求項6に記載の半導体集積回路装置に
おいて、 前記各相補信号生成回路は、それぞれ複数のCMOSイ
ンバータ回路で構成され、各相補信号生成回路のインバ
ータ回路を同じ段数で構成したことを特徴とする半導体
集積回路装置。 - 【請求項8】 請求項6に記載の半導体集積回路装置に
おいて、 前記信号処理回路は、前記相補信号をラッチ動作し、 前記相補信号生成回路は、複数段のインバータ回路にて
構成され、各インバータ回路を構成するMOSトランジ
スタの応答速度比率を、前記相補信号の不定時間が一定
となるように設定したことを特徴とする半導体集積回路
装置。 - 【請求項9】 請求項6に記載の半導体集積回路装置に
おいて、 前記信号処理回路は、前記相補信号を構成する正相信号
及び逆相信号の立ち上がりエッジで動作し、 前記相補信号生成回路は、複数段のインバータ回路にて
構成され、各インバータ回路を構成するMOSトランジ
スタの応答速度比率を、前記内部信号のエッジから正相
信号及び逆相信号の立ち上がりエッジまでのタイミング
が等しくなるように設定したことを特徴とする半導体集
積回路装置。 - 【請求項10】 請求項6に記載の半導体集積回路装置
において、 前記複数の入力回路は、前記外部信号としてストローブ
信号が入力される第1の入力回路と、前記外部信号とし
てデータ信号が入力される第2の入力回路とを有し、 前記信号処理回路は、前記第1の入力回路から出力され
る信号のエッジに基づいて前記第2の入力回路から出力
される信号をラッチするラッチ回路であることを特徴と
する半導体集積回路装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28528698A JP3449465B2 (ja) | 1998-10-07 | 1998-10-07 | 入力回路及び半導体集積回路装置 |
US09/385,014 US20010050582A1 (en) | 1998-10-07 | 1999-08-27 | Input circuit having current regulating transistor |
KR1019990040661A KR20000028704A (ko) | 1998-10-07 | 1999-09-21 | 입력 회로 및 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28528698A JP3449465B2 (ja) | 1998-10-07 | 1998-10-07 | 入力回路及び半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000114954A true JP2000114954A (ja) | 2000-04-21 |
JP3449465B2 JP3449465B2 (ja) | 2003-09-22 |
Family
ID=17689560
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28528698A Expired - Fee Related JP3449465B2 (ja) | 1998-10-07 | 1998-10-07 | 入力回路及び半導体集積回路装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20010050582A1 (ja) |
JP (1) | JP3449465B2 (ja) |
KR (1) | KR20000028704A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6967895B2 (en) | 2003-05-15 | 2005-11-22 | Elpida Memory, Inc. | Clock generation circuit and semiconductor memory device using the same |
US7619456B2 (en) | 2006-07-18 | 2009-11-17 | Samsung Electronics Co., Ltd. | Wide frequency multi-phase signal generator with variable duty ratio and method thereof |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4680448B2 (ja) * | 2001-09-04 | 2011-05-11 | ルネサスエレクトロニクス株式会社 | 高速サンプリングレシーバー |
WO2005001938A1 (ja) * | 2003-06-27 | 2005-01-06 | Fujitsu Limited | 半導体集積回路 |
KR100761402B1 (ko) * | 2006-09-28 | 2007-09-27 | 주식회사 하이닉스반도체 | 내부신호 발생기 |
KR101635847B1 (ko) * | 2015-02-11 | 2016-07-04 | 정홍렬 | 길이조절 가능한 구조용 들것 |
JP6395919B1 (ja) * | 2017-12-13 | 2018-09-26 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
-
1998
- 1998-10-07 JP JP28528698A patent/JP3449465B2/ja not_active Expired - Fee Related
-
1999
- 1999-08-27 US US09/385,014 patent/US20010050582A1/en not_active Abandoned
- 1999-09-21 KR KR1019990040661A patent/KR20000028704A/ko active IP Right Grant
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6967895B2 (en) | 2003-05-15 | 2005-11-22 | Elpida Memory, Inc. | Clock generation circuit and semiconductor memory device using the same |
US7619456B2 (en) | 2006-07-18 | 2009-11-17 | Samsung Electronics Co., Ltd. | Wide frequency multi-phase signal generator with variable duty ratio and method thereof |
Also Published As
Publication number | Publication date |
---|---|
US20010050582A1 (en) | 2001-12-13 |
JP3449465B2 (ja) | 2003-09-22 |
KR20000028704A (ko) | 2000-05-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3741899B2 (ja) | データのデューティサイクルを補正するデューティサイクル補正回路及びその方法、デューティサイクル補正回路を有するメモリ集積回路 | |
US6717448B2 (en) | Data output method and data output circuit for applying reduced precharge level | |
JPH0422050B2 (ja) | ||
JPH02260915A (ja) | トランジスタ回路 | |
GB2339502A (en) | Low skew pulse generators for double data rate synchronous DRAMs | |
KR100718044B1 (ko) | 반도체 장치의 입력회로 | |
KR100307637B1 (ko) | 부스팅 커패시터를 구비하는 입력버퍼 회로 | |
KR100416625B1 (ko) | 기준전압 변동을 감소시키는 차동 타입의 입출력 버퍼 | |
JP3449465B2 (ja) | 入力回路及び半導体集積回路装置 | |
JP2000306385A (ja) | 半導体メモリ装置の相補型差動入力バッファ | |
US6489809B2 (en) | Circuit for receiving and driving a clock-signal | |
US7768307B2 (en) | Current mode logic-complementary metal oxide semiconductor converter | |
JP2000268578A (ja) | 半導体集積回路装置 | |
KR100656471B1 (ko) | 입력 버퍼 | |
US5940330A (en) | Synchronous memory device having a plurality of clock input buffers | |
JP3871178B2 (ja) | 半導体メモリ装置 | |
JP2004015714A (ja) | 半導体装置 | |
JPH08307236A (ja) | ドライブ装置とこのドライブ装置を用いた半導体装置 | |
JP3512754B2 (ja) | 差動増幅回路及びこれを用いた多段差動増幅回路 | |
JP2002246892A (ja) | 入力バッファ回路 | |
JP2002258956A (ja) | 電圧制御回路 | |
US7564272B2 (en) | Differential amplifier | |
KR100972972B1 (ko) | 차동입력버퍼 및 이를 이용한 반도체 소자 | |
JP3748335B2 (ja) | 半導体集積回路装置 | |
US6201413B1 (en) | Synchronous integrated circuit device utilizing an integrated clock/command technique |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030624 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080711 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090711 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100711 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100711 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 8 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 8 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110711 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120711 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120711 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130711 Year of fee payment: 10 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |