JPS6290728A - 割込処理方法 - Google Patents
割込処理方法Info
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- JPS6290728A JPS6290728A JP61130829A JP13082986A JPS6290728A JP S6290728 A JPS6290728 A JP S6290728A JP 61130829 A JP61130829 A JP 61130829A JP 13082986 A JP13082986 A JP 13082986A JP S6290728 A JPS6290728 A JP S6290728A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4482—Procedural
- G06F9/4484—Executing subprograms
- G06F9/4486—Formation of subprogram jump address
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/461—Saving or restoring of program or task context
- G06F9/463—Program control block organisation
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ処理システムで実行される割込処理方
法に関する。
法に関する。
従来の割込処理システムは１９８３年３月ＩＢＭコーホ
レーシッンから発行された刊行物１’−Ｉ ＢＭクシス
テム３７０拡張アーキテクチャープリンシプルズ・オプ
・オペレーション」の２−２および２−３頁に記載され
ている。すなわち、記憶装置に旧プログラム状態語と新
プログラム状態語との対が割込みの種類に対応して複数
設けられている。
レーシッンから発行された刊行物１’−Ｉ ＢＭクシス
テム３７０拡張アーキテクチャープリンシプルズ・オプ
・オペレーション」の２−２および２−３頁に記載され
ている。すなわち、記憶装置に旧プログラム状態語と新
プログラム状態語との対が割込みの種類に対応して複数
設けられている。
割込み発生に応答して、この割込みの種類に対応する新
旧プログラム状態語対を指定するための予め固定された
アドレスがハードウェアで生成される。次にこのアドレ
スで指示された前記記憶装置の旧プログラム状態語エリ
アに割込まｎた時点のプログラム状態語が格納される。
旧プログラム状態語対を指定するための予め固定された
アドレスがハードウェアで生成される。次にこのアドレ
スで指示された前記記憶装置の旧プログラム状態語エリ
アに割込まｎた時点のプログラム状態語が格納される。
同時に前記アドレスで指示された前記記憶装置の新プロ
グラム状態語エリアから新プログラム状態語が取り出さ
れ、演算処理装置に格納され、この結果、割込処理プロ
グラムが実行される。
グラム状態語エリアから新プログラム状態語が取り出さ
れ、演算処理装置に格納され、この結果、割込処理プロ
グラムが実行される。
しかし、このシステムでは新旧プログラム状態語対が前
述の記憶装置の固定番地を占め、番地の変更が容易に行
なえないという欠点がある。
述の記憶装置の固定番地を占め、番地の変更が容易に行
なえないという欠点がある。
また、上述の新旧プログラム状態語対だけがハードウェ
アによる退避、回復の対象となっているばかりでなく、
それら格納エリアの大きさも固定されているため、プロ
グラム状態語以外の演算処理装置の状態、例えば、汎用
レジスタの内容は前記記憶装置の別の領域にソフトウェ
アにより退避、回復しなけれはならないという欠点がめ
る。
アによる退避、回復の対象となっているばかりでなく、
それら格納エリアの大きさも固定されているため、プロ
グラム状態語以外の演算処理装置の状態、例えば、汎用
レジスタの内容は前記記憶装置の別の領域にソフトウェ
アにより退避、回復しなけれはならないという欠点がめ
る。
本発明の目的は、記憶装置の有効利用と演算処理装置の
性能向上を共に実現するようにした割込み処理方法を提
供することにある。
性能向上を共に実現するようにした割込み処理方法を提
供することにある。
本発明の他の目的は演算処理装置の状態を記憶装置の任
意のアドレスに退避でさるようにした割込み処理方法を
提供することにある、。
意のアドレスに退避でさるようにした割込み処理方法を
提供することにある、。
本発明のさらに他の目的はプログラム状態語対以外の演
算処理装置の状態もハードウェアによる退避、回復が可
能なＮ１］込み処理方法を提供することにある。
算処理装置の状態もハードウェアによる退避、回復が可
能なＮ１］込み処理方法を提供することにある。
本発明の方法は基本プロセッサ状態ストア部、拡張プロ
セッサ状態ストア部、現プロセッサ状態ブロックポイン
タストア部、新プロセッサ状態ブロックポインタストア
部および割込制制部を有する演算処理装置と記憶装置と
を含むデータ処理システムにおいて実行きれる割込処理
のだめの方法において、割込発生に応答して、前記割込
制制部の指示により前記７〜本プロセッサ状態ストア部
から基本プロセッサ状態を前記現プロセッサ状態ブロッ
クポインタストア部からの現プロセッサ状態ブロックポ
インタで指示される前記記憶装置のエリアに退避させる
第１ステップと、この第１ステップの退避動作終了後、
前記新プロセッサ状態ブロックポインタストア部からの
新プロセッサ状態ブロックポインタで指示される前記記
憶装置のエリアに記憶さ几ているデータを前記基本プロ
セッサ状態ストア部に格納する第２使ステップと、この
第２ステップの格納動作終了後割込処理プログラムを実
行する第３ステップと、この第３ステップでの実行終了
後、前記割込制脚部の指示により前記基本プロセッサ状
態ストア部からの基本プロセッサ状態ブロックポインタ
ストア部からの新プロセッサ状態ブロックポインタの示
す前記記憶装置の領域に格納する第４ステップと、この
第４ステップの格納動作終了後、前記現プロセッサ状帳
ブロックポインタストア部からの現プロセッサ状態ブロ
ックポインタの示す前記記憶装置の領域に格納されたデ
ータを前記基本プロセッサ状態記憶部に回復する第５ス
テップと、この第５ステップの格納動作終了後割込まれ
たプログラムを実行する第６φステップとを含むことを
特徴とする。
セッサ状態ストア部、現プロセッサ状態ブロックポイン
タストア部、新プロセッサ状態ブロックポインタストア
部および割込制制部を有する演算処理装置と記憶装置と
を含むデータ処理システムにおいて実行きれる割込処理
のだめの方法において、割込発生に応答して、前記割込
制制部の指示により前記７〜本プロセッサ状態ストア部
から基本プロセッサ状態を前記現プロセッサ状態ブロッ
クポインタストア部からの現プロセッサ状態ブロックポ
インタで指示される前記記憶装置のエリアに退避させる
第１ステップと、この第１ステップの退避動作終了後、
前記新プロセッサ状態ブロックポインタストア部からの
新プロセッサ状態ブロックポインタで指示される前記記
憶装置のエリアに記憶さ几ているデータを前記基本プロ
セッサ状態ストア部に格納する第２使ステップと、この
第２ステップの格納動作終了後割込処理プログラムを実
行する第３ステップと、この第３ステップでの実行終了
後、前記割込制脚部の指示により前記基本プロセッサ状
態ストア部からの基本プロセッサ状態ブロックポインタ
ストア部からの新プロセッサ状態ブロックポインタの示
す前記記憶装置の領域に格納する第４ステップと、この
第４ステップの格納動作終了後、前記現プロセッサ状帳
ブロックポインタストア部からの現プロセッサ状態ブロ
ックポインタの示す前記記憶装置の領域に格納されたデ
ータを前記基本プロセッサ状態記憶部に回復する第５ス
テップと、この第５ステップの格納動作終了後割込まれ
たプログラムを実行する第６φステップとを含むことを
特徴とする。
次に本発明の一実施例を以下の図面を参照して詳細に説
明する。
明する。
第１図を参照すると、本発明に適用されるデータ処理シ
ステムは、演算処理装置（ＥＰＵ）ｔ、主記憶袋ｊｌ
（ＭＭＵ） ２ 、入出力処理装置（ＩＯＰ）３、およ
びシステム制御装置（ＳＣＵ）４から構成されている。
ステムは、演算処理装置（ＥＰＵ）ｔ、主記憶袋ｊｌ
（ＭＭＵ） ２ 、入出力処理装置（ＩＯＰ）３、およ
びシステム制御装置（ＳＣＵ）４から構成されている。
前記ＥＰＵｌと前記ｌ０Ｐ３とは前記５ｃｕ４を介して
前記ＭＭＵ２にアクセスする。前記ＥＰＵｌ内には現プ
ロセッサ状態ブロックポインタ（ＣＰＳＢ）をストアす
る現プロセッサ状態ブロックポインタストア部１１と、
新プロセッサ状態ブロックポインタ（ＮＰＳＢ）をスト
アする新プロセッサ状態ブロックポインタストア部１２
と、基本プロセッサ状態ストア部１３と、拡張プロセッ
サ状態ストア部１４と、メモリアクセス制御部（ＭＡＣ
）１６と、割込み制御部（ＩＮＴ）１７とを有する。前
記基本プロセッサ状態ストア部１３にストアさｎる基本
プロセッサ状態（ＢＰＳ）とはハードウェア制御による
退避、回復の対象となるＥＰ［Ｊｌの状態をいう。
前記ＭＭＵ２にアクセスする。前記ＥＰＵｌ内には現プ
ロセッサ状態ブロックポインタ（ＣＰＳＢ）をストアす
る現プロセッサ状態ブロックポインタストア部１１と、
新プロセッサ状態ブロックポインタ（ＮＰＳＢ）をスト
アする新プロセッサ状態ブロックポインタストア部１２
と、基本プロセッサ状態ストア部１３と、拡張プロセッ
サ状態ストア部１４と、メモリアクセス制御部（ＭＡＣ
）１６と、割込み制御部（ＩＮＴ）１７とを有する。前
記基本プロセッサ状態ストア部１３にストアさｎる基本
プロセッサ状態（ＢＰＳ）とはハードウェア制御による
退避、回復の対象となるＥＰ［Ｊｌの状態をいう。
この状態には命令カウンタの内容（ＩＣ） １５を含む
プログラム状態語、割込状態語、タイマレジスタ、命令
実行数カウンタ、スカラーレジスタの０番から３１番の
３２語からなっている。スカラレジスタの０番から３１
番は主としてペースレジスタとインデックスレジスタと
して用いられる。
プログラム状態語、割込状態語、タイマレジスタ、命令
実行数カウンタ、スカラーレジスタの０番から３１番の
３２語からなっている。スカラレジスタの０番から３１
番は主としてペースレジスタとインデックスレジスタと
して用いられる。
前記拡張プロセッサ状態ストア部１４にストアされる拡
張プロセッサ状態（ＥＰＳ）とは、ハードウェア以外の
制御、例えばソフトウェア制御による退避、回復の対象
となるＥＰＵｌの状態をいう。
張プロセッサ状態（ＥＰＳ）とは、ハードウェア以外の
制御、例えばソフトウェア制御による退避、回復の対象
となるＥＰＵｌの状態をいう。
この状態は、スカラレジスタの３２番から１２７番の９
６語およびベクトル機能を提供するためのレジスタ群、
すなわち、ベクトルマスクレジスタ、ベクトル命令実行
数カウンタ、１０２４０語のべりトルレジスタからなる
。
６語およびベクトル機能を提供するためのレジスタ群、
すなわち、ベクトルマスクレジスタ、ベクトル命令実行
数カウンタ、１０２４０語のべりトルレジスタからなる
。
このように、ＥＰＵＩの状態を基本プロセッサ状態と拡
張プロセッサ状態に分けるのは次のような理由による。
張プロセッサ状態に分けるのは次のような理由による。
すなわち、ベクトルプロセッサなどの演算処理装置はベ
クトルデータの高速実行のだめに大容量のベクトルレジ
スタを有している。ＥＰＵｌで実行されるプログラムに
は、ベクトル演算実行用プログラムには、ベクトル演算
実行用プログラムおよび入出力割込み等を処理する制御
プログラムがある。この種の制御プログラムは前記ベク
トルレジスタを使用しない。したがって、割込みに応答
したベクトルレジスタの内容のノλ−ドウエア制御によ
る退避、回復は、記憶装置の有効利用および演算処理装
置の性能向上をもたらさない。プログラム状態語のみを
ノ・−ドウエア制御による退避、回復の対象とすること
は、ソフトウェア制御による退避、回復の頻度を生じさ
せ、その結果システム全体の性能を低下させる。
クトルデータの高速実行のだめに大容量のベクトルレジ
スタを有している。ＥＰＵｌで実行されるプログラムに
は、ベクトル演算実行用プログラムには、ベクトル演算
実行用プログラムおよび入出力割込み等を処理する制御
プログラムがある。この種の制御プログラムは前記ベク
トルレジスタを使用しない。したがって、割込みに応答
したベクトルレジスタの内容のノλ−ドウエア制御によ
る退避、回復は、記憶装置の有効利用および演算処理装
置の性能向上をもたらさない。プログラム状態語のみを
ノ・−ドウエア制御による退避、回復の対象とすること
は、ソフトウェア制御による退避、回復の頻度を生じさ
せ、その結果システム全体の性能を低下させる。
そこで、本発明では、前記制御プログラムの制御対象で
あるペースレジスタ、インデックスレジスタ、汎用レジ
スタの内容をプログラム状態語と同様に基本プロセッサ
状態に含め、ハードウェア制御による退避、回復の対象
とし、ベクトルレジスタの内容は拡張プロセッサ状態に
含めソフトウェア制御による退避、回復の対象としてい
る。この結果、記憶装置の有効利用とＥＰＵｌの性能向
上を達成できる。
あるペースレジスタ、インデックスレジスタ、汎用レジ
スタの内容をプログラム状態語と同様に基本プロセッサ
状態に含め、ハードウェア制御による退避、回復の対象
とし、ベクトルレジスタの内容は拡張プロセッサ状態に
含めソフトウェア制御による退避、回復の対象としてい
る。この結果、記憶装置の有効利用とＥＰＵｌの性能向
上を達成できる。
前記現プロセッサ状態ブロックポインタストア部１１と
、前記新プロセッサ状態ブロックポインタストア部１２
と、前記基本プロセッサ状態ストア部１３と、前記拡張
プロセッサ状態ストア部１４とは内部バスＢＵＳ２を介
して相互接続さｎている。
、前記新プロセッサ状態ブロックポインタストア部１２
と、前記基本プロセッサ状態ストア部１３と、前記拡張
プロセッサ状態ストア部１４とは内部バスＢＵＳ２を介
して相互接続さｎている。
前記ストア部１１および１２に格納されたポインタＣＰ
ＳＢおよびＮＰＳＢはソフトウェア制御により前記スト
ア部１３を介して変更可能である。またこれらポインタ
ＣＰＳＢおよびＮＰＳＢ、および基本プロセッサ状態Ｂ
ＰＳはＭＭＵ２アクセス用アドレアドレスバスＢＵＳＩ
を介してＭＡＣ１５に与えられる。前記ＢＰＳおよびＥ
ＰＳはＭＭＵ２ＭＵ２アクセスタとしてバスＢＵＳｌを
介してＭＡＣ１６に与えられる。
ＳＢおよびＮＰＳＢはソフトウェア制御により前記スト
ア部１３を介して変更可能である。またこれらポインタ
ＣＰＳＢおよびＮＰＳＢ、および基本プロセッサ状態Ｂ
ＰＳはＭＭＵ２アクセス用アドレアドレスバスＢＵＳＩ
を介してＭＡＣ１５に与えられる。前記ＢＰＳおよびＥ
ＰＳはＭＭＵ２ＭＵ２アクセスタとしてバスＢＵＳｌを
介してＭＡＣ１６に与えられる。
ｌＮＴ１７は割込受付部１７１、ＢＰＳインタフェース
部１７２、ＰＣＢインタフェース部１７３、およびＭＡ
Ｃインタフェース部１７４かも構成さｎ１前記ＢＰＳの
Ａ避、回復をコントロールする。
部１７２、ＰＣＢインタフェース部１７３、およびＭＡ
Ｃインタフェース部１７４かも構成さｎ１前記ＢＰＳの
Ａ避、回復をコントロールする。
前記ＥＰＵでの割込み発生は割込受付部１７１、で検出
され、検出信号が発生さ牡る。この検出信号に応答して
ＵＰＳ、Ｊ避処理用ブロックスタートアドレスであるＣ
ＰＳＢをＢＵＳｌに送出するようＰＣＢインタフェース
部１７３は指示信号を発生する。この指示信号に応答し
てＣＰＳＢはＢＵＳＩを介してＭＡＣ１５に取り込まれ
る。前記検出信号に応答してＢＰＳインタフェース部１
７２はＢＰＳをＢＵＳＩに送出するよう順次指示する。
され、検出信号が発生さ牡る。この検出信号に応答して
ＵＰＳ、Ｊ避処理用ブロックスタートアドレスであるＣ
ＰＳＢをＢＵＳｌに送出するようＰＣＢインタフェース
部１７３は指示信号を発生する。この指示信号に応答し
てＣＰＳＢはＢＵＳＩを介してＭＡＣ１５に取り込まれ
る。前記検出信号に応答してＢＰＳインタフェース部１
７２はＢＰＳをＢＵＳＩに送出するよう順次指示する。
この指示に応答してＢＰＳばＢ’ＵＳＩを介してＭＡＣ
１５に与えられる。
１５に与えられる。
前記ｌＮＴ１７のＭＡＣインタフェース部１７４は、所
定のアクセス動作を行なうことをＭＡＣ１６に指示する
。
定のアクセス動作を行なうことをＭＡＣ１６に指示する
。
前記ＭＡＣ１６連続領域をアクセスするためアドレスを
保持、歩進させるアドレスレジスタ１６１．５ＣＵ４と
ＥＰＵＩとのデータ転送においてアドレスとデータのタ
イミングを調整する双方向ＦＩＦＱからなるデータノく
ツファ１６４、前記アドレスレジスタ１６１とデータバ
ッファ１６４との制御を行なう制御回路１６３、および
アドレス変換回路１６２から構成される。このアドレス
変換回路１６２はアドレス変換テーブル１６５、このア
ドレス変換テーブル１６５の出力または前記アドレスレ
ジスタ１６１の出力のどちらか一方を選択するマルチプ
レクサ１６６、およびこのマルチプレクサ１６６の選択
指示を行なうフリップフロップ１８から構成ζｎている
。
保持、歩進させるアドレスレジスタ１６１．５ＣＵ４と
ＥＰＵＩとのデータ転送においてアドレスとデータのタ
イミングを調整する双方向ＦＩＦＱからなるデータノく
ツファ１６４、前記アドレスレジスタ１６１とデータバ
ッファ１６４との制御を行なう制御回路１６３、および
アドレス変換回路１６２から構成される。このアドレス
変換回路１６２はアドレス変換テーブル１６５、このア
ドレス変換テーブル１６５の出力または前記アドレスレ
ジスタ１６１の出力のどちらか一方を選択するマルチプ
レクサ１６６、およびこのマルチプレクサ１６６の選択
指示を行なうフリップフロップ１８から構成ζｎている
。
前記ＭＡＣインタフェース部１７４からの指示を受けた
ＭＡＣ１６の制御回路１６３は前記アドレスレジスタ１
６１と前記データバッファ１６４に制御信号を送りアド
レス変換回路１６２を介して出力さｎるＣＰＳＢをアド
レスとし、ＢＵＳｌを介して与えら２するＢＰＳの全て
をＳＣＵＪを介してＭ’ＭＵ２に退避させる。この退避
処理が終了すると、ＮＰＳＢがＢＵＳｌを介してＭＡＣ
１５のアドレスレジスタ１６１に格納さｎる。このレジ
スタ１６１からのＮＰＳＢで指示さｎるＭＭＵ２のブロ
ックに記憶されているデータを５ＣＵ４、データバッフ
ァ１６４およびＢＵＳｌを介して前記基本プロセッサ状
態ストア部１３にロードする。前記ｌＮＴ１７の割込受
付部１７１は割込処理からの回復時にソフトウェアの指
示を検出する。この検出信号に応答してＮＰＳＢをＢＵ
Ｓｌに送出するようＰＳＥＳフィンタフエース７３は指
示する。この指示に応答してＮＰＳＢは回復処理のため
のブロックの開始アドレスとしてＢＵＳｌを介してＭＡ
Ｃ１６のアドレスレジスタ１６１に格納される。これと
ともに前記検出信号に応答してＢＰＳをＢＵＳＩに送出
するようＢＰＳインタフェース部１７２が指示する。こ
の指示に応答してＢＰＳの全てはＢＵＳ ｌ、および５
ＣＵＧを介してＭＭＵ２に格納される。この格納処理の
終了後、ＣＰＳＢはＢＵＳＩを介してＭＡＣ１６のアド
レスレジスタ１６１に格納される。このＣＰＳＢは、レ
ジスタ１６１からアドレス変換回路１６２および４を介
してＭＭＵ２に与えられ、このＣＰＳＨにより指示をれ
ているＭＭＵ２のブロックに記憶されているデータｉｉ
読み出される。このデータは５ＣＵ４およびデータバッ
ファ１６４を介して基本プロセッサ状態ストア部１３に
与えられる。同様な方式で、ソフトウェアの指示に応答
してＭＡＣ１５はＥＰＳの退避、回復制御を行なう。
ＭＡＣ１６の制御回路１６３は前記アドレスレジスタ１
６１と前記データバッファ１６４に制御信号を送りアド
レス変換回路１６２を介して出力さｎるＣＰＳＢをアド
レスとし、ＢＵＳｌを介して与えら２するＢＰＳの全て
をＳＣＵＪを介してＭ’ＭＵ２に退避させる。この退避
処理が終了すると、ＮＰＳＢがＢＵＳｌを介してＭＡＣ
１５のアドレスレジスタ１６１に格納さｎる。このレジ
スタ１６１からのＮＰＳＢで指示さｎるＭＭＵ２のブロ
ックに記憶されているデータを５ＣＵ４、データバッフ
ァ１６４およびＢＵＳｌを介して前記基本プロセッサ状
態ストア部１３にロードする。前記ｌＮＴ１７の割込受
付部１７１は割込処理からの回復時にソフトウェアの指
示を検出する。この検出信号に応答してＮＰＳＢをＢＵ
Ｓｌに送出するようＰＳＥＳフィンタフエース７３は指
示する。この指示に応答してＮＰＳＢは回復処理のため
のブロックの開始アドレスとしてＢＵＳｌを介してＭＡ
Ｃ１６のアドレスレジスタ１６１に格納される。これと
ともに前記検出信号に応答してＢＰＳをＢＵＳＩに送出
するようＢＰＳインタフェース部１７２が指示する。こ
の指示に応答してＢＰＳの全てはＢＵＳ ｌ、および５
ＣＵＧを介してＭＭＵ２に格納される。この格納処理の
終了後、ＣＰＳＢはＢＵＳＩを介してＭＡＣ１６のアド
レスレジスタ１６１に格納される。このＣＰＳＢは、レ
ジスタ１６１からアドレス変換回路１６２および４を介
してＭＭＵ２に与えられ、このＣＰＳＨにより指示をれ
ているＭＭＵ２のブロックに記憶されているデータｉｉ
読み出される。このデータは５ＣＵ４およびデータバッ
ファ１６４を介して基本プロセッサ状態ストア部１３に
与えられる。同様な方式で、ソフトウェアの指示に応答
してＭＡＣ１５はＥＰＳの退避、回復制御を行なう。
次に、本発明の一実施例である割込処理の動作例を詳細
に説明する。
に説明する。
第２Ａ図を参照すると、現プロセッサ状態ブロックポイ
ンタストア部１１にはＣＰＳＢとしてＭＭＵｚ内に４保
されたブロックＸの先頭アドレスＸが格納さｆている。
ンタストア部１１にはＣＰＳＢとしてＭＭＵｚ内に４保
されたブロックＸの先頭アドレスＸが格納さｆている。
また新プロセッサ状態ブロックボイ／タストア部１２’
にはＮＰＳＢとしてＭＭＵ２内に確保されたブロックＹ
の先頭アドレスｙが格納されている。一般に先頭アドレ
スｙは先頭アドレスＸにブロックの大きさαを加えて求
められる。
にはＮＰＳＢとしてＭＭＵ２内に確保されたブロックＹ
の先頭アドレスｙが格納されている。一般に先頭アドレ
スｙは先頭アドレスＸにブロックの大きさαを加えて求
められる。
第１図および第２Ａ図を参照すると、割込の発生に応答
してＥＰＵＩ内のＭＡＣ１６はｌＮＴ１７の制御の下に
ＣＰＳＢとしてのアドレスＸで指示されるＭＭＵ２のブ
ロックＸの先頭から順に、ＥＰＵ １から与えられたＢ
ＰＳを格納する。
してＥＰＵＩ内のＭＡＣ１６はｌＮＴ１７の制御の下に
ＣＰＳＢとしてのアドレスＸで指示されるＭＭＵ２のブ
ロックＸの先頭から順に、ＥＰＵ １から与えられたＢ
ＰＳを格納する。
第１図および第２Ｂ図を参照すると、次にＭＡＣ１６は
ＮＰＳＢとしてのアドレスｙで指示されるＭＭＵ２のブ
ロックＹの先頭から順に、ＢＰＳをＥＰＵＩ内の基本プ
ロセッサ状態ストア部１３にロードする。ＥＰＵＩは、
このロード完了後に基本プロセッサ状態スト７部１３内
の前記ＩＣｌ３で指示されるＭＭＵ ２のアドレスに格
納された、例えば第３図に示すような割込み処理プログ
ラムの開始アドレスを読み出し、この割込み処理プログ
ラムを実行する。
ＮＰＳＢとしてのアドレスｙで指示されるＭＭＵ２のブ
ロックＹの先頭から順に、ＢＰＳをＥＰＵＩ内の基本プ
ロセッサ状態ストア部１３にロードする。ＥＰＵＩは、
このロード完了後に基本プロセッサ状態スト７部１３内
の前記ＩＣｌ３で指示されるＭＭＵ ２のアドレスに格
納された、例えば第３図に示すような割込み処理プログ
ラムの開始アドレスを読み出し、この割込み処理プログ
ラムを実行する。
第３図を参照すると、割込み処理プログラムは以下のよ
うに実行される。まず、前記ＥＰＵ ｌはその後の割込
みに備えてＣＰＳＢおよびＮ５ＰＢの値をそｎぞれαだ
け加算するスタック処理を実行する。
うに実行される。まず、前記ＥＰＵ ｌはその後の割込
みに備えてＣＰＳＢおよびＮ５ＰＢの値をそｎぞれαだ
け加算するスタック処理を実行する。
次に、前記ＥＰＵ１はＭＭＵ２に退避されたＢＰＳに含
まれる割込み原因フラグを逐一判定して割込原因に対応
する処理を実行する。それから、前記ＥＰＵ１は必要な
処理を実行し、ＣＰＳＢおよびＮ５ＰＢの値をそれぞれ
αだけ減算するスタック処理を実行する。
まれる割込み原因フラグを逐一判定して割込原因に対応
する処理を実行する。それから、前記ＥＰＵ１は必要な
処理を実行し、ＣＰＳＢおよびＮ５ＰＢの値をそれぞれ
αだけ減算するスタック処理を実行する。
第１図および第４Ａ図を参照すると、第３図の割込み処
理プログラムの実行終了はソフトウェアにより前記ｌＮ
Ｔ１７に伝えられる。前記ｌＮＴ１７の制御の下で前記
ＭＡＣ１６はＮＰＳＢ、すなわちアドレスｙを５ＣＵ４
を介してＭＭＵ２に与える。前記ＭＡＣ１５はこのアド
レスｙで指示されたＭＭＵ ２の領域に、ＥＰＵｌから
与えられるＢＰＳを５ＣＵ４を介して格納する。
理プログラムの実行終了はソフトウェアにより前記ｌＮ
Ｔ１７に伝えられる。前記ｌＮＴ１７の制御の下で前記
ＭＡＣ１６はＮＰＳＢ、すなわちアドレスｙを５ＣＵ４
を介してＭＭＵ２に与える。前記ＭＡＣ１５はこのアド
レスｙで指示されたＭＭＵ ２の領域に、ＥＰＵｌから
与えられるＢＰＳを５ＣＵ４を介して格納する。
第１図および第４Ｂ図を参照すると、前記ＭＡＣ１６は
ＣＰＳＢ、すなわちアドレスＸを５ＣＵ４を介してＭＭ
Ｕ ２に与える。前記ＭＡＣ１５はこのアドレスＸで指
示されたＭＭＵ２の領域からＢＰＳをＥＰＵＩ内の基本
プロセッサ状態ストア部１３にロードする。
ＣＰＳＢ、すなわちアドレスＸを５ＣＵ４を介してＭＭ
Ｕ ２に与える。前記ＭＡＣ１５はこのアドレスＸで指
示されたＭＭＵ２の領域からＢＰＳをＥＰＵＩ内の基本
プロセッサ状態ストア部１３にロードする。
このロード完了後にＥＰＵＩは、基本プロセッサ状態ス
ト７部１３内の前記ＩＣｌ３で指示されるＭＭＵ２のア
ドレスに格納された命令の実行を再開する。この結果、
割込まれた時点からプログラムが再開する。
ト７部１３内の前記ＩＣｌ３で指示されるＭＭＵ２のア
ドレスに格納された命令の実行を再開する。この結果、
割込まれた時点からプログラムが再開する。
次に本発明に従った多重割込処理について詳細に説明す
る。第５Ａ図を参照すると、ＭＭＵ２にはＢＰＳの格納
場所が複数個連続的にとられておりスタックが形成され
ている。第５Ａ図におけるＰｉ（ｔ＝ｌ１２＋・・・＋
”）はＥＰＵｌで走行するプログラムを示す。５ｔ（ｉ
＝ｔ、２＋・・・＋”）はプログラムＰｉ の基本プロ
セッサ状態の初期値を示す。Ｓｉ’（ｉ＝１゜２、・・
・ｔｎ）はプログラムＰｉの割込まれた時の基本プロセ
ッサ状態を示す。ＡＩ（ｔ＝＝ｔ＋ｚ＋・・・、ｎ）は
記憶装置２のブロックを示す。第１図および第５Ａ図を
参照すると、プログラムＰｉが走行しているときＣＰ
Ｓ Ｂ ＃−ｉ ＭＭＵ ２中のブロックＡｔを示して
いる。ＮＰＳＢはＭＭＵ２中のブロックＡ ｉ＋１を示
している。プログラムＰｉが割込まれて割込処理プログ
ラムＰ ｉ＋ｔが走行するとき、上述した手順によりプ
ログラムＰｉの割込まれた時のＢＰＳＳ’がＥＰＵＩか
らＭＭＵ ２のブロックＡｉに格納される。
る。第５Ａ図を参照すると、ＭＭＵ２にはＢＰＳの格納
場所が複数個連続的にとられておりスタックが形成され
ている。第５Ａ図におけるＰｉ（ｔ＝ｌ１２＋・・・＋
”）はＥＰＵｌで走行するプログラムを示す。５ｔ（ｉ
＝ｔ、２＋・・・＋”）はプログラムＰｉ の基本プロ
セッサ状態の初期値を示す。Ｓｉ’（ｉ＝１゜２、・・
・ｔｎ）はプログラムＰｉの割込まれた時の基本プロセ
ッサ状態を示す。ＡＩ（ｔ＝＝ｔ＋ｚ＋・・・、ｎ）は
記憶装置２のブロックを示す。第１図および第５Ａ図を
参照すると、プログラムＰｉが走行しているときＣＰ
Ｓ Ｂ ＃−ｉ ＭＭＵ ２中のブロックＡｔを示して
いる。ＮＰＳＢはＭＭＵ２中のブロックＡ ｉ＋１を示
している。プログラムＰｉが割込まれて割込処理プログ
ラムＰ ｉ＋ｔが走行するとき、上述した手順によりプ
ログラムＰｉの割込まれた時のＢＰＳＳ’がＥＰＵＩか
らＭＭＵ ２のブロックＡｉに格納される。
ＭＭＵ２のブロックＡｉ＋ｔからプログラムＰ ｉ＋ｔ
のＢ ＩノＳの初期値Ｓｉ＋ｘがＥＰＵｌの基本プロセ
ッサ状態ストア部１３にロードされる。このあと、割込
処理プログラムＰ ｉ＋１が走行する。第３図を用いて
上述したようにスタック処理でＣＰＳＢおよびＮＰＳＢ
は更新される。この結果ＣＰＳＢはＡｉ＋１を示しＮＰ
ＳＢはＡｉ＋ｚを示す。割込処理プログラムＰ ｉ＋ｘ
からプログラムＰｉに復帰する直前には、第３図を用い
て上述したスタック処理が行なわれる。すなわちＣＰＳ
ＢはＡｔ を示しＮＰＳＢはＡｉ＋ｔを示す。この結果
、ＥＰＵｌの基本プロセッサ状態ストア部１３からプロ
グラムｐｉ＋ｘのＢＰＳの初期値Ｓ ｉ＋１がＭＦＶＩ
Ｕ ２のブロックＡ ｉ＋ｔに格納される。ＭＭＵ ２
のブロックＡｉからプログラムＰｉの割込まれた時のＢ
ＰＳＳ’が取出されＥＰＵｌの基本プロセッサ状態スト
ア部１３にロードされる。このあと、プログラムＰｉが
割込まれたところから再開される。ブロックＡｉの大き
さが一定のときには、ＣＰＳＢおよびＮＰＳＢの更新は
一定値、例えば上述の例ではα、の加減算だけで充分で
ある。
のＢ ＩノＳの初期値Ｓｉ＋ｘがＥＰＵｌの基本プロセ
ッサ状態ストア部１３にロードされる。このあと、割込
処理プログラムＰ ｉ＋１が走行する。第３図を用いて
上述したようにスタック処理でＣＰＳＢおよびＮＰＳＢ
は更新される。この結果ＣＰＳＢはＡｉ＋１を示しＮＰ
ＳＢはＡｉ＋ｚを示す。割込処理プログラムＰ ｉ＋ｘ
からプログラムＰｉに復帰する直前には、第３図を用い
て上述したスタック処理が行なわれる。すなわちＣＰＳ
ＢはＡｔ を示しＮＰＳＢはＡｉ＋ｔを示す。この結果
、ＥＰＵｌの基本プロセッサ状態ストア部１３からプロ
グラムｐｉ＋ｘのＢＰＳの初期値Ｓ ｉ＋１がＭＦＶＩ
Ｕ ２のブロックＡ ｉ＋ｔに格納される。ＭＭＵ ２
のブロックＡｉからプログラムＰｉの割込まれた時のＢ
ＰＳＳ’が取出されＥＰＵｌの基本プロセッサ状態スト
ア部１３にロードされる。このあと、プログラムＰｉが
割込まれたところから再開される。ブロックＡｉの大き
さが一定のときには、ＣＰＳＢおよびＮＰＳＢの更新は
一定値、例えば上述の例ではα、の加減算だけで充分で
ある。
々お、ＥＰＳの退避回復はソフトウェアの制御に圧され
る。ところで、第１図の一実施例ではＭＡＣ１６にソフ
トウェアによりセット、リセットできるスリップフロッ
プ１８が設けられている。このフリップ７０ツブ１８が
リセット中であればＣＰＳＢおよびＮＰＳＢの指すアド
レスは絶対アドレスとして使用さｎる。前記フリップ７
０ツブ１８がセット中であれば論理フドレスとして使用
される。論理アドレスを絶対アドレス釦変換するアドレ
ス変換表をＭＭＵ ２に有するＥＰＵｌのシステム立上
げに際し、アドレス変換表自体もディスク装置などのよ
うな外部記憶装置から入出力命令を使ってＭＭＵ２にロ
ードしなければならない。このため、７リツプ７０ツブ
１８はアドレス変換表がＭＭＵ２に存在しないときＫも
入出力命令（Ｃ起因する割込を処理しつるようにするた
めに設けらｎている。
る。ところで、第１図の一実施例ではＭＡＣ１６にソフ
トウェアによりセット、リセットできるスリップフロッ
プ１８が設けられている。このフリップ７０ツブ１８が
リセット中であればＣＰＳＢおよびＮＰＳＢの指すアド
レスは絶対アドレスとして使用さｎる。前記フリップ７
０ツブ１８がセット中であれば論理フドレスとして使用
される。論理アドレスを絶対アドレス釦変換するアドレ
ス変換表をＭＭＵ ２に有するＥＰＵｌのシステム立上
げに際し、アドレス変換表自体もディスク装置などのよ
うな外部記憶装置から入出力命令を使ってＭＭＵ２にロ
ードしなければならない。このため、７リツプ７０ツブ
１８はアドレス変換表がＭＭＵ２に存在しないときＫも
入出力命令（Ｃ起因する割込を処理しつるようにするた
めに設けらｎている。
すなわち、フリップフロップ１８がリセット状態にある
システム立上げ時には、プログラム状態語等の初期設定
値がＭＭＵ ２のあるブロックに用意される。そのブロ
ックの先頭アドレスをＣＰＳＢが指示するようにして外
部からＴＮＴ１７に割込信号が与えられる。この割込信
号に応答してＣＰＳＢの示すＭＭＵ２のブロックからプ
ログラム状態語等の初期設定値がＥＰＵｌの基本プロセ
ッサ状態記憶部１３に設定さｎる。こｎとともに、入出
力命令により外部のディスク装置数からアドレス変換表
等の他の情報が記憶装置２にロードさｎシステムは立ち
上る。システム立ち上り後は、ＭＭＵ２の全領域をアド
レス変換機構により管理することが好ましい。
システム立上げ時には、プログラム状態語等の初期設定
値がＭＭＵ ２のあるブロックに用意される。そのブロ
ックの先頭アドレスをＣＰＳＢが指示するようにして外
部からＴＮＴ１７に割込信号が与えられる。この割込信
号に応答してＣＰＳＢの示すＭＭＵ２のブロックからプ
ログラム状態語等の初期設定値がＥＰＵｌの基本プロセ
ッサ状態記憶部１３に設定さｎる。こｎとともに、入出
力命令により外部のディスク装置数からアドレス変換表
等の他の情報が記憶装置２にロードさｎシステムは立ち
上る。システム立ち上り後は、ＭＭＵ２の全領域をアド
レス変換機構により管理することが好ましい。
このため７リツプ７０ツグ１８はプログラムによりセッ
トさｆｌ、ＣＰＳＢおよびＮＰＳＢは論理アドレストし
てアクセス可能である。
トさｆｌ、ＣＰＳＢおよびＮＰＳＢは論理アドレストし
てアクセス可能である。
本発明によれば、プログラムにより変更可能なＣＰＳＢ
およびＮＰＳＢで示すＭＭＵ２のブロックＫＥＰＵの状
態全退避させ、それから回復させるようにしたので、Ｅ
ＰＵの状態をＭＭＵの任意のアドレスに退避でき、その
結果、融通性の高い割込処理機構をソフトウェアに提供
できるという効果がある。
およびＮＰＳＢで示すＭＭＵ２のブロックＫＥＰＵの状
態全退避させ、それから回復させるようにしたので、Ｅ
ＰＵの状態をＭＭＵの任意のアドレスに退避でき、その
結果、融通性の高い割込処理機構をソフトウェアに提供
できるという効果がある。
また、ＥＰＵの状態を基本プロセッサ状態と拡張プロセ
ッサ状態に分けている。基本プロセッサ状態にはプログ
ラム状態語、および退避回復の頻度の多す汎用レジスタ
の内容を含めている。拡張プロセッサ状態にはベクトル
レジスタの内容のように退避、回復の頻度の少ないもの
を含ませている。本発明はハードウェアによる退避およ
び回復の対象を基本プロセッサ状態に限定したため記憶
装置の有効利用と演算処理装置の性能向上を共に突成す
ることができる。
ッサ状態に分けている。基本プロセッサ状態にはプログ
ラム状態語、および退避回復の頻度の多す汎用レジスタ
の内容を含めている。拡張プロセッサ状態にはベクトル
レジスタの内容のように退避、回復の頻度の少ないもの
を含ませている。本発明はハードウェアによる退避およ
び回復の対象を基本プロセッサ状態に限定したため記憶
装置の有効利用と演算処理装置の性能向上を共に突成す
ることができる。
第１図は本発明に適用さｎるシステムを示す図、第２Ａ
図、第２Ｂ図、第３図、第４Ａ図および第４Ｂ図は本発
明の一実施例を示す図、および第５Ａ図および第５Ｂ図
は本発明に従った多重割込処理を説明するだめの図であ
る。 第１図から第５Ｂ図において、１・・・・・・演算処理
装置（ＥＰＵ）、２・・・・・・主記憶装置ｌｌ：（＆
ｉＭＵ）、３・・・・・・入出力処理装置（ＩＯＰ）、
４・・・・・・システム制御装置（ＳＣＵ）、１１・・
・・・・現プロセクサ状態ブロックポインタストア部、
１２・・・・・・新プロセッサ状態ブロックポインタス
トア部、１３・・・用基本プロセッサ状態ストア部、１
４・・・・・・拡張プロセッサ状態ストア部、１６・・
・・・・メモリアクセス汚１］御部（ＭＡＣ）、１７・
・・・・・割込み制御部。 、−代理人 弁理士
内 原 汗 ＄ ／ 回 ＄２Ａ 国 竿２ｆ３図 ＄ ３ 回 茅４ＡＩｌ！１ 等４Ｂ図 ＄５Ｂ回 ん ん 第５４図
図、第２Ｂ図、第３図、第４Ａ図および第４Ｂ図は本発
明の一実施例を示す図、および第５Ａ図および第５Ｂ図
は本発明に従った多重割込処理を説明するだめの図であ
る。 第１図から第５Ｂ図において、１・・・・・・演算処理
装置（ＥＰＵ）、２・・・・・・主記憶装置ｌｌ：（＆
ｉＭＵ）、３・・・・・・入出力処理装置（ＩＯＰ）、
４・・・・・・システム制御装置（ＳＣＵ）、１１・・
・・・・現プロセクサ状態ブロックポインタストア部、
１２・・・・・・新プロセッサ状態ブロックポインタス
トア部、１３・・・用基本プロセッサ状態ストア部、１
４・・・・・・拡張プロセッサ状態ストア部、１６・・
・・・・メモリアクセス汚１］御部（ＭＡＣ）、１７・
・・・・・割込み制御部。 、−代理人 弁理士
内 原 汗 ＄ ／ 回 ＄２Ａ 国 竿２ｆ３図 ＄ ３ 回 茅４ＡＩｌ！１ 等４Ｂ図 ＄５Ｂ回 ん ん 第５４図
Claims (1)
- 【特許請求の範囲】 １ 退避、回復の頻度の高いレジスタの状態をストアす
る基本プロセッサ状態ストア部、ソフトウェア制御で退
避、回復の対象となるレジスタの状態をストアする拡張
プロセッサ状態ストア部、現プロセッサ状態ブロックポ
インタストア部、新プロセッサ状態ブロックポインタス
トア部および割込制御部を有する演算処理装置と記憶装
置とを含むデータ処理システムで実行される割込処理方
法において、 割込発生に応答して、前記割込制御部の指示により前記
基本プロセッサ状態ストア部からの基本プロセッサ状態
を前記現プロセッサ状態ブロックポインタストア部から
の現プロセッサ状態ブロックポインタで指される前記記
憶装置のエリアに退避させる第１ステップと、 この第１ステップの退避動作終了後、前記新プロセッサ
状態ブロックポインタ部からの新プロセッサ状態ブロッ
クポインタで指される前記記憶装置のエリアに記憶され
ているデータを前記基本プロセッサ状態ストア部に格納
する第２ステップと、 この第２ステップの格納動作終了後割込処理プログラム
を実行する第３ステップとを含むことを特徴とする割込
処理方法。 ２ 退避、回復の頻度の高いレジスタの状態をストアす
る基本プロセッサ状態ストア部、ソフトウェア制御で退
避、回復の対象となるレジスタの状態をストアする拡張
プロセッサ状態ストア部、現プロセッサ状態ブロックポ
インタストア部、新プロセッサ状態ブロックポインタス
トア部および割込制御部を有する演算処理装置と記憶装
置とを含むデータ処理システムで実行される割込処理方
法において、割込処理プログラムの実行終了後、前記割
込制御部の指示により前記基本プロセッサ状態ストア部
からの基本プロセッサ状態を前記新プロセッサ状態ブロ
ックポインタストア部からの新プロセッサ状態ブロック
ポインタの指す前記記憶装置の領域に格納する第１ステ
ップと、 この第１ステップの格納動作終了後、前記現プロセッサ
状態ブロックポインタ部からの現プロセッサ状態ブロッ
クポインタの指す前記記憶装置の領域に格納されたデー
タを前記プロセッサ状態記憶部に回復する第２ステップ
と、 この第２ステップの格納動作終了後割込まれたプログラ
ムを実行する第３ステップとを含むことを特徴とする割
込処理方法。 ３ 退避、回復の頻度の高いレジスタの状態をストアす
る基本プロセッサ状態ストア部、ソフトウェア制御で退
避、回復の対象となるレジスタの状態をストアする拡張
プロセッサ状態ストア部、現プロセッサ状態ブロックポ
インタストア部、新プロセッサ状態ブロックポインタス
トア部および割込制御部を有する演算処理装置と記憶装
置とを含むデータ処理システムで実行される割込処理方
法において、 割込発生に応答して、前記割込制御部の指示により前記
基本プロセッサ状態ストア部からの基本プロセッサ状態
を前記現プロセッサ状態ブロックポインタストア部から
の現プロセッサ状態ブロックポインタで指される前記記
憶装置のエリアに退避させる第１ステップと、 この第１ステップの退避動作終了後、前記新プロセッサ
状態ブロックポインタストア部からの新プロセッサ状態
ブロックポインタで指される前記記憶装置のエリアに記
憶されているデータを前記基本プロセッサ状態ストア部
に格納する第２ステップと、 この第２ステップの格納動作終了後割込処理プログラム
を実行する第３ステップと、 この第３ステップの実行終了後、前記割込制制部の指示
により前記基本プロセッサ状態ストア部からの基本プロ
セッサ状態を前記新プロセッサ状態ブロックポインタス
トア部からの新プロセッサ状態ブロックポインタの指す
前記記憶装置の領域に格納する第４ステップと、 この第４ステップの格納動作終了後、前記現プロセッサ
装態ブロックポインタ部からの現プロセッサ状態ブロッ
クポインタの指す前記記憶装置の領域に格納されたデー
タを前記プロセッ状態記憶部に回復する第５ステップと
、 この第５ステップの格納動作終了後割込まれたプログラ
ムを実行する第６ステップとを含むことを特徴とする割
込処理方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60-140957 | 1985-06-27 | ||
| JP14095785 | 1985-06-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6290728A true JPS6290728A (ja) | 1987-04-25 |
Family
ID=15280748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61130829A Pending JPS6290728A (ja) | 1985-06-27 | 1986-06-04 | 割込処理方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4816992A (ja) |
| EP (1) | EP0206335B1 (ja) |
| JP (1) | JPS6290728A (ja) |
| AU (1) | AU5933586A (ja) |
| DE (1) | DE3684520D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63182749A (ja) * | 1987-01-26 | 1988-07-28 | Nec Corp | 計算機システムのタイマ制御装置 |
| US5287523A (en) * | 1990-10-09 | 1994-02-15 | Motorola, Inc. | Method for servicing a peripheral interrupt request in a microcontroller |
| DE69231957T2 (de) * | 1991-10-21 | 2002-04-04 | Toshiba Kawasaki Kk | Hochgeschwindigkeitsprozessor zum fähiger Abhandeln mehrerer Unterbrechungen |
| US6055597A (en) * | 1997-10-30 | 2000-04-25 | Micron Electronics, Inc. | Bi-directional synchronizing buffer system |
| US6029253A (en) * | 1997-10-30 | 2000-02-22 | Micron Electronics, Inc. | Method for synchronizing data with a bi-directional buffer |
| US7660926B2 (en) * | 2005-11-16 | 2010-02-09 | Sun Microsystems, Inc. | Apparatus and method for a core for implementing a communications port |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4843845A (ja) * | 1971-10-06 | 1973-06-25 | ||
| JPS6010342A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 汎用レジスタのリロ−ド制御方式 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3789365A (en) * | 1971-06-03 | 1974-01-29 | Bunker Ramo | Processor interrupt system |
| DE2342101C2 (de) * | 1972-08-24 | 1982-10-21 | Sperry Corp., 10104 New York, N.Y. | Schaltung zum bereichsweisen Adressieren der Register in der Befehlsbank und Datenbank des Hauptspeichers einer Rechenanlage |
| US3815101A (en) * | 1972-11-08 | 1974-06-04 | Sperry Rand Corp | Processor state and storage limits register auto-switch |
| US4228495A (en) * | 1978-12-19 | 1980-10-14 | Allen-Bradley Company | Multiprocessor numerical control system |
-
1986
- 1986-06-04 JP JP61130829A patent/JPS6290728A/ja active Pending
- 1986-06-24 US US06/877,763 patent/US4816992A/en not_active Expired - Fee Related
- 1986-06-25 DE DE8686108686T patent/DE3684520D1/de not_active Expired - Fee Related
- 1986-06-25 EP EP86108686A patent/EP0206335B1/en not_active Expired - Lifetime
- 1986-06-27 AU AU59335/86A patent/AU5933586A/en not_active Abandoned
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4843845A (ja) * | 1971-10-06 | 1973-06-25 | ||
| JPS6010342A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 汎用レジスタのリロ−ド制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0206335A2 (en) | 1986-12-30 |
| DE3684520D1 (de) | 1992-04-30 |
| US4816992A (en) | 1989-03-28 |
| EP0206335A3 (en) | 1988-09-21 |
| AU5933586A (en) | 1987-01-08 |
| EP0206335B1 (en) | 1992-03-25 |
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