JP2633263B2 - データ転送制御装置 - Google Patents
データ転送制御装置Info
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- JP2633263B2 JP2633263B2 JP62230672A JP23067287A JP2633263B2 JP 2633263 B2 JP2633263 B2 JP 2633263B2 JP 62230672 A JP62230672 A JP 62230672A JP 23067287 A JP23067287 A JP 23067287A JP 2633263 B2 JP2633263 B2 JP 2633263B2
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- 238000000034 method Methods 0.000 claims 1
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- 230000000694 effects Effects 0.000 description 2
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- 101100339482 Colletotrichum orbiculare (strain 104-T / ATCC 96160 / CBS 514.97 / LARS 414 / MAFF 240422) HOG1 gene Proteins 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ転送制御装置に関し、特に、レジスタ
の増加を抑えながらデータのブロック転送を行うデータ
転送制御装置に関する。
の増加を抑えながらデータのブロック転送を行うデータ
転送制御装置に関する。
データ転送制御装置として、メモリ間、あるいはメモ
リと周辺回路の間でデータをブロック転送するものがあ
る。このデータ転送制御装置は、メモリのソースアドレ
スおよびディスティネーションアドレスをストアするレ
ジスタと、ブロック転送するデータのレングスを計数す
るカウント用レジスタを備え、ソースアドレスから読み
出したデータをディスティネーションアドレスへ転送
し、転送したデータのレングスが所定のレングスに達し
たときデータ転送を終了する。
リと周辺回路の間でデータをブロック転送するものがあ
る。このデータ転送制御装置は、メモリのソースアドレ
スおよびディスティネーションアドレスをストアするレ
ジスタと、ブロック転送するデータのレングスを計数す
るカウント用レジスタを備え、ソースアドレスから読み
出したデータをディスティネーションアドレスへ転送
し、転送したデータのレングスが所定のレングスに達し
たときデータ転送を終了する。
しかし、このデータ転送制御装置によると、ソースア
ドレス用レジスタ、ディスティネーションアドレス用レ
ジスタおよびカウンタ用レジスタを必要とするため、レ
ジスタ数が増加する。特に、８ビットレジスタによって
16ビットのアドレスあるいはレングスを指定するときは
この影響が顕著になる。
ドレス用レジスタ、ディスティネーションアドレス用レ
ジスタおよびカウンタ用レジスタを必要とするため、レ
ジスタ数が増加する。特に、８ビットレジスタによって
16ビットのアドレスあるいはレングスを指定するときは
この影響が顕著になる。
本発明は上記に鑑みてなされたものであり、レジスタ
数を増加しないでデータのブロック転送を行うため、ソ
ースアドレスおよびディスティネーションアドレスをス
トアするソースアドレス用レジスタおよびディスティネ
ーションアドレス用レジスタと、 ブロック転送されるデータのレングスをストアするカ
ウント用レジスタと、 データ転送に関連しない内容を有する汎用レジスタ
と、 前記データレングスに基いて前記ソースアドレスから
前記ディスティネーションアドレスへデータをブロック
転送する制御手段を備え、 前記制御手段は、前記ブロック転送する際、前記汎用
レジスタの前記内容をメモリのスタックへ退避させ、前
記ソースアドレス、ディスティネーションアドレス、あ
るいはデータレングスの一部のビットを前記ソースアド
レス用レジスタ、ディスティネーションアドレス用レジ
スタ、あるいはカウント用レジスタにストアし、その他
のビットを前記内容が退避された前記汎用レジスタにス
トアすることを特徴とするデータ転送制御装置を提供す
る。
数を増加しないでデータのブロック転送を行うため、ソ
ースアドレスおよびディスティネーションアドレスをス
トアするソースアドレス用レジスタおよびディスティネ
ーションアドレス用レジスタと、 ブロック転送されるデータのレングスをストアするカ
ウント用レジスタと、 データ転送に関連しない内容を有する汎用レジスタ
と、 前記データレングスに基いて前記ソースアドレスから
前記ディスティネーションアドレスへデータをブロック
転送する制御手段を備え、 前記制御手段は、前記ブロック転送する際、前記汎用
レジスタの前記内容をメモリのスタックへ退避させ、前
記ソースアドレス、ディスティネーションアドレス、あ
るいはデータレングスの一部のビットを前記ソースアド
レス用レジスタ、ディスティネーションアドレス用レジ
スタ、あるいはカウント用レジスタにストアし、その他
のビットを前記内容が退避された前記汎用レジスタにス
トアすることを特徴とするデータ転送制御装置を提供す
る。
以下、本発明のデータ転送制御装置を詳細に説明す
る。
る。
第１図は本発明のメモリ制御装置（CPU）１が適用さ
れた画像表示装置を示し、主としてビデオディスプレイ
コントローラ２、ビデオカラーエンコーダ３、プログラ
マブルサウンドジェネレータ４を制御する。CPU1はROM5
のプログラムに基いて所定の制御を行い、それに伴って
データや演算結果等を一時的にRAM6に記憶する。ビデオ
ディスプレイコントローラ２はROM5に格納されたテレビ
ゲーム等のプログラムを解読するCPU1の制御によって、
ビデオRAM7からそのストーリに従った画像データを読み
出してビデオカラーエンコーダ３に供給する。画像デー
タを入力したビデオカラーエンコーダ３は内部のカラー
データに基いてRGBアナログ信号、あるいはRGBアナログ
信号をマトリクス変換して作成する映像色信号（輝度信
号と色差信号を含む）を出力する。また、プログラマブ
ルサウンドジェネレータ４はCPU1を介して入力するROM5
の内容に基いてアナログ音信号を左右のステレオ音とし
て出力する。ヒデオカラーエンコーダ３より出力される
映像色信号はインターフェース８を介してコンポジット
信号としてテレビ９へ与えられ、また、RGBアナログ信
号はインターフェース10を介して専用モニタ装置として
使用されるテレビ９のCRTへ直接与えられる。一方、左
右のアナログ音信号は増幅器11a,11bを介してスピーカ1
2a,12bへ与えられて発音させる。
れた画像表示装置を示し、主としてビデオディスプレイ
コントローラ２、ビデオカラーエンコーダ３、プログラ
マブルサウンドジェネレータ４を制御する。CPU1はROM5
のプログラムに基いて所定の制御を行い、それに伴って
データや演算結果等を一時的にRAM6に記憶する。ビデオ
ディスプレイコントローラ２はROM5に格納されたテレビ
ゲーム等のプログラムを解読するCPU1の制御によって、
ビデオRAM7からそのストーリに従った画像データを読み
出してビデオカラーエンコーダ３に供給する。画像デー
タを入力したビデオカラーエンコーダ３は内部のカラー
データに基いてRGBアナログ信号、あるいはRGBアナログ
信号をマトリクス変換して作成する映像色信号（輝度信
号と色差信号を含む）を出力する。また、プログラマブ
ルサウンドジェネレータ４はCPU1を介して入力するROM5
の内容に基いてアナログ音信号を左右のステレオ音とし
て出力する。ヒデオカラーエンコーダ３より出力される
映像色信号はインターフェース８を介してコンポジット
信号としてテレビ９へ与えられ、また、RGBアナログ信
号はインターフェース10を介して専用モニタ装置として
使用されるテレビ９のCRTへ直接与えられる。一方、左
右のアナログ音信号は増幅器11a,11bを介してスピーカ1
2a,12bへ与えられて発音させる。
第２図はCPU1およびプログラマブルサウンドジェネレ
ータ４を示し、CPU1はインストラクションレジスタ20、
インストラクションデコーダ21、バスインターフェース
レジスタ22、算術論理演算ユニット（ALU）23,レジスタ
セット24、マッピングレジスタ25、チップイネーブルデ
コーダ26、タイミング／コントロール部27、入出力ポー
ト28、タイマ29、インタラプトリクエストレジスタ30、
インタラプトディスエーブルレジスタ31等を有する。以
下、個々について説明する。
ータ４を示し、CPU1はインストラクションレジスタ20、
インストラクションデコーダ21、バスインターフェース
レジスタ22、算術論理演算ユニット（ALU）23,レジスタ
セット24、マッピングレジスタ25、チップイネーブルデ
コーダ26、タイミング／コントロール部27、入出力ポー
ト28、タイマ29、インタラプトリクエストレジスタ30、
インタラプトディスエーブルレジスタ31等を有する。以
下、個々について説明する。
（１）インストラクションレジスタ20 インストラクションフェッチサイクルにおいて読み込
んだインストラクションコードを取り込む。
んだインストラクションコードを取り込む。
（２）インストラクションデコーダ21 インストラクションレジスタ20の出力や周辺回路から
の割込み入力、あるいはリセット入力に応じて決められ
ているシーケンスを実行する。また、後述するステータ
スレジスタの情報によりプログラムの流れを変える分岐
命令の制御を行う。
の割込み入力、あるいはリセット入力に応じて決められ
ているシーケンスを実行する。また、後述するステータ
スレジスタの情報によりプログラムの流れを変える分岐
命令の制御を行う。
（３）バスインターフェースレジスタ22 Ｂ−バス32およびＵ−バス33と外部データバスD0〜D7
相互のデータ転送を制御する。Ｂ−バス32はALU23とレ
ジスタセット24を接続し、Ｕ−バス33は内部周辺回路と
の接続を行う。これ以外に、論理アドレスの下位８ビッ
トを転送するＬ−バス35と論理アドレスの上位８ビット
を転送するＨ−バス35が設けられている。Ｌ−バス34に
は論理アドレスローレジスタ48が、Ｈ−バス35には論理
アドレスローレジスタ49が接続されている。
相互のデータ転送を制御する。Ｂ−バス32はALU23とレ
ジスタセット24を接続し、Ｕ−バス33は内部周辺回路と
の接続を行う。これ以外に、論理アドレスの下位８ビッ
トを転送するＬ−バス35と論理アドレスの上位８ビット
を転送するＨ−バス35が設けられている。Ｌ−バス34に
は論理アドレスローレジスタ48が、Ｈ−バス35には論理
アドレスローレジスタ49が接続されている。
（４）ALU23 テンポラリレジスタであるＡレジスタ36とＢレジスタ
37を有し、全ての算術論理演算を行う。１個または２個
のデータをＡおよびＢのレジスタ36、37に取り込んでイ
ンストラクションデコーダ21の制御信号によって演算
し、その結果をＢ−バス32、Ｌ−バス34、Ｈ−バス35の
何れかに出力する。
37を有し、全ての算術論理演算を行う。１個または２個
のデータをＡおよびＢのレジスタ36、37に取り込んでイ
ンストラクションデコーダ21の制御信号によって演算
し、その結果をＢ−バス32、Ｌ−バス34、Ｈ−バス35の
何れかに出力する。
（５）レジスタセット24 以下の８ビットのレジスタ（10個）を有する。
（イ） アキュムレータ38 後述するステータスレジスタのメモリ演算フラグＴが
０のときは、算術論理演算の中心になる汎用レジスタで
ある。ここのデータはALU23の入力となり、演算結果が
ここにストアされる。また、メモリ間、メモリと周辺回
路のデータ転送に使用され、以下の動作で説明するブロ
ック転送命令の実行時には、その時点のデータをRAM6の
スタックに退避した後でレングス下位データを取り込ん
でブロック長のカウントに使用される。
０のときは、算術論理演算の中心になる汎用レジスタで
ある。ここのデータはALU23の入力となり、演算結果が
ここにストアされる。また、メモリ間、メモリと周辺回
路のデータ転送に使用され、以下の動作で説明するブロ
ック転送命令の実行時には、その時点のデータをRAM6の
スタックに退避した後でレングス下位データを取り込ん
でブロック長のカウントに使用される。
（ロ） Ｘレジスタ39およびＹレジスタ40 主にインデックス・アドレッシングに使用される汎用
レジスタである。Ｘレジスタ39はメモリ演算フラグＴが
「１」のとき、演算のディスティネーションとなるメモ
リのゼロページのアドレスを指定するのに使用され、ま
た、ブロック転送命令の実行時には、その時点のデータ
をRAM6のスタックに退避した後でソースアドレスの下位
データをストアする。一方、Ｙレジスタ40はブロック転
送命令の実行時にはその時点のデータをRAM6のスタック
に退避した後でディスティネーションアドレスの下位ア
ドレスをストアする。
レジスタである。Ｘレジスタ39はメモリ演算フラグＴが
「１」のとき、演算のディスティネーションとなるメモ
リのゼロページのアドレスを指定するのに使用され、ま
た、ブロック転送命令の実行時には、その時点のデータ
をRAM6のスタックに退避した後でソースアドレスの下位
データをストアする。一方、Ｙレジスタ40はブロック転
送命令の実行時にはその時点のデータをRAM6のスタック
に退避した後でディスティネーションアドレスの下位ア
ドレスをストアする。
（ハ） プログラムカウンタ41、42 上位８ビットのプログラムカウンタ41と下位８ビット
のプログラムカウンタ42によって16ビットのアップカウ
ンタ構成する。命令の実行によって自動的にインクリメ
ントされ、次に実行する命令やオペランドのアドレスを
指定する。この内容は、サブルーチンの命令実行時、割
込みが発生したとき、あるいはソフトウェア割込み命令
実行後、RAM6のスタックに退避させられる。
のプログラムカウンタ42によって16ビットのアップカウ
ンタ構成する。命令の実行によって自動的にインクリメ
ントされ、次に実行する命令やオペランドのアドレスを
指定する。この内容は、サブルーチンの命令実行時、割
込みが発生したとき、あるいはソフトウェア割込み命令
実行後、RAM6のスタックに退避させられる。
（ニ） スタックポインタ43 RAM6のスタックの空領域の最上位アドレスの下位８ビ
ットを指定し、スタックにデータをプッシュした後デク
リメントされ、プルする前にインクリメントされる。上
位バイトを、例えば、21Hとすると、スタック領域は、
論理アドレスで、21FF番地〜2100番地の256バイトとな
る。
ットを指定し、スタックにデータをプッシュした後デク
リメントされ、プルする前にインクリメントされる。上
位バイトを、例えば、21Hとすると、スタック領域は、
論理アドレスで、21FF番地〜2100番地の256バイトとな
る。
（ホ） ソースハイレジスタ45、ディスティネーション
ハイレジスタ46、レングスハイレジスタ47 ブロック転送命令のときに機能する。ソースハイレジ
スタ45はＸレジスタ39の内容とともにソースアドレスを
指定し、その上位バイトを提供する。ディスティネーシ
ョンハイレジスタ46はＹレジスタ40の内容とともにディ
スティネーションアドレスを指定し、その上位バイトを
提供する。レングスハイレジスタ47はアキュムレータ38
の内容を下位８ビットとするダウンカウンタの上位８ビ
ットを提供し、転送ブロック長をバイト単位でカウント
する。
ハイレジスタ46、レングスハイレジスタ47 ブロック転送命令のときに機能する。ソースハイレジ
スタ45はＸレジスタ39の内容とともにソースアドレスを
指定し、その上位バイトを提供する。ディスティネーシ
ョンハイレジスタ46はＹレジスタ40の内容とともにディ
スティネーションアドレスを指定し、その上位バイトを
提供する。レングスハイレジスタ47はアキュムレータ38
の内容を下位８ビットとするダウンカウンタの上位８ビ
ットを提供し、転送ブロック長をバイト単位でカウント
する。
（６）マッピングレジスタ25 ８ビット構成の８つのレジスタによって構成され、16
ビットの論理アドレスを21ビットの物理アドレスに変換
する。Ｈ−バス35の上位３ビットによって選択される。
ビットの論理アドレスを21ビットの物理アドレスに変換
する。Ｈ−バス35の上位３ビットによって選択される。
（７）チップイネーブルデコーダ26 物理アドレスの上位11ビットをデコードして以下の周
辺回路に対してチップイネーブルを出力する。
辺回路に対してチップイネーブルを出力する。
RAM6に対するチップイネーブル……▲▼ ビデオディスプレイコントローラ２に対するチップイネ
ーブル……▲▼ ビデオカラーエンコーダ３に対するチップイネーブル…
…▲▼ プログラマブルサウンドジェネレータ４に対するチップ
イネーブル……▲▼ タイマ29に対するチップイネーブル……▲▼ 入出力ポート28に対するチップイネーブル……▲
▼ インタラプトリクエストレジスタ30およびインタラプト
ディスエーブルレジスタ31に対するチップイネーブル…
…▲▼ （８）タイミング／コントロール部27 以下の端子と接続されている。
ーブル……▲▼ ビデオカラーエンコーダ３に対するチップイネーブル…
…▲▼ プログラマブルサウンドジェネレータ４に対するチップ
イネーブル……▲▼ タイマ29に対するチップイネーブル……▲▼ 入出力ポート28に対するチップイネーブル……▲
▼ インタラプトリクエストレジスタ30およびインタラプト
ディスエーブルレジスタ31に対するチップイネーブル…
…▲▼ （８）タイミング／コントロール部27 以下の端子と接続されている。
（イ） ▲▼端子 リードサイクルでリードタイミング信号を出力する。
（ロ） ▲▼端子 ライトサイクルでライトタイミング信号を出力する。
（ハ） ▲▼端子 インストラクションフェッチサイクルに「Ｈ」、シス
テムリセット時に「Ｌ」の同期信号を出力する。
テムリセット時に「Ｌ」の同期信号を出力する。
（ニ） ▲▼端子 NMI入力が「Ｈ」から「Ｌ」に変化することによりノ
ンマスカブルインタラプトが発生する。プログラムは実
行中の命令を終了すると、論理アドレスで FFFC番地から下位アドレスを FFFD番地から上位アドレスを 読み出してサブルーチンコールを行う。
ンマスカブルインタラプトが発生する。プログラムは実
行中の命令を終了すると、論理アドレスで FFFC番地から下位アドレスを FFFD番地から上位アドレスを 読み出してサブルーチンコールを行う。
（ホ） ▲▼端子および▲▼端子 インタラプトディスティネーションレジスタ31の対応
するビットが「０」で、かつ、ステータスレジスタ44の
対応するビットが「０」のとき、▲▼入力が
「Ｌ」レベルになると、論理アドレスで FFF8番地から下位アドレスを FFF9番地から上位アドレスを 読み出してサブルーチンコールを行う。このとき、ステ
ータスレジスタの対応するビットがセットされ、他の対
応するビットがリセットされる。
するビットが「０」で、かつ、ステータスレジスタ44の
対応するビットが「０」のとき、▲▼入力が
「Ｌ」レベルになると、論理アドレスで FFF8番地から下位アドレスを FFF9番地から上位アドレスを 読み出してサブルーチンコールを行う。このとき、ステ
ータスレジスタの対応するビットがセットされ、他の対
応するビットがリセットされる。
インタラプトディスティネーションレジスタ31の他の
対応するビットが「０」で、かつ、ステータスレジスタ
44の対応するビットが「０」のとき、▲▼入力
が「Ｌ」レベルになると、論理アドレスで FFF6番地から下位アドレスを FFF7番地から上位アドレスを 読み出してサブルーチンコールを行う。このときステー
タスレジスタ44の対応するビットはセットされ、他の対
応するビットはリセットされる。
対応するビットが「０」で、かつ、ステータスレジスタ
44の対応するビットが「０」のとき、▲▼入力
が「Ｌ」レベルになると、論理アドレスで FFF6番地から下位アドレスを FFF7番地から上位アドレスを 読み出してサブルーチンコールを行う。このときステー
タスレジスタ44の対応するビットはセットされ、他の対
応するビットはリセットされる。
（へ） ▲▼端子 RESET入力が「Ｌ」レベルになると、プログラムは物
理アドレスで 001FFE番地から下位アドレスを 001FFF番地から上位アドレスを 読み出してスタートする。
理アドレスで 001FFE番地から下位アドレスを 001FFF番地から上位アドレスを 読み出してスタートする。
（ト） RDY端子 RDY入力が「Ｌ」から「Ｈ」になると、CPU1は動作を
開始する。
開始する。
（チ） SX端子 システムクロック端子であり、システムクロックのコ
ンプリメンタリ信号を出力する。
ンプリメンタリ信号を出力する。
（リ） OSC1端子 外部クロックを入力する。
（ヌ） EA1〜EA3端子 CPU1のテスト用入力端子である。
（ル） HSM端子 ハイスピードモード（21.47727MHz/3）で「Ｈ」を、
ロースピードモード（21.47727MHz/12）で「Ｌ」を出力
する。
ロースピードモード（21.47727MHz/12）で「Ｌ」を出力
する。
（９）入出力ポート28 以下の端子と接続されている。
（イ） K0〜K7端子 入力ポートであり、物理アドレスで1FF000番地〜1FF3
FF番地に対してリードサイクルを実行すると、この端子
のデータを読み込む。
FF番地に対してリードサイクルを実行すると、この端子
のデータを読み込む。
（ロ） ０〜７ ラッチ付出力ポートであり、物理アドレスで、1FF000
番地〜1FF3FF番地に対してライトサイクルを実行する
と、この端子にデータを出力する。
番地〜1FF3FF番地に対してライトサイクルを実行する
と、この端子にデータを出力する。
（10）タイマ29 CPU1のテスト用入力端子▲▼に接続され、Ｕ−
バス33を介してタイマ信号を出力する。
バス33を介してタイマ信号を出力する。
（11）インタラプトリクエストレジスタ30 「１」のとき、▲▼および▲▼端子
の入力が「Ｌ」である２ビット、および「１」のときタ
イマーインタラプトリクエストを発生する１ビットの合
計３ビットと、未使用の５ビットを有し、リードのみが
可能である。
の入力が「Ｌ」である２ビット、および「１」のときタ
イマーインタラプトリクエストを発生する１ビットの合
計３ビットと、未使用の５ビットを有し、リードのみが
可能である。
（12）インタラプトディスエーブルレジスタ31 「１」のとき、▲▼および▲▼端子
の割込み要求をディスエーブルする２ビット、および
「１」のときタイマーインタラプトによる割込み要求を
ディスエーブルする１ビットの合計３ビットと、未使用
の５ビットを有する。
の割込み要求をディスエーブルする２ビット、および
「１」のときタイマーインタラプトによる割込み要求を
ディスエーブルする１ビットの合計３ビットと、未使用
の５ビットを有する。
以下、本発明の動作を説明する。
第３図に示すブロック転送命令TII、TIN、TIA、TAI、
TDDが出力されると、アキュムレータ38、Ｘレジスタ39
およびＹレジスタ40は保持する内容をRAM6のスタックに
退避させた後、アキュムレータ38はブロック転送のレン
グスの下位データを、Ｘレジスタ39はソースアドレスの
下位データを、Ｙレジスタ40はディスティネーションア
ドレスの下位データをストアする。同時に、ソースハイ
レジスタ45はソースアドレスの上位データを、ディステ
ィネーションハイレジスタ46はディスティネーションア
ドレスの上位データを、およびレングスハイレジスタ47
はブロック転送のレングスの上位データをストアする。
このようにして、ソースアドレス、ディスティネーショ
ンアドレスおよびブロック転送のレングスがそれぞれ対
応するレジスタにロードされる。ステータスレジスタ44
のメモリ演算フラグＴは「０」である。以下、それぞれ
のブロック転送命令について説明する。
TDDが出力されると、アキュムレータ38、Ｘレジスタ39
およびＹレジスタ40は保持する内容をRAM6のスタックに
退避させた後、アキュムレータ38はブロック転送のレン
グスの下位データを、Ｘレジスタ39はソースアドレスの
下位データを、Ｙレジスタ40はディスティネーションア
ドレスの下位データをストアする。同時に、ソースハイ
レジスタ45はソースアドレスの上位データを、ディステ
ィネーションハイレジスタ46はディスティネーションア
ドレスの上位データを、およびレングスハイレジスタ47
はブロック転送のレングスの上位データをストアする。
このようにして、ソースアドレス、ディスティネーショ
ンアドレスおよびブロック転送のレングスがそれぞれ対
応するレジスタにロードされる。ステータスレジスタ44
のメモリ演算フラグＴは「０」である。以下、それぞれ
のブロック転送命令について説明する。
（１）TII（第３図および第４図） ソースアドレスおよびディスティネーションアドレス
を自動的にインクリメントしながら所定のレングスのブ
ロックにわたって転送するものである。まず、アキュム
レータ38、Ｘレジスタ39、Ｙレジスタ40は内容をRAM6の
スタックMSに退避し（MS←Ａ、MS←Ｘ、MS←Ｙ）かつ、
スタックポインタ43はスタックにデータをプッシュした
後デクリメントされる（Ｓ←Ｓ−１）。このようにし
て、ソースハイレジスタ45およびＸレジスタ39により指
定されるメモリMSSからディスティネーションハイレジ
スタ46およびＹレジスタ40により指定されるメモリMDD
へブロック転送が行われる（MDD←MSS）。この間、ソー
スアドレスおよびディスティネーションアドレスが１バ
イト転送毎にインクリメントされ（SL←SL＋１、SH←SH
＋Ｃ、DL←DL＋１、DH←DH＋Ｃ）、レングスカウンタを
構成するとレングスハイレジスタ47およびアキュムレー
タ38の内容がダウンカウント（LL←LL−１、LH←LH−
Ｃ）によって零になるまで（Ｌ＝０）ブロック転送が継
続する。Ｌ＝０になったとき、スタックMSへ退避してい
たデータがアキュムレータ38、Ｘレジスタ39、およびＹ
レジスタ40へ戻され（Ａ←MS、Ｘ←MS、Ｙ←MS）、スタ
ックポインタＳがインクリメントされる（Ｓ←Ｓ＋１）
ことによりブロック転送が終了する。
を自動的にインクリメントしながら所定のレングスのブ
ロックにわたって転送するものである。まず、アキュム
レータ38、Ｘレジスタ39、Ｙレジスタ40は内容をRAM6の
スタックMSに退避し（MS←Ａ、MS←Ｘ、MS←Ｙ）かつ、
スタックポインタ43はスタックにデータをプッシュした
後デクリメントされる（Ｓ←Ｓ−１）。このようにし
て、ソースハイレジスタ45およびＸレジスタ39により指
定されるメモリMSSからディスティネーションハイレジ
スタ46およびＹレジスタ40により指定されるメモリMDD
へブロック転送が行われる（MDD←MSS）。この間、ソー
スアドレスおよびディスティネーションアドレスが１バ
イト転送毎にインクリメントされ（SL←SL＋１、SH←SH
＋Ｃ、DL←DL＋１、DH←DH＋Ｃ）、レングスカウンタを
構成するとレングスハイレジスタ47およびアキュムレー
タ38の内容がダウンカウント（LL←LL−１、LH←LH−
Ｃ）によって零になるまで（Ｌ＝０）ブロック転送が継
続する。Ｌ＝０になったとき、スタックMSへ退避してい
たデータがアキュムレータ38、Ｘレジスタ39、およびＹ
レジスタ40へ戻され（Ａ←MS、Ｘ←MS、Ｙ←MS）、スタ
ックポインタＳがインクリメントされる（Ｓ←Ｓ＋１）
ことによりブロック転送が終了する。
（２）TIN（第３図および第５図） フローチャートは第４図と重複する部分があるので重
複する説明は省略するが（以下同じ）、ソースのメモリ
のアドレスは、１バイトの転送毎にインクリメントする
が、ディスティネーションのアドレスは固定されたまま
である。
複する説明は省略するが（以下同じ）、ソースのメモリ
のアドレスは、１バイトの転送毎にインクリメントする
が、ディスティネーションのアドレスは固定されたまま
である。
（３）TIA（第３図および第６図） ソースのメモリのアドレスは１バイトの転送毎にイン
クリメントするが、ディスティネーションのメモリのア
ドレスは、１バイトの転送毎にインクリメントとデクリ
メントを交互に繰り返す。
クリメントするが、ディスティネーションのメモリのア
ドレスは、１バイトの転送毎にインクリメントとデクリ
メントを交互に繰り返す。
（４）TAI（第３図） フローチャートは省略するが、ソースのメモリのアド
レスは、１バイトの転送毎にインクリメントとデクリメ
ントを交互に繰り返すが、ディスティネーションのメモ
リのアドレスは、インクリメントするだけである。
レスは、１バイトの転送毎にインクリメントとデクリメ
ントを交互に繰り返すが、ディスティネーションのメモ
リのアドレスは、インクリメントするだけである。
（５）TDD（第３図および第７図） ソースのメモリのアドレスは、１バイトの転送毎にデ
クリメントし、かつ、ディスティネーションのメモリの
アドレスも、１バイトの転送毎にデクリメントする。
クリメントし、かつ、ディスティネーションのメモリの
アドレスも、１バイトの転送毎にデクリメントする。
尚、インクリメントおよびデクリメントを交互に行う
実施例では、周辺ICとのインターフェースを容易にとる
ことができるようになる。
実施例では、周辺ICとのインターフェースを容易にとる
ことができるようになる。
以上説明した通り、本発明のデータ転送制御装置によ
ると、ブロック転送を行うとき、アドレスあるいはデー
タレングスの一部のビットを専用レジスタにストアし、
その他のビットを汎用レジスタにストアするため、所定
のビット数のレジスタでビット数がそれより多いアドレ
スあるいはデータレングスを指定する場合に、レジスタ
の数の増加を抑えることができる。
ると、ブロック転送を行うとき、アドレスあるいはデー
タレングスの一部のビットを専用レジスタにストアし、
その他のビットを汎用レジスタにストアするため、所定
のビット数のレジスタでビット数がそれより多いアドレ
スあるいはデータレングスを指定する場合に、レジスタ
の数の増加を抑えることができる。
第１図は画像表示装置を示すブロック図、第２図は本発
明の一実施例を示すブロック図、第３図は本発明の一実
施例を示す説明図、第４図より第７図は本発明の一実施
例を示すフローチャート。 符号の説明 １……CPU（データ転送制御装置） ２……ビデオディスプレイコントローラ ３……ビデオカラーエンコーダ ４……プログラマブルサウンドジェネレータ ５……ROM、６……RAM ７……ビデオRAM ８、10……インターフェース ９……テレビ 11a、11b……増幅器 12a、12b……スピーカ 20……インストラクションレジスタ 21……インストラクションデコーダ 22……バスインターフェースレジスタ 23……算術論理演算ユニット 24……レジスタセット 25……マッピングレジスタ 26……チップイネーブルデコーダ 27……タイミング／コントロール部 28……入出力ポート 29……タイマ 30……インタラプトリクエストレジスタ 31……インタラプトリディスエーブルトレジスタ 32〜35……バス、36……Ａレジスタ 37……Ｂレジスタ 38……アキュムレータ 39……Ｘレジスタ、40……Ｙレジスタ 41、42……プログラムカウンタ 43……スタックポインタ 44……ステータスレジスタ 45……ソースハイレジスタ 46……ディスティネーションハイレジスタ 47……レングスレジスタ 48……論理アドレスローレジスタ 49……論理アドレスハイレジスタ
明の一実施例を示すブロック図、第３図は本発明の一実
施例を示す説明図、第４図より第７図は本発明の一実施
例を示すフローチャート。 符号の説明 １……CPU（データ転送制御装置） ２……ビデオディスプレイコントローラ ３……ビデオカラーエンコーダ ４……プログラマブルサウンドジェネレータ ５……ROM、６……RAM ７……ビデオRAM ８、10……インターフェース ９……テレビ 11a、11b……増幅器 12a、12b……スピーカ 20……インストラクションレジスタ 21……インストラクションデコーダ 22……バスインターフェースレジスタ 23……算術論理演算ユニット 24……レジスタセット 25……マッピングレジスタ 26……チップイネーブルデコーダ 27……タイミング／コントロール部 28……入出力ポート 29……タイマ 30……インタラプトリクエストレジスタ 31……インタラプトリディスエーブルトレジスタ 32〜35……バス、36……Ａレジスタ 37……Ｂレジスタ 38……アキュムレータ 39……Ｘレジスタ、40……Ｙレジスタ 41、42……プログラムカウンタ 43……スタックポインタ 44……ステータスレジスタ 45……ソースハイレジスタ 46……ディスティネーションハイレジスタ 47……レングスレジスタ 48……論理アドレスローレジスタ 49……論理アドレスハイレジスタ
Claims (2)
- 【請求項１】ソースアドレスおよびディスティネーショ
ンアドレスをストアするソースアドレス用レジスタおよ
びディスティネーションアドレス用レジスタと、 ブロック転送されるデータのレングスをストアするカウ
ント用レジスタと、 データ転送に関連しない内容を有する汎用レジスタと、 前記データレングスに基いて前記ソースアドレスから前
記ディスティネーションアドレスへデータをブロック転
送する制御手段を備え、 前記制御手段は、前記ブロック転送する際、前記汎用レ
ジスタの前記内容をメモリのスタックへ退避させ、前記
ソースアドレス、ディスティネーションアドレス、ある
いはデータレングスの一部のビットを前記ソースアドレ
ス用レジスタ、ディスティネーションアドレス用レジス
タ、あるいはカウント用レジスタにストアし、その他の
ビットを前記内容が退避された前記汎用レジスタにスト
アすることを特徴とするデータ転送制御装置。 - 【請求項２】前記一部のビットは、上位データであり、
前記その他のビットは、下位データである構成の特許請
求の範囲第１項記載のデータ転送制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62230672A JP2633263B2 (ja) | 1987-09-14 | 1987-09-14 | データ転送制御装置 |
| US07/236,997 US5034886A (en) | 1987-09-14 | 1988-08-26 | Computer system for reducing number of dedicated registers using memory stock and sharing of address and general purpose registers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62230672A JP2633263B2 (ja) | 1987-09-14 | 1987-09-14 | データ転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6473445A JPS6473445A (en) | 1989-03-17 |
| JP2633263B2 true JP2633263B2 (ja) | 1997-07-23 |
Family
ID=16911490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62230672A Expired - Lifetime JP2633263B2 (ja) | 1987-09-14 | 1987-09-14 | データ転送制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5034886A (ja) |
| JP (1) | JP2633263B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0576546A4 (en) * | 1991-03-18 | 1995-01-25 | Echelon Corp | NETWORK VARIABLES. |
| US5206935A (en) * | 1991-03-26 | 1993-04-27 | Sinks Rod G | Apparatus and method for fast i/o data transfer in an intelligent cell |
| CA2135505C (en) * | 1994-11-09 | 1999-11-09 | Patrick K. Kam | Dma emulation for non-dma capable interface cards |
| JP3519205B2 (ja) * | 1996-03-21 | 2004-04-12 | シャープ株式会社 | Ｄｍａコントローラ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4292669A (en) * | 1978-02-28 | 1981-09-29 | Burroughs Corporation | Autonomous data communications subsystem |
| US4383295A (en) * | 1979-02-09 | 1983-05-10 | Honeywell Information Systems Inc. | Data processing system having data entry backspace character apparatus |
| JPS584470A (ja) * | 1981-07-01 | 1983-01-11 | Hitachi Ltd | メモリ制御装置 |
| JPS6057457A (ja) * | 1983-09-07 | 1985-04-03 | Ricoh Co Ltd | Ｄｍａ装置 |
| JPH0760423B2 (ja) * | 1984-12-24 | 1995-06-28 | 株式会社日立製作所 | データ転送方式 |
| JPS6298434A (ja) * | 1985-10-25 | 1987-05-07 | Hitachi Ltd | デ−タ処理システム |
| JPS62114055A (ja) * | 1985-11-13 | 1987-05-25 | Hitachi Ltd | ダイレクト．メモリ．アクセス制御装置 |
-
1987
- 1987-09-14 JP JP62230672A patent/JP2633263B2/ja not_active Expired - Lifetime
-
1988
- 1988-08-26 US US07/236,997 patent/US5034886A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 寺田浩詔監訳、マイクロコンピュータシリーズ１１「Ｚ−８０マイクロコンピュータ」（昭５５−９−２０）丸善株式会社 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6473445A (en) | 1989-03-17 |
| US5034886A (en) | 1991-07-23 |
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