JPH0212432A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0212432A JPH0212432A JP63162970A JP16297088A JPH0212432A JP H0212432 A JPH0212432 A JP H0212432A JP 63162970 A JP63162970 A JP 63162970A JP 16297088 A JP16297088 A JP 16297088A JP H0212432 A JPH0212432 A JP H0212432A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- interrupt
- macro service
- request
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 25
- 230000008569 process Effects 0.000 claims description 25
- 230000004913 activation Effects 0.000 claims description 6
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000009467 reduction Effects 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 239000013256 coordination polymer Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデータ処理装置に関する。より詳細には、本発
明に係るデータ処理装置は、ひとつの半導体基板上に集
積して構成されたマイクロコンピュータであって、特に
中央処理装置（以下、ＣＰＵと記述する）の外部から非
同期に入力する処理要求（以下、割り込み要求と記述す
る）の処理について新規な構成を有している。
明に係るデータ処理装置は、ひとつの半導体基板上に集
積して構成されたマイクロコンピュータであって、特に
中央処理装置（以下、ＣＰＵと記述する）の外部から非
同期に入力する処理要求（以下、割り込み要求と記述す
る）の処理について新規な構成を有している。
従来の技術
マイクロコンビ二一夕を含む通常のデータ処理装置は、
メモリ内に格納されるプログラムを順次読み出して実行
することにより、一連のデータ処理を行う。
メモリ内に格納されるプログラムを順次読み出して実行
することにより、一連のデータ処理を行う。
通常のプログラム処理以外の要因に起因する処理要求に
対しては、通常データ処理装置は割り込み要求の受付け
により上記プログラム処理を中断し、新しく割り込み要
求に対応したプログラムを読み出して実行することによ
り処理している。
対しては、通常データ処理装置は割り込み要求の受付け
により上記プログラム処理を中断し、新しく割り込み要
求に対応したプログラムを読み出して実行することによ
り処理している。
第４図は、従来の一般的なマイクロコンピュータに割り
込み処理の実行を説明するためのブロック図である。
込み処理の実行を説明するためのブロック図である。
第４図に示す回路では、まず、割り込みソース４００が
割り込みコントローラ（以下、Ｉ ＮＴＣと記述する）
４０２を介してＣＰ Ｕ２Ｏ５に対し割り込み要求を発
生する。尚、実際には、割り込みソースは複数個存在す
ることが一般的であるが、本従来例では説明を簡明にす
るために、割り込みソース全てを１つのものとして図示
している。
割り込みコントローラ（以下、Ｉ ＮＴＣと記述する）
４０２を介してＣＰ Ｕ２Ｏ５に対し割り込み要求を発
生する。尚、実際には、割り込みソースは複数個存在す
ることが一般的であるが、本従来例では説明を簡明にす
るために、割り込みソース全てを１つのものとして図示
している。
ＩＮＴＣ４０２は、複数存在する割り込みソースから発
生する各々の割り込み要求毎に使用する要求フラグ４０
３を備えている。即ち、ＩＮＴＣ４０２は、割り込み要
求フラグ４０３をセットすることによって割り込み処理
要求の発生をＣＰ Ｕ２Ｏ５に通知する。また、割り込
み要求フラグ４０３は、後述するＶＣＲＤ信号４０５に
同期してアドレスバス４０６上に割り込みベクタアドレ
スを出力すると共に、ＣＰ Ｕ２Ｏ５による割り込み要
求の受付けにより、後述するＣＲＱ信号４０４に同期し
てクリアされる。
生する各々の割り込み要求毎に使用する要求フラグ４０
３を備えている。即ち、ＩＮＴＣ４０２は、割り込み要
求フラグ４０３をセットすることによって割り込み処理
要求の発生をＣＰ Ｕ２Ｏ５に通知する。また、割り込
み要求フラグ４０３は、後述するＶＣＲＤ信号４０５に
同期してアドレスバス４０６上に割り込みベクタアドレ
スを出力すると共に、ＣＰ Ｕ２Ｏ５による割り込み要
求の受付けにより、後述するＣＲＱ信号４０４に同期し
てクリアされる。
ＩＮＴＣ４０２は、複数の割り込みソースから人力する
割り込み要求の中から、各時点での最も優先順位の高い
処理要求を選択してＣＰ Ｕ２Ｏ５に対して通知する。
割り込み要求の中から、各時点での最も優先順位の高い
処理要求を選択してＣＰ Ｕ２Ｏ５に対して通知する。
尚、優先順位指定に関するタイミング制御回路は図示し
ていない。
ていない。
ＣＰ Ｕ２Ｏ５は、テンポラリレジスフ４０１−１、算
術論理演算ユニット（以下ＡＬＵと記す。）４０１−２
、汎用レジスタ（高速記憶手段）４０１−３、命令レジ
スフ４０１−４、プログラムカウンタ （以下、ＰＣと
記述する）４０１−５、プログラムステータスワード（
以下、ｐｓｗと記述する）４０１−６、タイミング制御
回路４０１−７等を備えている。
術論理演算ユニット（以下ＡＬＵと記す。）４０１−２
、汎用レジスタ（高速記憶手段）４０１−３、命令レジ
スフ４０１−４、プログラムカウンタ （以下、ＰＣと
記述する）４０１−５、プログラムステータスワード（
以下、ｐｓｗと記述する）４０１−６、タイミング制御
回路４０１−７等を備えている。
このＣＰ Ｕ２Ｏ５は、通常は、タイミング制御回路４
０１−７の制御の下°に命令処理を行い、各命令処理の
最後のタイミングで後述する割り込み要求信号４０７の
サンプル処理を行う。
０１−７の制御の下°に命令処理を行い、各命令処理の
最後のタイミングで後述する割り込み要求信号４０７の
サンプル処理を行う。
プログラムメモリ４０８は、ＣＰＵ４０１が実行るすプ
ログラムを格納しており、また、データメモリ４０９は
、処理データを格納する。
ログラムを格納しており、また、データメモリ４０９は
、処理データを格納する。
尚、ＣＰＵ４０１、プログラムメモリ４０８、データメ
モリ４０９ 、Ｉ ＮＴＣ４０２は、それぞれデータバ
ス４１０とアドレスバス４０６で相互に接続されている
。また、ＩＮＴＣ４０２からタイミング制御回路４０１
−７へは割り込み要求フラグ４０３の内容を示す割り込
み要求信号４０７が、またタイミング制御回路４０１−
７からＩＮＴＣ４０２へはＣＲＱ信号４０４とＶＣＲＤ
信号４０５が夫々出力されている。
モリ４０９ 、Ｉ ＮＴＣ４０２は、それぞれデータバ
ス４１０とアドレスバス４０６で相互に接続されている
。また、ＩＮＴＣ４０２からタイミング制御回路４０１
−７へは割り込み要求フラグ４０３の内容を示す割り込
み要求信号４０７が、またタイミング制御回路４０１−
７からＩＮＴＣ４０２へはＣＲＱ信号４０４とＶＣＲＤ
信号４０５が夫々出力されている。
上述のように構成された装置において、割り込み要求が
発生した場合の動作を以下に説明する。
発生した場合の動作を以下に説明する。
ＣＰ ０４０１ は、命令処理の最後のタイミングで割
り込み要求信号４０７をサンプルし、割り込み要求が入
力されていなければ命令処理を継続し、割り込み要求が
入力された場合は割り込み処理の実行に移行する。
り込み要求信号４０７をサンプルし、割り込み要求が入
力されていなければ命令処理を継続し、割り込み要求が
入力された場合は割り込み処理の実行に移行する。
割り込み処理の実行においては、まず、それまで実行し
ていたプログラムの状態を保存するために、ＰＣ４０１
−５とＰＳＷ４０１−６とをデータメモリ４０９上に退
避した後、ＶＣＲＤ信号４０５ に同期してアドレスバ
ス４０６上に出力さこれる割り込みベクタアドレスをＰ
Ｃ４０１−５に設定して割り込みサービスプログラムに
分岐する。また、同様に、割り込みサービスプログラム
により汎用レジスタ４０１−３をデータメモリ４０９上
に退避する。
ていたプログラムの状態を保存するために、ＰＣ４０１
−５とＰＳＷ４０１−６とをデータメモリ４０９上に退
避した後、ＶＣＲＤ信号４０５ に同期してアドレスバ
ス４０６上に出力さこれる割り込みベクタアドレスをＰ
Ｃ４０１−５に設定して割り込みサービスプログラムに
分岐する。また、同様に、割り込みサービスプログラム
により汎用レジスタ４０１−３をデータメモリ４０９上
に退避する。
続いて、割り込み要求に応じたデータ処理を開始するた
めに、汎用レジスタ４０ｍ−３に対して割り込み処理用
の初期データの設定を行う。
めに、汎用レジスタ４０ｍ−３に対して割り込み処理用
の初期データの設定を行う。
これらの一連の退避処理、初期設定処理を経た後、割り
込み要求に対応するプログラム処理を開始する。
込み要求に対応するプログラム処理を開始する。
発明が解決しようとする課題
上述のように、割り込みソースからの割り込み要求がＣ
ＰＵに通知された後、実際にＣＰＵが割り込みサービス
ルーチンを開始するまでには、ＰＣ，ＰＳＷの退避処理
、汎用レジスタの退避処理および初期化処理等の付加的
な処理が必要になるので、割り込みプログラムの処理が
開始されるまでには多大な時間が必要となる。特に、Ｐ
Ｃ，ＰＳＷの退避処理、汎用レジスタの退避処理および
汎用レジスタの初期化処理は、割り込みサービスプログ
ラムを実際にスタートさせるための準備処理で、割り込
み処理に必要なデータ処理とは無関係のものである。
ＰＵに通知された後、実際にＣＰＵが割り込みサービス
ルーチンを開始するまでには、ＰＣ，ＰＳＷの退避処理
、汎用レジスタの退避処理および初期化処理等の付加的
な処理が必要になるので、割り込みプログラムの処理が
開始されるまでには多大な時間が必要となる。特に、Ｐ
Ｃ，ＰＳＷの退避処理、汎用レジスタの退避処理および
汎用レジスタの初期化処理は、割り込みサービスプログ
ラムを実際にスタートさせるための準備処理で、割り込
み処理に必要なデータ処理とは無関係のものである。
即ち、上述のような従来のデータ処理装置の構成は、Ｃ
ＰＵの実質的なデータ処理能力を著しく低下させる大き
な原因となっている。そこで、本発明の目的は、上記従
来技術の問題点を解決し、割り込み処理に係る付加的な
処理に起因するＣＰＵの処理能力低下を軽減した新規な
データ処理装置を提供することにある。
ＰＵの実質的なデータ処理能力を著しく低下させる大き
な原因となっている。そこで、本発明の目的は、上記従
来技術の問題点を解決し、割り込み処理に係る付加的な
処理に起因するＣＰＵの処理能力低下を軽減した新規な
データ処理装置を提供することにある。
課題を解決するための手段
即ち、本発明に従い、 命令の実行アドレスを保持する
プログラムカウンタ、プログラムの実行状態を保持する
プログラムステータスワードおよび高速記憶手段を備え
た中央処理装置と、該中央処理装置に対して非同期的に
処理要求を発生する割り込み要求発生回路と、該割り込
み要求発生回路からの割り込み要求を制御する割り込み
制御回路と、データメモリとを有するデータ処理装置に
おいて、前記割り込み要求発生回路が、前記プログラム
カウンタと前記プログラムステータスワードとを前記デ
ータメモリ上に退避した後、動作を所定アドレスへ分岐
する第１のデータ処理の起動を要求する第１の処理要求
と、前記プログラムカウンタと前記プログラムステータ
スワードと前記高速記憶手段との各内容を保持したまま
所定の第２のデータ処理の起動を要求する第２の処理要
求とを選択的に発生するように設定されており、前記デ
ータメモリが、前記第２のデータ処理を制御する割り込
み制御情報群を格納し、前記割り込み制御回路が、前記
第１および第２の処理要求を制御すると共に、前記中央
処理装置に割り込み要求信号を出力するように構成され
ており、更に、前記中央処理装置が、該割り込み制御信
号の制御により命令実行処理を中断し、前記第１または
第２のデータ処理を選択的に起動し、起動されたデータ
処理が終了した後後再び該命令処理を行うと共に、前記
第２のデータ処理を前記割り込み制御情報群により連続
的に実行することを特徴とするデータ処理装置が提供さ
れる。
プログラムカウンタ、プログラムの実行状態を保持する
プログラムステータスワードおよび高速記憶手段を備え
た中央処理装置と、該中央処理装置に対して非同期的に
処理要求を発生する割り込み要求発生回路と、該割り込
み要求発生回路からの割り込み要求を制御する割り込み
制御回路と、データメモリとを有するデータ処理装置に
おいて、前記割り込み要求発生回路が、前記プログラム
カウンタと前記プログラムステータスワードとを前記デ
ータメモリ上に退避した後、動作を所定アドレスへ分岐
する第１のデータ処理の起動を要求する第１の処理要求
と、前記プログラムカウンタと前記プログラムステータ
スワードと前記高速記憶手段との各内容を保持したまま
所定の第２のデータ処理の起動を要求する第２の処理要
求とを選択的に発生するように設定されており、前記デ
ータメモリが、前記第２のデータ処理を制御する割り込
み制御情報群を格納し、前記割り込み制御回路が、前記
第１および第２の処理要求を制御すると共に、前記中央
処理装置に割り込み要求信号を出力するように構成され
ており、更に、前記中央処理装置が、該割り込み制御信
号の制御により命令実行処理を中断し、前記第１または
第２のデータ処理を選択的に起動し、起動されたデータ
処理が終了した後後再び該命令処理を行うと共に、前記
第２のデータ処理を前記割り込み制御情報群により連続
的に実行することを特徴とするデータ処理装置が提供さ
れる。
作用
本発明に基づくデータ処理装置は、命令の実行アドレス
を保持するＰＣとＰＳＷと汎用レジスタを含むＣＰＵと
、ＣＰＵへの非同期的に処理要求を発生する割り込み要
求発生回路と、割り込み要求発生回路からの割り込み要
求を制御する割り込み要求制御装置と、データメモリを
有し、割り込み要求発生回路はＰＣとＰＳＷをデータメ
モリ上に退避した後所定アドレスへ分岐する第１のデー
タ処理の起動を要求する第１の処理要求、またはＰＣと
ＰＳＷと汎用レジスタの内容を保持したまま所定のデー
タ処理を行う第２のデータ処理の起動を要求する第２の
処理要求を選択的に発生し、データメモリは、第２のデ
ータ処理を制御する割り込み制御情報群を含み、割り込
み制御回路は、第１と第２の処理要求を制御すると共に
ＣＰＵに割り込み要求信号を出力し、ＣＰＵは、この割
り込み制御信号の制御により命令実行処理を中断し、第
１のデータ処理または第２のデータ処理を選択的に起動
し、この第１または第２のデータ処理が終了した後は再
び前記命令処理に戻ると共に、同ＣＰＵは、割り込み制
御情報群により第２のデーり処理を連続的に実行するこ
とを大きな特徴としている。
を保持するＰＣとＰＳＷと汎用レジスタを含むＣＰＵと
、ＣＰＵへの非同期的に処理要求を発生する割り込み要
求発生回路と、割り込み要求発生回路からの割り込み要
求を制御する割り込み要求制御装置と、データメモリを
有し、割り込み要求発生回路はＰＣとＰＳＷをデータメ
モリ上に退避した後所定アドレスへ分岐する第１のデー
タ処理の起動を要求する第１の処理要求、またはＰＣと
ＰＳＷと汎用レジスタの内容を保持したまま所定のデー
タ処理を行う第２のデータ処理の起動を要求する第２の
処理要求を選択的に発生し、データメモリは、第２のデ
ータ処理を制御する割り込み制御情報群を含み、割り込
み制御回路は、第１と第２の処理要求を制御すると共に
ＣＰＵに割り込み要求信号を出力し、ＣＰＵは、この割
り込み制御信号の制御により命令実行処理を中断し、第
１のデータ処理または第２のデータ処理を選択的に起動
し、この第１または第２のデータ処理が終了した後は再
び前記命令処理に戻ると共に、同ＣＰＵは、割り込み制
御情報群により第２のデーり処理を連続的に実行するこ
とを大きな特徴としている。
尚、本明細書では、上記のＰＣＳＰＳＷ、汎用レジスタ
の内容を保持したまま起動される第２のデータ処理を以
下マクロサービス処理と記す。
の内容を保持したまま起動される第２のデータ処理を以
下マクロサービス処理と記す。
以下に図面を参照して本発明をより具体的に詳述するが
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら限定するものではない。
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら限定するものではない。
実施例１
第１図は、本発明に従って構成されたデータ処理装置の
構成を示す図である。
構成を示す図である。
割り込みソース４００は、ＩＮＴＣ１０２を介してＣＰ
０１０１に対して割り込み要求を発生する。尚、実際
には割り込みソースは複数個存在することが一般的であ
るが、本実施例では割り込みソース全部を１つの割り込
みソースとして図示している。
０１０１に対して割り込み要求を発生する。尚、実際
には割り込みソースは複数個存在することが一般的であ
るが、本実施例では割り込みソース全部を１つの割り込
みソースとして図示している。
ＩＮＴＣ１０２は、割り込みソースから発生する割り込
み要求毎に使用する要求フラグ１０３．−１と形態指定
フラグ１０３−２とを備えている。また、ＩＮＴＣ１０
２は、割り込み要求フラグ１０３、−１がセット状態で
あり且つ形態指定フラグ１０３−２がセット状態の場合
にマクロサービス処理要求を、一方、割り込み要求フラ
グ１０３−１がセット状態であり且つ形態指定フラグ１
０３−２がクリア状態の場合には従来の割り込み処理要
求をそれぞれ指定する。
み要求毎に使用する要求フラグ１０３．−１と形態指定
フラグ１０３−２とを備えている。また、ＩＮＴＣ１０
２は、割り込み要求フラグ１０３、−１がセット状態で
あり且つ形態指定フラグ１０３−２がセット状態の場合
にマクロサービス処理要求を、一方、割り込み要求フラ
グ１０３−１がセット状態であり且つ形態指定フラグ１
０３−２がクリア状態の場合には従来の割り込み処理要
求をそれぞれ指定する。
割り込み要求フラグ１０３−１は、ＣＰＵｌ０Ｉによる
割り込み要求の受付けにより後述するＣＲＱ信号１０４
−１に同期してクリアされる。また、形態指定フラグ１
０３−２は、後述するＣＭＥ信号１０４−２に同期して
クリアされる。さらに、後述ｖＣＲＤ信号１０５に同期
してアドレスバス４０６上に割り込みベクタアドレスま
たはマクロサービス制御ワード格納アドレスを出力する
。
割り込み要求の受付けにより後述するＣＲＱ信号１０４
−１に同期してクリアされる。また、形態指定フラグ１
０３−２は、後述するＣＭＥ信号１０４−２に同期して
クリアされる。さらに、後述ｖＣＲＤ信号１０５に同期
してアドレスバス４０６上に割り込みベクタアドレスま
たはマクロサービス制御ワード格納アドレスを出力する
。
ＩＮＴＣ１０２は、複数の割り込みソースから人力する
マクロサービス要求信号と割り込み処理要求の中から各
時点での最も優先順位の高い処理要求を選択してＣＰ
［１０１に対して通知するが、ここでは優先順位指定に
関するタイミング制御回路は図示していない。
マクロサービス要求信号と割り込み処理要求の中から各
時点での最も優先順位の高い処理要求を選択してＣＰ
［１０１に対して通知するが、ここでは優先順位指定に
関するタイミング制御回路は図示していない。
ＣＰＵｌ０Ｉ は、テンポラリレジスタ１０１−１、Ａ
ＬＵＩＯＩ−２、汎用レジスタ１０１−３、命令レジス
タ１０１−４、ＰＣｌｏｌ−５、ＰＳＷＩＯＩ−６、タ
イミング制御回路１０１−７を備えており、通常はタイ
ミング制御回路１０１−７の制御の下に命令処理を行い
、各命令処理の最後のタイミングで割り込み要求信号１
０４−１と形態指定信号１０４−２のサンプル処理を行
う。
ＬＵＩＯＩ−２、汎用レジスタ１０１−３、命令レジス
タ１０１−４、ＰＣｌｏｌ−５、ＰＳＷＩＯＩ−６、タ
イミング制御回路１０１−７を備えており、通常はタイ
ミング制御回路１０１−７の制御の下に命令処理を行い
、各命令処理の最後のタイミングで割り込み要求信号１
０４−１と形態指定信号１０４−２のサンプル処理を行
う。
即ち、割り込み要求信号１０４−１がアクティブ状態で
あり且つ形態指定信号１０４−２がロウレベルであるこ
とを検出した場合には、ＰＳＷＩＯＩ −６とＰＣＩＯ
Ｉ−５との内容がデータメモリ１０９へ退避され、続い
て所定割り込みベクタへ分岐する処理が実行される。ま
た割り込み要求信号１０４−１がアクティブ状態であり
且つ形態指定信号１０４−２がハイレベルであることを
検出した場合は、ＰＳＷｌｏｌ”−６、ＰＣＩＯＩ−５
および汎用レジスタ１０１−３の内容を保持したままマ
クロサービス処理が実行される。更に、プログラムメモ
！Ｊ４０８はＣＰＵｌ０Ｉが実行するプログラムを格納
しており、また、データメモリ１０９は処理データの格
納用メモリであり、この本発明に係るデータ処理装置の
制御データブロックを含んでいる。
あり且つ形態指定信号１０４−２がロウレベルであるこ
とを検出した場合には、ＰＳＷＩＯＩ −６とＰＣＩＯ
Ｉ−５との内容がデータメモリ１０９へ退避され、続い
て所定割り込みベクタへ分岐する処理が実行される。ま
た割り込み要求信号１０４−１がアクティブ状態であり
且つ形態指定信号１０４−２がハイレベルであることを
検出した場合は、ＰＳＷｌｏｌ”−６、ＰＣＩＯＩ−５
および汎用レジスタ１０１−３の内容を保持したままマ
クロサービス処理が実行される。更に、プログラムメモ
！Ｊ４０８はＣＰＵｌ０Ｉが実行するプログラムを格納
しており、また、データメモリ１０９は処理データの格
納用メモリであり、この本発明に係るデータ処理装置の
制御データブロックを含んでいる。
尚、ＣＰＵｌ０Ｉ、プログラムメモリ４０８、データメ
モリ１０９およびＩＮＴＣ１０２は、それぞれデータバ
ス４１０並びにアドレスバス４０６で相互に接続されて
おり、ＩＮＴＣ１０２からタイミング制御回路１０ｔ−
７へは割り込み要求フラグ１０４−１の内容を示す割り
込み要求信号１０７−１と形態指定フラグ１０３−２の
内容を示す形態指定信号１０７２が、またタイミング制
御回路１０１−７からＩＮＴＣ１０２へはＣＲＱ信号１
０４−１とＣＭＥ信号１０４−２とＶＣＲＤ信号１０５
がそれぞれ出力されている。
モリ１０９およびＩＮＴＣ１０２は、それぞれデータバ
ス４１０並びにアドレスバス４０６で相互に接続されて
おり、ＩＮＴＣ１０２からタイミング制御回路１０ｔ−
７へは割り込み要求フラグ１０４−１の内容を示す割り
込み要求信号１０７−１と形態指定フラグ１０３−２の
内容を示す形態指定信号１０７２が、またタイミング制
御回路１０１−７からＩＮＴＣ１０２へはＣＲＱ信号１
０４−１とＣＭＥ信号１０４−２とＶＣＲＤ信号１０５
がそれぞれ出力されている。
以下に、上述のように構成された本発明に係るデータ処
理装置の動作について説明する。
理装置の動作について説明する。
通常の動作では、ＣＰ ＵＩＯＩは、ＰＣＩＯＩ−５の
内容をアドレスバス４０６上に出力し、プログラムメモ
リ４０８ 内の指定アドレスロケーションから命令コー
ドをデータバス４１０経由で読み出してＩＲＩＯＩ−４
に設定することにより、タイミング制御回路１０１−７
がＡＬＵＩＯＩ−２や汎用レジスフ１０１−３などの各
ハードウェアのタイミング制御を行う。
内容をアドレスバス４０６上に出力し、プログラムメモ
リ４０８ 内の指定アドレスロケーションから命令コー
ドをデータバス４１０経由で読み出してＩＲＩＯＩ−４
に設定することにより、タイミング制御回路１０１−７
がＡＬＵＩＯＩ−２や汎用レジスフ１０１−３などの各
ハードウェアのタイミング制御を行う。
タイミング制御回路１０１−７は、次の命令コードの読
み出し、アドレスロケーションを生成するためにＰＣＩ
ＯＩ−５の内容を命令コード語長分だけ加算処理を行う
。更に、命令処理の最後のタイミングで割り込み要求信
号１０７−１をサンプルし、割り込み要求を検出しなか
った場合には、再びＰＣＩＯＬ−５の内容をアドレスバ
ス４０６上に出力してプログラムメモリ４０８から命令
コードを読み出し次の命令処理を行う。
み出し、アドレスロケーションを生成するためにＰＣＩ
ＯＩ−５の内容を命令コード語長分だけ加算処理を行う
。更に、命令処理の最後のタイミングで割り込み要求信
号１０７−１をサンプルし、割り込み要求を検出しなか
った場合には、再びＰＣＩＯＬ−５の内容をアドレスバ
ス４０６上に出力してプログラムメモリ４０８から命令
コードを読み出し次の命令処理を行う。
次に割り込み要求が発生した場合の動作を説明する。
タイミング制御回路１０１−７が、命令処理の最後のタ
イミング割り込み要求信号１０７−１がアクティブ状態
であり且つ形態指定信号１０７−２がロウレベルである
ことを検出すると、ＩＲＩＯＩ −４に強制的に通常の
割り込み処理コードを設定し、割り込み処理に移行する
。この割り込み処理ではタイミング制御回路１０１−７
は、ＰＣＩＯＩ−５とＰＳＷＩＯＩ−６とを、データバ
ス４１０を介してデータメモ１月０９ に退避し、続い
てＶ ＣＲＤ１０５をアクティブにして割り込みベクタ
の読み出しを行う。ここで、ＩＮＴＣ１０２は、ＶＣＲ
Ｄ１０５ に同期して、アドレスバス４０６上に割り込
みベクタ情報を出力し、タイミング制御回路１０ｍ−７
は、アドレスバス４０６上のベクタを読み込んでＰＣＩ
ＯＬ−５に設定し、ベクタアドレスへ分岐して割り込み
処理ルーチンの実行を開始する。
イミング割り込み要求信号１０７−１がアクティブ状態
であり且つ形態指定信号１０７−２がロウレベルである
ことを検出すると、ＩＲＩＯＩ −４に強制的に通常の
割り込み処理コードを設定し、割り込み処理に移行する
。この割り込み処理ではタイミング制御回路１０１−７
は、ＰＣＩＯＩ−５とＰＳＷＩＯＩ−６とを、データバ
ス４１０を介してデータメモ１月０９ に退避し、続い
てＶ ＣＲＤ１０５をアクティブにして割り込みベクタ
の読み出しを行う。ここで、ＩＮＴＣ１０２は、ＶＣＲ
Ｄ１０５ に同期して、アドレスバス４０６上に割り込
みベクタ情報を出力し、タイミング制御回路１０ｍ−７
は、アドレスバス４０６上のベクタを読み込んでＰＣＩ
ＯＬ−５に設定し、ベクタアドレスへ分岐して割り込み
処理ルーチンの実行を開始する。
次に本発明に係るデータ処理装置の特徴的な機能である
マクロサービス処理での動作を説明する。
マクロサービス処理での動作を説明する。
尚、このマクロサービス処理に際し、データメモリ１０
９上には、後述の第２図に示すような制御情報が予め設
定されているものとする。
９上には、後述の第２図に示すような制御情報が予め設
定されているものとする。
即ち、第２図は、本発明に係るデータ処理装置における
データメモリの割りっけを示す図である。
データメモリの割りっけを示す図である。
ここで、マクロサービス制御ワード２００ はデータメ
モ１月０９上にマクロサービス要求数に相当するだけ設
定され、ｌマクロサービス要求に対して制御情報２００
−１と後述のマクロサービスコマンドワードのベースア
ドレス２００−２の２バイトで構成される。即ち、受は
付けられたマクロサービス要求に対応するマクロサービ
ス制御ワード２００がＩＮＴＣ１０２により直接アドレ
ス指定される。
モ１月０９上にマクロサービス要求数に相当するだけ設
定され、ｌマクロサービス要求に対して制御情報２００
−１と後述のマクロサービスコマンドワードのベースア
ドレス２００−２の２バイトで構成される。即ち、受は
付けられたマクロサービス要求に対応するマクロサービ
ス制御ワード２００がＩＮＴＣ１０２により直接アドレ
ス指定される。
マクロサービスコマンドロック２０１ は、複数のマク
ロサービスコマンドワード２０２．２０３・・・・から
構成され、１マクロサービス処理に対してマクロサービ
スモード情報２０２−１．２０３−１・・・・とメモリ
ポインタ情報２０２−２．２０３−２・・・・との２バ
イトで構成される。マクロサービスコマンドブロック２
０１のベースアドレスは、マクロサービス制御ワード２
００内に含まれるベースアドレス情報２００−２で指定
される。尚、メモリポインタ２０２−２．２０３−２・
・・・は、マクロサービスで使用するバッファ領域のア
ドレスを指定する。
ロサービスコマンドワード２０２．２０３・・・・から
構成され、１マクロサービス処理に対してマクロサービ
スモード情報２０２−１．２０３−１・・・・とメモリ
ポインタ情報２０２−２．２０３−２・・・・との２バ
イトで構成される。マクロサービスコマンドブロック２
０１のベースアドレスは、マクロサービス制御ワード２
００内に含まれるベースアドレス情報２００−２で指定
される。尚、メモリポインタ２０２−２．２０３−２・
・・・は、マクロサービスで使用するバッファ領域のア
ドレスを指定する。
次に、上述のような構成の下ででつこうされるマクロサ
ービス動作について説明する。
ービス動作について説明する。
タイミング制御回路１０ｍ−７は、命令処理の最後のタ
イミングで割り込み要求信号１０７−１がアクティブ状
態で、かつ形態指定信号１０７−２がハイレベルである
のを検出すると、ＩＲＩＯ−４に強制的にマクロサービ
ス処理コードを設定し、以下に説明する手順でマクロサ
ービス処理を開始する。
イミングで割り込み要求信号１０７−１がアクティブ状
態で、かつ形態指定信号１０７−２がハイレベルである
のを検出すると、ＩＲＩＯ−４に強制的にマクロサービ
ス処理コードを設定し、以下に説明する手順でマクロサ
ービス処理を開始する。
１−■ タイミング制御回路１０１−７は、ＶＣＲＤ１
０５をアクティブにする。
０５をアクティブにする。
ＩＮＴＣ１０２は、タイミング制御和回路１０１７から
出力されるＶＣＲＤ１０５に同期して、アドレスバス４
０６上にデータメモリ１０９内のマクロサービス制御ワ
ード格納アドレスを出力する。
出力されるＶＣＲＤ１０５に同期して、アドレスバス４
０６上にデータメモリ１０９内のマクロサービス制御ワ
ード格納アドレスを出力する。
１−■ タイミング制御回路１０１−７は、アドレスバ
ス４０６上に出力されたマクロサービス制御ワード格納
アドレス情報を読み込む。
ス４０６上に出力されたマクロサービス制御ワード格納
アドレス情報を読み込む。
タイミング制御回路１０１−７は、マクロサービス制御
ワード格納アドレス情報に基づいてデータメモリ１０９
からマクロサービス制御ワード２００．を読み出す。マ
クロサービス制御ワード２００内の制御情報２００−１
は、ＩＲＩＯＩ−４に転送され、タイミング制御回路１
０１−７は以下に説明するマクロサービスの初期処理を
開始する。
ワード格納アドレス情報に基づいてデータメモリ１０９
からマクロサービス制御ワード２００．を読み出す。マ
クロサービス制御ワード２００内の制御情報２００−１
は、ＩＲＩＯＩ−４に転送され、タイミング制御回路１
０１−７は以下に説明するマクロサービスの初期処理を
開始する。
２−■ タイミング制御回路１０１−７は、ＩＲＩＯＩ
−４に設定される制御情報に基づき、このマクロサービ
ス制御ワード２００ に含まれるマクロサービスコマン
ドブロックのベースアドレス情報２００−２を、テンポ
ラリレジスタ１０１−１に格納すると共に、同アドレス
情報をアドレスバス４０６上に出力し、データメモ１１
１０９内のマクロサービスコマンドフロック２０１内の
マクロサービスコマンドワード２０２からマクロサービ
スモード情報２０２−１を読み出す。
−４に設定される制御情報に基づき、このマクロサービ
ス制御ワード２００ に含まれるマクロサービスコマン
ドブロックのベースアドレス情報２００−２を、テンポ
ラリレジスタ１０１−１に格納すると共に、同アドレス
情報をアドレスバス４０６上に出力し、データメモ１１
１０９内のマクロサービスコマンドフロック２０１内の
マクロサービスコマンドワード２０２からマクロサービ
スモード情報２０２−１を読み出す。
２−■ ＩＲＩＯＩ−７内にマクロサービスモード情報
２０２−１を設定することにより所定のマクロサービス
処理を開始する。
２０２−１を設定することにより所定のマクロサービス
処理を開始する。
以上の処理によりマクロサービス処理が開始される。
尚、マクロサービス処理例としては、ＣＰＵ１０１内の
ＰＳＷｌｏｌ−６や汎用レジスタ１０１−３の内容を保
持したまま、マクロサービスコマンドワード２０２ 内
に設定されるメモリポインタ２０２−２で指定されるバ
ッファ領域２０４とマクロサービス要求が発生した割り
込みソース４００間でのデータ転送などが挙げられる。
ＰＳＷｌｏｌ−６や汎用レジスタ１０１−３の内容を保
持したまま、マクロサービスコマンドワード２０２ 内
に設定されるメモリポインタ２０２−２で指定されるバ
ッファ領域２０４とマクロサービス要求が発生した割り
込みソース４００間でのデータ転送などが挙げられる。
さて、ひとつのマクロサービス処理を終了すると次のマ
クロサービス処理の準備として以下の処理を行う。
クロサービス処理の準備として以下の処理を行う。
３−■ テンポラリレジスタ１０１−１内に格納さレル
マクロサービスコマンドブロックのベースアドレス情報
２００−２を１ワ一ド分更ＭＬ、再び、マクロサービス
コマンドブロック２０１内の更新されたマクロサービス
コマンドワード２０３内に含まれる新しいマクロサービ
スモード情報２０３−１を読み出す。
マクロサービスコマンドブロックのベースアドレス情報
２００−２を１ワ一ド分更ＭＬ、再び、マクロサービス
コマンドブロック２０１内の更新されたマクロサービス
コマンドワード２０３内に含まれる新しいマクロサービ
スモード情報２０３−１を読み出す。
３−■ ＩＲＩＯＩ−４内にマクロサービスモード情報
２０３−１を設定することにより次のマクロサービス処
理を開始する。
２０３−１を設定することにより次のマクロサービス処
理を開始する。
以上説明したように、マクロサービスコマンドブロック
２０１からのマクロサービスモード情報２０２−Ｌ２０
３−１・・・・・の読み出しと実行により一連のマクロ
サービス処理が実行され、上記の３−■、３−■の処理
を繰り返して、マクロサービスモード情報として終了コ
ードの読み出すことにより一連のマクロサービス処理の
終了処理に移行する。即ち、３−■で示すＩＲＩＯＩ−
４へのマクロサービス終了コードの設定により、以下に
示すマクロサービスの最終処理を行い、一連のマクロサ
ービス処理を終了し、通常の命令処理に移行する。
２０１からのマクロサービスモード情報２０２−Ｌ２０
３−１・・・・・の読み出しと実行により一連のマクロ
サービス処理が実行され、上記の３−■、３−■の処理
を繰り返して、マクロサービスモード情報として終了コ
ードの読み出すことにより一連のマクロサービス処理の
終了処理に移行する。即ち、３−■で示すＩＲＩＯＩ−
４へのマクロサービス終了コードの設定により、以下に
示すマクロサービスの最終処理を行い、一連のマクロサ
ービス処理を終了し、通常の命令処理に移行する。
４−■ マクロサービスの終了をＩＮＴＣ１０２へ通知
するため、ＣＲＱ信号１０４−１をアクティブにし、割
り込み要求フラグ１０３−１をクリアする。
するため、ＣＲＱ信号１０４−１をアクティブにし、割
り込み要求フラグ１０３−１をクリアする。
４−■ マクロサービス処理に応じてＣＭＥ信号１０４
−２をアクティブにすることにより、割り込み要求フラ
グ１０３−１をセット状態のまま、形態指定フラグ１０
３−２をクリアする。この場合には、マクロサービス要
求処理の完了の後、割り込み要求が継続してＣＰ ＵＩ
ＯＩに入力するため、ＣＰＵｌ０Ｉは割り込み処理を開
始する。
−２をアクティブにすることにより、割り込み要求フラ
グ１０３−１をセット状態のまま、形態指定フラグ１０
３−２をクリアする。この場合には、マクロサービス要
求処理の完了の後、割り込み要求が継続してＣＰ ＵＩ
ＯＩに入力するため、ＣＰＵｌ０Ｉは割り込み処理を開
始する。
実施例２
第３図は、本発明に係るデータ処理装置の他の実施態様
を説明する図であり、実施例１の第２図に対応している
。尚、ハードウェアの構成については実施例１と共通で
ある。
を説明する図であり、実施例１の第２図に対応している
。尚、ハードウェアの構成については実施例１と共通で
ある。
第３図に示すように、本実施例は、データメモ１Ｊ１０
９上のマクロサービスコマンドブロック２０１の最後の
データが分岐コマンドであること以外は実施例１と同様
である。即ち、マクロサービスコマンドブロック３０１
は、複数のマクロサービスコマンドワード３０２．３０
２・・・・・から構成され、つのマクロサービスコマン
ドワードは、１マクロサービス処理に対してマクロサー
ビスモード情報３０２−１．３０３−２ ・・・・・
とメモリポインタ情報３０２−１．３０３−２ ・・・
・・の２バイトで構成される。ここで、分岐コマンドは
マクロサービス理に於けるコマンドブロックの分岐処理
を指定する情？［ｌｌ３０４−１と、分岐先のマクロサ
ービスコマンドブロックの先頭アドレス情報３０４−２
の２バイトとから構成される。尚、メモリポインタ３０
２−１．３０３−２・・・・・は、第１の実施例と同様
マクロサービスで使用するバッファ領域のアドレスを指
定する。
９上のマクロサービスコマンドブロック２０１の最後の
データが分岐コマンドであること以外は実施例１と同様
である。即ち、マクロサービスコマンドブロック３０１
は、複数のマクロサービスコマンドワード３０２．３０
２・・・・・から構成され、つのマクロサービスコマン
ドワードは、１マクロサービス処理に対してマクロサー
ビスモード情報３０２−１．３０３−２ ・・・・・
とメモリポインタ情報３０２−１．３０３−２ ・・・
・・の２バイトで構成される。ここで、分岐コマンドは
マクロサービス理に於けるコマンドブロックの分岐処理
を指定する情？［ｌｌ３０４−１と、分岐先のマクロサ
ービスコマンドブロックの先頭アドレス情報３０４−２
の２バイトとから構成される。尚、メモリポインタ３０
２−１．３０３−２・・・・・は、第１の実施例と同様
マクロサービスで使用するバッファ領域のアドレスを指
定する。
ＣＰＵのタイミング制御回路におけるマクロサービス要
求の検出処理、割り込み要求の検出処理、マクロサービ
ス処理および割り込み処理の起動条件は実施例１と同様
である。また、マクロサービス要求を受付けやマクロサ
ービスコマンドブロックからコマンドワードを読み出し
は、実施例１と同様に、以下に示す手順で処理を進める
。
求の検出処理、割り込み要求の検出処理、マクロサービ
ス処理および割り込み処理の起動条件は実施例１と同様
である。また、マクロサービス要求を受付けやマクロサ
ービスコマンドブロックからコマンドワードを読み出し
は、実施例１と同様に、以下に示す手順で処理を進める
。
３−■ テンポラリレジスタ１０１−１内に格納さレル
マクロサービスコマンドブロック３０１のアドレス情報
を１ワード分更新し、再びマクロサービスコマンドブロ
ック３０１内）更新されたマクロサービスコマンドワー
ド３０３内に含まれる新しいマクロサービスモード情報
３０３−１を読み出す。
マクロサービスコマンドブロック３０１のアドレス情報
を１ワード分更新し、再びマクロサービスコマンドブロ
ック３０１内）更新されたマクロサービスコマンドワー
ド３０３内に含まれる新しいマクロサービスモード情報
３０３−１を読み出す。
３−■ ＩＲＩＯＩ−４内にマクロサービスモード情報
３０３−１を設定することにより次のマクロサービス処
理を開始する。
３０３−１を設定することにより次のマクロサービス処
理を開始する。
以上説明したように、マクロサービスコマンドブロック
３０１ からのマクロサービスモード情報の読み出しと
実行により一連のマクロサービス処理を実行するが、分
岐コマンドを読み込んだ場合には、以下に示すコマンド
の分岐処理を行う。
３０１ からのマクロサービスモード情報の読み出しと
実行により一連のマクロサービス処理を実行するが、分
岐コマンドを読み込んだ場合には、以下に示すコマンド
の分岐処理を行う。
４−■ マクロサービスコマンドブロック２０１内に含
まれる分岐コマンド情報３０４−１を読み出し、ＩＲＩ
ＯＩ−４に設定する。
まれる分岐コマンド情報３０４−１を読み出し、ＩＲＩ
ＯＩ−４に設定する。
４−■ タイミング制御回路１０１−７は、ＩＲＩＯＩ
−４内の分岐コマンド情報に基づき、分岐先のマクロサ
ービスコマンドブロック３１０のアドレス情報３０４−
２を読み出す。
−４内の分岐コマンド情報に基づき、分岐先のマクロサ
ービスコマンドブロック３１０のアドレス情報３０４−
２を読み出す。
４−■ 新シいマクロサービスコマンドブロック３１０
カラマクロサービスコマンドワード３１１を読み出し、
その中に含まれるマクロサービスモード情報３１１−１
をＩＲＩＯＩ−４に設定することにより新たなマクロサ
ービスコマンドブロック３１０ に於ける一連のマクロ
サービス処理を開始する。
カラマクロサービスコマンドワード３１１を読み出し、
その中に含まれるマクロサービスモード情報３１１−１
をＩＲＩＯＩ−４に設定することにより新たなマクロサ
ービスコマンドブロック３１０ に於ける一連のマクロ
サービス処理を開始する。
以下、実施例１と同様マクロサービスコマンドワード３
１１．３１２・・・・・を読み出して、上記の３−■、
３−■の処理を繰り返し、複数のマクロサービス制御ブ
ロック間に及ぶマクロサービス処理を連続的に処理して
いく。また、第１の実施例間［、Ｉ ＲＩＯＩ −４へ
のマクロサービス終了コードの設定によりマクロサービ
スの最終処理を行い、一連のマクロサービス処理を終了
して命令処理に移行する。
１１．３１２・・・・・を読み出して、上記の３−■、
３−■の処理を繰り返し、複数のマクロサービス制御ブ
ロック間に及ぶマクロサービス処理を連続的に処理して
いく。また、第１の実施例間［、Ｉ ＲＩＯＩ −４へ
のマクロサービス終了コードの設定によりマクロサービ
スの最終処理を行い、一連のマクロサービス処理を終了
して命令処理に移行する。
発明の詳細
な説明したように、本発明によれば、マクロサービスコ
マンドブロック内に必要なマクロサービスを起動するた
めの複数個のマクロサービス制御コマンドを設定するこ
とにより、単一のマクロサービス要求で複数の必要処理
をプログラマブルに設定することができる。
マンドブロック内に必要なマクロサービスを起動するた
めの複数個のマクロサービス制御コマンドを設定するこ
とにより、単一のマクロサービス要求で複数の必要処理
をプログラマブルに設定することができる。
更に、本発明に係るデータ処理装置では、上述の一連の
処理を連続的に処理することができ、ＰＳＷやその他の
実行環境の退避処理、設定処理を削除することが可能で
ある。従って、割り込み要求発生時のＣＰＵの処理能力
低下を回避することができる。
処理を連続的に処理することができ、ＰＳＷやその他の
実行環境の退避処理、設定処理を削除することが可能で
ある。従って、割り込み要求発生時のＣＰＵの処理能力
低下を回避することができる。
第１図は、本発明に従うデータ処理装置の構成を示すブ
ロック図であり、 第２図は、第１図に示した装置におけるデータメモリ内
の割りっけを示す図であり、 第３図は、本発明に係るデータ処理装置の他の態様にお
けるデータメモリ内の割りっけを示す図であり、 第４図は、従来のデータ処理装置の構成を示すブロック
図である。 〔主な参照番号〕 ４００ ・・・・・割り込みソース、４０１．１０１
・・ＩＮＴＣ。 ４０２．１０２ ・・ｃｐｕ。 ４０３．１０３−１・・割り込み要求フラグ、１０３−
２・・・形態指定フラグ、 ４０４．１０４−１・・ＣＲＱ信号、 １０４−２・・・ＣＭＥ信号、 ４０５．１０５ ・・ＶＣＲＤ信号、４０６ ・・
・・・アドレスバス、 ４０７．１０７−１・・割り込み要求信号、１０７−２
・・・形態指定信号、 ４０８ ・ ・ ・・・プログラムメモリ、４０９．
１０９ ・・データメモリ、４１０ ・・・・・デ
ータバス、 ４０１− Ｌ １０１−１・・テンポラリレジスタ、４
０１−２．１０１−２・・算術論理演算ユニット、４０
１−３．１ｏｔ−３・・汎用レジスタ、４．１０１ −５．１０１ ６．１０１ −７．１０１ １Ｒ。 ＰＣ。 ＰＳ’ｖＶ。 タイミング制（和回路
ロック図であり、 第２図は、第１図に示した装置におけるデータメモリ内
の割りっけを示す図であり、 第３図は、本発明に係るデータ処理装置の他の態様にお
けるデータメモリ内の割りっけを示す図であり、 第４図は、従来のデータ処理装置の構成を示すブロック
図である。 〔主な参照番号〕 ４００ ・・・・・割り込みソース、４０１．１０１
・・ＩＮＴＣ。 ４０２．１０２ ・・ｃｐｕ。 ４０３．１０３−１・・割り込み要求フラグ、１０３−
２・・・形態指定フラグ、 ４０４．１０４−１・・ＣＲＱ信号、 １０４−２・・・ＣＭＥ信号、 ４０５．１０５ ・・ＶＣＲＤ信号、４０６ ・・
・・・アドレスバス、 ４０７．１０７−１・・割り込み要求信号、１０７−２
・・・形態指定信号、 ４０８ ・ ・ ・・・プログラムメモリ、４０９．
１０９ ・・データメモリ、４１０ ・・・・・デ
ータバス、 ４０１− Ｌ １０１−１・・テンポラリレジスタ、４
０１−２．１０１−２・・算術論理演算ユニット、４０
１−３．１ｏｔ−３・・汎用レジスタ、４．１０１ −５．１０１ ６．１０１ −７．１０１ １Ｒ。 ＰＣ。 ＰＳ’ｖＶ。 タイミング制（和回路
Claims (1)
- 【特許請求の範囲】 命令の実行アドレスを保持するプログラムカウンタ、プ
ログラムの実行状態を保持するプログラムステータスワ
ードおよび高速記憶手段を備えた中央処理装置と、該中
央処理装置に対して非同期的に処理要求を発生する割り
込み要求発生回路と、該割り込み要求発生回路からの割
り込み要求を制御する割り込み制御回路と、データメモ
リとを有するデータ処理装置において、 前記割り込み要求発生回路が、前記プログラムカウンタ
と前記プログラムステータスワードとを前記データメモ
リ上に退避した後、動作を所定アドレスへ分岐する第１
のデータ処理の起動を要求する第１の処理要求と、前記
プログラムカウンタと前記プログラムステータスワード
と前記高速記憶手段との各内容を保持したまま所定の第
２のデータ処理の起動を要求する第２の処理要求とを選
択的に発生するように設定されており、 前記データメモリが、前記第２のデータ処理を制御する
割り込み制御情報群を格納し、 前記割り込み制御回路が、前記第１および第２の処理要
求を制御すると共に、前記中央処理装置に割り込み要求
信号を出力するように構成されており、 前記中央処理装置が、該割り込み制御信号の制御により
命令実行処理を中断し、前記第１または 第２のデータ
処理を選択的に起動し、起動されたデータ処理が終了し
た後後再び該命令処理を行うと共に、前記第２のデータ
処理を前記割り込み制御情報群により連続的に実行する
ことを特徴とするデータ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162970A JPH0212432A (ja) | 1988-06-30 | 1988-06-30 | データ処理装置 |
| DE68926266T DE68926266T2 (de) | 1988-06-30 | 1989-06-30 | Datenprozessor mit der Fähigkeit, Unterbrechungen mit hoher Geschwindigkeit zu verarbeiten |
| EP89111983A EP0349004B1 (en) | 1988-06-30 | 1989-06-30 | Data processor capable of treating interrupt at a high speed |
| US07/944,712 US5367676A (en) | 1988-06-30 | 1992-09-11 | Data processor for multiple macro-service processings based on a single macro-service request |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162970A JPH0212432A (ja) | 1988-06-30 | 1988-06-30 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212432A true JPH0212432A (ja) | 1990-01-17 |
Family
ID=15764739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162970A Pending JPH0212432A (ja) | 1988-06-30 | 1988-06-30 | データ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5367676A (ja) |
| EP (1) | EP0349004B1 (ja) |
| JP (1) | JPH0212432A (ja) |
| DE (1) | DE68926266T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950014373B1 (ko) * | 1990-11-02 | 1995-11-25 | 니뽄 덴끼 가부시끼 가이샤 | 인터럽트 제어기 |
| JP3067253B2 (ja) * | 1991-04-26 | 2000-07-17 | 日本電気株式会社 | データ処理装置 |
| EP0533361A1 (en) * | 1991-09-17 | 1993-03-24 | NCR International, Inc. | Interrupt handling in a computer system |
| JP3172214B2 (ja) * | 1991-09-30 | 2001-06-04 | 富士通株式会社 | 状態モード設定方式 |
| JPH07105031A (ja) * | 1993-09-20 | 1995-04-21 | Internatl Business Mach Corp <Ibm> | 多重プロセッサ・コンピュータ・システム内で割込み情報を伝えるための方法および装置 |
| US5490272A (en) * | 1994-01-28 | 1996-02-06 | International Business Machines Corporation | Method and apparatus for creating multithreaded time slices in a multitasking operating system |
| US5664156A (en) * | 1994-09-16 | 1997-09-02 | Philips Electronics North America Corporation | Microcontroller with a reconfigurable program status word |
| JP3323009B2 (ja) * | 1994-09-29 | 2002-09-09 | 日本電気株式会社 | データ処理装置 |
| JPH08305585A (ja) * | 1995-05-11 | 1996-11-22 | Matsushita Electric Ind Co Ltd | 割込制御装置 |
| JP3141787B2 (ja) * | 1996-08-28 | 2001-03-05 | 日本電気株式会社 | マイクロコンピュータ |
| US20070218243A1 (en) * | 2006-03-14 | 2007-09-20 | Mak Shu W | Engineered handrail |
| WO2009072605A1 (ja) * | 2007-12-06 | 2009-06-11 | Nec Corporation | アレイプロセッサ向けアドレス生成装置と方法並びにアレイプロセッサ |
| US10067892B2 (en) * | 2015-03-06 | 2018-09-04 | Microchip Technology Incorporated | Microcontroller or microprocessor with dual mode interrupt |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4434461A (en) * | 1980-09-15 | 1984-02-28 | Motorola, Inc. | Microprocessor with duplicate registers for processing interrupts |
| DE3587643T2 (de) * | 1984-03-02 | 1994-03-24 | Nippon Electric Co | Informationsverarbeitungseinheit mit Unterbrechungsfunktion. |
| JPH074947B2 (ja) * | 1984-12-03 | 1995-01-25 | 日本電気株式会社 | ドットパターン出力装置 |
| JPS63118949A (ja) * | 1986-11-07 | 1988-05-23 | Nec Corp | 情報処理装置 |
| US4930068A (en) * | 1986-11-07 | 1990-05-29 | Nec Corporation | Data processor having different interrupt processing modes |
| US4969090A (en) * | 1987-09-11 | 1990-11-06 | Beehive International | Program routine vectoring circuit for selectively using either stored interupt instructions or incoming interupt handling instructions |
| DE3852928T2 (de) * | 1987-11-27 | 1995-10-05 | Nippon Electric Co | Datenprozessor mit A/D-Umsetzer, um mehrere analoge Eingabekanäle in Digitaldaten umzusetzen. |
-
1988
- 1988-06-30 JP JP63162970A patent/JPH0212432A/ja active Pending
-
1989
- 1989-06-30 EP EP89111983A patent/EP0349004B1/en not_active Expired - Lifetime
- 1989-06-30 DE DE68926266T patent/DE68926266T2/de not_active Expired - Fee Related
-
1992
- 1992-09-11 US US07/944,712 patent/US5367676A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE68926266T2 (de) | 1996-12-12 |
| EP0349004A3 (en) | 1992-05-20 |
| US5367676A (en) | 1994-11-22 |
| EP0349004B1 (en) | 1996-04-17 |
| DE68926266D1 (de) | 1996-05-23 |
| EP0349004A2 (en) | 1990-01-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1736871B1 (en) | System for executing code during operating system initialization | |
| US7856635B2 (en) | Dynamic address windowing on a PCI bus | |
| JP2000330806A (ja) | 計算機システム | |
| US5630074A (en) | Inter-program communication and scheduling method for personal computers | |
| JPH0212432A (ja) | データ処理装置 | |
| JPH10510078A (ja) | タイママネージャ | |
| US5713044A (en) | System for creating new group of chain descriptors by updating link value of last descriptor of group and rereading link value of the updating descriptor | |
| US7231512B2 (en) | Technique for reconstituting a pre-boot firmware environment after launch of an operating system | |
| JPS62221732A (ja) | 情報処理装置 | |
| JP2006146758A (ja) | コンピュータシステム | |
| EP1128275A2 (en) | Method and apparatus for controlling multiple processors using a serial bus | |
| JP3067253B2 (ja) | データ処理装置 | |
| JPH1185673A (ja) | 共有バスの制御方法とその装置 | |
| JPH06295289A (ja) | 複数計算機におけるブート方法 | |
| JP2001109698A (ja) | デバイスドライバ制御方法及びその装置 | |
| JPH04172551A (ja) | 情報処理装置 | |
| JPH06274436A (ja) | データ転送方式 | |
| JP2000132409A (ja) | 待ち状態のないタスクのスタック共有方式 | |
| JPH0752392B2 (ja) | データ処理装置 | |
| JPH10289196A (ja) | コンピュータおよびコンピュータにおける周辺デバイス制御データの転送方法 | |
| JPH02139633A (ja) | プロセス同期制御方式 | |
| JPH03257634A (ja) | プログラム並列実行方法とその装置 | |
| JPH10134013A (ja) | マルチｃｐｕシステム | |
| JP2003076559A (ja) | 情報処理装置 | |
| JPH06202888A (ja) | マイクロプロセッサー |