JPH08305325A - 画像表示装置 - Google Patents

画像表示装置

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JPH08305325A
JPH08305325A JP12942995A JP12942995A JPH08305325A JP H08305325 A JPH08305325 A JP H08305325A JP 12942995 A JP12942995 A JP 12942995A JP 12942995 A JP12942995 A JP 12942995A JP H08305325 A JPH08305325 A JP H08305325A
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Abstract

(57)【要約】 【目的】 大量の画像データを必要とする高解像度、大
画面の高速な表示を行う。 【構成】 スイッチング素子を有する画素が複数マトリ
ックス配置され、前記スイッチング素子のＯＮ／ＯＦＦ
を制御する走査線と、表示信号が出力される信号線とが
各画素に接続されている、アクティブマトリックス型の
画像表示装置であって、信号線ドライバ回路と、走査線
ドライバ回路のうちの少なくとも一方は複数設けられて
おり、前記信号線ドライバ回路と、前記走査線ドライバ
回路のうちの、少なくとも１つの信号線ドライバ回路
と、少なくとも１つの走査線ドライバ回路との一組によ
り構成される部分画像表示部が複数個構成され、前記部
分画像表示部の各々は、１フレームの画像の１部分を表
示し、前記複数個の部分画像表示部により、１フレーム
の画像全体の表示を行うことを特徴とする画像表示装
置。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、高速・多量の画像デ
ータを用いて、ハイビジョンＴＶ等の高画質の表示を行
うに適した画像表示装置、特に液晶電気光学表示装置に
関する。
【０００２】
【従来の技術】従来の画像表示を行うためのシステム構
成を図２０に示す。図２０において、従来技術は、ビデ
オカメラ等の画像読みとり装置（２００１）が、図の様
に、特定の画像（静止画、動画）を走査して得られたデ
ータを用いて、液晶電気光学装置等の画像表示装置（２
００２）において前記走査の通り表示していた。
【０００３】次に画像表示装置を、アクティブマトリッ
クス型液晶電気光学装置を例にとり、図２１を用いて説
明する。従来のアクティブマトリックス型液晶電気光学
装置は、図２１に示すようにゲート側ドライバ（走査線
ドライバ回路）（２１１６）と、ソース側ドライバ（信
号線ドライバ回路）（２１１５）と、複数の画素がマト
リクス配置された画素マトリックス（２１０５）が配置
されている。ソース側ドライバは、相補型の薄膜トラン
ジスタにより構成されたマスタ・スレーブ型のフリップ
・フロップからなるシフトレジスタ（２１０２）と、相
補型の薄膜トランジスタによるサンプリング回路（２１
０３）により構成されている。ゲート側ドライバは、相
補型の薄膜トランジスタにより構成されたマスタ・スレ
ーブ型のフリップ・フロップからなるシフトレジスタ
（２１０２）と相補型の薄膜トランジスタによるバッフ
ァ回路により構成されている。画素マトリックスは、画
素がアレイ状に配置されている。
【０００４】図２２に画素の構成を示す。図２２におい
て、ゲート電極（２２０２）、ソース電極（２２０
１）、ドレイン電極（２２０３）を有するＮ型薄膜トラ
ンジスタ（２２００）のソース電極（２２０１）には、
液晶素子（２２０４）および補助容量（２２０６）が接
続され、それぞれ、対向電極（２２０５）、接地（２２
０７）に接続されている。
【０００５】次に従来のアクティブマトリックス型液晶
電気光学装置の動作を説明する。まずゲート側ドライバ
の動作を説明する。ゲート側スタートパルスとゲート側
シフトクロックが入力されると、ゲート側シフトクロッ
クに同期してゲート信号線（２１０８）が、バッファ
（２１０７）を介して"L" レベルから"H" レベル、さら
に"L" レベルに変化していく。次にソース側ドライバの
動作を説明する。ソース側スタートパルスとソース側シ
フトクロックが入力されると、サンプリング信号線（２
１１７）がソース側シフトクロックに同期して、順番
に"L" レベルから"H" レベル、さらに"L" レベルに変化
していき、その信号によってＲＧＢアナログ信号線（２
１１０）より入力された画像信号がサンプリングされ、
ソース信号線に画像データを供給する。全体の動作とし
ては、１水平方向にデータを書くためには、ゲート信号
線が"H" レベルとなる水平方向ラインの画素に、ソース
側シフトクロックに同期して画像データを書き込んでい
く。更にその動作を垂直方向のゲート側シフトクロック
に同期して、垂直方向に繰り返す。それらの動作を１画
面について実行していくことで、画像を表示していく。
前記表示のタイミング状態を図２３に示す。
【０００６】
【発明が解決しようとする課題】従来の構成による表示
方式では、次の様な課題があった。従来の液晶電気光学
装置は、（あ）薄膜トランジスタの移動度が小さい、
（い）液晶画素にデータを書き込むための時間がかか
る、等のため、特に水平方向のサンプリングクロック周
波数を高くできず、高速動作が困難（薄膜トランジス
タ、液晶の変化に時間がかかる）であった。特に、これ
らの現象は、表示画面が大きくなる（表示画素数が増え
る）ほど、多量の画像データを用いるため顕著であっ
た。他方、現在は、ハイビジョンＴＶ（ＨＤＴＶ）やク
リアビジョン（ＥＤＴＶ）などの様に美しい画質を表現
するために、一画面の画像データは従来のテレビより数
倍多くなっている。また、大画面化により、見やすさの
向上や、１つの表示装置に複数の画像を表示することが
可能となるため、ますます大画面が必要になってくる。
これらの実現のためにも、液晶電気光学装置の高速動作
の実現が迫られている。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明の主要な構成の一つは、スイッチング素子を
有する画素が複数マトリックス配置され、前記スイッチ
ング素子のＯＮ／ＯＦＦを制御する走査線と、表示信号
が出力される信号線が各画素に接続されている、アクテ
ィブマトリックス型の画像表示装置において、信号線ド
ライバ回路と、走査線ドライバ回路のうちの少なくとも
一方は複数設けられており、前記信号線ドライバ回路
と、前記走査線ドライバ回路のうちの、少なくとも１つ
の信号線ドライバ回路と、少なくとも１つの走査線ドラ
イバ回路との一組により構成される部分画像表示部が複
数個構成され、前記部分画像表示部の各々は、１フレー
ムの画像の１部分を表示し、前記複数個の部分画像表示
部により、１フレームの画像全体の表示を行うことを特
徴とする画像表示装置である。
【０００８】また、本発明は、上記構成において、前記
走査線および／または前記信号線は、多層配線構造を有
していることを特徴とする画像表示装置である。
【０００９】また、本発明は、上記構成において、前記
部分画像表示部の各々は、電気的に独立した対向電極を
有していることを特徴とする画像表示装置である。
【００１０】また、本発明は、上記構成において、入力
画像データを、各部分画像表示部に対応したデータに変
換する、画像データ並べ替え回路を有していることを特
徴とする画像表示装置である。
【００１１】
【作用】本発明は、走査線ドライバ回路、信号線ドライ
バ回路のうちの少なくとも一方が複数設けられた画像表
示装置において、１フレームの画像表示を行う。その際
に、少なくとも１つの、走査線ドライバ回路および信号
線ドライバ回路により、一つの小さい画像表示装置（以
下部分画像表示部という）を構成する。すなわち、複数
の部分画像表示部が、１つの画像表示装置を構成してい
る。したがって、複数の部分画像表示部の集まりで、１
フレーム全体の画像を表示する。すると、個々の部分画
像表示部においては、全体の画像を表示する場合に比較
して、走査線や信号線の数が少なくなるので、従来に比
較して各走査線、信号線を、駆動し、信号を供給するの
に要する時間を長くすることができる。したがって、例
えば駆動のための薄膜トランジスタにおいて、より動作
速度が遅いものを用いても、いままで同様に表示するこ
とができ、低コスト化を促すことができるまた、例え
ば、駆動のための薄膜トランジスタの動作速度が従来と
同じであっても、画像表示装置全体では、結果的に駆動
できる画素数を増加することができる。
【００１２】例えば、装置全体で、走査線ドライバ回
路、信号線ドライバ回路を共に２つ有した画像表示装置
であって、１つづつの走査線ドライバ回路、信号線ドラ
イバ回路を用いて部分画像表示部を構成した場合、部分
画像表示部は４つ構成される。すると、例えば、走査線
を４８０ラインを有していた場合、従来であれば、１走
査線分のデータの供給に要する時間は、１秒間に３０フ
レームであれば、１÷３０÷４８０＝６９μｓｅｃ以内
である必要があったのに対し、本発明によれば、１÷３
０÷２４０＝１３９μｓｅｃと、倍の時間を確保するこ
とができる。また、従来４８０ラインで動作可能であっ
たドライバ回路は、本発明により９６０ラインを駆動す
ることができる。
【００１３】本発明により、画像表示装置、特にアクテ
ィブマトリックス型の液晶電気光学装置において、ゲー
ト側ドライバやソース側ドライバの実質的な動作速度、
クロック周波数等を変えなくとも、従来よりも高速な画
像表示を可能とすることができ、大量の画像データを必
要とする高解像度、大画面の高速な表示を、容易かつ安
価に実現することができた。次に実施例を詳細に説明す
る。
【００１４】
【実施例】
〔実施例１〕まず、図１を用いて構成の概要を説明す
る。これは、図１の（１０１）の様に走査された画像デ
ータを、４分割して（１０２）の画像表示装置に（１０
２ａ）、（１０２ｂ）、（１０２ｃ）、（１０２ｄ）の
ように表示する実施例である。画像表示装置として特に
液晶電気光学装置で実施する。この方法は、画像表示装
置に対して画像データのドライブの方法が、２方向から
なるので、ダブル・ドライブ方式あるいはデュアル・ド
ライブ方式である。図１において（１０１）は、２ｍ×
２ｎ画素からなるビデオカメラ等の画像読みとり装置、
（１０２）が画像表示装置である。
【００１５】次に動作を説明する。画像読みとり装置か
ら読みとられた、ＲＧＢのアナログ画像データを、ＡＤ
変換器（アナログ−デジタル変換器）により、デジタル
データに変換し、画像並び換え回路により画像データを
並び換え、それを更にＤＡ変換器（デジタル−アナログ
変換器）を通して、画像表示装置（１０２）に表示す
る。図２（ａ）、（ｂ）にＡＤ変換器とＤＡ変換器の構
成を示す。ＡＤ変換回路・ＤＡ変換回路のビット数は、
ここでは８ビット（２５６階調）にしておく。これは表
示したい階調数によりビット数を多くしたり、小さくし
ても良い。
【００１６】次に、画像データ並べ換え回路について説
明する。図３に、画像データ並べ換え回路の例を示す。
図３に示すように、画像データ並べ換え回路は、ＲＧＢ
（赤、緑、青）の三色のそれぞれのデジタルデータにつ
いて４表示分に並べ換えるＦＩＦＯ（ファーストイン・
ファーストアウト）メモリ回路（３０１）〜（３０３）
と、そのＦＩＦＯメモリ回路の読みだし・書き込みタイ
ミング発生回路（３０４）により構成されている。
【００１７】図４に、Ｒ（赤）信号に対応するＦＩＦＯ
メモリ回路の詳細を示す。他のＧ（緑）、Ｂ（青）信号
に対応するＦＩＦＯメモリ回路においても、同様の構成
を有している。図４において、ＦＩＦＯａ，ＦＩＦＯ
ｂ，ＦＩＦＯｃ，ＦＩＦＯｄが、図１の画像表示部分
（１０２ａ）、（１０２ｂ）、（１０２ｃ）、（１０２
ｄ）の画像データにそれぞれ対応している。
【００１８】次に画像データ並べ換え回路の動作につい
てＲ信号について説明する。（他のＧＢ信号もＲ信号と
同じである。） 図１の画像読みとり装置（１０１）からの画像データが
ＡＤ変換回路を通ってきたものの詳細を図５に示す。図
６にＦＩＦＯメモリの書き込み、読みとり状態のタイミ
ング・チャートを示す。ＡＤ変換回路出力データは、メ
インクロックに同期して出力され、それを書き込みクロ
ックＲＣＬＫｗａによってＦＩＦＯａに書き込こんで行
き、１行目のｍ列まで書き込むとＲＣＬＫｗａはストッ
プし、ＲＣＬＫｗｂがＯＮになり、ｍ＋１列からＦＩＦ
Ｏｂに書き込んで行く。この動作を繰り返し、（ｎ，２
ｍ）まで実行すると、ｎ＋１行目からデータをＦＩＦＯ
ｃに書き込み次にｎ＋１行目のｍ＋１列目からＦＩＦＯ
ｄにデータを書き込で行く。この動作を繰り返し１画面
分のデータを４つのＦＩＦＯメモリに書き込む。次に読
みだしクロックＲＣＬＫにより、４つのＦＩＦＯメモリ
から画像データを同時に読みだし、読みだしたデータ
を、図１に示すように、４つの液晶電気光学装置におい
て同時にデータが転送、書き込みがされる。
【００１９】次に表示装置について説明する。図７にお
いて、個々の液晶電気光学装置（００７ａ）、（００７
ｂ）、（００７ｃ）、（００７ｄ）は、従来のアクティ
ブマトリックス型の液晶電気光学装置と同様の構成にな
っている（以下部分画像表示部という）。詳しくはそれ
ぞれＰ型またはＮ型または相補型の薄膜トランジスタに
よるソース側シフトレジスタａ、ｂ、ｃ、ｄと、薄膜ト
ランジスタによるサンプリング回路Ｐ型またはＮ型また
は相補型の薄膜トランジスタにより構成されるゲート側
シフトレジスタａ、ｂ、ｃ、ｄと、ソース側スタートパ
ルス入力端子（７０１ａ）、（７０１ｂ）、（７０１
ｃ）、（７０１ｄ）と、ソース側シフトクロック入力端
子（７０２ａ）、（７０２ｂ）、（７０１ｃ）、（７０
１ｄ）と、ＲＧＢアナログ信号入力端子（７０３ａ）、
（７０３ｂ）、（７０３ｃ）、（７０３ｄ）と、ゲート
側スタートパルス入力端子（７０４ａ）、（７０４
ｂ）、（７０４ｃ）、（７０４ｄ）と、ゲート側シフト
クロック入力端子（７０５ａ）、（７０５ｂ）、（７０
５ｃ）、（７０５ｄ）により構成されている。またこれ
らの部分画像表示部の画素マトリックスの数は、垂直方
向・水平方向は、液晶電気光学装置全体の画素マトリッ
クスの数のそれぞれ２分の１に構成されている。またそ
れぞれの部分画像表示部には、対向電極（７２０ａ）、
（７２０ｂ）、（７２０ｃ）、（７２０ｄ）が付加され
ている。
【００２０】次に動作について説明する。それぞれの部
分画像表示部（００７ａ）、（００７ｂ）、（００７
ｃ）、（００７ｄ）の動作は従来のものと同様なので省
略する。ゲート側スタートパルス入力端子（７０４
ａ）、（７０４ｂ）、（７０４ｃ）、（７０４ｄ）と、
ゲート側シフトクロック入力端子（７０５ａ）、（７０
５ｂ）、（７０５ｃ）、（７０５ｄ）からゲート側シフ
トクロックとゲート側スタートパルスが入力されると、
部分表示（００１ａ）、（００１ｂ）、（００１ｃ）、
（００１ｄ）の第１行目の画素のスイッチトランジスタ
がＯＮになる。
【００２１】このときソース側スタートパルス入力端子
（７０１ａ）、（７０１ｂ）、（７０１ｃ）、（１０１
ｄ）とソース側シフトクロック入力端子（７０２ａ）、
（７０２ｂ）、（７０１ｃ）、（７０１ｄ）からソース
側スタートパルスとソース側シフトクロックが入力され
ると、ＲＧＢアナログ信号入力端子（７０３ａ）、（７
０３ｂ）、（７０３ｃ）、（７０３ｄ）から入力された
画像データがサンプリング回路によりサンプリングさ
れ、部分表示（００１ａ）、（００１ｂ）、（００１
ｃ）、（００１ｄ）の第１番目の画素ａ（７，１）、ｂ
（１，１）、ｃ（１，１）、ｄ（１，１）に画像データ
が表示される。
【００２２】前記動作を繰り返し部分表示（００１
ａ）、（００１ｂ）、（００１ｃ）、（００１ｄ）の第
１行目が表示さる。更に前記動作を繰り返し部分表示
（００７ａ）、（００７ｂ）、（００７ｃ）、（００７
ｄ）の第２行目が表示される。これらの動作を繰り返し
部分表示（００７ａ）、（００７ｂ）、（００７ｃ）、
（００７ｄ）の全行を表示し、従って全表示を行う。図
８にその表示動作を示す。すなわち、４つのアクティブ
マトリックスパネルにより、同時に４ヶ所から表示を行
って、４つの画面全体で１つの画像を描くように動作す
る。この時４つの対向電極（７２０ａ）、（７２０
ｂ）、（７２０ｃ）、（７２０ｄ）は、独立に電圧をか
けてもよいし、あるいは全体パネルの内部でショートさ
せて、１つの対向電極として電圧をかけてもよい。
【００２３】この実施例において、４つの部分画素マト
リックス（８０１ａ）、（８０１ｂ）、（８０１ｃ）、
（８０１ｄ）は、同じサイズにする必要はないが、全体
表示部分のバランスを考えるならば、全体表示部分が６
４０×４８０の画素マトリックスならば、それぞれの部
分画素マトリックス（８０１ａ）、（８０１ｂ）、（８
０１ｃ）、（２０１ｄ）を３２０×２４０の画素マトリ
ックスにすることが好ましい。また画像データの表示の
仕方についても、図９（ａ）、図９（ｂ）に示すように
どの様に表示させてもよい。この実施例によれば、水平
方向のソース側ドライバのサンプリング周波数と、垂直
方向のゲート側ドライバの駆動周波数は、それぞれ従来
の１／４、１／２でよい。
【００２４】〔実施例２〕実施例２では、図１０のよう
に全体表示を９分割しそれぞれ９個の独立に表示できる
部分画素表示部により構成されている。画像データの並
べ換えは、実施例１のＦＩＦＯメモリの数を増やせば容
易に構成できるので、表示装置部分についてのみ説明す
る。画素マトリックス１、２のゲート信号は、ゲート側
ドライバ１から供給され、画素マトリックス４に対して
はゲート側ドライバ２から供給され、画素マトリックス
７、８に対してはゲート側ドライバ３から供給され、画
素マトリックス３に対してはゲート側ドライバ４から供
給され、画素マトリックス５、６に対してはゲート側ド
ライバ５から供給され、画素マトリックス９に対してゲ
ート側ドライバ６から供給される。従ってゲート側ドラ
イバ１、３、５の各ゲート線の駆動能力はゲート側ドラ
イバ２、４、６よりも大きくする必要がり、望ましくは
２倍程度がよい。従ってゲートドライバ１〜６の構成例
を図１１に示す。
【００２５】各々の画素マトリックス１〜９の対向電極
は、それぞれ（１０７１）〜（１０７９）に対応してい
る。それぞれ個別に電圧をかけてもよいし、ソースドラ
イバが共通している画素マトリックスごとにまとめる、
あるいは全部まとめて電圧をかけてもよいし、そのとき
の対向電極はそのまとめた数だけでよい。
【００２６】ソース信号線は、画素マトリックス（１０
０１）、（１００４）に対してはソース側ドライバ１か
ら供給され、画素マトリックス（１００２）に対しては
ソース側ドライバ２から供給され、画素マトリックス
（１００３）、（１００６）に対してはソース側ドライ
バ３から供給され、画素マトリックス（１００７）に対
してはソース側ドライバ４から供給され、画素マトリッ
クス（１００５）、（１００８）に対してはソース側ド
ライバ５から供給され、画素マトリックス（１００９）
に対してはソースドライバ６から供給される。
【００２７】ソース側ドライバのサンプリング回路は、
ソース側ドライバ１、３、５と２、４、６では構成が異
なってくる。それを図１２に示す。ソース側ドライバ
２、４、６のサンプリング回路は、従来例と同じであ
る。
【００２８】図１２の配線状態を図１３、図１４に示
す。図１３ではアルミ配線（１３０６）、（１３０７）
が図１２の（１２０９）、（１２１０）あるいは、（１
２１１）、（１２１２）に対応し、ゲート配線（１３０
３）、（１３０９）が（１２１３）、（１２１４）にそ
れぞれ対応している。図１４ではアルミ配線（１４０
１）、（１４０２）、（１４０３）、（１４０４）、
（１４０５）、（１４０６）、（１４０７）、（１４０
７）が図１２の（１２０５）、（１２０６）、（１２２
９）、（１２０６）、（１２３０）、（１２０９）、
（１２１０）、（１２１１）、（１２１２）に、それぞ
れ対応している。実施例２において、ゲート側ドライバ
１〜６、ソース側ドライバ１〜６の組み合わせと、表示
の仕方はどの様でもよい。その例を図１５に示す。
【００２９】〔実施例３〕実施例３では、ソース側ドラ
イバとゲート側ドライバと部分アクティブマトッリクス
部分の構成が（実施例２）と同じであるが多層配線の実
施例を実施例２と比較しながら説明する。実施例２では
ソース側ドライバ１、３、５のソース信号線は１垂直ラ
インに対してソース側ドライバ回路２、４、６のソース
信号線の２倍になるので、画素部とサンプリング部が図
１３、図１４に示すような、信号線の配線がゲート配線
とアルミ配線だけだと画素マトリックス１、３、８の開
口率が下がってしまう。従って図１６、図１７の様に多
層配線を採用することにより、複数のドライバ回路を用
いても開口率を下げずに、動作速度を向上させることが
できる。
【００３０】図１６においてアルミ配線１、２の重なり
が、図１２のソース線（１２０９）と（１２１０）ある
いは（１２１１）と（１２１２）の２層の配線を形成し
ている。図１６においてゲート配線（１６０１）、（１
６０２）、（１６０３）、（１６０４）が図６の（１２
０５）、（１２２９）、（１２０６）、（１２３０）に
対応し、アルミ配線（１６０７）、（１６０８）が（１
２０７）、（１２０８）に対応し、（１６０５）、（１
６０６）が（１２０９）、（１２１０）あるいは（１２
１１）、（１２１２）に対応している。図１６の（１６
１０）の断面図を図１８に、（１６１１）の断面図を図
１９に示す。
【００３１】
【発明の効果】本発明により、画像表示装置、特にアク
ティブマトリックス型の液晶電気光学装置において、ゲ
ート側ドライバやソース側ドライバの実質的な動作速
度、クロック周波数等を変えなくとも、従来よりも高速
な画像表示を可能とすることができ、大量の画像データ
を必要とする高解像度、大画面の高速な表示を、容易か
つ安価に実現することができた。
【図面の簡単な説明】
【図１】 実施例１のシステム例を示す図
【図２】 実施例１で用いたＡＤ変換器、ＤＡ変換器を
示す図
【図３】 実施例１の画像データ並び換え装置を示す図
【図４】 Ｒ信号のＦＩＦＯメモリ回路の詳細を示す図
【図５】 読みとり画像データと表示画像との対応を示
す図
【図６】 画像データ並び換え回路タイミング・チャー
ト
【図７】 実施例１の画像表示装置構成図
【図８】 実施例１の画像表示装置の表示状態を示す図
【図９】 実施例１の走査例を示す図
【図１０】 実施例２の構成図
【図１１】 ゲート側ドライバの駆動能力説明図
【図１２】 実施例２のサンプリング回路図
【図１３】 実施例２の画素マトリックス部レイアウト
図
【図１４】 実施例２のサンプリング回路レイアウト図
【図１５】 実施例２の表示走査例を示す図
【図１６】 実施例３の画素マトリックス部レイアウト
図
【図１７】 実施例３のサンプリング回路レイアウト図
【図１８】 図９の（１０１０）の切断面を示す図
【図１９】 図９の（１０１１）の切断面を示す図
【図２０】 従来例の構成図
【図２１】 従来のアクティブマトリックス型液晶電気
光学装置を示す図
【図２２】 従来例の画素回路図
【図２３】 従来例の動作波形図
【符号の説明】
（００７ａ）、（００７ｂ）、（００７ｃ）、（００７
ｄ）・・・部分アクティブマトリックスパネル （７２０）・・・全アクティブマトリックスパネル （７０１ａ）、（７０１ｂ）、（７０１ｃ）、（７０１
ｄ）・・・ソース側スタートパルス入力端子 （７０２ａ）、（７０２ｂ）、（７０１ｃ）、（７０１
ｄ）・・・ソース側シフトクロック入力端子 （７０３ａ）、（７０３ｂ）、（７０３ｃ）、（７０３
ｄ）・・・ＲＧＢアナログ信号入力端子 （７０４ａ）、（７０４ｂ）、（７０４ｃ）、（７０４
ｄ）・・・ゲート側スタートパルス入力端子 （７０５ａ）、（７０５ｂ）、（７０５ｃ）、（７０５
ｄ）・・・ゲート側シフトクロック入力端子 （７０６ａ）、（７０７ａ）、（７０８ａ）、（７０９
ａ）・・・画素マトリックス１のソース信号線 （７０６ｂ）、（７０７ｂ）、（７０８ｂ）、（７０９
ｂ）・・・画素マトリックス２のソース信号線 （７０６ｃ）、（７０７ｃ）、（７０８ｃ）、（７０９
ｃ）・・・画素マトリックス３のソース信号線 （７０６ｄ）、（７０７ｄ）、（７０８ｄ）、（７０９
ｄ）・・・画素マトリックス４のソース信号線 （７１０ａ）、（７１０ｂ）、（７１０ｃ）、（７１０
ｄ）・・・それぞれの画素マトリックスのゲート信号線 （７２０ａ）、（７２０ｂ）、（７２０ｃ）、（７２０
ｄ）・・・それぞれの画素マトリックスの対向電極 （８０１ａ）、（８０１ｂ）、（８０１ｃ），（８０１
ｄ）・・・画素マトリックス （９０１ａ）、（９０１ｂ）、（９０１ｃ）、（９０１
ｄ）・・・部分画素マトリックス （９０２ａ）、（９０２ｂ）、（９０２ｃ）、（９０２
ｄ）・・・各部分画素マトリックスでの表示開始点 （１００１）・・・ソース側ドライバ１のスタートパル
ス入力端子 （１００２）・・・ソース側ドライバ１のシフトクロッ
ク入力端子 （１００３）・・・画素マトリックス１のＲＧＢアナロ
グ入力端子 （１００４）・・・画素マトリックス４のＲＧＢアナロ
グ入力端子 （１００５）・・・ソース側ドライバ２のスタートパル
ス入力端子 （１００６）・・・ソース側ドライバ２のシフトクロッ
ク入力端子 （１００７）・・・画素マトリックス２のＲＧＢアナロ
グ入力端子 （１００８）・・・ソース側ドライバ３のスタートパル
ス入力端子 （１００９）・・・ソース側ドライバ３のシフトクロッ
ク入力端子 （１０１０）・・・画素マトリックス３のＲＧＢアナロ
グ入力端子 （１０１１）・・・画素マトリックス６のＲＧＢアナロ
グ入力端子 （１０１２）・・・ソース側ドライバ４のスタートパル
ス入力端子 （１０１３）・・・ソース側ドライバ４のシフトクロッ
ク入力端子 （１０１４）・・・画素マトリックス７のＲＧＢアナロ
グ入力端子 （１０１５）・・・ソース側ドライバ５のスタートパル
ス入力端子 （１０１６）・・・ソース側ドライバ５のシフトクロッ
ク入力端子 （１０１７）・・・画素マトリックス５のＲＧＢアナロ
グ入力端子 （１０１８）・・・画素マトリックス８のＲＧＢアナロ
グ入力端子 （１０１９）・・・ソース側ドライバ６のスタートパル
ス入力端子 （１０１０）・・・ソース側ドライバ６のシフトクロッ
ク入力端子 （１０２１）・・・画素マトリックス９のＲＧＢアナロ
グ入力端子 （１０３１）・・・ゲート側ドライバ１スタートパルス
入力端子 （１０３２）・・・ゲート側ドライバ１シフトクロック
入力端子 （１０３３）・・・ゲート側ドライバ２スタートパルス
入力端子 （１０３４）・・・ゲート側ドライバ２シフトクロック
入力端子 （１０３５）・・・ゲート側ドライバ３スタートパルス
入力端子 （１０３６）・・・ゲート側ドライバ３シフトクロック
入力端子 （１０３７）・・・ゲート側ドライバ４スタートパルス
入力端子 （１０３８）・・・ゲート側ドライバ４シフトクロック
入力端子 （１０３９）・・・ゲート側ドライバ５スタートパルス
入力端子 （１０４０）・・・ゲート側ドライバ５シフトクロック
入力端子 （１０４１）・・・ゲート側ドライバ６スタートパルス
入力端子 （１０４２）・・・ゲート側ドライバ６シフトクロック
入力端子 （１０５１）・・・画素マトリックス１のソース信号線 （１０５２）・・・画素マトリックス２のソース信号線 （１０５３）・・・画素マトリックス３のソース信号線 （１０５４）・・・画素マトリックス４のソース信号線 （１０５５）・・・画素マトリックス５のソース信号線 （１０５６）・・・画素マトリックス６のソース信号線 （１０５７）・・・画素マトリックス７のソース信号線 （１０５８）・・・画素マトリックス８のソース信号線 （１０５９）・・・画素マトリックス９のソース信号線 （１０６１）・・・ゲート側ドライバ１のゲート信号線 （１０６２）・・・ゲート側ドライバ２のゲート信号線 （１０６３）・・・ゲート側ドライバ３のゲート信号線 （１０６４）・・・ゲート側ドライバ４のゲート信号線 （１０６５）・・・ゲート側ドライバ５のゲート信号線 （１０６６）・・・ゲート側ドライバ６のゲート信号線 （１０７１）・・・画素マトリックス１の対向電極 （１０７２）・・・画素マトリックス２の対向電極 （１０７３）・・・画素マトリックス３の対向電極 （１０７４）・・・画素マトリックス４の対向電極 （１０７５）・・・画素マトリックス５の対向電極 （１０７６）・・・画素マトリックス６の対向電極 （１０７７）・・・画素マトリックス７の対向電極 （１０７８）・・・画素マトリックス８の対向電極 （１０７９）・・・画素マトリックス９の対向電極 （１２０１）・・・画素マトリックス１ （１２０２）・・・画素マトリックス４ （１２０３）、（１２０４）・・・垂直方向列境界 （１２０５）、（１２０６）・・・サンプル信号線 （１２０７）、（１２０８）・・・アナログビデオ信号
線 （１２０９）、（１２１０）、（１２１１）、（１２１
２）・・・ソース信号線 （１２１３）、（１２１４）・・・ゲート信号線 （１２１５）、（１２１６）・・・インバータ素子 （１２１７）、（１２１８）、（１２１９）、（１２２
０）・・・トランスミッションゲート （１２２１）、（１２２２）、（１２２３）、（１２２
４）・・・Ｎ型薄膜トランジスタ （１２２５）、（１２２６）、（１２２７）、（１２２
８）・・・液晶素子 （１２２９）、（１２３０）・・・配線 （１３０１）・・・活性層、 （１３０２）・・・ＩＴＯコンタクト （１３０３）、（１３１１）・・・ゲート電極線、 （１３０４）・・・ＩＴＯ （１３０５）・・・ソース信号コンタクト、 （１３０６）・・・画素マトリックス１ソース配線 （１３０７）・・・画素マトリックス４ソース配線 （１３０８）・・・画素マトリックス１と４の境界 （１３０９）、（１３１０）・・・垂直列境界 （１４０１）、（１４０２）、（１４０３）、（１４０
４）・・・ゲート配線 （１４０５）、（１４０６）、（１４０７）、（１４０
８）、（１４０９）（１４１０）・・・アルミ配線 （１５０１）・・・画素マトリックス１ （１５０２）・・・画素マトリックス２ （１５０３）・・・画素マトリックス３ （１５０４）・・・画素マトリックス４ （１５０５）・・・画素マトリックス５ （１５０６）・・・画素マトリックス６ （１５０７）・・・画素マトリックス７ （１５０８）・・・画素マトリックス８ （１５０９）・・・画素マトリックス９ （１５１１）・・・表示開始点、（１５１２）・・・表
示開始点、 （１５１３）・・・表示開始点、（１５１４）・・・表
示開始点、 （１５１５）・・・表示開始点、（１５１６）・・・表
示開始点、 （１５１７）・・・表紙開始点、（１５１８）・・・表
示開始点、 （１５１９）・・・画素マトリックス９ （１６０１）・・・Ｎ型活性層、（１６０２）・・・Ｉ
ＴＯコンタクト （１６０３）・・・ゲート配線、（１６０４）・・・Ｉ
ＴＯ （１６０５）・・・アルミ配線１と活性層コンタクト （１６０６）・・・アルミ配線１とアルミ配線２の重な
り （１６０７）・・・アルミ配線２ （１６０８）・・・アルミ配線１とアルミ配線２のコン
タクト （１６１０）、（１６１１）・・・断面図の線 （１７０１）、（１７０２）、（１７０３）、（１７０
４）、（１７０５）、（１７０６）、（１７０７）、
（１７０８）・・・アルミ配線 （２００１）・・・画像読みとり装置、（２００２）・
・・画像表示装置 （２１０１）・・・アクティブマトリックスパネル （２１０２）・・・シフトレジスタ、（２１０３）・・
・サンプリング回路 （２１０４）・・・画素、（２１０５）・・・画素マト
リックス （２１０６）・・・シフトレジスタ、（２１０７）・・
・バッファ （２１０８）・・・ゲート信号線、（２１０９）・・・
ソース信号線 （２１１０）・・・ソース側スタートパルス入力信号線 （２１１１）・・・ソース側クロック入力端子 （２１１２）・・・ＲＧＢアナログ信号入力端子 （２１１３）・・・ゲート側スタートパルス入力端子 （２１１４）・・・ゲート側クロック入力端子 （２１１５）・・・ソース側ドライバ （２１１６）・・・ゲート側ドライバ （２１１７）・・・サンプル信号線 （２２００）・・・Ｎ型薄膜トランジスタ、（２２０
１）・・・ソース電極 （２２０２）・・・ゲート電極、（２２０３）・・・ド
レイン電極 （２２０４）・・・液晶素子、（２２０５）・・・対向
電極 （２２０６）・・・補助容量、（２２０７）・・・接地

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】スイッチング素子を有する画素が複数マト
    リックス配置され、 前記スイッチング素子のＯＮ／ＯＦＦを制御する走査線
    と、表示信号が出力される信号線とが各画素に接続され
    ている、アクティブマトリックス型の画像表示装置であ
    って、 信号線ドライバ回路と、走査線ドライバ回路のうちの少
    なくとも一方は複数設けられており、 前記信号線ドライバ回路と、前記走査線ドライバ回路の
    うちの、少なくとも１つの信号線ドライバ回路と、少な
    くとも１つの走査線ドライバ回路との一組により構成さ
    れる部分画像表示部が複数個構成され、 前記部分画像表示部の各々は、１フレームの画像の１部
    分を表示し、 前記複数個の部分画像表示部により、１フレームの画像
    全体の表示を行うことを特徴とする画像表示装置。
  2. 【請求項２】スイッチング素子を有する画素が複数マト
    リックス配置され、 前記スイッチング素子のＯＮ／ＯＦＦを制御する走査線
    と、表示信号が出力される信号線とが各画素に接続され
    ている、アクティブマトリックス型の画像表示装置であ
    って、 信号線ドライバ回路と、走査線ドライバ回路のうちの少
    なくとも一方は複数設けられており、 前記信号線ドライバ回路と、前記走査線ドライバ回路の
    うちの、少なくとも１つの信号線ドライバ回路と、少な
    くとも１つの走査線ドライバ回路との一組により構成さ
    れる部分画像表示部が複数個構成され、 前記部分画像表示部の各々は、１フレームの画像の１部
    分を表示し、 前記複数個の部分画像表示部により、１フレームの画像
    全体の表示を行う画像表示装置において、 前記走査線および／または前記信号線は、多層配線構造
    を有していることを特徴とする画像表示装置。
  3. 【請求項３】スイッチング素子を有する画素が複数マト
    リックス配置され、 前記スイッチング素子のＯＮ／ＯＦＦを制御する走査線
    と、表示信号が出力される信号線とが各画素に接続され
    ている、アクティブマトリックス型の画像表示装置であ
    って、 信号線ドライバ回路と、走査線ドライバ回路のうちの少
    なくとも一方は複数設けられており、 前記信号線ドライバ回路と、前記走査線ドライバ回路の
    うちの、少なくとも１つの信号線ドライバ回路と、少な
    くとも１つの走査線ドライバ回路との一組により構成さ
    れる部分画像表示部が複数個構成され、 前記部分画像表示部の各々は、１フレームの画像の１部
    分を表示し、 前記部分画像表示部の各々は、電気的に独立した対向電
    極を有しており、 前記複数個の部分画像表示部により、１フレームの画像
    全体の表示を行うことを特徴とする画像表示装置。
  4. 【請求項４】スイッチング素子を有する画素が複数マト
    リックス配置され、 前記スイッチング素子のＯＮ／ＯＦＦを制御する走査線
    と、表示信号が出力される信号線とが各画素に接続され
    ている、アクティブマトリックス型の画像表示装置であ
    って、 信号線ドライバ回路と、走査線ドライバ回路のうちの少
    なくとも一方は複数設けられており、 前記信号線ドライバ回路と、前記走査線ドライバ回路の
    うちの、少なくとも１つの信号線ドライバ回路と、少な
    くとも１つの走査線ドライバ回路との一組により構成さ
    れる部分画像表示部が複数個構成され、 入力画像データを、各部分画像表示部に対応したデータ
    に変換する、画像データ並べ替え回路を有し、 前記部分画像表示部の各々は、１フレームの画像の１部
    分を表示し、 前記複数個の部分画像表示部により、１フレームの画像
    全体の表示を行うことを特徴とする画像表示装置。
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