JPH0499375A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、さらに詳しくは、
任意の記憶情報をランダムに入出力可能にした１トラン
ジスタ・１キヤパシタ型の半導体記憶装置において、高
集積化のための表面平坦化構造の改良に係るものである
。

［従来の技術］ 近年、半導体記憶装置に関しては、コンピュータなどの
情報機器の目覚ましい普及によって、その需要が急速に
拡大され、機能的にも、比較的大規模な記憶容量を備え
て高速動作の可能な装置構成が要求されており、これに
伴って、当該半導体記憶装置における高集積化、および
高速応答性ならびに高信頼性に関する技術開発が盛んに
進められている。

また、前記半導体記憶装置のうち、記憶情報のランダム
な入出力を可能にした装置としては、従来から、いわゆ
る、　Ｄ　ＲＡＭ　（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍａ
Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が一般に知られており、
この種のＤＲＡＭについては、通常の場合、多数の記憶
情報を蓄積する記憶領域としてのメモリアレイと、それ
に、外部との入出力に必要な周辺回路とのそれぞれによ
って構成される。

こＳで、第３図には、−船釣なりＲＡＭの概要をブロッ
ク系統図によって示し、また、第４図には、同上ＤＲＡ
Ｍにおけるメモリセルアレイを構成する４ビツト分のメ
モリセルの等価回路を示しである。

まず、第３図に示す従来の装置構成において、対象とな
るＤＲＡＭ５０は、記憶情報のデータ信号を蓄積するメ
モリセルアレイ５１と、個々の単位記憶回路としてのメ
モリセルを選択するためのアドレス信号を外部から受け
るロウアンドカラムアドレスバッファ５２と、当該アド
レス信号を解読することによって該当メモリセルを指定
するロウデコーダ５３．およびカラムデコーダ５４と、
指定メモリセルに蓄積された信号を増幅して読み出すセ
ンスノフレッシュアンブ５５と、データ入出力のための
データインバッファ５６　　およびデータアウトバッフ
ァ５７と、クロック信号を発生するクロックジェネレー
タ５８とを含んでいる。なお、同図中、　ＡＯ〜Ａ９は
アドレス入力端子である。

しかして、前記メモリセルアレイ５１は、単位記憶情報
を蓄積するための複数個のメモリセルをマトリックス状
に配列して構成させたものであり、半導体チップ上にお
いては、最も大きな面積を占める。すなわち、第４図の
メモリセルの場合は、１個のＭ　ＯＳ　（Ｍｅｔａｌ　
０ｘｉｄｅ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）　　トラン
ジスタと、これに接続される１個の容量素子とからなる
。いわゆる、１トランジスタ・ｌキャパシタ型の装置構
成が示されており、この形式によるメモリセルの構成は
、構造自体が比較的簡単であって、メモリセルアレイ自
体の集積度向上もまた容易であることから、大容量のＤ
ＲＡＭに広く採用されている。

また、ＤＲＡＭの高集積化に伴い、メモリサイズが縮小
されると、これに対応してキャパシタなどの面積自体も
縮小されるが、一方では、記憶装置としてのＤＲＡＭの
安定化動作１ならびに信頼性の観点から、たとえ、高集
積化により１個当たりの単位面積自体が縮小されても、
１ビツトのメモリセルに蓄えられる電荷量をはヌ一定に
維持する必要があり、このために従来のＤＲＡＭの構成
においては、キャパシタを素子分離領域上に重ねて配置
するようにした。いわゆる三次元化構造などの手段によ
って、蓄積可能な電荷量を増加させている。

こ＼で、第５図には、素子間分離領域のワード線上にキ
ャパシタを重ねて構成した場合の従来例によるＤＲＡＭ
でのメモリセル部の断面構成を模式的に示しである。

すなわち、この第５図に示す従来のＤＲＡＭにおけるメ
モリセル部の構成において、符号ｌは第１導電型、こＳ
では、ｐ型の半導体基板であり、２は半導体基板ｌの主
面上に形成された厚い絶縁膜からなる素子間分離領域、
３はアクセストランジスタ１５のゲート電極を兼ねてワ
ード線となるそれぞれの各導電膜、４ａ、　５ａはアク
セストランジスタ１５の高濃度不純物拡散領域となる第
２導電型。

こ＼では、ｎ゛型の不純物拡散領域、６はキャパシタ１
６の下部電極となる導電膜、７はキャパシタ１６の誘電
層となる誘電体膜、８はキャパシタ１６の上部電極とな
る導電膜、９は眉間絶縁膜、１０はビット線となる導電
膜、１１．１２はワード線３のまわりを覆う絶縁膜、１
３は接続用の上面が平坦化された導電膜である。

このように従来の装置構成におけるメモリセル部は、１
個のアクセストランジスタ１５と１個のキャパシタ１６
とからなり、個々のメモリセルについては、半導体基板
１の表面に形成される素子間分離領域２により周囲が囲
まれて、隣接するセル相互間が絶縁分離されると共に、
当該素子間分離領域２上には、所定方向で相互に所定間
隔を隔て＼並設される複数本、こＳでは、１組２本のワ
ード線３，３が形成され、かつこれらの各ワード線３．
３上に重ねて個々のメモリセルの部分が形成されている
。

そして、前記アクセストランジスタ１５は、半導体基板
１の主面上に形成されたソース、あるいはドレインとし
ての高濃度不純物拡散領域４ａ、　５ａと、これらの各
高濃度不純物拡散領域４ａ、　５ａ間に位置して、薄い
ゲート酸化膜１１を隔てＳ形成されたワード線３とによ
って構成される。

また、前記キャパシタ１６は、多結晶シリコンなどの導
電材料による下部電極６．および上部電極８と、これら
の各電極６，８間に形成された窒化膜と酸化膜との積層
膜、あるいはタンタル酸化膜などの誘電膜７とからなっ
ており、一方の下部電極６については、アクセストラン
ジスタ１５のソース。

あるいはドレインとしての高濃度不純物拡散領域５ａに
接続されている。

さらに、前記ビット線１０は、層間絶縁膜９上にあって
、前記各ワード線３．３に直交する方向に形成され、ア
クセストランジスタ１５のソース、あるいはドレインと
しての高濃度不純物拡散領域４ａと直接的に、あるいは
導電層１３を介して接続されている。

〔発明が解決しようとする課題〕

しかしながら、前記のように構成される従来のメモリセ
ル部構造においては、第５図の断面構成からも明らかな
ように、素子間分離領域２上での相互に所定間隔を隔て
Ｓ並設される各ワード線３３間の部分が溝状に形成され
ることになって、このために、これらの各ワード線３．
３上で導電膜８゜および眉間絶縁膜９を介して直交方向
に配線される上部のビット線１０が、当該溝状部に対応
する部分で厚くなる傾向を有しており、製造過程でのエ
ツチング加工時に残渣を生じ易く、このビット線１０に
短絡などを起こし易いという不利を生じ、結果的に、装
置の信頼性低下を招くという問題点があった。

この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、加工表面部
を可及的に平坦化形成させるようにして、当該表面部に
設けられるビット線に短絡などを生じないようにした。

この種の半導体記憶装置を提供することである。

〔課題を解決するための手段〕

前記目的を達成するために、この発明に係る半導体記憶
装置は、素子間分離領域上にあって、所定方向で相互に
所定間隔を隔てＳ並設される複数本の各ワード線間にお
ける溝状部分を、多結晶シリコンなどの導電膜、あるい
は酸化膜などの絶縁膜からなる埋め込み層によって埋め
込むようにしたものである。

すなわち、この発明は、素子間分離領域によって囲まれ
る半導体基板の主面上に配設されるアクセストランジス
タと、前記素子間分離領域上を含んで配設されるキャパ
シタとを組み合わせた１トランジスタ・１キヤパシタ型
のメモリセルを備え、前記素子間分離領域上には、各ワ
ード線の少なくとも複数本を所定方向、所定間隔で絶縁
的に並設させると共に、前記キャパシタの少なくとも一
部を当該各ワード線上に形成させてなる半導体記憶装置
において、前記素子間分離領域上の各ワード線間に形成
される溝状部分を、多結晶シリコンなどの導電膜、ある
いは酸化膜などの絶縁膜からなる埋め込み層により埋め
込んで構成したことを特徴とする半導体記憶装置である
。

〔作　　　用〕

従って、この発明に係る半導体記憶装置では、素子間分
離領域上にあって、所定方向で相互に所定間隔を隔てＳ
並設される複数本の各ワード線間に形成される溝状部分
を、多結晶シリコンなどの導電膜、あるいは酸化膜など
の絶縁膜からなる埋め込み層により埋め込んで構成した
から、製造時における加工表面部を平坦化されることに
なり、上部に形成されるビット線に短絡などを生ずる惧
れがない。

〔実　施　例〕

以下、この発明に係る半導体装置の製造方法の一実施例
につき、第１図および第２図を参照して詳細に説明する
。

これらの第１図、および第２図はこの実施例を適用した
半導体記憶装置でのＤＲＡＭにおけるメモリセル部の概
要構成を模式的に示す断面図、および平面パターン図で
あって、第１図の断面は第２図のＩ−Ｉ線部に対応して
おり、これらの第１図、第２図実施例構成において、前
記第５図従来個構成と同一符号は同一または相当部分を
示している。

すなわち、第１図、第２図に示す実施例構成においても
、符号１はｐ型の半導体基板であり、２は半導体基板ｌ
の主面上に形成された厚い絶縁膜からなる素子間分離領
域、３はアクセストランジスタ１５のゲート電極を兼ね
てワード線となる導電膜、４ａ、　５ａおよび４ｂ、　
５ｂはアクセストランジスタ１５の高濃度不純物拡散領
域となるｎ゛型の不純物拡散領域、および低濃度不純物
拡散領域となるｎ−型の不純物拡散領域、６はキャパシ
タ１６の下部電極となる導電膜、７はキャパシタ１６の
誘電層となる誘電体膜、８はキャパシタ托の上部電極と
なる導電膜、９は眉間絶縁膜、１０はビット線となる導
電膜、１１．】２はワード線のまわりを覆う絶縁膜、１
３は接続用の上面が平坦化された導電膜、１４は埋め込
み用の同様に上面が平坦化された導電膜からなる埋め込
み層である。

この実施例装置の場合にも、メモリセル部は、１個のア
クセストランジスタ１５と１個のキャパシタ１６とによ
り構成されており、個々のメモリセルについては、半導
体基板１の表面に形成される素子間分離領域２により周
囲が囲まれて、隣接するセル相互間が絶縁分離されると
共に、当該素子間分離領域２上には、所定方向で相互に
所定間隔を隔てＳ並設される複数本、こ５では、１組２
本のワード線３．３が形成され、かつこれらの各ワード
線３．３上に重ねて個々のメモリセルの部分が形成され
る。

そして、前記アクセストランジスタ１５についても、半
導体基板ｌの主面上に形成されたソースあるいはドレイ
ンとしての低濃度不純物拡散領域４ｂ、　５ｂを含む高
濃度不純物拡散領域４ａ、　５ａと、これらの各高濃度
不純物拡散領域４ａ、　５ａ間に位置して、薄いゲート
酸化膜１１を隔て＼形成されたゲート電極を兼ねるワー
ド線３とによって構成されており、かつまた、前記キャ
パシタ１６は、多結晶シリコンなどの導電材料による下
部電極６．および上部電極８と、これらの各電極６．８
間に形成された窒化膜と酸化膜との積層膜、あるいはタ
ンクル酸化膜などの誘電体膜７とから構成され、一方の
下部電極６については、アクセストランジスタ１５のソ
ース、あるいはドレインとしての高濃度不純物拡散領域
５ａに接続されている。

しかして、この場合、前記ビット線１０については、層
間絶縁膜９上にあって、前記各ワード線３゜３に直交す
る方向に形成され、アクセストランジスタ１５のソース
、あるいはドレインとしての高濃度不純物拡散領域４ａ
に対しては、上面が平坦化された多結晶シリコンなどの
導電膜１３を介して接続されるが、こＳでの当該導電膜
１３の形成時に、前記素子間分離領域２上に所定間隔を
隔てＳ並設される各ワード１１３．３間に対しても、同
時に、同様な上面が平坦化された埋め込み層としての多
結晶シリコンなどの導電膜１４を形成させることによっ
て、これらの各ワード線３．３間に形成される溝状部分
を、当該導電膜１４により埋め込んで、該当する加工表
面部の平坦化を容易に図り得るのである。

従って、このように各ワード線３．３間の溝状部分を上
面が平坦化された埋め込み層としての導電膜】４で埋め
込むことにより、これ以後の工程で順次に形成されるキ
ャパシタ１６の誘電体膜７、導電膜８と、層間絶縁膜９
と、ビット線となる導電膜ｌＯとのそれぞれを、共に平
坦化し得るもので、このために、これらの菌膜の形成に
伴うエツチング時に残渣を生じたすせず、ビット線の短
絡などの不良を効果的に抑制できるのである。

なお、前記実施例においては、各ワード線間に形成され
る溝状部分を埋め込み層としての多結晶シリコンなどの
導電膜によって埋め込むようにしているが、必要に応じ
ては、酸化膜などの絶縁膜によって埋め込むようにして
もよく、同様な作用１効果が得られる。

［発明の効果〕 以上詳述したように、この発明によれば、素子間分離領
域によって囲まれる半導体基板の主面上に配設されるア
クセストランジスタと、前記素子間分離領域上を含んで
配設されるキャパシタとを組み合わせたｌトランジスタ
・１キヤパシタ型のメモリセルを備え、素子間分離領域
上には、各ワード線の少な（とも複数本を所定方向、所
定間隔で絶縁的に並設させると共に、キャパシタの少な
くとも一部を当該各ワード線上に形成させてなる半導体
記憶装置において、素子間分離領域上の各ワード線間に
形成される溝状部分を、多結晶シリコンなどの導電膜、
あるいは酸化膜などの絶縁膜からなる埋め込み層によっ
て埋め込むようにしたから、加工表面部を極めて容易に
平坦化できるもので、製造に伴うエツチング時に残渣を
生じたすせず、上部に形成されるビット線の短絡などの
慣れを解消して、製造の際での装置のバラツキを少な（
でき、ひいては装置の信頼性を格段に向上し得るなどの
優れた特長がある。

【図面の簡単な説明】

第１図、および第２図はこの発明に係る半導体記憶装置
の一実施例を適用したＤＲＡＭにおけるメモリセル部の
概要構成を模式的に示す断面図および平面パターン図で
、第１図断面は第２図、ＩＩ線部に対応しており、また
、第３図は一般的な半導体記憶装置としてのＤＲＡＭの
概要を示すブロック系統図、第４図は同上半導体記憶装
置におけるメモリセル４ビツト分相当の等価回路を示す
回路接続図、第５図は従来例による同上ＤＲＡＭにおけ
るメモリセル部の概要構成を模式的に示す断面図である
。 ｌ・・・・半導体基板、　２・・・・素子間分離領域、
３・・・・導電膜（ワード線）、 ４ａ、　４ｂ・・・・高濃度不純物拡散領域、５ａ、　
５ｂ・・・・低濃度不純物拡散領域、６・・・・導電膜
（下部電極）、 ７・・・・誘電体膜、 ８・・・・導電膜（上部電極）、 ９・・・・層間絶縁膜、 １０・・・・導電膜（ビット線）、 １１、１２・・・・絶縁膜、 １３・・・・導電膜（接続用）、 １４・・・・導電膜（埋め込み層）、 １５・・・・アクセストランジスタ、 １６・・・・キャパシタ。 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 素子間分離領域によって囲まれる半導体基板の主面上に
   配設されるアクセストランジスタと、前記素子間分離領
   域上を含んで配設されるキャパシタとを組み合わせた１
   トランジスタ・１キャパシタ型のメモリセルを備え、 前記素子間分離領域上には、各ワード線の少なくとも複
   数本を所定方向、所定間隔で絶縁的に並設させると共に
   、前記キャパシタの少なくとも一部を当該各ワード線上
   に形成させてなる半導体記憶装置において、 前記素子間分離領域上の各ワード線間に形成される溝状
   部分を、多結晶シリコンなどの導電膜、あるいは酸化膜
   などの絶縁膜からなる埋め込み層により埋め込んで構成
   したことを特徴とする半導体記憶装置。