JPH0499375A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0499375A JPH0499375A JP2217881A JP21788190A JPH0499375A JP H0499375 A JPH0499375 A JP H0499375A JP 2217881 A JP2217881 A JP 2217881A JP 21788190 A JP21788190 A JP 21788190A JP H0499375 A JPH0499375 A JP H0499375A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、半導体記憶装置に関し、さらに詳しくは、
任意の記憶情報をランダムに入出力可能にした1トラン
ジスタ・1キヤパシタ型の半導体記憶装置において、高
集積化のための表面平坦化構造の改良に係るものである
。
任意の記憶情報をランダムに入出力可能にした1トラン
ジスタ・1キヤパシタ型の半導体記憶装置において、高
集積化のための表面平坦化構造の改良に係るものである
。
[従来の技術]
近年、半導体記憶装置に関しては、コンピュータなどの
情報機器の目覚ましい普及によって、その需要が急速に
拡大され、機能的にも、比較的大規模な記憶容量を備え
て高速動作の可能な装置構成が要求されており、これに
伴って、当該半導体記憶装置における高集積化、および
高速応答性ならびに高信頼性に関する技術開発が盛んに
進められている。
情報機器の目覚ましい普及によって、その需要が急速に
拡大され、機能的にも、比較的大規模な記憶容量を備え
て高速動作の可能な装置構成が要求されており、これに
伴って、当該半導体記憶装置における高集積化、および
高速応答性ならびに高信頼性に関する技術開発が盛んに
進められている。
また、前記半導体記憶装置のうち、記憶情報のランダム
な入出力を可能にした装置としては、従来から、いわゆ
る、 D RAM (Dynamic Randoma
Access Memory)が一般に知られており、
この種のDRAMについては、通常の場合、多数の記憶
情報を蓄積する記憶領域としてのメモリアレイと、それ
に、外部との入出力に必要な周辺回路とのそれぞれによ
って構成される。
な入出力を可能にした装置としては、従来から、いわゆ
る、 D RAM (Dynamic Randoma
Access Memory)が一般に知られており、
この種のDRAMについては、通常の場合、多数の記憶
情報を蓄積する記憶領域としてのメモリアレイと、それ
に、外部との入出力に必要な周辺回路とのそれぞれによ
って構成される。
こSで、第3図には、−船釣なりRAMの概要をブロッ
ク系統図によって示し、また、第4図には、同上DRA
Mにおけるメモリセルアレイを構成する4ビツト分のメ
モリセルの等価回路を示しである。
ク系統図によって示し、また、第4図には、同上DRA
Mにおけるメモリセルアレイを構成する4ビツト分のメ
モリセルの等価回路を示しである。
まず、第3図に示す従来の装置構成において、対象とな
るDRAM50は、記憶情報のデータ信号を蓄積するメ
モリセルアレイ51と、個々の単位記憶回路としてのメ
モリセルを選択するためのアドレス信号を外部から受け
るロウアンドカラムアドレスバッファ52と、当該アド
レス信号を解読することによって該当メモリセルを指定
するロウデコーダ53.およびカラムデコーダ54と、
指定メモリセルに蓄積された信号を増幅して読み出すセ
ンスノフレッシュアンブ55と、データ入出力のための
データインバッファ56 およびデータアウトバッフ
ァ57と、クロック信号を発生するクロックジェネレー
タ58とを含んでいる。なお、同図中、 AO〜A9は
アドレス入力端子である。
るDRAM50は、記憶情報のデータ信号を蓄積するメ
モリセルアレイ51と、個々の単位記憶回路としてのメ
モリセルを選択するためのアドレス信号を外部から受け
るロウアンドカラムアドレスバッファ52と、当該アド
レス信号を解読することによって該当メモリセルを指定
するロウデコーダ53.およびカラムデコーダ54と、
指定メモリセルに蓄積された信号を増幅して読み出すセ
ンスノフレッシュアンブ55と、データ入出力のための
データインバッファ56 およびデータアウトバッフ
ァ57と、クロック信号を発生するクロックジェネレー
タ58とを含んでいる。なお、同図中、 AO〜A9は
アドレス入力端子である。
しかして、前記メモリセルアレイ51は、単位記憶情報
を蓄積するための複数個のメモリセルをマトリックス状
に配列して構成させたものであり、半導体チップ上にお
いては、最も大きな面積を占める。すなわち、第4図の
メモリセルの場合は、1個のM OS (Metal
0xide Sem1conductor) トラン
ジスタと、これに接続される1個の容量素子とからなる
。いわゆる、1トランジスタ・lキャパシタ型の装置構
成が示されており、この形式によるメモリセルの構成は
、構造自体が比較的簡単であって、メモリセルアレイ自
体の集積度向上もまた容易であることから、大容量のD
RAMに広く採用されている。
を蓄積するための複数個のメモリセルをマトリックス状
に配列して構成させたものであり、半導体チップ上にお
いては、最も大きな面積を占める。すなわち、第4図の
メモリセルの場合は、1個のM OS (Metal
0xide Sem1conductor) トラン
ジスタと、これに接続される1個の容量素子とからなる
。いわゆる、1トランジスタ・lキャパシタ型の装置構
成が示されており、この形式によるメモリセルの構成は
、構造自体が比較的簡単であって、メモリセルアレイ自
体の集積度向上もまた容易であることから、大容量のD
RAMに広く採用されている。
また、DRAMの高集積化に伴い、メモリサイズが縮小
されると、これに対応してキャパシタなどの面積自体も
縮小されるが、一方では、記憶装置としてのDRAMの
安定化動作1ならびに信頼性の観点から、たとえ、高集
積化により1個当たりの単位面積自体が縮小されても、
1ビツトのメモリセルに蓄えられる電荷量をはヌ一定に
維持する必要があり、このために従来のDRAMの構成
においては、キャパシタを素子分離領域上に重ねて配置
するようにした。いわゆる三次元化構造などの手段によ
って、蓄積可能な電荷量を増加させている。
されると、これに対応してキャパシタなどの面積自体も
縮小されるが、一方では、記憶装置としてのDRAMの
安定化動作1ならびに信頼性の観点から、たとえ、高集
積化により1個当たりの単位面積自体が縮小されても、
1ビツトのメモリセルに蓄えられる電荷量をはヌ一定に
維持する必要があり、このために従来のDRAMの構成
においては、キャパシタを素子分離領域上に重ねて配置
するようにした。いわゆる三次元化構造などの手段によ
って、蓄積可能な電荷量を増加させている。
こ\で、第5図には、素子間分離領域のワード線上にキ
ャパシタを重ねて構成した場合の従来例によるDRAM
でのメモリセル部の断面構成を模式的に示しである。
ャパシタを重ねて構成した場合の従来例によるDRAM
でのメモリセル部の断面構成を模式的に示しである。
すなわち、この第5図に示す従来のDRAMにおけるメ
モリセル部の構成において、符号lは第1導電型、こS
では、p型の半導体基板であり、2は半導体基板lの主
面上に形成された厚い絶縁膜からなる素子間分離領域、
3はアクセストランジスタ15のゲート電極を兼ねてワ
ード線となるそれぞれの各導電膜、4a、 5aはアク
セストランジスタ15の高濃度不純物拡散領域となる第
2導電型。
モリセル部の構成において、符号lは第1導電型、こS
では、p型の半導体基板であり、2は半導体基板lの主
面上に形成された厚い絶縁膜からなる素子間分離領域、
3はアクセストランジスタ15のゲート電極を兼ねてワ
ード線となるそれぞれの各導電膜、4a、 5aはアク
セストランジスタ15の高濃度不純物拡散領域となる第
2導電型。
こ\では、n゛型の不純物拡散領域、6はキャパシタ1
6の下部電極となる導電膜、7はキャパシタ16の誘電
層となる誘電体膜、8はキャパシタ16の上部電極とな
る導電膜、9は眉間絶縁膜、10はビット線となる導電
膜、11.12はワード線3のまわりを覆う絶縁膜、1
3は接続用の上面が平坦化された導電膜である。
6の下部電極となる導電膜、7はキャパシタ16の誘電
層となる誘電体膜、8はキャパシタ16の上部電極とな
る導電膜、9は眉間絶縁膜、10はビット線となる導電
膜、11.12はワード線3のまわりを覆う絶縁膜、1
3は接続用の上面が平坦化された導電膜である。
このように従来の装置構成におけるメモリセル部は、1
個のアクセストランジスタ15と1個のキャパシタ16
とからなり、個々のメモリセルについては、半導体基板
1の表面に形成される素子間分離領域2により周囲が囲
まれて、隣接するセル相互間が絶縁分離されると共に、
当該素子間分離領域2上には、所定方向で相互に所定間
隔を隔て\並設される複数本、こSでは、1組2本のワ
ード線3,3が形成され、かつこれらの各ワード線3.
3上に重ねて個々のメモリセルの部分が形成されている
。
個のアクセストランジスタ15と1個のキャパシタ16
とからなり、個々のメモリセルについては、半導体基板
1の表面に形成される素子間分離領域2により周囲が囲
まれて、隣接するセル相互間が絶縁分離されると共に、
当該素子間分離領域2上には、所定方向で相互に所定間
隔を隔て\並設される複数本、こSでは、1組2本のワ
ード線3,3が形成され、かつこれらの各ワード線3.
3上に重ねて個々のメモリセルの部分が形成されている
。
そして、前記アクセストランジスタ15は、半導体基板
1の主面上に形成されたソース、あるいはドレインとし
ての高濃度不純物拡散領域4a、 5aと、これらの各
高濃度不純物拡散領域4a、 5a間に位置して、薄い
ゲート酸化膜11を隔てS形成されたワード線3とによ
って構成される。
1の主面上に形成されたソース、あるいはドレインとし
ての高濃度不純物拡散領域4a、 5aと、これらの各
高濃度不純物拡散領域4a、 5a間に位置して、薄い
ゲート酸化膜11を隔てS形成されたワード線3とによ
って構成される。
また、前記キャパシタ16は、多結晶シリコンなどの導
電材料による下部電極6.および上部電極8と、これら
の各電極6,8間に形成された窒化膜と酸化膜との積層
膜、あるいはタンタル酸化膜などの誘電膜7とからなっ
ており、一方の下部電極6については、アクセストラン
ジスタ15のソース。
電材料による下部電極6.および上部電極8と、これら
の各電極6,8間に形成された窒化膜と酸化膜との積層
膜、あるいはタンタル酸化膜などの誘電膜7とからなっ
ており、一方の下部電極6については、アクセストラン
ジスタ15のソース。
あるいはドレインとしての高濃度不純物拡散領域5aに
接続されている。
接続されている。
さらに、前記ビット線10は、層間絶縁膜9上にあって
、前記各ワード線3.3に直交する方向に形成され、ア
クセストランジスタ15のソース、あるいはドレインと
しての高濃度不純物拡散領域4aと直接的に、あるいは
導電層13を介して接続されている。
、前記各ワード線3.3に直交する方向に形成され、ア
クセストランジスタ15のソース、あるいはドレインと
しての高濃度不純物拡散領域4aと直接的に、あるいは
導電層13を介して接続されている。
しかしながら、前記のように構成される従来のメモリセ
ル部構造においては、第5図の断面構成からも明らかな
ように、素子間分離領域2上での相互に所定間隔を隔て
S並設される各ワード線33間の部分が溝状に形成され
ることになって、このために、これらの各ワード線3.
3上で導電膜8゜および眉間絶縁膜9を介して直交方向
に配線される上部のビット線10が、当該溝状部に対応
する部分で厚くなる傾向を有しており、製造過程でのエ
ツチング加工時に残渣を生じ易く、このビット線10に
短絡などを起こし易いという不利を生じ、結果的に、装
置の信頼性低下を招くという問題点があった。
ル部構造においては、第5図の断面構成からも明らかな
ように、素子間分離領域2上での相互に所定間隔を隔て
S並設される各ワード線33間の部分が溝状に形成され
ることになって、このために、これらの各ワード線3.
3上で導電膜8゜および眉間絶縁膜9を介して直交方向
に配線される上部のビット線10が、当該溝状部に対応
する部分で厚くなる傾向を有しており、製造過程でのエ
ツチング加工時に残渣を生じ易く、このビット線10に
短絡などを起こし易いという不利を生じ、結果的に、装
置の信頼性低下を招くという問題点があった。
この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、加工表面部
を可及的に平坦化形成させるようにして、当該表面部に
設けられるビット線に短絡などを生じないようにした。
なされたもので、その目的とするところは、加工表面部
を可及的に平坦化形成させるようにして、当該表面部に
設けられるビット線に短絡などを生じないようにした。
この種の半導体記憶装置を提供することである。
前記目的を達成するために、この発明に係る半導体記憶
装置は、素子間分離領域上にあって、所定方向で相互に
所定間隔を隔てS並設される複数本の各ワード線間にお
ける溝状部分を、多結晶シリコンなどの導電膜、あるい
は酸化膜などの絶縁膜からなる埋め込み層によって埋め
込むようにしたものである。
装置は、素子間分離領域上にあって、所定方向で相互に
所定間隔を隔てS並設される複数本の各ワード線間にお
ける溝状部分を、多結晶シリコンなどの導電膜、あるい
は酸化膜などの絶縁膜からなる埋め込み層によって埋め
込むようにしたものである。
すなわち、この発明は、素子間分離領域によって囲まれ
る半導体基板の主面上に配設されるアクセストランジス
タと、前記素子間分離領域上を含んで配設されるキャパ
シタとを組み合わせた1トランジスタ・1キヤパシタ型
のメモリセルを備え、前記素子間分離領域上には、各ワ
ード線の少なくとも複数本を所定方向、所定間隔で絶縁
的に並設させると共に、前記キャパシタの少なくとも一
部を当該各ワード線上に形成させてなる半導体記憶装置
において、前記素子間分離領域上の各ワード線間に形成
される溝状部分を、多結晶シリコンなどの導電膜、ある
いは酸化膜などの絶縁膜からなる埋め込み層により埋め
込んで構成したことを特徴とする半導体記憶装置である
。
る半導体基板の主面上に配設されるアクセストランジス
タと、前記素子間分離領域上を含んで配設されるキャパ
シタとを組み合わせた1トランジスタ・1キヤパシタ型
のメモリセルを備え、前記素子間分離領域上には、各ワ
ード線の少なくとも複数本を所定方向、所定間隔で絶縁
的に並設させると共に、前記キャパシタの少なくとも一
部を当該各ワード線上に形成させてなる半導体記憶装置
において、前記素子間分離領域上の各ワード線間に形成
される溝状部分を、多結晶シリコンなどの導電膜、ある
いは酸化膜などの絶縁膜からなる埋め込み層により埋め
込んで構成したことを特徴とする半導体記憶装置である
。
従って、この発明に係る半導体記憶装置では、素子間分
離領域上にあって、所定方向で相互に所定間隔を隔てS
並設される複数本の各ワード線間に形成される溝状部分
を、多結晶シリコンなどの導電膜、あるいは酸化膜など
の絶縁膜からなる埋め込み層により埋め込んで構成した
から、製造時における加工表面部を平坦化されることに
なり、上部に形成されるビット線に短絡などを生ずる惧
れがない。
離領域上にあって、所定方向で相互に所定間隔を隔てS
並設される複数本の各ワード線間に形成される溝状部分
を、多結晶シリコンなどの導電膜、あるいは酸化膜など
の絶縁膜からなる埋め込み層により埋め込んで構成した
から、製造時における加工表面部を平坦化されることに
なり、上部に形成されるビット線に短絡などを生ずる惧
れがない。
以下、この発明に係る半導体装置の製造方法の一実施例
につき、第1図および第2図を参照して詳細に説明する
。
につき、第1図および第2図を参照して詳細に説明する
。
これらの第1図、および第2図はこの実施例を適用した
半導体記憶装置でのDRAMにおけるメモリセル部の概
要構成を模式的に示す断面図、および平面パターン図で
あって、第1図の断面は第2図のI−I線部に対応して
おり、これらの第1図、第2図実施例構成において、前
記第5図従来個構成と同一符号は同一または相当部分を
示している。
半導体記憶装置でのDRAMにおけるメモリセル部の概
要構成を模式的に示す断面図、および平面パターン図で
あって、第1図の断面は第2図のI−I線部に対応して
おり、これらの第1図、第2図実施例構成において、前
記第5図従来個構成と同一符号は同一または相当部分を
示している。
すなわち、第1図、第2図に示す実施例構成においても
、符号1はp型の半導体基板であり、2は半導体基板l
の主面上に形成された厚い絶縁膜からなる素子間分離領
域、3はアクセストランジスタ15のゲート電極を兼ね
てワード線となる導電膜、4a、 5aおよび4b、
5bはアクセストランジスタ15の高濃度不純物拡散領
域となるn゛型の不純物拡散領域、および低濃度不純物
拡散領域となるn−型の不純物拡散領域、6はキャパシ
タ16の下部電極となる導電膜、7はキャパシタ16の
誘電層となる誘電体膜、8はキャパシタ托の上部電極と
なる導電膜、9は眉間絶縁膜、10はビット線となる導
電膜、11.】2はワード線のまわりを覆う絶縁膜、1
3は接続用の上面が平坦化された導電膜、14は埋め込
み用の同様に上面が平坦化された導電膜からなる埋め込
み層である。
、符号1はp型の半導体基板であり、2は半導体基板l
の主面上に形成された厚い絶縁膜からなる素子間分離領
域、3はアクセストランジスタ15のゲート電極を兼ね
てワード線となる導電膜、4a、 5aおよび4b、
5bはアクセストランジスタ15の高濃度不純物拡散領
域となるn゛型の不純物拡散領域、および低濃度不純物
拡散領域となるn−型の不純物拡散領域、6はキャパシ
タ16の下部電極となる導電膜、7はキャパシタ16の
誘電層となる誘電体膜、8はキャパシタ托の上部電極と
なる導電膜、9は眉間絶縁膜、10はビット線となる導
電膜、11.】2はワード線のまわりを覆う絶縁膜、1
3は接続用の上面が平坦化された導電膜、14は埋め込
み用の同様に上面が平坦化された導電膜からなる埋め込
み層である。
この実施例装置の場合にも、メモリセル部は、1個のア
クセストランジスタ15と1個のキャパシタ16とによ
り構成されており、個々のメモリセルについては、半導
体基板1の表面に形成される素子間分離領域2により周
囲が囲まれて、隣接するセル相互間が絶縁分離されると
共に、当該素子間分離領域2上には、所定方向で相互に
所定間隔を隔てS並設される複数本、こ5では、1組2
本のワード線3.3が形成され、かつこれらの各ワード
線3.3上に重ねて個々のメモリセルの部分が形成され
る。
クセストランジスタ15と1個のキャパシタ16とによ
り構成されており、個々のメモリセルについては、半導
体基板1の表面に形成される素子間分離領域2により周
囲が囲まれて、隣接するセル相互間が絶縁分離されると
共に、当該素子間分離領域2上には、所定方向で相互に
所定間隔を隔てS並設される複数本、こ5では、1組2
本のワード線3.3が形成され、かつこれらの各ワード
線3.3上に重ねて個々のメモリセルの部分が形成され
る。
そして、前記アクセストランジスタ15についても、半
導体基板lの主面上に形成されたソースあるいはドレイ
ンとしての低濃度不純物拡散領域4b、 5bを含む高
濃度不純物拡散領域4a、 5aと、これらの各高濃度
不純物拡散領域4a、 5a間に位置して、薄いゲート
酸化膜11を隔て\形成されたゲート電極を兼ねるワー
ド線3とによって構成されており、かつまた、前記キャ
パシタ16は、多結晶シリコンなどの導電材料による下
部電極6.および上部電極8と、これらの各電極6.8
間に形成された窒化膜と酸化膜との積層膜、あるいはタ
ンクル酸化膜などの誘電体膜7とから構成され、一方の
下部電極6については、アクセストランジスタ15のソ
ース、あるいはドレインとしての高濃度不純物拡散領域
5aに接続されている。
導体基板lの主面上に形成されたソースあるいはドレイ
ンとしての低濃度不純物拡散領域4b、 5bを含む高
濃度不純物拡散領域4a、 5aと、これらの各高濃度
不純物拡散領域4a、 5a間に位置して、薄いゲート
酸化膜11を隔て\形成されたゲート電極を兼ねるワー
ド線3とによって構成されており、かつまた、前記キャ
パシタ16は、多結晶シリコンなどの導電材料による下
部電極6.および上部電極8と、これらの各電極6.8
間に形成された窒化膜と酸化膜との積層膜、あるいはタ
ンクル酸化膜などの誘電体膜7とから構成され、一方の
下部電極6については、アクセストランジスタ15のソ
ース、あるいはドレインとしての高濃度不純物拡散領域
5aに接続されている。
しかして、この場合、前記ビット線10については、層
間絶縁膜9上にあって、前記各ワード線3゜3に直交す
る方向に形成され、アクセストランジスタ15のソース
、あるいはドレインとしての高濃度不純物拡散領域4a
に対しては、上面が平坦化された多結晶シリコンなどの
導電膜13を介して接続されるが、こSでの当該導電膜
13の形成時に、前記素子間分離領域2上に所定間隔を
隔てS並設される各ワード113.3間に対しても、同
時に、同様な上面が平坦化された埋め込み層としての多
結晶シリコンなどの導電膜14を形成させることによっ
て、これらの各ワード線3.3間に形成される溝状部分
を、当該導電膜14により埋め込んで、該当する加工表
面部の平坦化を容易に図り得るのである。
間絶縁膜9上にあって、前記各ワード線3゜3に直交す
る方向に形成され、アクセストランジスタ15のソース
、あるいはドレインとしての高濃度不純物拡散領域4a
に対しては、上面が平坦化された多結晶シリコンなどの
導電膜13を介して接続されるが、こSでの当該導電膜
13の形成時に、前記素子間分離領域2上に所定間隔を
隔てS並設される各ワード113.3間に対しても、同
時に、同様な上面が平坦化された埋め込み層としての多
結晶シリコンなどの導電膜14を形成させることによっ
て、これらの各ワード線3.3間に形成される溝状部分
を、当該導電膜14により埋め込んで、該当する加工表
面部の平坦化を容易に図り得るのである。
従って、このように各ワード線3.3間の溝状部分を上
面が平坦化された埋め込み層としての導電膜】4で埋め
込むことにより、これ以後の工程で順次に形成されるキ
ャパシタ16の誘電体膜7、導電膜8と、層間絶縁膜9
と、ビット線となる導電膜lOとのそれぞれを、共に平
坦化し得るもので、このために、これらの菌膜の形成に
伴うエツチング時に残渣を生じたすせず、ビット線の短
絡などの不良を効果的に抑制できるのである。
面が平坦化された埋め込み層としての導電膜】4で埋め
込むことにより、これ以後の工程で順次に形成されるキ
ャパシタ16の誘電体膜7、導電膜8と、層間絶縁膜9
と、ビット線となる導電膜lOとのそれぞれを、共に平
坦化し得るもので、このために、これらの菌膜の形成に
伴うエツチング時に残渣を生じたすせず、ビット線の短
絡などの不良を効果的に抑制できるのである。
なお、前記実施例においては、各ワード線間に形成され
る溝状部分を埋め込み層としての多結晶シリコンなどの
導電膜によって埋め込むようにしているが、必要に応じ
ては、酸化膜などの絶縁膜によって埋め込むようにして
もよく、同様な作用1効果が得られる。
る溝状部分を埋め込み層としての多結晶シリコンなどの
導電膜によって埋め込むようにしているが、必要に応じ
ては、酸化膜などの絶縁膜によって埋め込むようにして
もよく、同様な作用1効果が得られる。
[発明の効果〕
以上詳述したように、この発明によれば、素子間分離領
域によって囲まれる半導体基板の主面上に配設されるア
クセストランジスタと、前記素子間分離領域上を含んで
配設されるキャパシタとを組み合わせたlトランジスタ
・1キヤパシタ型のメモリセルを備え、素子間分離領域
上には、各ワード線の少な(とも複数本を所定方向、所
定間隔で絶縁的に並設させると共に、キャパシタの少な
くとも一部を当該各ワード線上に形成させてなる半導体
記憶装置において、素子間分離領域上の各ワード線間に
形成される溝状部分を、多結晶シリコンなどの導電膜、
あるいは酸化膜などの絶縁膜からなる埋め込み層によっ
て埋め込むようにしたから、加工表面部を極めて容易に
平坦化できるもので、製造に伴うエツチング時に残渣を
生じたすせず、上部に形成されるビット線の短絡などの
慣れを解消して、製造の際での装置のバラツキを少な(
でき、ひいては装置の信頼性を格段に向上し得るなどの
優れた特長がある。
域によって囲まれる半導体基板の主面上に配設されるア
クセストランジスタと、前記素子間分離領域上を含んで
配設されるキャパシタとを組み合わせたlトランジスタ
・1キヤパシタ型のメモリセルを備え、素子間分離領域
上には、各ワード線の少な(とも複数本を所定方向、所
定間隔で絶縁的に並設させると共に、キャパシタの少な
くとも一部を当該各ワード線上に形成させてなる半導体
記憶装置において、素子間分離領域上の各ワード線間に
形成される溝状部分を、多結晶シリコンなどの導電膜、
あるいは酸化膜などの絶縁膜からなる埋め込み層によっ
て埋め込むようにしたから、加工表面部を極めて容易に
平坦化できるもので、製造に伴うエツチング時に残渣を
生じたすせず、上部に形成されるビット線の短絡などの
慣れを解消して、製造の際での装置のバラツキを少な(
でき、ひいては装置の信頼性を格段に向上し得るなどの
優れた特長がある。
第1図、および第2図はこの発明に係る半導体記憶装置
の一実施例を適用したDRAMにおけるメモリセル部の
概要構成を模式的に示す断面図および平面パターン図で
、第1図断面は第2図、II線部に対応しており、また
、第3図は一般的な半導体記憶装置としてのDRAMの
概要を示すブロック系統図、第4図は同上半導体記憶装
置におけるメモリセル4ビツト分相当の等価回路を示す
回路接続図、第5図は従来例による同上DRAMにおけ
るメモリセル部の概要構成を模式的に示す断面図である
。 l・・・・半導体基板、 2・・・・素子間分離領域、
3・・・・導電膜(ワード線)、 4a、 4b・・・・高濃度不純物拡散領域、5a、
5b・・・・低濃度不純物拡散領域、6・・・・導電膜
(下部電極)、 7・・・・誘電体膜、 8・・・・導電膜(上部電極)、 9・・・・層間絶縁膜、 10・・・・導電膜(ビット線)、 11、12・・・・絶縁膜、 13・・・・導電膜(接続用)、 14・・・・導電膜(埋め込み層)、 15・・・・アクセストランジスタ、 16・・・・キャパシタ。 第 図 第 図
の一実施例を適用したDRAMにおけるメモリセル部の
概要構成を模式的に示す断面図および平面パターン図で
、第1図断面は第2図、II線部に対応しており、また
、第3図は一般的な半導体記憶装置としてのDRAMの
概要を示すブロック系統図、第4図は同上半導体記憶装
置におけるメモリセル4ビツト分相当の等価回路を示す
回路接続図、第5図は従来例による同上DRAMにおけ
るメモリセル部の概要構成を模式的に示す断面図である
。 l・・・・半導体基板、 2・・・・素子間分離領域、
3・・・・導電膜(ワード線)、 4a、 4b・・・・高濃度不純物拡散領域、5a、
5b・・・・低濃度不純物拡散領域、6・・・・導電膜
(下部電極)、 7・・・・誘電体膜、 8・・・・導電膜(上部電極)、 9・・・・層間絶縁膜、 10・・・・導電膜(ビット線)、 11、12・・・・絶縁膜、 13・・・・導電膜(接続用)、 14・・・・導電膜(埋め込み層)、 15・・・・アクセストランジスタ、 16・・・・キャパシタ。 第 図 第 図
Claims (1)
- 【特許請求の範囲】 素子間分離領域によって囲まれる半導体基板の主面上に
配設されるアクセストランジスタと、前記素子間分離領
域上を含んで配設されるキャパシタとを組み合わせた1
トランジスタ・1キャパシタ型のメモリセルを備え、 前記素子間分離領域上には、各ワード線の少なくとも複
数本を所定方向、所定間隔で絶縁的に並設させると共に
、前記キャパシタの少なくとも一部を当該各ワード線上
に形成させてなる半導体記憶装置において、 前記素子間分離領域上の各ワード線間に形成される溝状
部分を、多結晶シリコンなどの導電膜、あるいは酸化膜
などの絶縁膜からなる埋め込み層により埋め込んで構成
したことを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2217881A JPH0499375A (ja) | 1990-08-17 | 1990-08-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2217881A JPH0499375A (ja) | 1990-08-17 | 1990-08-17 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0499375A true JPH0499375A (ja) | 1992-03-31 |
Family
ID=16711235
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2217881A Pending JPH0499375A (ja) | 1990-08-17 | 1990-08-17 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0499375A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5361234A (en) * | 1992-03-26 | 1994-11-01 | Nec Corporation | Semiconductor memory cell device having dummy capacitors reducing boundary level changes between a memory cell array area and a peripheral circuit area |
WO1996026544A1 (en) * | 1995-02-22 | 1996-08-29 | Micron Technology, Inc. | Method of forming a dram bit line contact |
US5686747A (en) * | 1993-02-12 | 1997-11-11 | Micron Technology, Inc. | Integrated circuits comprising interconnecting plugs |
US5705838A (en) * | 1993-02-12 | 1998-01-06 | Micron Technology, Inc. | Array of bit line over capacitor array of memory cells |
US6753565B1 (en) * | 1999-09-02 | 2004-06-22 | Micron Technology, Inc. | Container capacitor array having a common top capacitor plate |
-
1990
- 1990-08-17 JP JP2217881A patent/JPH0499375A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5361234A (en) * | 1992-03-26 | 1994-11-01 | Nec Corporation | Semiconductor memory cell device having dummy capacitors reducing boundary level changes between a memory cell array area and a peripheral circuit area |
US5686747A (en) * | 1993-02-12 | 1997-11-11 | Micron Technology, Inc. | Integrated circuits comprising interconnecting plugs |
US5705838A (en) * | 1993-02-12 | 1998-01-06 | Micron Technology, Inc. | Array of bit line over capacitor array of memory cells |
US5821140A (en) * | 1993-02-12 | 1998-10-13 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
US5900660A (en) * | 1993-02-12 | 1999-05-04 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory calls |
US6110774A (en) * | 1993-02-12 | 2000-08-29 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
WO1996026544A1 (en) * | 1995-02-22 | 1996-08-29 | Micron Technology, Inc. | Method of forming a dram bit line contact |
US6753565B1 (en) * | 1999-09-02 | 2004-06-22 | Micron Technology, Inc. | Container capacitor array having a common top capacitor plate |
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