JPH08279738A - 電流制御装置及び電流制御方法 - Google Patents
電流制御装置及び電流制御方法Info
- Publication number
- JPH08279738A JPH08279738A JP8067692A JP6769296A JPH08279738A JP H08279738 A JPH08279738 A JP H08279738A JP 8067692 A JP8067692 A JP 8067692A JP 6769296 A JP6769296 A JP 6769296A JP H08279738 A JPH08279738 A JP H08279738A
- Authority
- JP
- Japan
- Prior art keywords
- current
- load
- pull
- driver
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
- H03K17/164—Soft switching using parallel switching arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Abstract
ない放射ノイズの低減。 【解決手段】電源(Vdd)とドライバ回路(103、
105)とから大電流負荷(101)へ電流を流す場
合、該電流の制御信号を制御回路を介してドライバ回路
の入力(Vout107、Vout109)に入力す
る。制御回路は、負荷を通る電流の変化速度を制御する
ためのプル・アップ手段(109)と、プル・ダウン手
段(107)とを有し、負荷電流が大きいときその変化
が小さく、負荷電流が小さいときその変化を大きくし
た。
Description
ドのドライバのように、大電流を引き出す重い負荷のド
ライバ回路と線路を介して大電流を電流負荷にスイッチ
して生じる電磁誘導ノイズ放射の低減とに関するもので
ある。
る)ドライバ及び入力・出力回路などの大電流ドライバ
回路の場合、電源端子には比較的大きい電流が流れる。
この電流は、制御信号によって点滅される。LEDの状
態の急速なサイクリングまたは変化は、L×di/dt
で表される望ましくない電磁誘導(EMI)ノイズを発
生する(ここで、Lは回路ボンディング・ワイヤのイン
ダクタンス、di/dtは電流iの時間tによる微分)。
さまざまな市販製品の制御パネルに使われるLEDマト
リックスは、この問題を大きくする。
作に影響を与えるだけでなく、危険であるとみなされて
おり、このため、さまざまな規格及び政府の規制に基づ
いて制御されている。従って、EMI放射を制御する装
置が必要である。
を低減するため、負荷に電流が供給される速度を制御す
ることが可能である。一般に、駆動電流に影響を与える
速度を低下させるサイズが付与された(すなわち、所定
の動作特性を示すように選択された)前置ドライバ回路
を設けることによって、ドライバが大電流負荷をサイク
ル動作させる速度を低下させるのが普通である。しか
し、ターン・オフまたはターン・オン速度が所望の動作
速度を達成するのに十分な速さであれば、di/dtノ
イズもやはり比較的大きくなる。一方、ノイズ放射を低
減するため、前置ドライバのターン・オンまたはターン
・オフ速度を低く保つと、時間がかかりすぎて、負荷を
その新しい状態にすることができなくなる可能性があ
る。
ndersonによって信号遷移速度を増すための方法
及び装置が示されている。集積回路の出力パッドを駆動
するため、Andersonによれば、パッドのノイズ
・レベルに従って、2つの出力ドライバ間の切り換えが
行なわれるが、この場合、ノイズ・レベルの増大によっ
て特定の用途に影響があれば、ドライバの1つを切断す
ることが可能である。
イズ出力を低下させるには、大電流負荷のための電流源
及び吸込み・ドライバのオン・オフ速度を制御する汎用
性のある方法及び装置が望まれている。そのためには、
負荷の状態を完全にスイッチする際に過剰な遅延を生じ
ることなく、大電流負荷においてdi/dtを低下させ
る方法及び装置を提供することが必要である。
di/dtによって発生するノイズを抑圧する電流源ま
たは電流吸込みによる電流の切り換え速度を制御する大
電流負荷前置ドライバ回路要素を提供することにある。
件を完全に変化させる際に過剰な遅延を生じることな
く、電流源及び電流吸込みのターン・オン及びターン・
オフ速度を制御する方法及び装置を提供することにあ
る。
て、電源とドライバ回路及び負荷に対する信号を発生す
る信号発生器を備えた、大電流負荷のための電流制御装
置が得られる。この電流制御装置には、信号発生器に接
続された入力、並列接続された弱プル・アップ装置と強
プル・アップ装置とを有し、負荷を通る電流の変化速度
を制御するため該装置の入力と出力の間に接続されたプ
ル・アップ回路、及び、並列接続されたプル・ダウン装
置と強プル・ダウン装置とを有し、負荷を通る電流の変
化速度を制御するため該装置の入力と出力の間に接続さ
れたプル・ダウン回路とが含まれている。
び、利点については、下記の詳細な説明、及び、全ての
図を通して同様の参照番号が同様の特徴を表している添
付の図面を検討することにより明らかになるであろう。
態様であると考えている、一実施例について述べる。代
替実施例についても、使用できるように簡単な説明を加
えることにする。具体的な実施例では、LEDドライバ
に適応する応用例について解説する。ただし、当該技術
の熟練者には明らかなように、本発明はさまざまな大電
流負荷用途に適応することが可能である。発明者には制
限の意図はなく、また、本発明の解説を容易にするため
に用いられる具体的な実施例の利用にも制限の意味は全
く含まれていない。
負荷101に適応し、例えばLEDが選択的にオン・オ
フされる制御盤装置のLEDインジケータ・マトリック
スなどの負荷のサイクル動作時に、電流変化によって発
生するノイズを抑制するため、電流源(PMOS)また
は電流吸込み(NMOS)を介して電流の切り換え速度
を制御する。各LEDは、当該技術において既知のよう
に、電流源ドライバ103及び電流吸込みドライバ10
5を備えている。一般に、該マトリックスでは、それら
各ドライバは複数のアドレス可能なカラム・ドライバ1
03及びフィールド・ドライバ105であり、それらを
備え、所定のユーザによる操作指示、すなわち、制御信
号によってスイッチされる特定のコラム・ドライバとフ
ィールド・ドライバのセットによって、スイッチすべき
LEDを選択する。フィールド・ドライバ105のため
のフィールド前置ドライバ回路107及びカラム前置ド
ライバ回路109が設けられている。
バ回路107が、図2において詳細に示されている。こ
の実施例は、プル・ダウン・NMOSドライバ105即
ち電流吸込みのためのものである。フィールド選択のた
めの制御信号が、Vin107に示されているが、例え
ば、それに関連したフィールド・ドライバ105を機能
(Eanable)状態にするか、あるいは、不能(Disable)に
するかによって、それぞれ、高(すなわちデジタル1)
または低(すなわちデジタル0)になるのが普通であ
る。
Vout107から回路アースへの2つの並列経路があ
る。これらの経路の部品を用いることによって、LED
負荷101のターン・オフ速度が制御される。
ジスタN1及びN2を通っている。NMOSトランジス
タN1は、Vout107との間において、そのゲート
がVin107に、そのドレインがVoutに、そのソ
ースがN2のドレインに接続されている。NMOSトラ
ンジスタN2は、そのドレインがN1のソースに、その
ソースがアースにダイオード接続されている。これらの
トランジスタは、強プル・ダウンを行えるようなサイズ
が付与されている。Vout107から回路アースへの
2つの並列経路のもう一方は、トランジスタN3を通っ
ている。NMOSトランジスタN3は、弱プル・ダウン
を行えるようなサイズが付与されている。
さらに、Vout107と回路バイアス電圧源Vddと
の間に接続されたハーフ・ラッチ、及び、VddとVo
ut107の間に接続されたPMOSトランジスタP1
が含まれている。PMOSトランジスタP1は、そのゲ
ートがVin107に、そのソースがVddに、そのド
レインがVout107接続されている。ハーフ・ラッ
チは、その入力がVout107に結合され、その出力
がPMOSトランジスタP2とそのゲートにおいて結合
されたインバータ201によって形成される。PMOS
トランジスタP2は、そのソースがVddに、そのドレ
インがもう1つのPMOSトランジスタP3のソース端
子接続されている。PMOSトランジスタP3は、その
ゲートがVin107に接続され、そのドレインがVo
ut107に接続されている。
が示されている。この回路は、フィールド・前置ドライ
バ回路と同等であるが、PMOS電流源、すなわち、プ
ル・アップPMOSカラム・ドライバ103のために構
成されている。従って、当該技術において周知のよう
に、該回路はプル・アップ回路としてバイアスがかけら
れ、接続されている。
2つ設けられている。一方の経路は、直列に組み合わせ
たP1’及びP2’を通っている。P2’はダイオード
接続されており、P1’はVout109とP2’のド
レイン端子の間に接続されている。フィールド前置ドラ
イバ回路107と同様、弱プル・アップ・トランジスタ
P3’がVout109とVddの間に接続されている
が、この構成に限ってPMOSタイプである。
の間に接続されている。このハーフ・ラッチは、インバ
ータ301とトランジスタN2’及びN3’によって形
成されている。同様に、弱プル・ダウン手段が、Vou
t109とアースの間に接続されたNMOSトランジス
タN1’の形で設けられている。
105(プル・ダウンNMOS電流吸込み)を介して、
フィールド前置ドライバ107を負荷101に接続し、
カラム・ドライバ103(プル・アップPMOS電流
源)を介して、カラム前置ドライバ109を負荷101
に接続することによって、状態間の切り換え時に負荷を
通る電流の変化速度が制御される。換言すれば、電流源
及び吸込みをオン・オフする速度が、di/dtを低減
するように制御され、従って、電流切り換え時に発生す
るEMIノイズが低減する。
に関連して明らかにされる。図4Aには、カラム前置ド
ライバ109の出力電圧Vout109が示されてい
る。図4Bには、フィールド前置ドライバ107の出力
電圧Vout107が示されている。図4Cには、負荷
101の電流iが示されている。ただし、図4Dに示す
di/dtが図4A及び4Bの時間期間t2及びt4に
集中している点に留意されたい。このようにして、本発
明の目的の一つがかなえられる。
フィールド選択ラインを機能または不能を表わす高また
は低である。Vin107が高になると、トランジスタ
N1及びN3のゲート電圧が上昇して、トランジスタN
1及びN3がオンになり、トランジスタN3は、弱プル
・ダウン手段としてのサイズが付与されているので、導
通を開始する。N1及びN2は、負荷に強プル・ダウン
VLを行えるように選択されている点を想起されたい。
トランジスタN2の両端間の電圧が、NMOSトランジ
スタN2のしきい値電圧である「Vth」(すなわち、
ゲートの変化方向に応じてターン・オンあるいはターン
・オフのおこる電圧)に達すると、トランジスタN2を
通る電流は極めて低い値まで降下する。すなわち、これ
は、本発明による設計では、比較的低速で渡過すること
を意味する。直列に組み合わせたトランジスタN1及び
N2は、アースに対する抵抗が大きく、従って、トラン
ジスタN3と並列に組み合わせると、Vout107が大
地電位まで降下する速度が決まる。換言すれば、適合す
るサイズのトランジスタをあらかじめ選択することによ
って、ドライバ105のゲート電圧が2つの異なる降下
速度を備えるように、回路を構成することが可能であ
る。
路によって制御されると、Vout107が急速に降下し
(図4B、t1参照)、ごくわずかな電流がスイッチさ
れる(図4C)。Vout107がVtnに達すると、トラ
ンジスタN3が制御し、降下速度はより遅くなる(図4
B、t2)。電流がスイッチされる(図4C)。このV
out107、従って、ドライバ105のゲート電圧の初
期の急速な降下速度が、ドライバ105を完全にオフに
するための時間を短縮し、一方、後続のより遅い降下速
度が、ゲート電圧がVtnを通過するこの領域において、
電流切り換えの大部分が行われる際、di/dtノイズ
を制御下に保つのを助ける。領域t3において、電流が
定常状態に達し、LEDがオフになる。同様に、ターン
・オン・プロセスには2つの領域、すなわち、ドライバ
105のゲート電圧の初期低速上昇及び後続のVddま
での急速上昇時間がある。
アップ・トランジスタP1によって、Vout107が初
期ターン・オン期間t4中に低速で上昇する。Vout1
07が上昇すると、弱プル・アップ・トランジスタP1が
制御している間に、インバータ201がターン・オンを
開始する。期間t5中に、トランジスタP2及びP3に
よって形成される強プル・アップ手段によって、Vou
t107はかなり高速度で上昇するが、スイッチされる
電流は多くない。トランジスタP2及びP3は、後者の
時間期間に関して所望の時定数が得られるようなサイズ
が付与されており、一方、インバータ201のしきい値
電圧によって、強プル・アップ経路がターン・オンを開
始する電圧が決まる。もう一度、ゲート電圧が緩やかに
変化するこの領域において、負荷電流の大部分がスイッ
チされる点に留意されたい。これによって、di/dt
ノイズは所定の限界内に保たれるが、急速なVout10
7の上昇によって、ドライバ105は最小限の遅延で完
全にオンになる。
NMOSドライバのゲート・ソース電圧がVtnに近い場
合である。従って、di/dtを低い状態に保つため、
ゲート・ソース電圧がVtnに近いこの領域はごく低速で
渡過する。
ジスタがオンになっている間、プル・アップ・トランジ
スタはオフになっている。この逆もまた真である。この
ため、レールの一方が完全にオンになり、もう一方が完
全にオフになる場合に限って、Vout107はレール間
でスイング可能になる。
源のような、PMOSドライバ102のためのカラム・
前置ドライバ回路109の働きが示されている。
タP1’及びP3’がオンになり、トランジスタP2’
が導通を開始して、Vddに向かって強プル・アップが
生じる。トランジスタN1’及びN3’がオフになり、
Vin109が上昇可能になる。直列に組み合わせたトラ
ンジスタP1’及びP2’はVddに対する抵抗を備え
ており、P3’との並列組み合わせによって、Vout
109がVddまで上昇する時間が決まり、電流切り換え
が最も著しい、従って、大部分のdi/dtノイズが発
生する時にドライバ103のゲート電圧がVdd達する
と、速度は低下する。換言すれば、トランジスタP1’
及びP2’が強プル・アップを行い、トランジスタP
3’が弱プル・アップを行うのに適した設計特性を選択
することによって、ドライバ103のゲート電圧は2つ
の遷移速度を備えるように調整される。
間t1においては、カラム・前置ドライバ109の出力
電圧Vout109、従って、ドライバ103のゲート電
圧は比較的急速に上昇する。Vout109がVddに接
近し、トランジスタP3’が制御を行うようになると、
Vdd−|Vtp|(ここで、VtpはPMOSトランジス
タのしきい値電圧である)が実現するまで、上昇時間が
延長される(図4A、t2)。従って、ドライバ103
のゲート電圧の初期の急速な上昇速度によって、PMO
Sドライバ・トランジスタを完全にオフにする時間が短
縮され、一方、この後者の時間期間t2中に、電流切り
換えの大部分が行われる際、低時定数によって、di/
dtノイズが制御された状態に保たれる。
スタN1’は、アースとVout109の間の弱プル・ダ
ウン接続の働きをする。ターン・オン動作時、弱プル・
ダウン・トランジスタN1’は、Vout109を初期低
速度で降下させる(図4A、t4)。出力電圧が降下す
ると、インバータ301がターン・オンを開始し、トラ
ンジスタN2及びN3によって形成される強プル・ダウ
ン手段によって、Vout109は初期速度より速く降下
する(図4A、t5)。インバータ301の所定のしき
い値電圧によって、強プル・ダウン対がターン・オンを
開始する電圧が決まる。もう一度、電流切り換えの大部
分が、ドライバ103のゲート電圧が緩やかに変化する
この領域において行われる点に留意されたい。これによ
って、di/dtノイズは制御された状態に保たれ、一
方、当初は、高速Vout109によって、PMOSドラ
イバの完全なターン・オン時間が最短に保たれる。
2つの領域、すなわち、ゲート電圧がVdd−|Vtp|
に向かって急速に上昇する際の第1の領域と、Vout
109がVddまで徐々に上昇する際の第2の領域があ
る。
・プロセスには、2つの領域、すなわち、Vout109
が緩やかに降下する際の第1の領域と、引き続き、急速
に大地電位まで降下する際の第2の領域がある。
PMOSドライバのゲート・ソース電圧がVtpに近い場
合である。従って、PMOSドライバのゲート・ソース
電圧をこの領域において緩やかに変化させることによっ
て、di/dtが低く保たれる。
オンになっている間、プル・ダウン・トランジスタがオ
フになっている点に留意されたい。定常状態の場合、完
全にオンになるのは、この2つの一方だけであり、もう
一方は完全にオフである。これによって、Vout109
はレール間でスイング可能になる。
と強要素の利用によって、弱要素が活動状態の時に、電
流切り換えの大部分が生じる方式が得られる。これによ
って、ノイズは低く保たれる。強要素は、遷移時間を短
縮するのに役立つが、電流切り換えにはほとんど関与せ
ず、一方、弱要素は、電流切り換えには大いに関与する
が、低速である。図4A〜4Dに示すように、t2〜t4
の時点において、全ての電流遷移が局限され、全てのd
i/dtが局限され、ドライバのゲート電圧が緩やかな
勾配を示し、ゲート・ソース電圧がしきい値電圧に近く
なる。従って、本発明によれば、大電流負荷の切り換え
によるdi/dtノイズを低減するが、ドライバのター
ン・オン及びターン・オフ時間を許容可能な最小限に保
つことが可能な、PMOS及びNMOSタイプのドライ
バ回路のための前置ドライバ装置が得られる。
明は、例示及び解説を目的として示されたものである。
網羅的であろうとか、あるいは、本発明を開示のそのま
まの形に限定しようといった意図のものではない。当該
技術に従事する熟練者には多くの修正及び変更が明らか
なのは、明白である。同様に、解説の任意のプロセス・
ステップと他のステップを置き換えて、同じ結果が得ら
れるようにすることも可能である。該実施例は、本発明
の原理及びその最良の態様による実際の応用例を最も明
確に解説することによって、当該技術の他の熟練者が、
本発明を理解し、企図された特定の用途に適合するさま
ざまな修正を施して、さまざまに応用できるようにする
ために選択され、記載されている。本発明の範囲は付属
の請求項及びそれと等価な範囲であるが、以下に本発明
の実施態様のいくつかを例示して示す。
回路(103、105)とを備えた大電流負荷(10
1)と該大電流負荷ヘの信号を発生する信号手段とを備
えた回路において、前記大電流負荷の電流を制御するた
めの電流制御装置であって、前記信号手段に接続された
入力(Vin107、Vin109)と、前記ドライバ
回路に接続された出力(Vout107、Vout10
9)と、前記入力と前記出力の間に接続されて、前記負
荷を通る電流の変化速度を制御するための、弱プル・ア
ップ手段(P3’)及び強プル・アップ手段(P1’、
P2’)とを備えたプル・アップ手段(109)と、前
記入力と前記出力の間に接続されて、前記負荷を通る電
流の変化速度を制御するための、弱プル・ダウン手段
(N3)及び強プル・ダウン手段(N1、N2)とを備
えたプル・ダウン手段(107)と、を特徴とする電流
制御装置。
09)において、前記弱プル・アップ手段(P3’)が
第1の所定変化速度で電流を流し、前記強プル・アップ
手段(P1’、P2’)が第2の所定変化速度で電流を
流し、前記第2の所定変化速度が前記第1の所定変化速
度を上回ることを特徴とする、実施態様1に記載の電流
制御装置。 (実施態様3)前記プル・ダウン手段(107)におい
て、前記弱プル・ダウン手段(N3)によって、第1の
所定変化速度で前記負荷に電流し、前記強プル・ダウン
手段(N1、N2)によって、第2の所定変化速度で前
記負荷に電流を流し、前記第2の所定変化速度が前記第
1の所定変化速度を上回ることを特徴とする、実施態様
1または2に記載の電流制御装置。
び不能にするための制御信号を受信する入力、及び、負
荷に接続された出力を備えるドライバ回路をあらかじめ
駆動して、大電流を負荷にスイッチし、同時に、di/
dtノイズを最小限に抑えるための方法において、前記
制御信号を受信するステップと、前記ドライバ回路の入
力に接続された出力を備える弱プル・アップ手段及び強
プル・アップ手段と弱プル・ダウン手段及び強プル・ダ
ウン手段を備えた、前置ドライバ回路を設けるステップ
と、弱プル・アップ手段及び強プル・アップ手段で前記
電流を制御し、また、弱プル・ダウン手段及び強プル・
ダウン手段で前記電流を制御することによって、所定変
化速度で前記電流の切り換えを制御し、前記弱プル・ア
ップ手段及び前記弱プル・ダウン手段によって、前記負
荷に対する電流の切り換え時間が制御されるようにする
ステップとを含む電流制御方法。
図である。
置ドライバ回路の回路ブロック図である。
置ドライバ回路の回路ブロック図である。
出力における電圧波形図である。
出力における電圧波形図である。
の波形図である。
の時間微分の波形図である。
Claims (1)
- 【請求項1】電源(Vdd)とドライバ回路(103、
105)とを備えた大電流負荷(101)と該大電流負
荷ヘの信号を発生する信号手段とを備えた回路におい
て、前記大電流負荷の電流を制御するための電流制御装
置であって、 前記信号手段に接続された入力(Vin107、Vin
109)と、 前記ドライバ回路に接続された出力(Vout107、
Vout109)と、 前記入力と前記出力の間に接続されて、前記負荷を通る
電流の変化速度を制御するための、弱プル・アップ手段
(P3’)及び強プル・アップ手段(P1’、P2’)
とを備えたプル・アップ手段(109)と、 前記入力と前記出力の間に接続されて、前記負荷を通る
電流の変化速度を制御するための、弱プル・ダウン手段
(N3)及び強プル・ダウン手段(N1、N2)とを備
えたプル・ダウン手段(107)と、 を特徴とする電流制御装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US41242195A | 1995-03-29 | 1995-03-29 | |
US412,421 | 1995-03-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08279738A true JPH08279738A (ja) | 1996-10-22 |
JP3703198B2 JP3703198B2 (ja) | 2005-10-05 |
Family
ID=23632898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06769296A Expired - Fee Related JP3703198B2 (ja) | 1995-03-29 | 1996-03-25 | 電流制御装置及び電流制御方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5781045A (ja) |
EP (1) | EP0735676B1 (ja) |
JP (1) | JP3703198B2 (ja) |
KR (1) | KR100392799B1 (ja) |
DE (1) | DE69521028T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002051009A1 (fr) * | 2000-12-21 | 2002-06-27 | Asahi Kasei Microsystems Co.,Ltd. | Circuit de commutation de courant a grande vitesse |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW402841B (en) * | 1997-04-24 | 2000-08-21 | Hitachi Ltd | Complementary MOS semiconductor circuit |
US5905399A (en) * | 1997-06-30 | 1999-05-18 | Sun Microsystems, Inc. | CMOS integrated circuit regulator for reducing power supply noise |
US6208177B1 (en) * | 1999-05-27 | 2001-03-27 | Lucent Technologies Inc. | Output buffer having immediate onset of gentle state transition |
WO2001035532A1 (de) * | 1999-11-11 | 2001-05-17 | Infineon Technologies Ag | Integrierte digitalschaltung und verfahren zu deren betrieb |
US6388475B1 (en) * | 1999-12-29 | 2002-05-14 | Intle Corporation | Voltage tolerant high drive pull-up driver for an I/O buffer |
US6420905B1 (en) | 2000-09-07 | 2002-07-16 | John Haven Davis | Vented CMOS dynamic logic system |
US6384654B1 (en) * | 2000-10-17 | 2002-05-07 | Glenn Noufer | High speed circuit of particular utility in delay and phase locked loops |
US6798152B2 (en) * | 2002-08-21 | 2004-09-28 | Freescale Semiconductor, Inc. | Closed loop current control circuit and method thereof |
JP4576538B2 (ja) * | 2004-05-12 | 2010-11-10 | 国立大学法人 岡山大学 | 多次元のスイッチトポロジーを有する集積回路 |
US7889609B2 (en) * | 2006-09-26 | 2011-02-15 | Silicon Core Technology, Inc. | Enhanced linearity DVD writing current circuit |
JP2010516012A (ja) * | 2007-01-05 | 2010-05-13 | シリコン・コア・テクノロジー・インコーポレーテッド | 高性能のdvdライト電流回路 |
JP5158620B2 (ja) * | 2007-02-20 | 2013-03-06 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
US8188769B2 (en) * | 2008-05-09 | 2012-05-29 | Analog Devices, Inc. | Method and apparatus for propagation delay and EMI control |
US20110140708A1 (en) * | 2009-12-11 | 2011-06-16 | William Henry Lueckenbach | System, method, and apparatus for providing redundant power control using a digital output module |
US9118322B2 (en) * | 2010-10-12 | 2015-08-25 | Alpha And Omega Semiconductor (Cayman) Ltd | Low leakage dynamic bi-directional body-snatching (LLDBBS) scheme for high speed analog switches |
US9230671B2 (en) * | 2013-07-05 | 2016-01-05 | Kabushiki Kaisha Toshiba | Output circuit and semiconductor storage device |
CN104467769B (zh) * | 2014-12-10 | 2017-12-26 | 芯原微电子(上海)有限公司 | 片上开关逐级控制电路及方法、片上信号管脚驱动电路 |
US10090675B1 (en) | 2016-06-25 | 2018-10-02 | Active-Semi, Inc. | Fast settlement of supplement converter for power loss protection system |
US10985644B1 (en) | 2016-06-25 | 2021-04-20 | Active-Semi, Inc. | Optimized gate driver for low voltage power loss protection system |
US9721742B1 (en) | 2016-06-25 | 2017-08-01 | Active-Semi, Inc. | Power integrated circuit with autonomous limit checking of ADC channel measurements |
US10826480B1 (en) * | 2016-07-01 | 2020-11-03 | Active-Semi, Inc. | Gate driver to decrease EMI with shorter dead-time |
CN107040245B (zh) * | 2017-05-03 | 2023-08-22 | 深圳市硕亚科技有限公司 | 千安培大电流脉冲信号产生装置及didt测试设备 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS621191A (ja) * | 1985-03-11 | 1987-01-07 | Nec Ic Microcomput Syst Ltd | 信号出力回路 |
JPS61292412A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 出力回路 |
US4719369A (en) * | 1985-08-14 | 1988-01-12 | Hitachi, Ltd. | Output circuit having transistor monitor for matching output impedance to load impedance |
US4638187A (en) * | 1985-10-01 | 1987-01-20 | Vtc Incorporated | CMOS output buffer providing high drive current with minimum output signal distortion |
US4731553A (en) * | 1986-09-30 | 1988-03-15 | Texas Instruments Incorporated | CMOS output buffer having improved noise characteristics |
US4855623A (en) * | 1987-11-05 | 1989-08-08 | Texas Instruments Incorporated | Output buffer having programmable drive current |
US4825099A (en) * | 1987-12-04 | 1989-04-25 | Ford Microelectronics | Feedback-controlled current output driver having reduced current surge |
US4820942A (en) * | 1988-01-27 | 1989-04-11 | Advanced Micro Devices, Inc. | High-speed, high-drive output buffer circuits with reduced ground bounce |
US4825101A (en) * | 1988-02-11 | 1989-04-25 | Advanced Micro Devices, Inc. | Full-level, fast CMOS output buffer |
EP0342814B1 (en) * | 1988-05-20 | 1995-02-08 | Mitsubishi Denki Kabushiki Kaisha | Mos integrated circuit for driving light-emitting diodes |
US5293082A (en) * | 1988-06-21 | 1994-03-08 | Western Digital Corporation | Output driver for reducing transient noise in integrated circuits |
US4880997A (en) * | 1988-08-18 | 1989-11-14 | Ncr Corporation | Low noise output buffer circuit |
US4961010A (en) * | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
JPH0752829B2 (ja) * | 1989-09-13 | 1995-06-05 | 株式会社東芝 | 出力回路 |
US5039874A (en) | 1990-03-15 | 1991-08-13 | Hewlett-Packard Company | Method and apparatus for driving an integrated-circuit output pad |
IT1246755B (it) * | 1990-12-28 | 1994-11-26 | Sgs Thomson Microelectronics | Circuito di pilotaggio veloce di un carico capacitivo per circuiti integrari, particolarmente memorie. |
JP2932722B2 (ja) * | 1991-02-28 | 1999-08-09 | 日本電気株式会社 | 電流駆動回路 |
US5192881A (en) * | 1991-06-28 | 1993-03-09 | Vlsi Technology, Inc. | Circuit which reduces noise caused by high current outputs |
KR930008656B1 (ko) * | 1991-07-19 | 1993-09-11 | 삼성전자 주식회사 | 노이즈가 억제되는 데이타 출력 버퍼 |
US5218239A (en) * | 1991-10-03 | 1993-06-08 | National Semiconductor Corporation | Selectable edge rate cmos output buffer circuit |
KR940010673B1 (ko) * | 1992-08-24 | 1994-10-24 | 삼성전자 주식회사 | 저전력 데이타 출력버퍼 |
-
1995
- 1995-08-14 EP EP95305642A patent/EP0735676B1/en not_active Expired - Lifetime
- 1995-08-14 DE DE69521028T patent/DE69521028T2/de not_active Expired - Fee Related
-
1996
- 1996-03-25 JP JP06769296A patent/JP3703198B2/ja not_active Expired - Fee Related
- 1996-03-28 KR KR1019960008724A patent/KR100392799B1/ko not_active IP Right Cessation
- 1996-08-30 US US08/706,377 patent/US5781045A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2002051009A1 (fr) * | 2000-12-21 | 2002-06-27 | Asahi Kasei Microsystems Co.,Ltd. | Circuit de commutation de courant a grande vitesse |
Also Published As
Publication number | Publication date |
---|---|
US5781045A (en) | 1998-07-14 |
DE69521028T2 (de) | 2001-09-06 |
JP3703198B2 (ja) | 2005-10-05 |
EP0735676B1 (en) | 2001-05-23 |
KR100392799B1 (ko) | 2003-11-20 |
DE69521028D1 (de) | 2001-06-28 |
EP0735676A1 (en) | 1996-10-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3703198B2 (ja) | 電流制御装置及び電流制御方法 | |
EP0329285B1 (en) | Output buffer | |
EP0303341B1 (en) | Output buffer circuits | |
US5319252A (en) | Load programmable output buffer | |
US8717080B2 (en) | Digital delay line driver | |
US5296765A (en) | Driver circuit for sinking current to two supply voltages | |
KR930009251A (ko) | 선택가능한 에지 레이트(edge rate)를 갖는 상보형 금속 산화물 반도체(CMOS) 출력 버퍼회로 | |
US4902914A (en) | Logic circuit used in standard IC or CMOS logic level | |
JPH06216749A (ja) | 出力バッファ回路 | |
US10469075B2 (en) | Low-ringing output driver | |
JPH04229714A (ja) | バッファを有する集積回路 | |
US6320433B1 (en) | Output driver | |
JP2004253582A (ja) | 半導体装置の駆動方法および装置 | |
JP2002208849A (ja) | 誘導性負荷駆動回路 | |
US20220278684A1 (en) | Integrated bus interface fall and rise time accelerator method | |
US5010256A (en) | Gate output driver using slew-rate control | |
JP2023063081A (ja) | スイッチング回路、dc/dcコンバータおよびその制御回路 | |
JP2734398B2 (ja) | 出力バッファ回路 | |
JP3429812B2 (ja) | Cmos3ステートバッファ回路およびその制御方法 | |
JP2724331B2 (ja) | Ttl出力ドライバゲート構成 | |
US7471113B1 (en) | Low crowbar current slew rate controlled driver | |
JP2020195213A (ja) | スイッチングトランジスタの駆動回路 | |
JP2003017987A (ja) | 選択可能な出力エッジレイト制御 | |
JP2005513851A (ja) | 低電圧での能力を備えた高速出力回路 | |
US6130569A (en) | Method and apparatus for a controlled transition rate driver |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050511 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050629 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050719 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080729 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090729 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090729 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100729 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |