JPH08279614A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08279614A JPH08279614A JP2243896A JP2243896A JPH08279614A JP H08279614 A JPH08279614 A JP H08279614A JP 2243896 A JP2243896 A JP 2243896A JP 2243896 A JP2243896 A JP 2243896A JP H08279614 A JPH08279614 A JP H08279614A
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Abstract
(57)【要約】
【課題】 接合構造を有する半導体装置を製造するに際
し、製造プロセスが一層容易になると共に、接合部の抵
抗値を大幅に低減できる半導体装置の製造方法を提供す
る。 【解決手段】 本発明による半導体装置の製造方法は、
互いに対向する第１及び第２の主表面を有する第１の半
導体基板（１０）の第１の主表面に沿ってゲート構造を
形成する工程と、互いに対向する第１及び第２の主表面
を有する第２の半導体基板（２０）の第１の主表面に、
高不純物濃度の半導体層（２１）を形成する工程と、前
記第１の半導体基板（１０）の第１の主表面と第２の半
導体基板（２０）の第１の主表面とを加熱処理により接
合する接合工程とを含み、この接合工程により第２の半
導体基板の高不純物濃度半導体層（２１）の不純物を第
１の半導体基板（１０）の表面領域に拡散させることを
特徴とする。
し、製造プロセスが一層容易になると共に、接合部の抵
抗値を大幅に低減できる半導体装置の製造方法を提供す
る。 【解決手段】 本発明による半導体装置の製造方法は、
互いに対向する第１及び第２の主表面を有する第１の半
導体基板（１０）の第１の主表面に沿ってゲート構造を
形成する工程と、互いに対向する第１及び第２の主表面
を有する第２の半導体基板（２０）の第１の主表面に、
高不純物濃度の半導体層（２１）を形成する工程と、前
記第１の半導体基板（１０）の第１の主表面と第２の半
導体基板（２０）の第１の主表面とを加熱処理により接
合する接合工程とを含み、この接合工程により第２の半
導体基板の高不純物濃度半導体層（２１）の不純物を第
１の半導体基板（１０）の表面領域に拡散させることを
特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものであり、特にＧＴＯ(Gate Turn Off) サイリ
スタ、ＳＩ(Static Induction)サイリスタ、パワーＭＯ
ＳＦＥＴ、ＩＧＢＴ(Insulated Gate Bipolar Transist
or) パワートランジスタなどの自己消弧型半導体装置の
製造方法に関するものである。
関するものであり、特にＧＴＯ(Gate Turn Off) サイリ
スタ、ＳＩ(Static Induction)サイリスタ、パワーＭＯ
ＳＦＥＴ、ＩＧＢＴ(Insulated Gate Bipolar Transist
or) パワートランジスタなどの自己消弧型半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】従来、ＧＴＯサイリスタ、ＳＩサイリス
タ、ＩＧＢＴなどの自己消弧型半導体装置は電力用半導
体装置として広く利用されており、例えば以下のような
文献に記載されている。 1. 西澤潤一 「３極管特性を持つ大電力の縦型接合FE
T 」 日経エレクトロニクス、50-61, 1971 年9 月27日号 2. J. Nishizawa, T. Terasaki and J. Sibata:"Field
-Effect Transistor versus Analog Transistor (Stati
c InductionTransistor)", IEEE Trans. on Electron D
evice, ED-22(4), 185 (1975) 3. J. Nishizawa and K. Nakamura: Physiquee Appliq
uee, T13, 725 (1978) 4. J. Nishizawa and Y. Otsubo: Tech. Dig. 1980 IE
DM, 658 (1980) 5. 西澤潤一、大見忠弘、謝孟賢、本谷薫 「電子通信学会技術研究報告、ED81-84 (1981) 6. M. Ishidoh, et al: "Advanced High Frequency GT
O", Proc. ISPSD, 189(1988) 7. B. J. Baliga, et al: "The Evolution of Power D
evice Technology"IEEE Trans. on Electron Device, E
D-31, 1570 (1984) 8. M. Amato, et al: "Comparison of Lateral and Ve
rtical DMOS SpecificOn-resistance", IEDM Tech. Di
g., 736 (1985) 9. B. J. Baliga: "Modern Power Device", John Wile
y Sons, 350 (1987) 10. H. Mitlehner, et al: Proc. ISPSD, 289 (1990) "A Novel 8kV Light-Trigger Thyristor with Over Vol
tage SelfProtection" 従来の自己消弧型の半導体装置の内、ＧＴＯサイリスタ
やＳＩサイリスタにおいては、ゲート領域を半導体基板
の一方の表面に形成した後、エピタキシャル層を形成す
るようにしたゲート埋め込み型の構造が知られている。
このゲート埋込構造を有する半導体装置においては、ゲ
ート領域を形成した後、その上にエピタキシャル層を形
成する場合、エピタキシャル成長は下地依存性があるた
め、ゲート領域の上と、それ以外の部分の上とでは結晶
の成長が異なったりオートドーピングなどにより不純物
密度分布が不均一となり、良好な特性を有する半導体装
置を得ることは困難であった。さらに、エピタキシャル
成長は比較的時間のかかるプロセスであり、半導体装置
製造のスループットが低い欠点もあった。また、ゲート
領域近傍の導電型が反転し易いという欠点もある。この
ような欠点を解消するために、表面ゲート型の構造も提
案されているが、逆電圧を大きくとれないとともに大き
な空乏層ができないので大きな電流を遮断できない欠点
がある。
タ、ＩＧＢＴなどの自己消弧型半導体装置は電力用半導
体装置として広く利用されており、例えば以下のような
文献に記載されている。 1. 西澤潤一 「３極管特性を持つ大電力の縦型接合FE
T 」 日経エレクトロニクス、50-61, 1971 年9 月27日号 2. J. Nishizawa, T. Terasaki and J. Sibata:"Field
-Effect Transistor versus Analog Transistor (Stati
c InductionTransistor)", IEEE Trans. on Electron D
evice, ED-22(4), 185 (1975) 3. J. Nishizawa and K. Nakamura: Physiquee Appliq
uee, T13, 725 (1978) 4. J. Nishizawa and Y. Otsubo: Tech. Dig. 1980 IE
DM, 658 (1980) 5. 西澤潤一、大見忠弘、謝孟賢、本谷薫 「電子通信学会技術研究報告、ED81-84 (1981) 6. M. Ishidoh, et al: "Advanced High Frequency GT
O", Proc. ISPSD, 189(1988) 7. B. J. Baliga, et al: "The Evolution of Power D
evice Technology"IEEE Trans. on Electron Device, E
D-31, 1570 (1984) 8. M. Amato, et al: "Comparison of Lateral and Ve
rtical DMOS SpecificOn-resistance", IEDM Tech. Di
g., 736 (1985) 9. B. J. Baliga: "Modern Power Device", John Wile
y Sons, 350 (1987) 10. H. Mitlehner, et al: Proc. ISPSD, 289 (1990) "A Novel 8kV Light-Trigger Thyristor with Over Vol
tage SelfProtection" 従来の自己消弧型の半導体装置の内、ＧＴＯサイリスタ
やＳＩサイリスタにおいては、ゲート領域を半導体基板
の一方の表面に形成した後、エピタキシャル層を形成す
るようにしたゲート埋め込み型の構造が知られている。
このゲート埋込構造を有する半導体装置においては、ゲ
ート領域を形成した後、その上にエピタキシャル層を形
成する場合、エピタキシャル成長は下地依存性があるた
め、ゲート領域の上と、それ以外の部分の上とでは結晶
の成長が異なったりオートドーピングなどにより不純物
密度分布が不均一となり、良好な特性を有する半導体装
置を得ることは困難であった。さらに、エピタキシャル
成長は比較的時間のかかるプロセスであり、半導体装置
製造のスループットが低い欠点もあった。また、ゲート
領域近傍の導電型が反転し易いという欠点もある。この
ような欠点を解消するために、表面ゲート型の構造も提
案されているが、逆電圧を大きくとれないとともに大き
な空乏層ができないので大きな電流を遮断できない欠点
がある。
【０００３】このような欠点を解消するために、切り込
みゲート構造が従来より提案されている。この切り込み
ゲート構造は、半導体基板の表面に溝を形成し、この溝
の底部にゲート領域を形成するものであるが、ドライエ
ッチングによっても深い溝を正確に形成することは難し
く、したがって耐圧がとれない欠点があるとともに微細
加工が困難である。さらに、本願人は特願平5-186450号
において、第１の半導体基板の一方の表面に反対導電型
のゲート領域を形成し、このゲート領域の上にゲート電
極を形成した後、第２の半導体基板を接着した半導体装
置およびその製造方法を提案している。このような接着
構造を有する半導体装置においては、エピタキシャル成
長に起因する種々の欠点を解消することができる。すな
わち、ＧＴＯサイリスタにおいては、ゲート領域の不純
物濃度を容易に高濃度とすることができるので、キャリ
アの引き抜きが速くなり、高周波化が容易となる。ま
た、ＳＩサイリスタにおいては、高濃度のゲート領域を
均一に埋め込むことができるので、大面積化が可能とな
る。さらに、ＩＧＢＴにおいては、全面カソード構造と
することができ、その結果として冷却効率が向上し、大
容量化が可能となる。
みゲート構造が従来より提案されている。この切り込み
ゲート構造は、半導体基板の表面に溝を形成し、この溝
の底部にゲート領域を形成するものであるが、ドライエ
ッチングによっても深い溝を正確に形成することは難し
く、したがって耐圧がとれない欠点があるとともに微細
加工が困難である。さらに、本願人は特願平5-186450号
において、第１の半導体基板の一方の表面に反対導電型
のゲート領域を形成し、このゲート領域の上にゲート電
極を形成した後、第２の半導体基板を接着した半導体装
置およびその製造方法を提案している。このような接着
構造を有する半導体装置においては、エピタキシャル成
長に起因する種々の欠点を解消することができる。すな
わち、ＧＴＯサイリスタにおいては、ゲート領域の不純
物濃度を容易に高濃度とすることができるので、キャリ
アの引き抜きが速くなり、高周波化が容易となる。ま
た、ＳＩサイリスタにおいては、高濃度のゲート領域を
均一に埋め込むことができるので、大面積化が可能とな
る。さらに、ＩＧＢＴにおいては、全面カソード構造と
することができ、その結果として冷却効率が向上し、大
容量化が可能となる。
【０００４】
【発明が解決しようとする課題】上述したように、本願
人により提案されている２個の半導体基板を接合した半
導体装置は種々の有益な利点を達成することができる。
しかしながら、２個の半導体基板の接合部の電気抵抗が
比較的高いため、電力消費及び発熱量が比較的大きくな
る不具合が生じていた。この不具合を解消する方法とし
て、２個の半導体基板の互いに接合される表面に高不純
物濃度領域を形成することが考えられるが、接合部付近
にはゲート構造が形成されているため、ゲート構造を形
成する基板の接合部に高不純物濃度領域を単に形成する
場合は、マスク処理、エッチング処理及び不純物拡散処
理が必要であり、歩留及びスループットが低下する不都
合が生じてしまう。
人により提案されている２個の半導体基板を接合した半
導体装置は種々の有益な利点を達成することができる。
しかしながら、２個の半導体基板の接合部の電気抵抗が
比較的高いため、電力消費及び発熱量が比較的大きくな
る不具合が生じていた。この不具合を解消する方法とし
て、２個の半導体基板の互いに接合される表面に高不純
物濃度領域を形成することが考えられるが、接合部付近
にはゲート構造が形成されているため、ゲート構造を形
成する基板の接合部に高不純物濃度領域を単に形成する
場合は、マスク処理、エッチング処理及び不純物拡散処
理が必要であり、歩留及びスループットが低下する不都
合が生じてしまう。
【０００５】さらに、２個の半導体基板の接合部を経て
キャリャの供給を行なう縦型の半導体装置においては、
接合部の接合特性が良好なデバイスを製造するために極
めて重要であり、２個の基板の接合が良好に行なわれな
いと、線形な電流−電圧特性が得られず、或は接合抵抗
が増大してしまい電力損失及び発熱量が増大してしま
う。
キャリャの供給を行なう縦型の半導体装置においては、
接合部の接合特性が良好なデバイスを製造するために極
めて重要であり、２個の基板の接合が良好に行なわれな
いと、線形な電流−電圧特性が得られず、或は接合抵抗
が増大してしまい電力損失及び発熱量が増大してしま
う。
【０００６】従って、本発明の目的は切り込みゲート構
造あるいは接合構造を有する半導体を製造するに際し、
２個の半導体基板の接合部の電気抵抗を大幅に低下させ
ることができると共に製造プロセスが一層容易な半導体
装置の製造方法を提供することにある。さらに、本発明
の目的は、良好な接合特性を有し、電気抵抗値が小さく
且つ線形な電流−電圧特性を有する半導体装置を提供す
ることにある。
造あるいは接合構造を有する半導体を製造するに際し、
２個の半導体基板の接合部の電気抵抗を大幅に低下させ
ることができると共に製造プロセスが一層容易な半導体
装置の製造方法を提供することにある。さらに、本発明
の目的は、良好な接合特性を有し、電気抵抗値が小さく
且つ線形な電流−電圧特性を有する半導体装置を提供す
ることにある。
【０００７】
【課題を解決するための手段並びに作用】本発明による
半導体装置の製造方法はゲート構造を有する接合型半導
体装置を製造するに際し、互いに対向する第１及び第２
の主表面を有する第１の半導体基板の第１の主表面に沿
ってゲート構造を形成する工程と、互いに対向する第１
及び第２の主表面を有する第２の半導体基板の第１の主
表面に高不純物濃度の半導体層を形成する工程と、前記
第１の半導体基板の第１の主表面と第２の半導体基板の
第１の主表面とを加熱処理により接合する接合工程とを
含み、この接合工程により第２の半導体基板の高不純物
層の不純物を第１の半導体基板の表面領域に拡散させる
ことを特徴とする。
半導体装置の製造方法はゲート構造を有する接合型半導
体装置を製造するに際し、互いに対向する第１及び第２
の主表面を有する第１の半導体基板の第１の主表面に沿
ってゲート構造を形成する工程と、互いに対向する第１
及び第２の主表面を有する第２の半導体基板の第１の主
表面に高不純物濃度の半導体層を形成する工程と、前記
第１の半導体基板の第１の主表面と第２の半導体基板の
第１の主表面とを加熱処理により接合する接合工程とを
含み、この接合工程により第２の半導体基板の高不純物
層の不純物を第１の半導体基板の表面領域に拡散させる
ことを特徴とする。
【０００８】本発明では、互いに接合すべき２個の半導
体基板の一方の基板の第１の主表面にほぼ全面に亘って
高不純物濃度領域を形成する。そして、加熱処理により
２個の半導体基板を接合させ、この加熱処理により高不
純物濃度領域の不純物をゲート構造が形成されている側
の半導体基板の接合領域に熱拡散させて高不純物濃度の
拡散層を形成する。この結果、マスク処理やエッチング
処理を行なうことなく両方の半導体基板の接合部に高濃
度不純物領域が形成され、製造のスループットを一層向
上させることができる。さらに、接合の際に第１の半導
体基板の不純物を第２の半導体基板側へ熱拡散させるこ
とにより接合特性を一層改善することができ、接合強度
が増大するだけでなく、接合部の電気抵抗値が一層小さ
く且つ線形な電流−電圧特性を有するデバイスを得るこ
とができる。２個の基板を接合する際、両方の基板にそ
れぞれ高不純物濃度領域を形成することも考えられる。
しかし、不純物が拡散した領域は格子欠陥が増大してい
るため、両方の基板に高不純物濃度層を形成したので
は、もともとの格子欠陥の密度が約２倍になり、接合部
の電気抵抗が相当大きくなってしまう。これに対して、
本発明のように、一方の基板にだけに高不純物濃度領域
を形成すれば、接合部付近の初期格子欠陥の密度が半分
になるので電気抵抗を一層低減することができる。この
結果、製造工程が削減されるだけでなくデバイスとして
の特性も一層向上する。
体基板の一方の基板の第１の主表面にほぼ全面に亘って
高不純物濃度領域を形成する。そして、加熱処理により
２個の半導体基板を接合させ、この加熱処理により高不
純物濃度領域の不純物をゲート構造が形成されている側
の半導体基板の接合領域に熱拡散させて高不純物濃度の
拡散層を形成する。この結果、マスク処理やエッチング
処理を行なうことなく両方の半導体基板の接合部に高濃
度不純物領域が形成され、製造のスループットを一層向
上させることができる。さらに、接合の際に第１の半導
体基板の不純物を第２の半導体基板側へ熱拡散させるこ
とにより接合特性を一層改善することができ、接合強度
が増大するだけでなく、接合部の電気抵抗値が一層小さ
く且つ線形な電流−電圧特性を有するデバイスを得るこ
とができる。２個の基板を接合する際、両方の基板にそ
れぞれ高不純物濃度領域を形成することも考えられる。
しかし、不純物が拡散した領域は格子欠陥が増大してい
るため、両方の基板に高不純物濃度層を形成したので
は、もともとの格子欠陥の密度が約２倍になり、接合部
の電気抵抗が相当大きくなってしまう。これに対して、
本発明のように、一方の基板にだけに高不純物濃度領域
を形成すれば、接合部付近の初期格子欠陥の密度が半分
になるので電気抵抗を一層低減することができる。この
結果、製造工程が削減されるだけでなくデバイスとして
の特性も一層向上する。
【０００９】接合される第１の半導体基板の第１の表面
領域の導電形は、第２の半導体基板の高不純物濃度層の
導電形と同一の導電形とすることができ、或いは反対導
電形とすることもできる。この場合、第１半導体基板側
を反対導電形とすることにより、第１の半導体基板の第
１の主表面に形成される同一導電形のキャピタキシャル
層の形成を省くことができる。
領域の導電形は、第２の半導体基板の高不純物濃度層の
導電形と同一の導電形とすることができ、或いは反対導
電形とすることもできる。この場合、第１半導体基板側
を反対導電形とすることにより、第１の半導体基板の第
１の主表面に形成される同一導電形のキャピタキシャル
層の形成を省くことができる。
【００１０】第２の半導体基板の高不純物濃度層の不純
物濃度は製造されるデバイスの用途に応じて規定され、
１×１０17原子／ｃｍ3 以上の不純物濃度であれば十分
に小さい接合接合抵抗を形成することができる。好適に
は、高不純物濃度層の不純物濃度は１×１０18原子／ｃ
ｍ3 とする。尚、拡散層が形成される予定の第１の半導
体基板の半導体層が反対導電形の場合、高不純物濃度層
の不純物濃度の１×１０19原子／ｃｍ3 以上とする。
物濃度は製造されるデバイスの用途に応じて規定され、
１×１０17原子／ｃｍ3 以上の不純物濃度であれば十分
に小さい接合接合抵抗を形成することができる。好適に
は、高不純物濃度層の不純物濃度は１×１０18原子／ｃ
ｍ3 とする。尚、拡散層が形成される予定の第１の半導
体基板の半導体層が反対導電形の場合、高不純物濃度層
の不純物濃度の１×１０19原子／ｃｍ3 以上とする。
【００１１】本発明による半導体装置の製造方法の好適
実施例は、前記第２の半導体基板の不純物濃度を第１の
半導体基板の接合される主表面の領域の不純物濃度より
も高くしたことを特徴とする。このように半導体基板の
不純物濃度を規定することにより、加熱処理において高
不純物濃度領域の不純物はゲート構造が形成されている
第１の半導体基板側に熱拡散するため、第１の半導体基
板側に良好な高不純物濃度領域を形成することができ
る。
実施例は、前記第２の半導体基板の不純物濃度を第１の
半導体基板の接合される主表面の領域の不純物濃度より
も高くしたことを特徴とする。このように半導体基板の
不純物濃度を規定することにより、加熱処理において高
不純物濃度領域の不純物はゲート構造が形成されている
第１の半導体基板側に熱拡散するため、第１の半導体基
板側に良好な高不純物濃度領域を形成することができ
る。
【００１２】第２の半導体基板に形成される高不純物濃
度層は、イオン注入や熱拡散だけでなく、エピタキシャ
ル成長法や化学気相構造によって形成することもでき
る。これらの層形成技術により高不純物濃度層を形成す
ることにより、接合部付近の格子欠陥の量を大幅に低減
することができる。
度層は、イオン注入や熱拡散だけでなく、エピタキシャ
ル成長法や化学気相構造によって形成することもでき
る。これらの層形成技術により高不純物濃度層を形成す
ることにより、接合部付近の格子欠陥の量を大幅に低減
することができる。
【００１３】本発明による半導体装置は、ゲート構造が
形成されている第１の主表面及び第１の主電極が形成さ
れている第２の主表面を有する第１の半導体基板と、第
１の主平面及び第２の主電極が形成されている第２の主
平面を有する第２の半導体基板と、前記第１の半導体基
板の第１の主表面と第２の半導体基板の第１の主表面と
を加熱接合処理することにより形成された接合部とを具
え、この接合部を経てキャリャの供給を行なう接合型半
導体装置において、前記第２の半導体基板が、その第１
の主表面に形成した高不純物濃度の半導体層を有し、前
記第１の半導体基板の主表面には、前記加熱接合処理に
より第２の半導体基板の高不純物濃度半導体層から熱拡
散した不純物による薄い拡散層が形成されていることを
特徴とする。このように、一方の半導体基板にだけ高不
純物濃度領域を形成することにより、接合部の電気抵抗
が小さく、しかも線形な電流−電圧特性を有する半導体
装置を実現することができる。尚、第１及び第２の主電
極は、ＭＯＳＦＥＴの場合ドレイン及びソース電極が対
応し、ＩＧＢＴの場合コレクタ及びエミッタが対応す
る。
形成されている第１の主表面及び第１の主電極が形成さ
れている第２の主表面を有する第１の半導体基板と、第
１の主平面及び第２の主電極が形成されている第２の主
平面を有する第２の半導体基板と、前記第１の半導体基
板の第１の主表面と第２の半導体基板の第１の主表面と
を加熱接合処理することにより形成された接合部とを具
え、この接合部を経てキャリャの供給を行なう接合型半
導体装置において、前記第２の半導体基板が、その第１
の主表面に形成した高不純物濃度の半導体層を有し、前
記第１の半導体基板の主表面には、前記加熱接合処理に
より第２の半導体基板の高不純物濃度半導体層から熱拡
散した不純物による薄い拡散層が形成されていることを
特徴とする。このように、一方の半導体基板にだけ高不
純物濃度領域を形成することにより、接合部の電気抵抗
が小さく、しかも線形な電流−電圧特性を有する半導体
装置を実現することができる。尚、第１及び第２の主電
極は、ＭＯＳＦＥＴの場合ドレイン及びソース電極が対
応し、ＩＧＢＴの場合コレクタ及びエミッタが対応す
る。
【００１４】
【実施例】図１は本発明による半導体装置の製造方法の
順次工程を示す線図的断面図である。本例では、ＳＩサ
イリスタの製造工程を説明する。図１に示すように、ｎ
- 形の第１の半導体基板１０と、ｎ+ 型の第２の半導体
基板２０とを用意する。これら第１及び第２の半導体基
板の不純物濃度は、例えばそれぞれ１０15原子／ｃｍ3
及び１０18原子／ｃｍ3 とすることができる。第１の半
導体基板１０は第１の主表面１０ａ及び第２の主表面１
０ｂを有し、第２の半導体基板２０は第１の主表面２０
ａ及び第２の主表面２０ｂを有する。第１の半導体基板
の第１の主表面１０ａにゲート構造を形成する。ゲート
構造を作成するに際し、はじめに第１の半導体基板１０
の第１の主表面１０ａに沿って互いに平行な溝１１ａ、
１１ｂ及び１１ｃを形成する。尚、図面上３個の溝を形
成したが、実際には素子特性に応じた数の溝を形成す
る。次に、第１の主表面全体に熱酸化膜を形成し、反応
性イオンエッチングにより、溝底部に選択拡散用の孔を
あけた後各溝１１ａ〜１１ｃの底面にゲート領域を構成
する反対導電形（Ｐ形）の拡散層１２ａ，１２ｂ及び１
２ｃをそれぞれ形成する。次に、図１（ｃ）に示すよう
に、鏡面研摩を行い第１の表面１０ｂ上に形成されたＳ
ｉＯ2 層を除去し、各拡散層１２ａ〜１２ｃ上にタング
ステンから成るゲート電極１４ａ〜１４ｃをそれぞれ形
成する。尚、ゲート抵抗をさらに下げる場合には凹部底
部のＳｉＯ2 層を部分的に除去する。
順次工程を示す線図的断面図である。本例では、ＳＩサ
イリスタの製造工程を説明する。図１に示すように、ｎ
- 形の第１の半導体基板１０と、ｎ+ 型の第２の半導体
基板２０とを用意する。これら第１及び第２の半導体基
板の不純物濃度は、例えばそれぞれ１０15原子／ｃｍ3
及び１０18原子／ｃｍ3 とすることができる。第１の半
導体基板１０は第１の主表面１０ａ及び第２の主表面１
０ｂを有し、第２の半導体基板２０は第１の主表面２０
ａ及び第２の主表面２０ｂを有する。第１の半導体基板
の第１の主表面１０ａにゲート構造を形成する。ゲート
構造を作成するに際し、はじめに第１の半導体基板１０
の第１の主表面１０ａに沿って互いに平行な溝１１ａ、
１１ｂ及び１１ｃを形成する。尚、図面上３個の溝を形
成したが、実際には素子特性に応じた数の溝を形成す
る。次に、第１の主表面全体に熱酸化膜を形成し、反応
性イオンエッチングにより、溝底部に選択拡散用の孔を
あけた後各溝１１ａ〜１１ｃの底面にゲート領域を構成
する反対導電形（Ｐ形）の拡散層１２ａ，１２ｂ及び１
２ｃをそれぞれ形成する。次に、図１（ｃ）に示すよう
に、鏡面研摩を行い第１の表面１０ｂ上に形成されたＳ
ｉＯ2 層を除去し、各拡散層１２ａ〜１２ｃ上にタング
ステンから成るゲート電極１４ａ〜１４ｃをそれぞれ形
成する。尚、ゲート抵抗をさらに下げる場合には凹部底
部のＳｉＯ2 層を部分的に除去する。
【００１５】第２の半導体基板２０の第１の主表面２０
ａのほぼ全面に亘ってイオン注入を行いｎ+ の半導体層
２１を形成する。このイオン注入処理においては、不純
物としてアンチモンを用い、その注入深さは１０Å〜５
００Åとし、ｎ+層２１の不純物濃度は例えば１０20原
子／ｃｍ3 とすることができる。勿論、熱拡散によりｎ
+ 半導体層２１を形成することもできる。さらに、この
ｎ+ 半導体層２１はエピタキシャル成長法により成長さ
せることもでき又は化学気相堆積法により形成すること
も可能である。
ａのほぼ全面に亘ってイオン注入を行いｎ+ の半導体層
２１を形成する。このイオン注入処理においては、不純
物としてアンチモンを用い、その注入深さは１０Å〜５
００Åとし、ｎ+層２１の不純物濃度は例えば１０20原
子／ｃｍ3 とすることができる。勿論、熱拡散によりｎ
+ 半導体層２１を形成することもできる。さらに、この
ｎ+ 半導体層２１はエピタキシャル成長法により成長さ
せることもでき又は化学気相堆積法により形成すること
も可能である。
【００１６】次に、図１（Ｄ）に示すように、第１の半
導体基板１０の第１の主表面と第２の半導体基板の第１
の主表面とを水素又は窒素若しくは水蒸気の雰囲気下で
加熱処理により接合する。この接合のための加熱処理は
４００℃〜１２００℃の範囲で行なうことができる。ま
た、本例では、加熱処理と同時に２個の基板の両側から
圧力を加えながら接合を行なう。この接合圧力は、０．
１ｋｇ／ｃｍ2 〜１００ｋｇ／ｃｍ2 の範囲で行なうこ
とができる。この加熱処理において、ｎ+ 半導体層２１
の不純物が第１の半導体基板１０側に熱拡散し、第１の
半導体基板の第１の主表面の接合領域に高不純物濃度の
拡散領域１５が形成される。この熱拡散において、第１
の半導体基板の不純物濃度が第２の半導体基板２０の不
純物濃度よりも低い場合、ｎ+ 半導体層２１の不純物は
第２の半導体基板よりも第１の半導体基板側に拡散する
量が多いので、ｎ形不純物を第１の基板側により有効に
拡散させることができ、その結果第１の半導体基板の第
１の主表面上に良好な高不純物濃度の拡散層１５を形成
することができる。
導体基板１０の第１の主表面と第２の半導体基板の第１
の主表面とを水素又は窒素若しくは水蒸気の雰囲気下で
加熱処理により接合する。この接合のための加熱処理は
４００℃〜１２００℃の範囲で行なうことができる。ま
た、本例では、加熱処理と同時に２個の基板の両側から
圧力を加えながら接合を行なう。この接合圧力は、０．
１ｋｇ／ｃｍ2 〜１００ｋｇ／ｃｍ2 の範囲で行なうこ
とができる。この加熱処理において、ｎ+ 半導体層２１
の不純物が第１の半導体基板１０側に熱拡散し、第１の
半導体基板の第１の主表面の接合領域に高不純物濃度の
拡散領域１５が形成される。この熱拡散において、第１
の半導体基板の不純物濃度が第２の半導体基板２０の不
純物濃度よりも低い場合、ｎ+ 半導体層２１の不純物は
第２の半導体基板よりも第１の半導体基板側に拡散する
量が多いので、ｎ形不純物を第１の基板側により有効に
拡散させることができ、その結果第１の半導体基板の第
１の主表面上に良好な高不純物濃度の拡散層１５を形成
することができる。
【００１７】次に、図１Ｄに示すように、第１の半導体
基板の第２の主表面１０ｂ上にＰ+ 層１６を熱拡散法に
より形成し、このＰ+ 層１６上にタングステンやモリブ
デンのような高融点金属の層を形成して第１の主電極で
あるアノード電極１７を形成する。また、第２の半導体
基板２０の第２の主表面２０ｂ上にもタングステンをス
パッタリングにより形成して第２の主電極であるカソー
ド電極２２を形成する。これらの順次の工程により、Ｓ
Ｉサイリスタが完成する。
基板の第２の主表面１０ｂ上にＰ+ 層１６を熱拡散法に
より形成し、このＰ+ 層１６上にタングステンやモリブ
デンのような高融点金属の層を形成して第１の主電極で
あるアノード電極１７を形成する。また、第２の半導体
基板２０の第２の主表面２０ｂ上にもタングステンをス
パッタリングにより形成して第２の主電極であるカソー
ド電極２２を形成する。これらの順次の工程により、Ｓ
Ｉサイリスタが完成する。
【００１８】図２は本発明による半導体装置の製造方法
の変形例の順次の製造工程を示す線図的断面図である。
尚、図１に用いた部材と同一の構成要素には同一符号を
付して説明する。本例では、第１の半導体基板１０の第
１の主表面にゲート構造を形成する。一方、第２の半導
体基板２０には、そのほぼ全面に亘って熱拡散処理を行
いｎ+ の高不純物濃度領域２１を形成し、その後ゲート
構造を収納するための溝３０ａ〜３０ｃを形成する。次
に第１の半導体基板の第１の半導体基板の第１の主表面
と第２の半導体基板の主表面とを前述した加熱処理によ
り接合する。この製造方法によれば、第１の半導体基板
の平坦な表面上にゲート構造を形成でき、ゲート構造の
形成プロセスを容易にできる利点が達成される。
の変形例の順次の製造工程を示す線図的断面図である。
尚、図１に用いた部材と同一の構成要素には同一符号を
付して説明する。本例では、第１の半導体基板１０の第
１の主表面にゲート構造を形成する。一方、第２の半導
体基板２０には、そのほぼ全面に亘って熱拡散処理を行
いｎ+ の高不純物濃度領域２１を形成し、その後ゲート
構造を収納するための溝３０ａ〜３０ｃを形成する。次
に第１の半導体基板の第１の半導体基板の第１の主表面
と第２の半導体基板の主表面とを前述した加熱処理によ
り接合する。この製造方法によれば、第１の半導体基板
の平坦な表面上にゲート構造を形成でき、ゲート構造の
形成プロセスを容易にできる利点が達成される。
【００１９】次に、接合抵抗について説明する。種々の
不純物濃度のシリコン基板を用意し、これらシリコン基
板を上述した加熱処理により接合してｐｎ接合ダイオー
ドを作成し、これらダイオードの接合抵抗を比較した。
図３ａ〜ｃに作成したｐｎ接合ダイオードの構成をしめ
す。図３ａに示す試料は〔ｎ+ 〕＋〔ｎ-＋ｐ+ 〕形で
あり、第１の基板３０として不純物濃度が１×１０18原
子／ｃｍ3のｎ+ 基板を用い、第２の基板４０として不
純物濃度が１×１０14原子／ｃｍ3で接合面とは反対側
にｐ+ 層が形成されているｎ- 基板を用い、これらｎ+
基板とｎ- 基板とを接合してｐｎ接合ダイオードを作成
した。そして、第１の基板３０上にカソード電極３１を
形成し、第２の基板のｐ+ 層上にアノード電極４１を形
成する。図３ｂに示す試料は〔ｎ+ 〕＋〔ｎ+ ＋ｎ- ＋
ｐ- 〕形であり、第１の基板３０として不純物濃度が１
×１０18原子／ｃｍ3 のｎ+ 基板を用い、第２の基板４
０として接合面を形成する予定の側に１×１０20原子／
ｃｍ3 のｎ+ 層が形成され接合面と反対の側にｐ+ 層が
形成され、内部の不純物濃度が１×１０ 14原子／ｃｍ3
の基板を用い、ｎ+ 基板とｎ+ 層とを接合して接合面を
形成した。図３ｃに示す試料は〔ｎ+ ＋ｎ- 〕＋〔ｎ-
＋ｐ+ 〕形であり、第１の基板３０として不純物濃度が
１×１０14原子／ｃｍ3 のｎ- 基板を用い、このｎ- 基
板のカソード電極３１が形成される側に不純物濃度が１
×１０20原子／ｃｍ3 のｎ + 層を形成する。また、第２
の基板４０として不純物濃度が１×１０14原子／ｃｍ3
のｎ- 基板を用い、そのアナード電極４１側にｐ+ 層が
形成されている。
不純物濃度のシリコン基板を用意し、これらシリコン基
板を上述した加熱処理により接合してｐｎ接合ダイオー
ドを作成し、これらダイオードの接合抵抗を比較した。
図３ａ〜ｃに作成したｐｎ接合ダイオードの構成をしめ
す。図３ａに示す試料は〔ｎ+ 〕＋〔ｎ-＋ｐ+ 〕形で
あり、第１の基板３０として不純物濃度が１×１０18原
子／ｃｍ3のｎ+ 基板を用い、第２の基板４０として不
純物濃度が１×１０14原子／ｃｍ3で接合面とは反対側
にｐ+ 層が形成されているｎ- 基板を用い、これらｎ+
基板とｎ- 基板とを接合してｐｎ接合ダイオードを作成
した。そして、第１の基板３０上にカソード電極３１を
形成し、第２の基板のｐ+ 層上にアノード電極４１を形
成する。図３ｂに示す試料は〔ｎ+ 〕＋〔ｎ+ ＋ｎ- ＋
ｐ- 〕形であり、第１の基板３０として不純物濃度が１
×１０18原子／ｃｍ3 のｎ+ 基板を用い、第２の基板４
０として接合面を形成する予定の側に１×１０20原子／
ｃｍ3 のｎ+ 層が形成され接合面と反対の側にｐ+ 層が
形成され、内部の不純物濃度が１×１０ 14原子／ｃｍ3
の基板を用い、ｎ+ 基板とｎ+ 層とを接合して接合面を
形成した。図３ｃに示す試料は〔ｎ+ ＋ｎ- 〕＋〔ｎ-
＋ｐ+ 〕形であり、第１の基板３０として不純物濃度が
１×１０14原子／ｃｍ3 のｎ- 基板を用い、このｎ- 基
板のカソード電極３１が形成される側に不純物濃度が１
×１０20原子／ｃｍ3 のｎ + 層を形成する。また、第２
の基板４０として不純物濃度が１×１０14原子／ｃｍ3
のｎ- 基板を用い、そのアナード電極４１側にｐ+ 層が
形成されている。
【００２０】上述した図３ａ〜ｃに示す３個のダイオー
ドの電流−電圧特性をそれぞれ図４ａ〜ｃに示す。各試
料を直流電源に接続し、その順方向電圧及び逆方向電圧
を印加して電流−電圧特性を測定した。図４ａ〜ｃにお
いて、縦軸は測定された電流値（ｍＡ）を示し、横軸は
印加電圧（Ｖ）を示す。図３ａに示す〔ｎ + 〕＋〔ｎ-
＋ｐ- 〕形のダイオードの特性を図４ａに示す。電流値
は０Ｖ付近で急激に立ち上がっている。図３ｂの
〔ｎ+ 〕＋〔ｎ+ ＋ｎ- ＋ｐ+ 〕のダイオードも同様
に、電流値は０Ｖ付近で急激に増加している。一方、図
３ｃの〔ｎ+＋ｎ- 〕＋〔ｎ- ＋ｐ+ 〕のダイオードの
場合、電流値は０Ｖ付近からゆっくり増加している。こ
の電流−電圧特性において、測定値の傾きは接合面に形
成される接合抵抗に相当する。従って、電流−電圧特性
の測定結果より明らかなように、ｎ- 基板とｎ- 基板と
を接合すると、接合面における接合抵抗が大きくなって
しまう。従って、接合型半導体装置において接合抵抗を
低減するためには、少なくとも一方の半導体基板の不純
物濃度を１×１０17原子／ｃｍ2 以上、好ましくは１×
１０18原子／ｃｍ2 以上のｎ+ 形にする必要がある。
ドの電流−電圧特性をそれぞれ図４ａ〜ｃに示す。各試
料を直流電源に接続し、その順方向電圧及び逆方向電圧
を印加して電流−電圧特性を測定した。図４ａ〜ｃにお
いて、縦軸は測定された電流値（ｍＡ）を示し、横軸は
印加電圧（Ｖ）を示す。図３ａに示す〔ｎ + 〕＋〔ｎ-
＋ｐ- 〕形のダイオードの特性を図４ａに示す。電流値
は０Ｖ付近で急激に立ち上がっている。図３ｂの
〔ｎ+ 〕＋〔ｎ+ ＋ｎ- ＋ｐ+ 〕のダイオードも同様
に、電流値は０Ｖ付近で急激に増加している。一方、図
３ｃの〔ｎ+＋ｎ- 〕＋〔ｎ- ＋ｐ+ 〕のダイオードの
場合、電流値は０Ｖ付近からゆっくり増加している。こ
の電流−電圧特性において、測定値の傾きは接合面に形
成される接合抵抗に相当する。従って、電流−電圧特性
の測定結果より明らかなように、ｎ- 基板とｎ- 基板と
を接合すると、接合面における接合抵抗が大きくなって
しまう。従って、接合型半導体装置において接合抵抗を
低減するためには、少なくとも一方の半導体基板の不純
物濃度を１×１０17原子／ｃｍ2 以上、好ましくは１×
１０18原子／ｃｍ2 以上のｎ+ 形にする必要がある。
【００２１】次に、加熱処理による不純物拡散について
説明する。不純物濃度が１×１０18原子／ｃｍ3 で接合
面側に１０19〜１０21原子／ｃｍ3 の高不純物濃度層が
形成されている第１の基板と不純物濃度が１×１０13原
子／ｃｍ3 の第２の基板とを加熱処理により接合した場
合の接合部付近の不純物濃度分布を測定して加熱処理に
よる不純物拡散について検討した。図５に測定された不
純物濃度分布を示す。図５において縦軸は不純物である
リンの濃度を対数で示し、横軸は接合面からの距離をμ
ｍで示す。図５に示す測定結果から明らかなように、接
合面から約１．５μｍ程度の厚さに亘って不純物が拡散
されることによって薄い拡散層が形成されていることが
理解できる。従って、接合されるべき一方の半導体基板
側にだけ高不純物濃度層を形成して接合処理を行なえ
ば、接合面の両側に高不純物濃度層が形成され、接合抵
抗が十分に小さい半導体デバイスを製造することができ
る。
説明する。不純物濃度が１×１０18原子／ｃｍ3 で接合
面側に１０19〜１０21原子／ｃｍ3 の高不純物濃度層が
形成されている第１の基板と不純物濃度が１×１０13原
子／ｃｍ3 の第２の基板とを加熱処理により接合した場
合の接合部付近の不純物濃度分布を測定して加熱処理に
よる不純物拡散について検討した。図５に測定された不
純物濃度分布を示す。図５において縦軸は不純物である
リンの濃度を対数で示し、横軸は接合面からの距離をμ
ｍで示す。図５に示す測定結果から明らかなように、接
合面から約１．５μｍ程度の厚さに亘って不純物が拡散
されることによって薄い拡散層が形成されていることが
理解できる。従って、接合されるべき一方の半導体基板
側にだけ高不純物濃度層を形成して接合処理を行なえ
ば、接合面の両側に高不純物濃度層が形成され、接合抵
抗が十分に小さい半導体デバイスを製造することができ
る。
【００２２】次に、本発明による接合型半導体装置の変
形例について説明する。図６は本発明をＧＴＯサイリス
タに適用した例を示す。このサイリスタは、第１の半導
体基板５０、第２の半導体基板６０、接合面７０、アノ
ード電極を構成する第１の主電極７１、カソード電極を
構成する第２の主電極７２及びゲート構造８０を具え
る。第１の半導体基板５０は、接合面７０から第１の主
電極７１に向けて加熱接合処理により形成された薄い拡
散層５１、ｎ+ 半導体層５２、ｐ形半導体層５３、ｎ-
形の半導体プレート５４及びｐ+ 形半導体層５５を順次
有する。また、第２の半導体基板６０は、接合面７０か
ら第２の主電極７２に向けてｎ ++形の高不純物濃度層６
１及びｎ+ 形の半導体プレート６２を順次有する。第１
半導体基板５０のｐ+ 形半導体層５５、ｐ形半導体層５
３、ｎ+ 形半導体層５２、並びに第２の半導体基板６０
のｎ++形高不純物濃度層６１は共に熱拡散処理により形
成する。また、第１の半導体基板５０に形成したゲート
電極構造８０は、第１の半導体基板５０の層を形成した
後、フォトリソグラフィ及びエッチング処理により凹部
を形成し、次に凹部の内面に沿って酸化膜８１を形成
し、酸化膜に選択的に貫通孔を形成し、この貫通孔にア
ルミニウムのゲート電極を形成することにより形成する
ことができる。
形例について説明する。図６は本発明をＧＴＯサイリス
タに適用した例を示す。このサイリスタは、第１の半導
体基板５０、第２の半導体基板６０、接合面７０、アノ
ード電極を構成する第１の主電極７１、カソード電極を
構成する第２の主電極７２及びゲート構造８０を具え
る。第１の半導体基板５０は、接合面７０から第１の主
電極７１に向けて加熱接合処理により形成された薄い拡
散層５１、ｎ+ 半導体層５２、ｐ形半導体層５３、ｎ-
形の半導体プレート５４及びｐ+ 形半導体層５５を順次
有する。また、第２の半導体基板６０は、接合面７０か
ら第２の主電極７２に向けてｎ ++形の高不純物濃度層６
１及びｎ+ 形の半導体プレート６２を順次有する。第１
半導体基板５０のｐ+ 形半導体層５５、ｐ形半導体層５
３、ｎ+ 形半導体層５２、並びに第２の半導体基板６０
のｎ++形高不純物濃度層６１は共に熱拡散処理により形
成する。また、第１の半導体基板５０に形成したゲート
電極構造８０は、第１の半導体基板５０の層を形成した
後、フォトリソグラフィ及びエッチング処理により凹部
を形成し、次に凹部の内面に沿って酸化膜８１を形成
し、酸化膜に選択的に貫通孔を形成し、この貫通孔にア
ルミニウムのゲート電極を形成することにより形成する
ことができる。
【００２３】図７は本発明をＭＯＳＦＥＴに適用した例
を示す。このＭＯＳＦＥＴも第１の半導体基板５０、第
２の半導体基板６０、接合面７０、ドレイン電極を構成
する第１の主電極７１、ソース電極を構成する第２の主
電極７２及びゲート構造８０を具える。第１の半導体基
板５０は、接合面７０から第１の主電極７１に向けて加
熱接合処理により形成された薄い拡散層５１、ｎ+ 形半
導体層５２、ｐ形半導体５３、ｎ- 形半導体層５６及び
ｎ+ 形半導体プレート５７を順次有する。また、第２の
半導体層６０はｎ++形の高不純物層６１及びｎ+ 形の半
導体プレート６２を有する。また、ゲート構造８０は、
フォトリソグラフィ及びエッチング処理により凹部を形
成し、この凹部の円周面に酸化膜８１を形成し、この酸
化膜８１上にゲート電極８２を形成することにより形成
される。尚、第１半導体基板のｎ- 形半導体層５６、ｐ
形半導体層５３及びｎ+ 形半導体層５２はそれぞれエピ
タキシャル成長法により形成する。
を示す。このＭＯＳＦＥＴも第１の半導体基板５０、第
２の半導体基板６０、接合面７０、ドレイン電極を構成
する第１の主電極７１、ソース電極を構成する第２の主
電極７２及びゲート構造８０を具える。第１の半導体基
板５０は、接合面７０から第１の主電極７１に向けて加
熱接合処理により形成された薄い拡散層５１、ｎ+ 形半
導体層５２、ｐ形半導体５３、ｎ- 形半導体層５６及び
ｎ+ 形半導体プレート５７を順次有する。また、第２の
半導体層６０はｎ++形の高不純物層６１及びｎ+ 形の半
導体プレート６２を有する。また、ゲート構造８０は、
フォトリソグラフィ及びエッチング処理により凹部を形
成し、この凹部の円周面に酸化膜８１を形成し、この酸
化膜８１上にゲート電極８２を形成することにより形成
される。尚、第１半導体基板のｎ- 形半導体層５６、ｐ
形半導体層５３及びｎ+ 形半導体層５２はそれぞれエピ
タキシャル成長法により形成する。
【００２４】図８は本半導体をＩＧＢＴに適用した例を
示す。このＩＧＢＴも図６及び図７に示す実施例と同様
に、第１の半導体基板５０、第２の半導体基板６０、接
合面７０、第１の主電極７１、第２の主電極７２及びゲ
ート構造８０を具える。第１の半導体基板５０は、接合
面７０から第１の主電極７１に向けて加熱接合処理によ
り形成された拡散層５１、ｎ+ 形半導体層５２、ｐ形半
導体層５３、ｎ- 半導体層５６、ｎ+ 形半導体プレート
５７を有する。第２の半導体基板６０はｎ++形の高不純
物濃度層６１及びｎ+ 形の半導体プレート６２を有す
る。尚、ゲート構造８０は図７の実施例と同様である。
示す。このＩＧＢＴも図６及び図７に示す実施例と同様
に、第１の半導体基板５０、第２の半導体基板６０、接
合面７０、第１の主電極７１、第２の主電極７２及びゲ
ート構造８０を具える。第１の半導体基板５０は、接合
面７０から第１の主電極７１に向けて加熱接合処理によ
り形成された拡散層５１、ｎ+ 形半導体層５２、ｐ形半
導体層５３、ｎ- 半導体層５６、ｎ+ 形半導体プレート
５７を有する。第２の半導体基板６０はｎ++形の高不純
物濃度層６１及びｎ+ 形の半導体プレート６２を有す
る。尚、ゲート構造８０は図７の実施例と同様である。
【００２５】図９は図６に示すＧＴＯサイリスの製造方
法の変形例を示す線図的断面図である。尚、図６で用い
た部材と同一の部材には同一符号を付して説明する。本
例では、基板プレート５４上にｐ形半導体層５３をエピ
タキシャル成長法により形成し、このｐ形の半導体層５
３とｎ形の高不純物濃度層６１とを加熱接合して接合面
７０に沿ってｎ形の高不純物濃度の拡散層５１を形成す
る。この場合、高不純物濃度層６１の不純物濃度を１×
１９19原子／ｃｍ3 以上にすれば、十分な厚さの拡散層
５１を形成することができる。尚、この実施例は図７に
示すＭＯＳＦＥＴの製造及び図８に示すＩＧＢＴの製造
にも適用することができる。
法の変形例を示す線図的断面図である。尚、図６で用い
た部材と同一の部材には同一符号を付して説明する。本
例では、基板プレート５４上にｐ形半導体層５３をエピ
タキシャル成長法により形成し、このｐ形の半導体層５
３とｎ形の高不純物濃度層６１とを加熱接合して接合面
７０に沿ってｎ形の高不純物濃度の拡散層５１を形成す
る。この場合、高不純物濃度層６１の不純物濃度を１×
１９19原子／ｃｍ3 以上にすれば、十分な厚さの拡散層
５１を形成することができる。尚、この実施例は図７に
示すＭＯＳＦＥＴの製造及び図８に示すＩＧＢＴの製造
にも適用することができる。
【００２６】
【発明の効果】以上説明したように本発明によれば、２
個の半導体基板のうちの一方の半導体基板の主表面のほ
ぼ全面に亘って高不純物濃度層を形成し、２個の基板を
加熱処理による接合工程中に高不純物濃度層の不純物を
他方の半導体基板の接合領域に熱拡散させているので、
マスク処理やエッチング処理を行なうことなく低い電気
抵抗の電流通路を形成でき、この結果製造工程のスルー
プットを一層向上させることができる。さらに、接合部
の接合特性が一層改善され、接合強度が向上するだけで
なく、接合抵抗が一層小さくしかも線形な電流−電圧特
性の半導体装置を製造することができる。
個の半導体基板のうちの一方の半導体基板の主表面のほ
ぼ全面に亘って高不純物濃度層を形成し、２個の基板を
加熱処理による接合工程中に高不純物濃度層の不純物を
他方の半導体基板の接合領域に熱拡散させているので、
マスク処理やエッチング処理を行なうことなく低い電気
抵抗の電流通路を形成でき、この結果製造工程のスルー
プットを一層向上させることができる。さらに、接合部
の接合特性が一層改善され、接合強度が向上するだけで
なく、接合抵抗が一層小さくしかも線形な電流−電圧特
性の半導体装置を製造することができる。
【図１】本発明による半導体装置の製造方法の一連の製
造工程を示す線図的断面図である。
造工程を示す線図的断面図である。
【図２】本発明による半導体装置の製造方法の変形例を
示す線図的断面図である。
示す線図的断面図である。
【図３】接合抵抗を確認するために作成した各種ダイオ
ードの構造を示す線図的断面図である。
ードの構造を示す線図的断面図である。
【図４】各種ダイオードの電流−電圧特性を示すグラフ
である。
である。
【図５】接合付近の拡散深さと不純物濃度の関係を示す
グラフである。
グラフである。
【図６】本発明による接合型ＧＴＯサイリスタの構造を
示す線図的断面図である。
示す線図的断面図である。
【図７】本発明による接合型ＭＯＳＦＥＴの構造を示す
線図的断面図である。
線図的断面図である。
【図８】本発明による接合型ＩＧＢＴの構造を示す線図
的断面図である。
的断面図である。
【図９】本発明による別の接合型ＧＴＯサイリスタの製
造を示す線図的断面図である。
造を示す線図的断面図である。
１０ 第１の半導体基板、１１ａ〜１１ｃ 溝、１２ａ
〜１２ｃ ゲート領域、１３ａ〜１３ｃ 絶縁層、１４
ａ〜１４ｃ ゲート電極、１５ ｎ+ 拡散層、１６ Ｐ
+ 層、１７ アノード電極、２０ 第２の半導体基板、
２１ ｎ+ 半導体層、２２ カソード電極
〜１２ｃ ゲート領域、１３ａ〜１３ｃ 絶縁層、１４
ａ〜１４ｃ ゲート電極、１５ ｎ+ 拡散層、１６ Ｐ
+ 層、１７ アノード電極、２０ 第２の半導体基板、
２１ ｎ+ 半導体層、２２ カソード電極
Claims (24)
- 【請求項１】ゲート構造を有する接合型半導体装置を製
造するに際し、 互いに対向する第１及び第２の主表面を有する第１の半
導体基板の第１の主表面に沿ってゲート構造を形成する
工程と、 互いに対向する第１及び第２の主表面を有する第２の半
導体基板の第１の主表面に、高不純物濃度の半導体層を
形成する工程と、 前記第１の半導体基板の第１の主表面と第２の半導体基
板の第１の主表面とを加熱処理により接合する接合工程
とを含み、この接合工程により第２の半導体基板の高不
純物濃度半導体層の不純物を第１の半導体基板の表面領
域に拡散させることを特徴とする半導体装置の製造方
法。 - 【請求項２】請求項１に記載の半導体装置の製造方法に
おいて、前記第２の半導体基板の高不純物濃度半導体層
の導電形を前記第１の半導体基板の第１の主表面の表面
領域の導電形と同一導電形としたことを特徴とする半導
体装置の製造方法。 - 【請求項３】請求項２に記載の半導体装置の製造方法に
おいて、前記第１の半導体基板の第１の主表面の表面領
域及び第２の半導体基板に形成された高不純物濃度半導
体層の導電形を共にｎ形としたことを特徴とする半導体
装置の製造方法。 - 【請求項４】請求項１に記載の半導体装置の製造方法に
おいて、前記第２の半導体基板の高不純物濃度半導体層
の導電形を前記第１の半導体基板の第１の主表面の表面
領域の導電形と反対の導電形としたことを特徴とする半
導体装置の製造方法。 - 【請求項５】請求項４に記載の半導体装置の製造方法に
おいて、前記第２の半導体基板の高不純物濃度半導体層
の導電形をｎ形とし、前記第１の半導体基板の第１の主
表面の表面領域の導電形をｐ形としたことを特徴とする
半導体装置の製造方法。 - 【請求項６】請求項２に記載の半導体装置の製造方法に
おいて、前記第２の半導体基板に形成された高不純物濃
度半導体層の不純物濃度を１×１０17原子／ｃｍ 3 以上
としたことを特徴とする半導体装置の製造方法。 - 【請求項７】請求項６に記載の半導体装置の製造方法に
おいて、前記第２の半導体基板に形成された高不純物濃
度半導体層の不純物濃度を１×１０18原子／ｃｍ 3 以上
としたことを特徴とする半導体装置の製造方法。 - 【請求項８】請求項４に記載の半導体装置の製造方法に
おいて、前記第２の半導体基板に形成された高不純物濃
度半導体層の不純物濃度を１×１０19原子／ｃｍ 3 以上
としたことを特徴とする半導体装置の製造方法。 - 【請求項９】請求項１に記載の半導体装置の製造方法に
おいて、前記第２の半導体基板の高不純物濃度半導体層
がイオン注入又は熱拡散により形成されることを特徴と
する半導体装置の製造方法。 - 【請求項１０】請求項１に記載の半導体装置の製造方法
において、前記第２の半導体基板の高不純物濃度半導体
層がエピタキシャル成長法又は化学気相堆積法により形
成されることを特徴とする半導体装置の製造方法。 - 【請求項１１】請求項１に記載の半導体装置の製造方法
において、前記接合工程が加熱処理と共に加圧処理を含
むことを特徴とする半導体装置の製造方法。 - 【請求項１２】請求項１に記載の半導体装置の製造方法
において、前記第２の半導体基板内部の不純物濃度を、
前記第１の半導体基板の接合される主表面の領域の不純
物濃度よりも高くしたことを特徴とする半導体装置の製
造方法。 - 【請求項１３】請求項１に記載の半導体装置の製造方法
において、前記第２の半導体基板の高不純物層の不純物
濃度を、第２の半導体基板の内部の不純物濃度よりも１
×１０2 以上高くしたことを特徴とする半導体装置の製
造方法。 - 【請求項１４】請求項１に記載の半導体装置の製造方法
において、前記ゲート構造を形成する工程が、前記第１
の半導体基板の第１の主表面に凹部を形成する工程と、
この凹部の底面に絶縁層を形成する工程と、この絶縁層
に孔を形成しこの孔を介して基板の導電形と反対の反対
導電形の半導体領域を選択的に形成する工程と、これら
反対導電形の半導体領域上にゲート電極を形成する工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項１５】請求項１に記載の半導体装置の製造方法
において、前記ゲート構造を形成する工程が、前記第１
の半導体基板の第１の主表面に凹部を形成する工程と、
この凹部の底面に絶縁層を形成する工程と、この絶縁層
に孔を形成し、この孔にゲート電極を選択的に形成する
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項１６】請求項１に記載の半導体装置の製造方法
において、前記ゲート構造を形成する工程が、前記第１
の半導体基板の第１の主表面に凹部を形成する工程と、
この凹部の底面に絶縁層を形成する工程と、この絶縁層
上にゲート電極を選択的に形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項１７】請求項１に記載の半導体装置の製造方法
において、前記ゲート構造を形成する工程が、前記第１
の半導体基板の第１の主表面に基板の導電形と反対の反
対導電形の半導体領域を選択的に形成する工程と、これ
ら反対導電形の半導体領域上にゲート電極を形成する工
程とを含み、前記高不純物濃度の半導体領域が形成され
ている第２の半導体基板の第１の主表面の、接合した際
第１の半導体基板のゲート構造に対応する部分に凹部を
選択的に形成し、その後第１の半導体基板の第１の主表
面と第２の半導体基板の第１の主表面とを加熱処理によ
り接合することを特徴とする半導体装置の製造方法。 - 【請求項１８】請求項１に記載の半導体装置の製造方法
において、前記半導体装置をＳＩサイリスタとし、前記
第１の半導体基板の第２の主平面に基板の導電形と反対
の反対導電形の半導体領域を形成する工程と、この反対
導電形の半導体領域上に第１の主電極を形成する工程
と、前記第２の半導体基板の第２の主表面に第２の主電
極を形成する工程とをさらに含むことを特徴とする半導
体装置の製造方法。 - 【請求項１９】ゲート構造が形成されている第１の主表
面及び第１の主電極が形成されている第２の主表面を有
する第１の半導体基板と、第１の主平面及び第２の主電
極が形成されている第２の主平面を有する第２の半導体
基板と、前記第１の半導体基板の第１の主表面と第２の
半導体基板の第１の主表面とを加熱接合処理することに
より形成された接合部とを具え、この接合部を経てキャ
リャの供給を行なう接合型半導体装置において、 前記第２の半導体基板が、その第１の主表面に形成した
高不純物濃度の半導体層を有し、前記第１の半導体基板
の主表面には、前記加熱接合処理により第２の半導体基
板の高不純物濃度半導体層から熱拡散した不純物による
薄い拡散層が形成されていることを特徴とする接合型半
導体装置。 - 【請求項２０】請求項１９に記載の半導体装置におい
て、前記第１の半導体基板が、加熱接合処理により形成
された第１導電形の薄い高不純物濃度拡散層、第１導電
形の半導体プレート及び第１導電形と反対の第２導電形
の半導体層を有し、前記第１の主電極が前記第２導電形
の半導体層上に形成され、前記第２の半導体基板が、前
記第２の主電極が形成されている第１導電形の半導体プ
レート及び第１導電形の高不純物濃度層を有することを
特徴とする接合型半導体装置。 - 【請求項２１】請求項１９に記載の半導体装置におい
て、前記第１の半導体基板が、第１の主表面から第２の
主表面に向けて、加熱接合処理により形成された第１導
電形の薄い拡散層、第１導電形の半導体層、第２導電形
半導体層、第１導電形の半導体プレート及び第２導電形
の半導体層を順次有し、第２の半導体基板が第１の主表
面から第２の主表面に向けて、第１導電形の高不純物濃
度の半導体層及び第１導電形の半導体プレートを有する
ことを特徴とする半導体装置。 - 【請求項２２】請求項１９に記載の半導体装置におい
て、前記第１の半導体基板が、第１の主表面から第２の
主表面に向けて、加熱接合処理により形成された第１導
電形の薄い拡散層、第２導電形の半導体層、第１導電形
の半導体プレート及び第２導電形の半導体層を順次有
し、第２の半導体基板が第１の主表面から第２の主表面
に向けて、第１導電形の高不純物濃度の半導体層及び第
１導電形の半導体プレートを有することを特徴とする半
導体装置。 - 【請求項２３】請求項１９に記載の半導体装置におい
て、前記第１の半導体基板が、第１の主表面から第２の
主表面に向けて、加熱接合処理により形成された第１導
電形の薄い高不純物濃度の拡散層、第１導電形の半導体
層、第２導電形半導体層、第１導電形の半導体層及び第
１導電形の半導体プレートを順次有し、第２の半導体基
板が第１の主表面から第２の主表面に向けて、第１導電
形の高不純物濃度の半導体層及び第１導電形の半導体プ
レートを有することを特徴とする半導体装置。 - 【請求項２４】請求項１９に記載の半導体装置におい
て、前記第１の半導体基板が、第１の主表面から第２の
主表面に向けて加熱接合処理により形成された第１導電
形の薄い高不純物濃度の拡散層、第１導電形の半導体
層、第２導電形半導体層、第１導電形の半導体層及び第
２導電形の半導体プレートを順次有し、第２の半導体基
板が第１の主表面から第２の主表面に向けて第１導電形
の高不純物濃度の半導体層及び第１導電形の半導体プレ
ートを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243896A JPH08279614A (ja) | 1995-02-08 | 1996-02-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2041695 | 1995-02-08 | ||
| JP7-20416 | 1995-02-08 | ||
| JP2243896A JPH08279614A (ja) | 1995-02-08 | 1996-02-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08279614A true JPH08279614A (ja) | 1996-10-22 |
Family
ID=26357369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243896A Withdrawn JPH08279614A (ja) | 1995-02-08 | 1996-02-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08279614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002522925A (ja) * | 1998-08-14 | 2002-07-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トレンチゲート半導体装置 |
-
1996
- 1996-02-08 JP JP2243896A patent/JPH08279614A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002522925A (ja) * | 1998-08-14 | 2002-07-23 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トレンチゲート半導体装置 |
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