JPH10284733A - 低減された電界を備えた絶縁ゲートバイポーラトランジスタ - Google Patents
低減された電界を備えた絶縁ゲートバイポーラトランジスタInfo
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Abstract
(57)【要約】
【目的】 新しくかつ改善されたＩＧＢＴを提供する。
【構成】 ＩＧＢＴは基板（３１）の表面上に配置され
たコレクタ（３３）と基板の他の表面（３２）上に配置
されたその中に埋込み領域（３６）を有するドープ構造
（３５）を含んでいる。埋込み領域は基板から縦方向に
延在するドープ構造中のドリフト領域（４０）を画定
し、更にドリフト領域に連通しかつドープ構造の表面
（３７）に隣接するドープ領域（４１）を画定する。エ
ミッタ（４５）はドープ領域と連通してドープ構造上に
配置される。絶縁層（５０）はその上に配置される金属
ゲート（５５）と共にドープ構造上に配置され、制御タ
ーミナル（５５）に隣接して横方向に延在しかつドリフ
ト領域およびエミッタに連通する伝導チャネル（５６）
を画定する。基板と埋込み領域は同じ導電性でかつドー
プ構造とは逆であり、それらの間にバイポーラトランジ
スタ（３４）を形成する。
たコレクタ（３３）と基板の他の表面（３２）上に配置
されたその中に埋込み領域（３６）を有するドープ構造
（３５）を含んでいる。埋込み領域は基板から縦方向に
延在するドープ構造中のドリフト領域（４０）を画定
し、更にドリフト領域に連通しかつドープ構造の表面
（３７）に隣接するドープ領域（４１）を画定する。エ
ミッタ（４５）はドープ領域と連通してドープ構造上に
配置される。絶縁層（５０）はその上に配置される金属
ゲート（５５）と共にドープ構造上に配置され、制御タ
ーミナル（５５）に隣接して横方向に延在しかつドリフ
ト領域およびエミッタに連通する伝導チャネル（５６）
を画定する。基板と埋込み領域は同じ導電性でかつドー
プ構造とは逆であり、それらの間にバイポーラトランジ
スタ（３４）を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲートバイポー
ラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅｂｉｐ
ｏｌａｒ ｔｒａｎｓｉｓｔｏｒｓ：ＩＧＢＴ）および
その製造に関し、かつより特定的にはシリコンカーバイ
ド絶縁ゲートバイポーラトランジスタに関する。
ラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅｂｉｐ
ｏｌａｒ ｔｒａｎｓｉｓｔｏｒｓ：ＩＧＢＴ）および
その製造に関し、かつより特定的にはシリコンカーバイ
ド絶縁ゲートバイポーラトランジスタに関する。
【０００２】
【従来の技術】伝統的に、パワーデバイス（ｐｏｗｅｒ
ｄｅｖｉｃｅ）に関連する用途（６０〜２０００Ｖ）
に対しては、シリコンを基礎としたまたは基体とした
（ｓｉｌｉｃｏｎ ｂａｓｅｄ）パワーＭＯＳＦＥＴま
たはＩＧＢＴが使用される。高電圧および高電流の能力
に加えて、これらのデバイスはまた低いオン状態（ｏｎ
−ｓｔａｔｅ）の電力損失（ｐｏｗｅｒ ｌｏｓｓｅ
ｓ）および良好なスイッチング特性（例えば、最小のス
イッチング損失を備えた高速スイッチングなど）を有す
るべきである。しかしながら、目下これらのＳｉデバイ
スのいずれもが前述の特性の理想の組み合わせを提供し
ていない。特に、ＳｉのＭＯＳＦＥＴ（ＳｉＭＯＳＦＥ
Ｔ）は非常に良好なスイッチング特性を有するが、高電
圧の用途に対しては、そのオン抵抗（ｏｎ−ｒｅｓｉｓ
ｔａｎｃｅ）は非常に高くなる。これは６００〜９００
Ｖより小さいブレークダウン電圧（ＶＢ）を備えたデバ
イスを必要とする用途に対してだけにＳｉのＭＯＳＦＥ
Ｔの使用を制限する。これに反して、高いＶＢ（６００
〜２０００Ｖ）を備えたデバイスに対してさえも、Ｓｉ
のＩＧＢＴ（Ｓｉ ＩＧＢＴ）は非常に良好なオン状態
特性（高い電流密度における低い順方向電圧降下）を有
している。しかしながら、ＳｉのＩＧＢＴは低周波数の
用途（＜４０ＫＨｚ）に対してだけ使用でき、なぜなら
高いスイッチング周波数においてＩＧＢＴのスイッチン
グ損失は実用的な用途にとって高くなり過ぎるからであ
る。従って、今日のＳｉ工業技術（Ｓｉ ｔｅｃｈｎｏ
ｌｏｇｙ）においてはＳｉのＭＯＳＦＥＴ（速いスイッ
チング、ＭＯＳゲート制御など）およびＳｉのＩＧＢＴ
（高いＶＢの用途に対する低い順方向電圧降下）の組合
わされた利益を提供できる単一のデバイスはない。
ｄｅｖｉｃｅ）に関連する用途（６０〜２０００Ｖ）
に対しては、シリコンを基礎としたまたは基体とした
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たはＩＧＢＴが使用される。高電圧および高電流の能力
に加えて、これらのデバイスはまた低いオン状態（ｏｎ
−ｓｔａｔｅ）の電力損失（ｐｏｗｅｒ ｌｏｓｓｅ
ｓ）および良好なスイッチング特性（例えば、最小のス
イッチング損失を備えた高速スイッチングなど）を有す
るべきである。しかしながら、目下これらのＳｉデバイ
スのいずれもが前述の特性の理想の組み合わせを提供し
ていない。特に、ＳｉのＭＯＳＦＥＴ（ＳｉＭＯＳＦＥ
Ｔ）は非常に良好なスイッチング特性を有するが、高電
圧の用途に対しては、そのオン抵抗（ｏｎ−ｒｅｓｉｓ
ｔａｎｃｅ）は非常に高くなる。これは６００〜９００
Ｖより小さいブレークダウン電圧（ＶＢ）を備えたデバ
イスを必要とする用途に対してだけにＳｉのＭＯＳＦＥ
Ｔの使用を制限する。これに反して、高いＶＢ（６００
〜２０００Ｖ）を備えたデバイスに対してさえも、Ｓｉ
のＩＧＢＴ（Ｓｉ ＩＧＢＴ）は非常に良好なオン状態
特性（高い電流密度における低い順方向電圧降下）を有
している。しかしながら、ＳｉのＩＧＢＴは低周波数の
用途（＜４０ＫＨｚ）に対してだけ使用でき、なぜなら
高いスイッチング周波数においてＩＧＢＴのスイッチン
グ損失は実用的な用途にとって高くなり過ぎるからであ
る。従って、今日のＳｉ工業技術（Ｓｉ ｔｅｃｈｎｏ
ｌｏｇｙ）においてはＳｉのＭＯＳＦＥＴ（速いスイッ
チング、ＭＯＳゲート制御など）およびＳｉのＩＧＢＴ
（高いＶＢの用途に対する低い順方向電圧降下）の組合
わされた利益を提供できる単一のデバイスはない。
【０００３】最近、パワーデバイスの用途に対して炭化
ケイ素またはシリコンカーバイド（ｓｉｌｉｃｏｎ ｃ
ａｒｂｉｄｅ：ＳｉＣ）がその大きな電界強度、高い熱
伝導度および適度に高い移動度のために多くの関心を得
てきている。ＳｉＣを基礎とした（ＳｉＣ ｂａｓｅ
ｄ）ＭＯＳＦＥＴおよびＩＧＢＴはそれらのＳｉの対応
物（ｃｏｕｎｔｅｒｐａｒｔｓ）よりもかなり改善され
た性能の利点を提供できるであろうことが予想される。
例えば、ＭＯＳＦＥＴが９００Ｖより大きいＶＢを備え
たデバイスを必要とする用途に対して使用できないＳｉ
工業技術とは異なり、ＳｉＣのＭＯＳＦＥＴ（ＳｉＣ
ＭＯＳＦＥＴ）は２５００Ｖまでの用途に対して有効で
あると予想される。しかしながら、より高いＶＢの用途
（２５００〜５０００Ｖ）に対しては、ＳｉＣのＭＯＳ
ＦＥＴのオン抵抗は高くなりすぎかつＳｉＣを基礎とし
たバイポーラデバイスが性能の利点を提供し始める。特
に、ＳｉのＩＧＢＴおよびサイリスタに比較して、Ｓｉ
ＣのＩＧＢＴ（ＳｉＣ ＩＧＢＴ）はより小さなドリフ
ト領域はもちろんそれらのより低いキャリア寿命のため
にずっと高いスイッチング周波数で動作できるであろ
う。
ケイ素またはシリコンカーバイド（ｓｉｌｉｃｏｎ ｃ
ａｒｂｉｄｅ：ＳｉＣ）がその大きな電界強度、高い熱
伝導度および適度に高い移動度のために多くの関心を得
てきている。ＳｉＣを基礎とした（ＳｉＣ ｂａｓｅ
ｄ）ＭＯＳＦＥＴおよびＩＧＢＴはそれらのＳｉの対応
物（ｃｏｕｎｔｅｒｐａｒｔｓ）よりもかなり改善され
た性能の利点を提供できるであろうことが予想される。
例えば、ＭＯＳＦＥＴが９００Ｖより大きいＶＢを備え
たデバイスを必要とする用途に対して使用できないＳｉ
工業技術とは異なり、ＳｉＣのＭＯＳＦＥＴ（ＳｉＣ
ＭＯＳＦＥＴ）は２５００Ｖまでの用途に対して有効で
あると予想される。しかしながら、より高いＶＢの用途
（２５００〜５０００Ｖ）に対しては、ＳｉＣのＭＯＳ
ＦＥＴのオン抵抗は高くなりすぎかつＳｉＣを基礎とし
たバイポーラデバイスが性能の利点を提供し始める。特
に、ＳｉのＩＧＢＴおよびサイリスタに比較して、Ｓｉ
ＣのＩＧＢＴ（ＳｉＣ ＩＧＢＴ）はより小さなドリフ
ト領域はもちろんそれらのより低いキャリア寿命のため
にずっと高いスイッチング周波数で動作できるであろ
う。
【０００４】最近５年の間、ＳｉＣ工業技術に基づいた
多くの異なるパワートランジスタが明らかにされてき
た。これらのデバイスはＳｉＣを基礎としたＭＯＳＦＥ
Ｔ、ＩＧＢＴおよびサイリスタを含んでいる。これらの
デバイスのいくつかは低いオン状態損失、高いスイッチ
ングスピード、および高い動作温度性能に関して大いに
有望な成果を示してきた。しかしながら、これらのデバ
イスのどれもが、最適に設計されたＳｉＣを基礎とした
パワーデバイスが提供することが予想される十分な可能
性を実現するのに近いところには来ていない。これまで
明らかにされた実験的なデバイスの予想より低い性能に
対する１つの理由は、これらのデバイスの全てが伝統的
に使用されるＳｉのパワーデバイスに基づく本質的に副
次的なまたは少しの変形物であることである。これらの
より早期のデバイスの設計はＳｉＣ工業技術に特有であ
る性能事項（例えば、乏しい反転層の移動度およびゲー
ト酸化物の乏しい高温の信頼性）に対処していない。
多くの異なるパワートランジスタが明らかにされてき
た。これらのデバイスはＳｉＣを基礎としたＭＯＳＦＥ
Ｔ、ＩＧＢＴおよびサイリスタを含んでいる。これらの
デバイスのいくつかは低いオン状態損失、高いスイッチ
ングスピード、および高い動作温度性能に関して大いに
有望な成果を示してきた。しかしながら、これらのデバ
イスのどれもが、最適に設計されたＳｉＣを基礎とした
パワーデバイスが提供することが予想される十分な可能
性を実現するのに近いところには来ていない。これまで
明らかにされた実験的なデバイスの予想より低い性能に
対する１つの理由は、これらのデバイスの全てが伝統的
に使用されるＳｉのパワーデバイスに基づく本質的に副
次的なまたは少しの変形物であることである。これらの
より早期のデバイスの設計はＳｉＣ工業技術に特有であ
る性能事項（例えば、乏しい反転層の移動度およびゲー
ト酸化物の乏しい高温の信頼性）に対処していない。
【０００５】例えば、二重拡散ＭＯＳＦＥＴ（ｄｏｕｂ
ｌｅ ｄｉｆｆｕｓｉｏｎ ＭＯＳＦＥＴ：ＤＭＯＳＦ
ＥＴ）はＳｉ工業技術において最も一般に用いられるパ
ワーＭＯＳＦＥＴ構造の１つであるが、その現在の形状
ではそれはＳｉＣ工業技術において用いることができな
い。ＤＭＯＳＦＥＴにおいてはゲート制御は横方向の表
面に沿ったＰ導電性材料中に形成される反転チャネル
（ｉｎｖｅｒｓｉｏｎｃｈａｎｎｅｌ）を通して生じ
る。しかしながら、シリコンカーバイドに対する製造可
能な拡散工業技術の欠如により、ＤＭＯＳＦＥＴはＳｉ
Ｃでは製造できない。また、ＤＭＯＳＦＥＴにおける反
転チャネルはソースとゲートとの間のＰ導電性材料上に
ゲート酸化物を形成することによって提供され、そして
ＳｉＣにとってこれは高い固定電荷（ｈｉｇｈ ｆｉｘ
ｅｄ ｃｈａｒｇｅｓ）を備えた劣悪な品質の酸化物お
よび酸化物／ＳｉＣ界面におけるたくさんのトラップを
結果として生じる。これはデバイス中で電流を生み出す
キャリヤ（電子）の移動度の減少を生じ、かつ電子の移
動度におけるこの減少はデバイスのオン抵抗（ＯＮ−ｒ
ｅｓｉｓｔａｎｃｅ）を猛烈に悪化させる。
ｌｅ ｄｉｆｆｕｓｉｏｎ ＭＯＳＦＥＴ：ＤＭＯＳＦ
ＥＴ）はＳｉ工業技術において最も一般に用いられるパ
ワーＭＯＳＦＥＴ構造の１つであるが、その現在の形状
ではそれはＳｉＣ工業技術において用いることができな
い。ＤＭＯＳＦＥＴにおいてはゲート制御は横方向の表
面に沿ったＰ導電性材料中に形成される反転チャネル
（ｉｎｖｅｒｓｉｏｎｃｈａｎｎｅｌ）を通して生じ
る。しかしながら、シリコンカーバイドに対する製造可
能な拡散工業技術の欠如により、ＤＭＯＳＦＥＴはＳｉ
Ｃでは製造できない。また、ＤＭＯＳＦＥＴにおける反
転チャネルはソースとゲートとの間のＰ導電性材料上に
ゲート酸化物を形成することによって提供され、そして
ＳｉＣにとってこれは高い固定電荷（ｈｉｇｈ ｆｉｘ
ｅｄ ｃｈａｒｇｅｓ）を備えた劣悪な品質の酸化物お
よび酸化物／ＳｉＣ界面におけるたくさんのトラップを
結果として生じる。これはデバイス中で電流を生み出す
キャリヤ（電子）の移動度の減少を生じ、かつ電子の移
動度におけるこの減少はデバイスのオン抵抗（ＯＮ−ｒ
ｅｓｉｓｔａｎｃｅ）を猛烈に悪化させる。
【０００６】シリコンカーバイドに対する代替の（ａｌ
ｔｅｒｎａｔｉｖｅ）、縦型構造は、「フローティング
フィールドリングおよびフローティングフィールドプレ
ートを備えたシリコンカーバイドパワーＭＯＳＦＥＴ
（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ ＭＯ
ＳＦＥＴ ｗｉｔｈ Ｆｌｏａｔｉｎｇ ＦｉｅｌｄＲ
ｉｎｇ ａｎｄ Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｐｌ
ａｔｅ）」と題されかつ１９９３年８月３日に発行され
た、米国特許番号５，２３３，２１５号で開示されたＵ
ＭＯＳＦＥＴである。ＵＭＯＳＦＥＴにおいては反転チ
ャネルはエッチングされた溝またはトレンチに沿ってＭ
ＯＳゲートによって形成される。ＤＭＯＳＦＥＴと同様
に、ＵＭＯＳＦＥＴにおいても、ゲート酸化物は前述の
ようにＰ導電性層上に形成され、それはＳｉＣを基礎と
したＦＥＴに対して劣悪な品質の酸化物と高いオン抵抗
とを生じる。
ｔｅｒｎａｔｉｖｅ）、縦型構造は、「フローティング
フィールドリングおよびフローティングフィールドプレ
ートを備えたシリコンカーバイドパワーＭＯＳＦＥＴ
（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ ＭＯ
ＳＦＥＴ ｗｉｔｈ Ｆｌｏａｔｉｎｇ ＦｉｅｌｄＲ
ｉｎｇ ａｎｄ Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｐｌ
ａｔｅ）」と題されかつ１９９３年８月３日に発行され
た、米国特許番号５，２３３，２１５号で開示されたＵ
ＭＯＳＦＥＴである。ＵＭＯＳＦＥＴにおいては反転チ
ャネルはエッチングされた溝またはトレンチに沿ってＭ
ＯＳゲートによって形成される。ＤＭＯＳＦＥＴと同様
に、ＵＭＯＳＦＥＴにおいても、ゲート酸化物は前述の
ようにＰ導電性層上に形成され、それはＳｉＣを基礎と
したＦＥＴに対して劣悪な品質の酸化物と高いオン抵抗
とを生じる。
【０００７】ＤＭＯＳまたはＵＭＯＳ工業技術に基いた
ＳｉＣのＭＯＳＦＥＴまたはＩＧＢＴにともなう他の大
きな問題は、ＳｉＣの大きなブレークダウン電界強度の
ために、これらのデバイスではゲート酸化物における電
界が非常に高いことである。実験に基づく研究は、Ｓｉ
ＣのＭＯＳデバイスにおける高温の酸化物の信頼性の懸
念（ｃｏｎｃｅｒｎｓ）のために、酸化物における電界
は４ＭＶ／ｃｍ以下に抑えるべきであることを示唆す
る。しかしながら、これは材料の本来のブレークダウン
電界強度をかなり下回るようにＳｉＣドリフト領域にお
ける電界を制限することを必要とするであろう。これ
は、ＤＭＯＳまたはＵＭＯＳ工業技術に基いたＳｉＣの
ＩＧＢＴデバイスの場合に対して、デバイスの性能（ブ
レークダウン電圧、オン抵抗など）がゲート酸化物の信
頼性の懸念によって決定されかつＳｉＣの本来の特性に
はよらないであろうことを示唆する。
ＳｉＣのＭＯＳＦＥＴまたはＩＧＢＴにともなう他の大
きな問題は、ＳｉＣの大きなブレークダウン電界強度の
ために、これらのデバイスではゲート酸化物における電
界が非常に高いことである。実験に基づく研究は、Ｓｉ
ＣのＭＯＳデバイスにおける高温の酸化物の信頼性の懸
念（ｃｏｎｃｅｒｎｓ）のために、酸化物における電界
は４ＭＶ／ｃｍ以下に抑えるべきであることを示唆す
る。しかしながら、これは材料の本来のブレークダウン
電界強度をかなり下回るようにＳｉＣドリフト領域にお
ける電界を制限することを必要とするであろう。これ
は、ＤＭＯＳまたはＵＭＯＳ工業技術に基いたＳｉＣの
ＩＧＢＴデバイスの場合に対して、デバイスの性能（ブ
レークダウン電圧、オン抵抗など）がゲート酸化物の信
頼性の懸念によって決定されかつＳｉＣの本来の特性に
はよらないであろうことを示唆する。
【０００８】
【発明が解決しようとする課題】それゆえ、低いオン抵
抗、良好なスイッチング特性（例えば速いスイッチング
タイムおよび最小のスイッチング損失など）、低いリー
ク電流、高いチャネル密度などを備えた製造可能なＩＧ
ＢＴを有することは大いに有益であるだろう。
抗、良好なスイッチング特性（例えば速いスイッチング
タイムおよび最小のスイッチング損失など）、低いリー
ク電流、高いチャネル密度などを備えた製造可能なＩＧ
ＢＴを有することは大いに有益であるだろう。
【０００９】本発明の目的は、新しくかつ改善されたＩ
ＧＢＴを提供することである。
ＧＢＴを提供することである。
【００１０】本発明の他の目的は、低いオン抵抗、良好
なスイッチング特性、低いリーク電流、および高いチャ
ネル密度を備えた新しくかつ改善されたＩＧＢＴを提供
することである。
なスイッチング特性、低いリーク電流、および高いチャ
ネル密度を備えた新しくかつ改善されたＩＧＢＴを提供
することである。
【００１１】本発明の更に他の目的は、ゲート酸化物に
おける電界を最小にしかつ従って、高温および高電界で
のゲート酸化物の信頼性の懸念を緩和する新しいＩＧＢ
Ｔ構造を提供することである。
おける電界を最小にしかつ従って、高温および高電界で
のゲート酸化物の信頼性の懸念を緩和する新しいＩＧＢ
Ｔ構造を提供することである。
【００１２】本発明の更に他の目的は、シリコンまたは
シリコンカーバイドまたはいずれかのＩＩＩ−Ｖ材料系
で製造できる新しくかつ改善されたＩＧＢＴを提供する
ことである。
シリコンカーバイドまたはいずれかのＩＩＩ−Ｖ材料系
で製造できる新しくかつ改善されたＩＧＢＴを提供する
ことである。
【００１３】
【課題を解決するための手段】本発明に係る絶縁ゲート
バイポーラトランジスタにより前述および他の問題は少
なくとも部分的には解決されかつ前述および他の目的が
実現される。前記絶縁ゲートバイポーラトランジスタは
第１の表面および反対側の表面を有する第１導電型を備
えた半導体基板を含み、前記反対側の表面上に配置され
た第１の電流ターミナル（ｃｕｒｒｅｎｔ ｔｅｒｍｉ
ｎａｌ）を備えている。第２導電型を備えたドープ構造
（ｄｏｐｅｄ ｓｔｒｕｃｔｕｒｅ）はその中に配置さ
れた第１導電型を備えた埋込み領域（ｂｕｒｉｅｄ ｒ
ｅｇｉｏｎ）を有するよう形成される。前記ドープ構造
は前記基板の第１の表面上に配置されそして前記基板の
第１の表面と平行でかつ間隔をあけられた（ｓｐａｃｅ
ｄ）表面を画定（ｄｅｆｉｎｅ）する。前記埋込み領域
は前記ドープ構造中に配置されて前記基板の第１の表面
から延在（ｅｘｔｅｎｄｉｎｇ）しかつ前記第１の表面
とほぼ垂直なドープ構造中のドリフト領域（ｄｒｉｆｔ
ｒｅｇｉｏｎ）を画定する。前記埋込み領域は更に前
記ドープ構造中に配置されて前記ドリフト領域に連通
（ｃｏｍｍｕｎｉｃａｔｉｏｎ）しかつ前記ドープ構造
の前記表面に隣接するドープ領域（ｄｏｐｅｄ ｒｅｇ
ｉｏｎ）を画定する。また、前記埋込み領域、前記基
板、およびそれらの間に配置される前記ドープ構造の一
部分はバイポーラトランジスタを形成する。第２の電流
ターミナルは前記ドープ構造中でかつ前記ドープ領域に
連通する第１の注入領域（ｉｍｐｌａｎｔ ｒｅｇｉｏ
ｎ）と該第１の注入領域に連通しかつ前記ドープ構造の
表面上に配置された電気的コンタクトとを含んでいる。
絶縁層（ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ）は前記ド
ープ領域上に横たわる前記ドープ構造の表面上に配置さ
れかつ制御ターミナル（ｃｏｎｔｒｏｌ ｔｅｒｍｉｎ
ａｌ）は前記ドープ領域中に伝導チャネル（ｃｏｎｄｕ
ｃｔｉｏｎ ｃｈａｎｎｅｌ）を画定するように前記絶
縁層上に配置される。前記伝導チャネルは前記制御ター
ミナルに近接または隣接（ａｄｊａｃｅｎｔ）しかつ前
記ドリフト領域および前記第２の電流ターミナルに連通
して横方向に延在する。
バイポーラトランジスタにより前述および他の問題は少
なくとも部分的には解決されかつ前述および他の目的が
実現される。前記絶縁ゲートバイポーラトランジスタは
第１の表面および反対側の表面を有する第１導電型を備
えた半導体基板を含み、前記反対側の表面上に配置され
た第１の電流ターミナル（ｃｕｒｒｅｎｔ ｔｅｒｍｉ
ｎａｌ）を備えている。第２導電型を備えたドープ構造
（ｄｏｐｅｄ ｓｔｒｕｃｔｕｒｅ）はその中に配置さ
れた第１導電型を備えた埋込み領域（ｂｕｒｉｅｄ ｒ
ｅｇｉｏｎ）を有するよう形成される。前記ドープ構造
は前記基板の第１の表面上に配置されそして前記基板の
第１の表面と平行でかつ間隔をあけられた（ｓｐａｃｅ
ｄ）表面を画定（ｄｅｆｉｎｅ）する。前記埋込み領域
は前記ドープ構造中に配置されて前記基板の第１の表面
から延在（ｅｘｔｅｎｄｉｎｇ）しかつ前記第１の表面
とほぼ垂直なドープ構造中のドリフト領域（ｄｒｉｆｔ
ｒｅｇｉｏｎ）を画定する。前記埋込み領域は更に前
記ドープ構造中に配置されて前記ドリフト領域に連通
（ｃｏｍｍｕｎｉｃａｔｉｏｎ）しかつ前記ドープ構造
の前記表面に隣接するドープ領域（ｄｏｐｅｄ ｒｅｇ
ｉｏｎ）を画定する。また、前記埋込み領域、前記基
板、およびそれらの間に配置される前記ドープ構造の一
部分はバイポーラトランジスタを形成する。第２の電流
ターミナルは前記ドープ構造中でかつ前記ドープ領域に
連通する第１の注入領域（ｉｍｐｌａｎｔ ｒｅｇｉｏ
ｎ）と該第１の注入領域に連通しかつ前記ドープ構造の
表面上に配置された電気的コンタクトとを含んでいる。
絶縁層（ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ）は前記ド
ープ領域上に横たわる前記ドープ構造の表面上に配置さ
れかつ制御ターミナル（ｃｏｎｔｒｏｌ ｔｅｒｍｉｎ
ａｌ）は前記ドープ領域中に伝導チャネル（ｃｏｎｄｕ
ｃｔｉｏｎ ｃｈａｎｎｅｌ）を画定するように前記絶
縁層上に配置される。前記伝導チャネルは前記制御ター
ミナルに近接または隣接（ａｄｊａｃｅｎｔ）しかつ前
記ドリフト領域および前記第２の電流ターミナルに連通
して横方向に延在する。
【００１４】前記埋込み領域はいくつかの異なる技術を
利用して形成でき、それらの技術はエピタキシャル層中
に粒子（ｐａｒｔｉｃｌｅｓ）を注入すること、または
前記基板上に第１のエピタキシャル層を形成し、該第１
のエピタキシャル層上に第２のエピタキシャル層を形成
しかつ該第２のエピタキシャル層中に埋込み層を画定
し、そして前記第２のエピタキシャル層上に第３のエピ
タキシャル層を形成し、該第３のエピタキシャル層が伝
導チャネルを画定することを含む。
利用して形成でき、それらの技術はエピタキシャル層中
に粒子（ｐａｒｔｉｃｌｅｓ）を注入すること、または
前記基板上に第１のエピタキシャル層を形成し、該第１
のエピタキシャル層上に第２のエピタキシャル層を形成
しかつ該第２のエピタキシャル層中に埋込み層を画定
し、そして前記第２のエピタキシャル層上に第３のエピ
タキシャル層を形成し、該第３のエピタキシャル層が伝
導チャネルを画定することを含む。
【００１５】１つの特定の実施形態においては前記第２
の電流ターミナルは前記第１の注入領域に連通する第１
導電型の第２の注入領域を含んでおり、かつ前記第１の
注入領域は前記伝導チャネルを蓄積チャネル（ａｃｃｕ
ｍｕｌａｔｉｏｎ ｃｈａｎｎｅｌ）に形づくるように
前記第２の注入領域および前記ドリフト領域の間に配置
されている。他の特定の実施形態においては前記第２の
注入領域は、前記第１の注入領域に連通しかつ前記伝導
チャネルを反転チャネル（ｉｎｖｅｒｓｉｏｎｃｈａｎ
ｎｅｌ）に形づくるように前記第１の注入領域および前
記ドリフト領域の間に配置された第１導電型の第２の注
入領域を含んでいる。
の電流ターミナルは前記第１の注入領域に連通する第１
導電型の第２の注入領域を含んでおり、かつ前記第１の
注入領域は前記伝導チャネルを蓄積チャネル（ａｃｃｕ
ｍｕｌａｔｉｏｎ ｃｈａｎｎｅｌ）に形づくるように
前記第２の注入領域および前記ドリフト領域の間に配置
されている。他の特定の実施形態においては前記第２の
注入領域は、前記第１の注入領域に連通しかつ前記伝導
チャネルを反転チャネル（ｉｎｖｅｒｓｉｏｎｃｈａｎ
ｎｅｌ）に形づくるように前記第１の注入領域および前
記ドリフト領域の間に配置された第１導電型の第２の注
入領域を含んでいる。
【００１６】
【発明の実施の形態】特に図１を参照すると、単純化さ
れた断面図は伝統的なＤＭＯＳ絶縁ゲートバイポーラト
ランジスタ１０を図解している。トランジスタ１０はシ
リコンで形成されたＰ＋ドープ（Ｐ＋ ｄｏｐｅｄ）半
導体基板１１を含んでいる。金属の層が基板１１の下部
または後部面上に被着または堆積され（ｄｅｐｏｓｉｔ
ｅｄ）かつ当業者によってよく知られた技術によりオー
ミックコンタクトを形成するよう処理され、それはトラ
ンジスタ１０のためのコレクタ１３である。Ｎドープ構
造１５は基板１１の表面１２上に配置されかつ拡散領域
（ｄｉｆｆｕｓｅｄ ｒｅｇｉｏｎ）１６が垂直または
縦方向の（ｖｅｒｔｉｃａｌ）ドリフト領域１７を画定
するようにドープ構造１５中に形成される。Ｎ＋ソース
１８は拡散領域１６中に拡散され、かつ金属エミッタタ
ーミナル１９は拡散領域１６およびソース１８と連通し
て表面上に配置される。
れた断面図は伝統的なＤＭＯＳ絶縁ゲートバイポーラト
ランジスタ１０を図解している。トランジスタ１０はシ
リコンで形成されたＰ＋ドープ（Ｐ＋ ｄｏｐｅｄ）半
導体基板１１を含んでいる。金属の層が基板１１の下部
または後部面上に被着または堆積され（ｄｅｐｏｓｉｔ
ｅｄ）かつ当業者によってよく知られた技術によりオー
ミックコンタクトを形成するよう処理され、それはトラ
ンジスタ１０のためのコレクタ１３である。Ｎドープ構
造１５は基板１１の表面１２上に配置されかつ拡散領域
（ｄｉｆｆｕｓｅｄ ｒｅｇｉｏｎ）１６が垂直または
縦方向の（ｖｅｒｔｉｃａｌ）ドリフト領域１７を画定
するようにドープ構造１５中に形成される。Ｎ＋ソース
１８は拡散領域１６中に拡散され、かつ金属エミッタタ
ーミナル１９は拡散領域１６およびソース１８と連通し
て表面上に配置される。
【００１７】絶縁層２０はソース１８および拡散領域１
６の一部分上に横たわる関係にドープ構造１５の表面上
に配置される。また、絶縁層２０は拡散領域１６の内部
（の間）でドリフト領域１７上に横たわる。金属ゲート
２１は層２０上に被着されかつＭＯＳゲートとして動作
するコンタクトを作成するためによく知られた方法で処
理される。金属層２１は絶縁層２０のすぐ下の拡散領域
１６中のかつソース１８とドリフト領域１７との間に拡
張または延在している反転チャネル２２を画定する。よ
く知られるようにコレクタ１３、エミッタ１９およびゲ
ート２１の間に印加された電界によって適切に電圧が加
えられたとき、トランジスタ１０はエミッタ１９、ソー
ス１８、反転チャネル２２、ドリフト領域１７、および
基板１１からコレクタ１３へ電流を伝導する。
６の一部分上に横たわる関係にドープ構造１５の表面上
に配置される。また、絶縁層２０は拡散領域１６の内部
（の間）でドリフト領域１７上に横たわる。金属ゲート
２１は層２０上に被着されかつＭＯＳゲートとして動作
するコンタクトを作成するためによく知られた方法で処
理される。金属層２１は絶縁層２０のすぐ下の拡散領域
１６中のかつソース１８とドリフト領域１７との間に拡
張または延在している反転チャネル２２を画定する。よ
く知られるようにコレクタ１３、エミッタ１９およびゲ
ート２１の間に印加された電界によって適切に電圧が加
えられたとき、トランジスタ１０はエミッタ１９、ソー
ス１８、反転チャネル２２、ドリフト領域１７、および
基板１１からコレクタ１３へ電流を伝導する。
【００１８】ＤＭＯＳ絶縁ゲートバイポーラトランジス
タ１０の特定の構造はシリコンカーバイド（ＳｉＣ）工
業技術にとって適切ではなく、なぜなら、１８００℃以
下の温度に対するＳｉＣにおけるＮおよびＰ型ドーパン
トの非常に小さい拡散係数により、ＤＭＯＳ工業技術は
ＳｉＣにおいて製造可能ではないからである。トランジ
スタ１０を製造するための代替の方法はＮ＋ソースおよ
びＰ−ベース（Ｐ−ｂａｓｅ）領域をつくるために拡散
の代わりにイオン注入を用いることによるものである。
この場合、しかしながら、ＡおよびＢによって図１中で
示されるように、高電界が拡散領域１６とドリフト領域
１７との間の界面（Ｐ−ベースのコーナー／Ｎ−ドリフ
ト領域界面）にはもちろん絶縁層２０とドープ構造１５
との間の界面（酸化物／半導体界面）に存在する。シリ
コン材料系のＤＭＯＳ絶縁ゲートバイポーラトランジス
タの場合では、点Ｂでの最大電界はシリコンのブレーク
ダウン電界強度（およそ０．２ＭＶ／ｃｍ）と同じくら
い高いだけでありかつ従って、点Ａでの電界は常にゲー
ト酸化物における最大許容電界（およそ１０ＭＶ／ｃ
ｍ）をかなり下回る。しかしながら、シリコンカーバイ
ドを基礎としたＤＭＯＳ絶縁ゲートバイポーラトランジ
スタの場合では、点Ｂでの最大電界はシリコンカーバイ
ドのブレークダウン電界強度（およそ３ＭＶ／ｃｍ）と
同じくらい高くかつ従って、点Ａでのゲート酸化物の電
界は５〜７ＭＶ／ｃｍと同じくらい高いであろう。ゲー
トにおける電界のそのような高い値のため、高電界下の
酸化物の信頼性はシリコンカーバイド（ＳｉＣ）に対し
て極めて乏しくかつ、従って、早期の酸化物の破壊がＳ
ｉＣ絶縁ゲートバイポーラトランジスタにおいて点Ａで
生じるであろう。
タ１０の特定の構造はシリコンカーバイド（ＳｉＣ）工
業技術にとって適切ではなく、なぜなら、１８００℃以
下の温度に対するＳｉＣにおけるＮおよびＰ型ドーパン
トの非常に小さい拡散係数により、ＤＭＯＳ工業技術は
ＳｉＣにおいて製造可能ではないからである。トランジ
スタ１０を製造するための代替の方法はＮ＋ソースおよ
びＰ−ベース（Ｐ−ｂａｓｅ）領域をつくるために拡散
の代わりにイオン注入を用いることによるものである。
この場合、しかしながら、ＡおよびＢによって図１中で
示されるように、高電界が拡散領域１６とドリフト領域
１７との間の界面（Ｐ−ベースのコーナー／Ｎ−ドリフ
ト領域界面）にはもちろん絶縁層２０とドープ構造１５
との間の界面（酸化物／半導体界面）に存在する。シリ
コン材料系のＤＭＯＳ絶縁ゲートバイポーラトランジス
タの場合では、点Ｂでの最大電界はシリコンのブレーク
ダウン電界強度（およそ０．２ＭＶ／ｃｍ）と同じくら
い高いだけでありかつ従って、点Ａでの電界は常にゲー
ト酸化物における最大許容電界（およそ１０ＭＶ／ｃ
ｍ）をかなり下回る。しかしながら、シリコンカーバイ
ドを基礎としたＤＭＯＳ絶縁ゲートバイポーラトランジ
スタの場合では、点Ｂでの最大電界はシリコンカーバイ
ドのブレークダウン電界強度（およそ３ＭＶ／ｃｍ）と
同じくらい高くかつ従って、点Ａでのゲート酸化物の電
界は５〜７ＭＶ／ｃｍと同じくらい高いであろう。ゲー
トにおける電界のそのような高い値のため、高電界下の
酸化物の信頼性はシリコンカーバイド（ＳｉＣ）に対し
て極めて乏しくかつ、従って、早期の酸化物の破壊がＳ
ｉＣ絶縁ゲートバイポーラトランジスタにおいて点Ａで
生じるであろう。
【００１９】特に図２を参照すると、単純化された断面
図が本発明に従った絶縁ゲートバイポーラトランジスタ
３０を図解している。トランジスタ３０は上部表面３２
を備えた半導体基板３１を含んでおり、該基板は、第１
の型の導電性でドープされた、シリコン（ｓｉｌｉｃｏ
ｎ）、炭化ケイ素またはシリコンカーバイド（ｓｉｌｉ
ｃｏｎ ｃａｒｂｉｄｅ）、ヒ化ガリウムまたはガリウ
ムヒ素（ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ）、窒化ガ
リウムまたはガリウムナイトライド（ｇａｌｌｉｕｍ
ｎｉｔｒｉｄｅ）などのようないずれの適切なまたは都
合のよい半導体材料とすることもできる。この好ましい
実施形態においては、基板３１はシリコンカーバイドで
形成されかつＰ導電性で濃くまたは多量にドープ
（Ｐ＋）される。金属の層３３が基板３１の下部または
後部面上に被着されかつ当業者によってよく知られた技
術によりオーミックコンタクトを形成するよう処理され
る。この実施形態においては、層３３はトランジスタ３
０のためのコレクタターミナルまたは電極である。層３
３は製造工程の間のいずれの都合がよい時にも被着する
ことができかつこの記述は理解を容易にするためにこの
時点に含められていることが理解されるであろう。
図が本発明に従った絶縁ゲートバイポーラトランジスタ
３０を図解している。トランジスタ３０は上部表面３２
を備えた半導体基板３１を含んでおり、該基板は、第１
の型の導電性でドープされた、シリコン（ｓｉｌｉｃｏ
ｎ）、炭化ケイ素またはシリコンカーバイド（ｓｉｌｉ
ｃｏｎ ｃａｒｂｉｄｅ）、ヒ化ガリウムまたはガリウ
ムヒ素（ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ）、窒化ガ
リウムまたはガリウムナイトライド（ｇａｌｌｉｕｍ
ｎｉｔｒｉｄｅ）などのようないずれの適切なまたは都
合のよい半導体材料とすることもできる。この好ましい
実施形態においては、基板３１はシリコンカーバイドで
形成されかつＰ導電性で濃くまたは多量にドープ
（Ｐ＋）される。金属の層３３が基板３１の下部または
後部面上に被着されかつ当業者によってよく知られた技
術によりオーミックコンタクトを形成するよう処理され
る。この実施形態においては、層３３はトランジスタ３
０のためのコレクタターミナルまたは電極である。層３
３は製造工程の間のいずれの都合がよい時にも被着する
ことができかつこの記述は理解を容易にするためにこの
時点に含められていることが理解されるであろう。
【００２０】その中に配置された埋込み領域３６を有す
るドープ構造３５は、基板３１の表面３２上に配置され
そして基板の表面３２と平行でかつ間隔をあけられた表
面３７を画定する。埋込み領域３６は基板３１の表面３
２から延在しかつほぼ垂直なドープ構造３５中のドリフ
ト領域４０を画定するようにドープ構造３５中に配置さ
れる。ドリフト領域４０の厚みおよびドーピングは基本
的なデバイス物理（ｂａｓｉｃ ｄｅｖｉｃｅ ｐｈｙ
ｓｉｃｓ）に従って与えられたブレークダウン電圧を維
持するように設計される。更に、埋込み領域３６はドリ
フト領域４０と連通しかつドープ構造３５の表面３７に
隣接するドープ領域４１を画定するようにドープ構造３
５中に配置される。埋込み領域３６は２つの間隔をあけ
られた部分として図２に現われているが、トランジスタ
３０は普通は閉じられた形態（ｃｌｏｓｅｄ ｆｏｒｍ
ａｔｉｏｎ）で構成され、すなわち埋込み領域３６は上
面図（ｔｏｐ ｐｌａｎ）において円形状（ｃｉｒｃｕ
ｌａｒ）、競馬場形状（ｒａｃｅ−ｔｒａｃｋ ｓｈａ
ｐｅｄ）、蛇状（ｓｅｒｐｅｎｔｉｎｅ）などで現わ
れ、全てのそのような形態は従来技術でよく知られてい
ることが、当業者によって理解されるであろう。
るドープ構造３５は、基板３１の表面３２上に配置され
そして基板の表面３２と平行でかつ間隔をあけられた表
面３７を画定する。埋込み領域３６は基板３１の表面３
２から延在しかつほぼ垂直なドープ構造３５中のドリフ
ト領域４０を画定するようにドープ構造３５中に配置さ
れる。ドリフト領域４０の厚みおよびドーピングは基本
的なデバイス物理（ｂａｓｉｃ ｄｅｖｉｃｅ ｐｈｙ
ｓｉｃｓ）に従って与えられたブレークダウン電圧を維
持するように設計される。更に、埋込み領域３６はドリ
フト領域４０と連通しかつドープ構造３５の表面３７に
隣接するドープ領域４１を画定するようにドープ構造３
５中に配置される。埋込み領域３６は２つの間隔をあけ
られた部分として図２に現われているが、トランジスタ
３０は普通は閉じられた形態（ｃｌｏｓｅｄ ｆｏｒｍ
ａｔｉｏｎ）で構成され、すなわち埋込み領域３６は上
面図（ｔｏｐ ｐｌａｎ）において円形状（ｃｉｒｃｕ
ｌａｒ）、競馬場形状（ｒａｃｅ−ｔｒａｃｋ ｓｈａ
ｐｅｄ）、蛇状（ｓｅｒｐｅｎｔｉｎｅ）などで現わ
れ、全てのそのような形態は従来技術でよく知られてい
ることが、当業者によって理解されるであろう。
【００２１】埋込み領域３６は基板３１と同じ導電型で
形成されかつドープ構造３５は反対の導電型を有する。
この特定の実施形態においては、基板３１はＰ型の導電
性を有しそして、それゆえ、埋込み領域３６はＰ型導電
性を有しかつドープ構造３５はＮ型導電性を有する。従
って、基板３１、ドープ構造３５および埋込み領域３６
はＰ−Ｎ−Ｐバイポーラトランジスタ３４を形成する。
形成されかつドープ構造３５は反対の導電型を有する。
この特定の実施形態においては、基板３１はＰ型の導電
性を有しそして、それゆえ、埋込み領域３６はＰ型導電
性を有しかつドープ構造３５はＮ型導電性を有する。従
って、基板３１、ドープ構造３５および埋込み領域３６
はＰ−Ｎ−Ｐバイポーラトランジスタ３４を形成する。
【００２２】第２の電流ターミナル４５はドープ領域４
１と連通してドープ構造３５上に配置される。この実施
形態においてはトランジスタ３０のエミッタターミナル
である第２の電流ターミナル４５は、第２の導電型で濃
くドープされる（Ｎ＋）表面３７に隣接した注入領域
（ｉｍｐｌａｎｔ ａｒｅａ）４６を含んでいる。第２
の電流ターミナル４５は、例えば、埋込み領域３６とド
ープ構造３５の表面３７との間に延在しかつ注入領域４
６から間隔をあけられている注入領域４７によって埋込
み領域３６に電気的に結合される。金属層４８は注入領
域４６および注入領域４７に電気的に接触して表面３７
上に被着されかつ、金属層４８と注入領域４６および４
７との間にオーミックコンタクトを提供するためによく
知られた方法で処理される。
１と連通してドープ構造３５上に配置される。この実施
形態においてはトランジスタ３０のエミッタターミナル
である第２の電流ターミナル４５は、第２の導電型で濃
くドープされる（Ｎ＋）表面３７に隣接した注入領域
（ｉｍｐｌａｎｔ ａｒｅａ）４６を含んでいる。第２
の電流ターミナル４５は、例えば、埋込み領域３６とド
ープ構造３５の表面３７との間に延在しかつ注入領域４
６から間隔をあけられている注入領域４７によって埋込
み領域３６に電気的に結合される。金属層４８は注入領
域４６および注入領域４７に電気的に接触して表面３７
上に被着されかつ、金属層４８と注入領域４６および４
７との間にオーミックコンタクトを提供するためによく
知られた方法で処理される。
【００２３】絶縁層５０がドープ領域４１上に横たわる
関係にドープ構造３５の表面３７上に配置される。一般
に、絶縁層５０は注入領域４６の中の（の間の）表面３
７上に横たわる。好ましい実施形態においては絶縁層５
０は表面３７上に成長した酸化物または窒化物である。
ドープ領域４１はｎ導電性材料であるので、その上に成
長した酸化物の質は比較的に良好でありかつ界面または
その下の材料中の固定電荷（ｆｉｘｅｄ ｃｈａｒｇｅ
ｓ）に問題はない。金属層５５は層５０上に被着されか
つゲートターミナルとして動作するコンタクトを生じる
ためによく知られた方法で処理される。ＭＯＳゲートは
パワーデバイスにおけるより低い伝導チャネル抵抗（ｃ
ｏｎｄｕｃｔｉｏｎ ｃｈａｎｎｅｌ ｒｅｓｉｓｔａ
ｎｃｅ）のためにチャネル領域中の電流を制御するのに
（ショットキーゲートよりも）好ましい。また、ＭＯＳ
ゲートは、例えば、ショットキーゲートよりも低いゲー
トリーク電流または漏れ電流を提供する。金属層５５は
表面３７に隣接するドープ領域４１中に蓄積チャネル５
６を画定する。蓄積チャネル５６はドリフト領域４０と
注入領域４６との間にゲートターミナルに隣接または近
接して横方向に延在している。よく知られる様にエミッ
タ、コレクタおよびゲートターミナルの間に印加された
電位によって適切に電圧を加えたとき、ＩＧＢＴトラン
ジスタ３０は、矢印５７によって表わされるように、エ
ミッタ４８の注入４６から、蓄積チャネル５６、ドリフ
ト領域４０、および基板３１を通してコレクタターミナ
ル３３へ電流を伝導する。
関係にドープ構造３５の表面３７上に配置される。一般
に、絶縁層５０は注入領域４６の中の（の間の）表面３
７上に横たわる。好ましい実施形態においては絶縁層５
０は表面３７上に成長した酸化物または窒化物である。
ドープ領域４１はｎ導電性材料であるので、その上に成
長した酸化物の質は比較的に良好でありかつ界面または
その下の材料中の固定電荷（ｆｉｘｅｄ ｃｈａｒｇｅ
ｓ）に問題はない。金属層５５は層５０上に被着されか
つゲートターミナルとして動作するコンタクトを生じる
ためによく知られた方法で処理される。ＭＯＳゲートは
パワーデバイスにおけるより低い伝導チャネル抵抗（ｃ
ｏｎｄｕｃｔｉｏｎ ｃｈａｎｎｅｌ ｒｅｓｉｓｔａ
ｎｃｅ）のためにチャネル領域中の電流を制御するのに
（ショットキーゲートよりも）好ましい。また、ＭＯＳ
ゲートは、例えば、ショットキーゲートよりも低いゲー
トリーク電流または漏れ電流を提供する。金属層５５は
表面３７に隣接するドープ領域４１中に蓄積チャネル５
６を画定する。蓄積チャネル５６はドリフト領域４０と
注入領域４６との間にゲートターミナルに隣接または近
接して横方向に延在している。よく知られる様にエミッ
タ、コレクタおよびゲートターミナルの間に印加された
電位によって適切に電圧を加えたとき、ＩＧＢＴトラン
ジスタ３０は、矢印５７によって表わされるように、エ
ミッタ４８の注入４６から、蓄積チャネル５６、ドリフ
ト領域４０、および基板３１を通してコレクタターミナ
ル３３へ電流を伝導する。
【００２４】蓄積チャネルＩＧＢＴ３０の動作はＭＯＳ
ゲート制御が蓄積チャネル５６を通して行なわれること
を除いては図１のＤＭＯＳのＩＧＢＴ１０とほとんど同
様である。蓄積チャネルの移動度は反転チャネルの移動
度よりも２〜３倍高いので、ＩＧＢＴ３０は反転チャネ
ルＭＯＳＦＥＴデバイスよりもより低いＲＯＮを有す
る。Ｐ埋込み領域３６の存在はＢで表わされた高電界領
域からのＡで表わされたドリフト領域４０におけるゲー
ト絶縁層５０の完全なアイソレーションを提供する。Ｉ
ＧＢＴ３０においては、ＤＩＭＯＳまたはＵＭＯＳ構造
とは違って、高電界および高温下のゲート酸化物（絶縁
層５０）の信頼性の問題は完全に除去される。更に、Ｉ
ＧＢＴ３０のＶＢはドリフト領域４０の厚みおよびドー
ピングによってもっぱら決定されかつ従って、ＳｉＣで
形成されたドリフト領域の本質的に優れた特性の最適な
使用を可能にする。これは、ゲートの下の酸化物の信頼
性がＳｉＣにおける最大許容電界を決定しかつ従って、
ドリフト領域の期待されるＶＢ以下にＳｉＣデバイスの
ＶＢを制限する、従来技術のＤＭＯＳまたはＤＩＭＯＳ
ＩＧＢＴとは対照的である。Ｎ型チャネル領域における
全電荷（ｔｏｔａｌｃｈａｒｇｅ）に依存して、蓄積チ
ャネルＩＧＢＴ３０はノーマリ（ｎｏｒｍａｌｌｙ）−
オン（ＶＴ＜０）またはノーマリ−オフ（ＶＴ＞０）モ
ードのどちらに対しても設計できる。
ゲート制御が蓄積チャネル５６を通して行なわれること
を除いては図１のＤＭＯＳのＩＧＢＴ１０とほとんど同
様である。蓄積チャネルの移動度は反転チャネルの移動
度よりも２〜３倍高いので、ＩＧＢＴ３０は反転チャネ
ルＭＯＳＦＥＴデバイスよりもより低いＲＯＮを有す
る。Ｐ埋込み領域３６の存在はＢで表わされた高電界領
域からのＡで表わされたドリフト領域４０におけるゲー
ト絶縁層５０の完全なアイソレーションを提供する。Ｉ
ＧＢＴ３０においては、ＤＩＭＯＳまたはＵＭＯＳ構造
とは違って、高電界および高温下のゲート酸化物（絶縁
層５０）の信頼性の問題は完全に除去される。更に、Ｉ
ＧＢＴ３０のＶＢはドリフト領域４０の厚みおよびドー
ピングによってもっぱら決定されかつ従って、ＳｉＣで
形成されたドリフト領域の本質的に優れた特性の最適な
使用を可能にする。これは、ゲートの下の酸化物の信頼
性がＳｉＣにおける最大許容電界を決定しかつ従って、
ドリフト領域の期待されるＶＢ以下にＳｉＣデバイスの
ＶＢを制限する、従来技術のＤＭＯＳまたはＤＩＭＯＳ
ＩＧＢＴとは対照的である。Ｎ型チャネル領域における
全電荷（ｔｏｔａｌｃｈａｒｇｅ）に依存して、蓄積チ
ャネルＩＧＢＴ３０はノーマリ（ｎｏｒｍａｌｌｙ）−
オン（ＶＴ＜０）またはノーマリ−オフ（ＶＴ＞０）モ
ードのどちらに対しても設計できる。
【００２５】特に図３を参照すると、単純化された断面
図が本発明に従った絶縁ゲートバイポーラトランジスタ
３０′の他の実施形態を図解している。図２に関連して
記述された構成要素と同様である図３に図解された実施
形態の構成要素は同様に番号付けされかつプライム（ｐ
ｒｉｍｅ）が異なる実施形態を示すために全ての数字に
加えられている。トランジスタ３０′は上部表面３２′
とトランジスタ３０′のためのコレクタターミナルとし
て底部または後部面上に被着された金属の層３３′とを
備えた半導体基板３１′を含んでいる。その中に配置さ
れた埋込み領域３６′を有するドープ構造３５′は、基
板３１′の表面３２′上に配置されそして表面３２′と
平行でかつ間隔をあけられた表面３７′を画定する。埋
込み領域３６はドープ構造３５′中に配置され、ドリフ
ト領域４０′および該ドリフト領域４０′と連通しかつ
ドープ構造３５′の表面３７′に隣接するドープ領域４
１′を画定する。一般に、基板３１および３１′、ドー
プ構造３５および３５′そして埋込み領域３６および３
６′は同様にかつ現在記述されている方法で構成され
る。また、前に記述されたように、基板３１′、ドープ
構造３５′および埋込み領域３６′はＰ−Ｎ−Ｐバイポ
ーラトランジスタ３４′を形成する。
図が本発明に従った絶縁ゲートバイポーラトランジスタ
３０′の他の実施形態を図解している。図２に関連して
記述された構成要素と同様である図３に図解された実施
形態の構成要素は同様に番号付けされかつプライム（ｐ
ｒｉｍｅ）が異なる実施形態を示すために全ての数字に
加えられている。トランジスタ３０′は上部表面３２′
とトランジスタ３０′のためのコレクタターミナルとし
て底部または後部面上に被着された金属の層３３′とを
備えた半導体基板３１′を含んでいる。その中に配置さ
れた埋込み領域３６′を有するドープ構造３５′は、基
板３１′の表面３２′上に配置されそして表面３２′と
平行でかつ間隔をあけられた表面３７′を画定する。埋
込み領域３６はドープ構造３５′中に配置され、ドリフ
ト領域４０′および該ドリフト領域４０′と連通しかつ
ドープ構造３５′の表面３７′に隣接するドープ領域４
１′を画定する。一般に、基板３１および３１′、ドー
プ構造３５および３５′そして埋込み領域３６および３
６′は同様にかつ現在記述されている方法で構成され
る。また、前に記述されたように、基板３１′、ドープ
構造３５′および埋込み領域３６′はＰ−Ｎ−Ｐバイポ
ーラトランジスタ３４′を形成する。
【００２６】第２の電流ターミナル４５′はドープ領域
４１′と連通してドープ構造３５′上に配置される。こ
の実施形態においてはトランジスタ３０′のエミッタタ
ーミナルである第２の電流ターミナル４５′は、第１の
導電型で濃くドープされる（Ｎ＋）表面３７′に隣接す
る注入領域４６′を含んでいる。この実施形態において
は、第２の電流ターミナル４５′は、埋込み領域３６′
とドープ構造３５′の表面３７′との間に延在しかつ注
入領域４６′とドリフト領域４０′との間に少なくとも
部分的に配置される注入領域４７′によって、埋込み領
域３６′に電気的に結合される。金属層４８′は注入領
域４６′および注入領域４７′に電気的に接触して表面
３７′上に被着されかつ、金属層４８′と注入領域４
６′および４７′との間にオーミックコンタクトを提供
するためによく知られた方法で処理される。
４１′と連通してドープ構造３５′上に配置される。こ
の実施形態においてはトランジスタ３０′のエミッタタ
ーミナルである第２の電流ターミナル４５′は、第１の
導電型で濃くドープされる（Ｎ＋）表面３７′に隣接す
る注入領域４６′を含んでいる。この実施形態において
は、第２の電流ターミナル４５′は、埋込み領域３６′
とドープ構造３５′の表面３７′との間に延在しかつ注
入領域４６′とドリフト領域４０′との間に少なくとも
部分的に配置される注入領域４７′によって、埋込み領
域３６′に電気的に結合される。金属層４８′は注入領
域４６′および注入領域４７′に電気的に接触して表面
３７′上に被着されかつ、金属層４８′と注入領域４
６′および４７′との間にオーミックコンタクトを提供
するためによく知られた方法で処理される。
【００２７】絶縁層５０′はドープ領域４１′上に横た
わる関係にドープ構造３５′の表面３７′上に配置され
る。一般に、絶縁層５０′は注入領域４６′の中の（の
間の）表面３７′上に横たわる。好ましい実施形態にお
いては絶縁層５０′は表面３７′上に成長した酸化物ま
たは窒化物である。金属層５５′が層５０′上に被着さ
れかつゲートターミナルとして動作するコンタクトを生
じるためによく知られた方法で処理される。金属層５
５′は表面３７′に隣接した注入領域４７′中に反転チ
ャネル５６′を画定する。反転チャネル５６′はドリフ
ト領域４０′と注入領域４６′との間にゲートターミナ
ルに隣接して横方向に延在する。よく知られる様にエミ
ッタ、コレクタおよびゲートターミナルの間に印加され
る電位によって適切に電圧が加えられたとき、ＩＧＢＴ
トランジスタ３０′は、矢印５７′で示されるように、
エミッタ４８′の注入４６′から、反転チャネル５
６′、ドリフト領域４０′、および基板３１′を通って
コレクタターミナル３３′に電流を伝導する。
わる関係にドープ構造３５′の表面３７′上に配置され
る。一般に、絶縁層５０′は注入領域４６′の中の（の
間の）表面３７′上に横たわる。好ましい実施形態にお
いては絶縁層５０′は表面３７′上に成長した酸化物ま
たは窒化物である。金属層５５′が層５０′上に被着さ
れかつゲートターミナルとして動作するコンタクトを生
じるためによく知られた方法で処理される。金属層５
５′は表面３７′に隣接した注入領域４７′中に反転チ
ャネル５６′を画定する。反転チャネル５６′はドリフ
ト領域４０′と注入領域４６′との間にゲートターミナ
ルに隣接して横方向に延在する。よく知られる様にエミ
ッタ、コレクタおよびゲートターミナルの間に印加され
る電位によって適切に電圧が加えられたとき、ＩＧＢＴ
トランジスタ３０′は、矢印５７′で示されるように、
エミッタ４８′の注入４６′から、反転チャネル５
６′、ドリフト領域４０′、および基板３１′を通って
コレクタターミナル３３′に電流を伝導する。
【００２８】反転チャネルＩＧＢＴ３０′の動作は、Ｍ
ＯＳゲート制御が反転チャネル５６′を通して生じるこ
とを除いては、図１のＤＭＯＳＩＧＢＴ１０とほとんど
同様である。Ｐ埋込み領域３６′の存在はＢで示される
高電界からのＡで示されるドリフト領域４０′における
ゲート絶縁層５０′の完全なアイソレーションを提供す
る。ＩＧＢＴ３０′においては、ＤＩＭＯＳまたはＵＭ
ＯＳ構造とは違って、高電界および高温下のゲート酸化
物（絶縁層５０′）の信頼性の問題は完全に除去され
る。更に、ＩＧＢＴ３０′のＶＢはドリフト領域４０′
の厚みおよびドーピングによってもっぱら決定されかつ
従って、ＳｉＣで形成されるドリフト領域の本質的に優
れた特性の最適な使用を可能にする。これは、ゲートの
下の酸化物の信頼性がＳｉＣにおける最大許容電界を決
定しかつ従って、ドリフト領域の期待されるＶＢ以下に
ＳｉＣデバイスのＶＢを制限する、従来技術のＤＭＯＳ
またはＤＩＭＯＳＩＧＢＴと対照的である。反転チャネ
ルＩＧＢＴ３０′は一般にゼロＶより大きなしきい値電
圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ：ＶＴ）を有
するように設計されかつＶＴは数ある因子の中でＰ−ベ
ース領域のドーピング、絶縁層５０′の厚み、およびゲ
ート金属層５５′の仕事関数に主として依存する。反転
層ＩＧＢＴ３０′はＳｉバイポーラパワーデバイスのそ
れと非常に類似したゲート制御仕様（ｇａｔｅ ｃｏｎ
ｔｒｏｌ ｓｐｅｃｉｆｉｃａｔｉｏｎ）でＳｉＣのＩ
ＧＢＴの製造を可能にする。
ＯＳゲート制御が反転チャネル５６′を通して生じるこ
とを除いては、図１のＤＭＯＳＩＧＢＴ１０とほとんど
同様である。Ｐ埋込み領域３６′の存在はＢで示される
高電界からのＡで示されるドリフト領域４０′における
ゲート絶縁層５０′の完全なアイソレーションを提供す
る。ＩＧＢＴ３０′においては、ＤＩＭＯＳまたはＵＭ
ＯＳ構造とは違って、高電界および高温下のゲート酸化
物（絶縁層５０′）の信頼性の問題は完全に除去され
る。更に、ＩＧＢＴ３０′のＶＢはドリフト領域４０′
の厚みおよびドーピングによってもっぱら決定されかつ
従って、ＳｉＣで形成されるドリフト領域の本質的に優
れた特性の最適な使用を可能にする。これは、ゲートの
下の酸化物の信頼性がＳｉＣにおける最大許容電界を決
定しかつ従って、ドリフト領域の期待されるＶＢ以下に
ＳｉＣデバイスのＶＢを制限する、従来技術のＤＭＯＳ
またはＤＩＭＯＳＩＧＢＴと対照的である。反転チャネ
ルＩＧＢＴ３０′は一般にゼロＶより大きなしきい値電
圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ：ＶＴ）を有
するように設計されかつＶＴは数ある因子の中でＰ−ベ
ース領域のドーピング、絶縁層５０′の厚み、およびゲ
ート金属層５５′の仕事関数に主として依存する。反転
層ＩＧＢＴ３０′はＳｉバイポーラパワーデバイスのそ
れと非常に類似したゲート制御仕様（ｇａｔｅ ｃｏｎ
ｔｒｏｌ ｓｐｅｃｉｆｉｃａｔｉｏｎ）でＳｉＣのＩ
ＧＢＴの製造を可能にする。
【００２９】今図４〜６に目を移すと、トランジスタ３
０または３０′における埋込み層３６または３６′を製
造するための一つの工程におけるいくつかの段階が図解
されている。図２および３におけるトランジスタ３０ま
たは３０′の構成要素と同様の構成要素はデバイスを比
較するのを助けるために同じ数字（プライムは簡単化の
ために省略した）で表わされる。特に図４を参照する
と、上部表面３２を有する、この例ではシリコンカーバ
イド基板である半導体基板３１が提供されかつ電流コン
タクト３３が下部表面上に形成される。基板３１はＰ導
電性で濃く（ｈｅａｖｉｌｙ）ドープされる。Ｎ導電性
で薄く（ｌｉｇｈｔｌｙ）ドープされた比較的厚いエピ
タキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）３５
はよく知られる工程のいずれかを利用して表面３２上に
エピタキシャル成長される。エピタキシャル層３５は図
２および３に関連して記述されたドープ構造３５を表わ
しかつ上部表面３７を画定する。
０または３０′における埋込み層３６または３６′を製
造するための一つの工程におけるいくつかの段階が図解
されている。図２および３におけるトランジスタ３０ま
たは３０′の構成要素と同様の構成要素はデバイスを比
較するのを助けるために同じ数字（プライムは簡単化の
ために省略した）で表わされる。特に図４を参照する
と、上部表面３２を有する、この例ではシリコンカーバ
イド基板である半導体基板３１が提供されかつ電流コン
タクト３３が下部表面上に形成される。基板３１はＰ導
電性で濃く（ｈｅａｖｉｌｙ）ドープされる。Ｎ導電性
で薄く（ｌｉｇｈｔｌｙ）ドープされた比較的厚いエピ
タキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）３５
はよく知られる工程のいずれかを利用して表面３２上に
エピタキシャル成長される。エピタキシャル層３５は図
２および３に関連して記述されたドープ構造３５を表わ
しかつ上部表面３７を画定する。
【００３０】図５に目を移すと、注入マスク７０がいず
れかのよく知られた方法でエピタキシャル層３５の表面
３７上に形成される。例えば、金属層とフォトレジスト
の組み合わせが表面３７上に被着されそしてフォトレジ
ストを露出しかつそれから金属をエッチングするために
それを使用することによってパターン化される。パター
ン化された金属および残っているフォトレジストは、も
し都合がよければ、それからエピタキシャル層３５中に
粒子（ｐａｒｔｉｃｌｅｓ）を深く注入するためのマス
クとして使用され、それによって埋込み層３６が形成さ
れる。埋込み層３６はＰ＋導電性を有しそしてこの導電
性を提供しかつ深く注入されるのが可能ないずれの材料
も使用できる。
れかのよく知られた方法でエピタキシャル層３５の表面
３７上に形成される。例えば、金属層とフォトレジスト
の組み合わせが表面３７上に被着されそしてフォトレジ
ストを露出しかつそれから金属をエッチングするために
それを使用することによってパターン化される。パター
ン化された金属および残っているフォトレジストは、も
し都合がよければ、それからエピタキシャル層３５中に
粒子（ｐａｒｔｉｃｌｅｓ）を深く注入するためのマス
クとして使用され、それによって埋込み層３６が形成さ
れる。埋込み層３６はＰ＋導電性を有しそしてこの導電
性を提供しかつ深く注入されるのが可能ないずれの材料
も使用できる。
【００３１】特定の例においては、埋込み層３６の上部
表面は表面３７の下におよそ０．２μｍから０．３μｍ
の範囲にありかつ下部表面は表面３７の下におよそ０．
７μｍから１．１μｍの範囲にある。また、埋込み層３
６の下部表面は基板３１の表面３２からは５μｍから３
５μｍの範囲にある。この例においては埋込み層３６を
形成する粒子は望まれる深さを達成するために２００Ｋ
ｅＶから１ＭｅＶの範囲のエネルギーで５Ｅ１５から５
Ｅ１６の密度で注入される（矢印７１で表わされる）。
埋込み層３６が適切に形成されるとともに、注入マスク
７０が除去される。
表面は表面３７の下におよそ０．２μｍから０．３μｍ
の範囲にありかつ下部表面は表面３７の下におよそ０．
７μｍから１．１μｍの範囲にある。また、埋込み層３
６の下部表面は基板３１の表面３２からは５μｍから３
５μｍの範囲にある。この例においては埋込み層３６を
形成する粒子は望まれる深さを達成するために２００Ｋ
ｅＶから１ＭｅＶの範囲のエネルギーで５Ｅ１５から５
Ｅ１６の密度で注入される（矢印７１で表わされる）。
埋込み層３６が適切に形成されるとともに、注入マスク
７０が除去される。
【００３２】図６に目を移すと、新しい注入マスク７２
が前述のそれと同様の被着およびパターニングによって
形成される。この段階または工程においては注入マスク
７２は、埋込み層３６の直接的に上の領域７３を除い
て、表面３７全体を覆う。粒子は領域７３を通して、埋
込み領域３６によって画定されるドープ領域４１中に注
入され、埋込み領域３６からエピタキシャル層３５の表
面３７まで延在している濃くドープされたＰ導電性注入
領域４７を形成する。注入領域４７の長さ、または横方
向の寸法は注入領域４７の選択された位置に依存し、か
つ図２または図３の実施形態のいずれかが製造されてい
る。粒子は５Ｅ１５から５Ｅ１６の範囲の密度および５
０ＫｅＶから３００ＫｅＶの範囲のエネルギーでおよそ
０．２μｍから０．３μｍの範囲の深さに注入される。
前に説明されたように、注入領域４７は、図３の実施形
態において反転チャネル５６′を画定するためにはもち
ろん、埋込み領域３６とエミッタターミナル４５との間
の電気的な接続を形成するために提供される。
が前述のそれと同様の被着およびパターニングによって
形成される。この段階または工程においては注入マスク
７２は、埋込み層３６の直接的に上の領域７３を除い
て、表面３７全体を覆う。粒子は領域７３を通して、埋
込み領域３６によって画定されるドープ領域４１中に注
入され、埋込み領域３６からエピタキシャル層３５の表
面３７まで延在している濃くドープされたＰ導電性注入
領域４７を形成する。注入領域４７の長さ、または横方
向の寸法は注入領域４７の選択された位置に依存し、か
つ図２または図３の実施形態のいずれかが製造されてい
る。粒子は５Ｅ１５から５Ｅ１６の範囲の密度および５
０ＫｅＶから３００ＫｅＶの範囲のエネルギーでおよそ
０．２μｍから０．３μｍの範囲の深さに注入される。
前に説明されたように、注入領域４７は、図３の実施形
態において反転チャネル５６′を画定するためにはもち
ろん、埋込み領域３６とエミッタターミナル４５との間
の電気的な接続を形成するために提供される。
【００３３】今図７〜９に目を移すと、トランジスタ３
０または３０′における埋込み層３６または３６′を製
造するための他の工程におけるいくつかの段階が図解さ
れている。図２および３におけるトランジスタ３０また
は３０′の構成要素と同様の構成要素はデバイスを比較
するのを助けるために同じ数字（プライムは簡単化のた
めに省略した）で表わされる。特に図７を参照すると、
上部表面３２を有する半導体基板３１が提供されかつ電
流コンタクト３３が下部表面上に形成される。基板３１
はＰ導電性で濃くドープされる。Ｎ導電性で薄くドープ
された第１のエピタキシャル層３５ａはよく知られた工
程のいずれかを利用して表面３２上にエピタキシャル成
長される。エピタキシャル層３５ａは図２および３に関
連して記述されたドープ構造３５の第１の部分を表わ
す。
０または３０′における埋込み層３６または３６′を製
造するための他の工程におけるいくつかの段階が図解さ
れている。図２および３におけるトランジスタ３０また
は３０′の構成要素と同様の構成要素はデバイスを比較
するのを助けるために同じ数字（プライムは簡単化のた
めに省略した）で表わされる。特に図７を参照すると、
上部表面３２を有する半導体基板３１が提供されかつ電
流コンタクト３３が下部表面上に形成される。基板３１
はＰ導電性で濃くドープされる。Ｎ導電性で薄くドープ
された第１のエピタキシャル層３５ａはよく知られた工
程のいずれかを利用して表面３２上にエピタキシャル成
長される。エピタキシャル層３５ａは図２および３に関
連して記述されたドープ構造３５の第１の部分を表わ
す。
【００３４】図８に目を移すと、Ｐ＋導電性で濃くドー
プされた第２のエピタキシャル層３５ｂがよく知られる
工程のいずれかを利用して第１のエピタキシャル層３５
ａ上に成長される。エッチマスク８０はフォトレジスト
または金属およびパターニングのようないずれかのよく
知られる技術でエピタキシャル層３５ｂの上部表面上に
形成される。エッチマスク８０はそれからエピタキシャ
ル層３５ｂを通して開口をエッチングするために使用さ
れ、該開口は最後にドリフト領域４０を画定するであろ
う。第３のエピタキシャル層３５ｃがそれから層３５ｂ
上にそこを通る開口を含んでエピタキシャルに成長され
る。エピタキシャル層３５ｂは比較的厚い（０．４μｍ
から０．９μｍ）ので、エピタキシャル層３５ｂ中の開
口（ドリフト領域４０）によって生じるであろう不均一
性は、もし必要なら、付加的な（ａｄｄｉｔｉｏｎａ
ｌ）マスクおよび開口における成長段階または工程（ｇ
ｒｏｗｔｈ ｓｔａｇｅ）で比較的簡単に補償でき、そ
の後マスクが除去されかつ完全な（ｃｏｍｐｌｅｔｅ）
層３５ｃが、図９に図解されるように、成長される。注
入領域４６および４７はそれから前に説明されたように
完成される。
プされた第２のエピタキシャル層３５ｂがよく知られる
工程のいずれかを利用して第１のエピタキシャル層３５
ａ上に成長される。エッチマスク８０はフォトレジスト
または金属およびパターニングのようないずれかのよく
知られる技術でエピタキシャル層３５ｂの上部表面上に
形成される。エッチマスク８０はそれからエピタキシャ
ル層３５ｂを通して開口をエッチングするために使用さ
れ、該開口は最後にドリフト領域４０を画定するであろ
う。第３のエピタキシャル層３５ｃがそれから層３５ｂ
上にそこを通る開口を含んでエピタキシャルに成長され
る。エピタキシャル層３５ｂは比較的厚い（０．４μｍ
から０．９μｍ）ので、エピタキシャル層３５ｂ中の開
口（ドリフト領域４０）によって生じるであろう不均一
性は、もし必要なら、付加的な（ａｄｄｉｔｉｏｎａ
ｌ）マスクおよび開口における成長段階または工程（ｇ
ｒｏｗｔｈ ｓｔａｇｅ）で比較的簡単に補償でき、そ
の後マスクが除去されかつ完全な（ｃｏｍｐｌｅｔｅ）
層３５ｃが、図９に図解されるように、成長される。注
入領域４６および４７はそれから前に説明されたように
完成される。
【００３５】今図１０〜１１に目を移すと、トランジス
タ３０または３０′における埋込み層３６または３６′
を製造するための更に他の工程におけるいくつかの段階
が図解されている。図２および３におけるトランジスタ
３０および３０′の構成要素と同様の構成要素はデバイ
スおよび方法を比較するのを助けるために同じ数字（プ
ライムは簡単化のために省略した）で表わされる。この
実施形態においては再び図７の構造が出発点であると仮
定される。エピタキシャル層３５ａを成長した後（図
７）、埋込み層３６がエピタキシャル層３５ａ中にイオ
ン注入（ｉｏｎ−ｉｍｐｌａｎｔａｔｉｏｎ）によって
形成され、そこを通してドリフト領域４０を画定するよ
うイオン注入物または注入（ｉｏｎ ｉｍｐｌａｎｔ）
をパターニングする。イオン注入は従来技術で知られる
標準的な技術のいずれを用いても行うことができ、一般
に注入マスク（図示せず）を含んでいる。チャネル層３
５ｃはそれから、図１１に図解されるように、注入され
た埋込み層３６およびドリフト領域４０の上部上に成長
される。
タ３０または３０′における埋込み層３６または３６′
を製造するための更に他の工程におけるいくつかの段階
が図解されている。図２および３におけるトランジスタ
３０および３０′の構成要素と同様の構成要素はデバイ
スおよび方法を比較するのを助けるために同じ数字（プ
ライムは簡単化のために省略した）で表わされる。この
実施形態においては再び図７の構造が出発点であると仮
定される。エピタキシャル層３５ａを成長した後（図
７）、埋込み層３６がエピタキシャル層３５ａ中にイオ
ン注入（ｉｏｎ−ｉｍｐｌａｎｔａｔｉｏｎ）によって
形成され、そこを通してドリフト領域４０を画定するよ
うイオン注入物または注入（ｉｏｎ ｉｍｐｌａｎｔ）
をパターニングする。イオン注入は従来技術で知られる
標準的な技術のいずれを用いても行うことができ、一般
に注入マスク（図示せず）を含んでいる。チャネル層３
５ｃはそれから、図１１に図解されるように、注入され
た埋込み層３６およびドリフト領域４０の上部上に成長
される。
【００３６】
【発明の効果】それゆえ、新しくかつ改善されたＩＧＢ
Ｔが、縦または垂直方向のドリフト領域、ＭＯＳゲート
制御、横方向のゲートまたはチャネル領域、および蓄積
または反転チャネルを含んで開示される。更に、改善さ
れたＩＧＢＴはシリコン、シリコンカーバイド、ガリウ
ムヒ素、ガリウムナイトライド、または他のＩＩＩ−Ｖ
材料系のいずれでも簡単に製造できる。一般に、ＳｉＣ
材料系は、特に高電力（ｈｉｇｈ ｐｏｗｅｒ）用途に
対して、より低いオン抵抗のために好ましい。ＳｉＣの
ＤＩＭＯＳまたはＵＭＯＳデバイスに比較すれば、本手
法は高電界条件下のＭＯＳ酸化物（または他のゲート絶
縁層）の乏しい信頼性の問題を解決する。更に、電流制
御（ｃｕｒｒｅｎｔ−ｃｏｎｔｒｏｌｌｅｄ）デバイス
（例えばＧＴＯ）とは異なり、開示されたデバイスはい
ずれの複雑なゲート駆動回路（ｇａｔｅ ｄｒｉｖｅ
ｃｉｒｃｕｉｔｒｙ）およびゲート制御のためのスナバ
（ｓｎｕｂｂｅｒｓ）も必要としない。ＭＯＳゲートサ
イリスタ（例えばＭＣＴ、ＭＴＯ）に比較して、２−５
ＫＶの用途に対しては、本ＩＧＢＴの利点はより良好な
ＲＯＮ対スイッチング速度の交換条件（ｔｒａｄｅ−ｏ
ｆｆ）にある。
Ｔが、縦または垂直方向のドリフト領域、ＭＯＳゲート
制御、横方向のゲートまたはチャネル領域、および蓄積
または反転チャネルを含んで開示される。更に、改善さ
れたＩＧＢＴはシリコン、シリコンカーバイド、ガリウ
ムヒ素、ガリウムナイトライド、または他のＩＩＩ−Ｖ
材料系のいずれでも簡単に製造できる。一般に、ＳｉＣ
材料系は、特に高電力（ｈｉｇｈ ｐｏｗｅｒ）用途に
対して、より低いオン抵抗のために好ましい。ＳｉＣの
ＤＩＭＯＳまたはＵＭＯＳデバイスに比較すれば、本手
法は高電界条件下のＭＯＳ酸化物（または他のゲート絶
縁層）の乏しい信頼性の問題を解決する。更に、電流制
御（ｃｕｒｒｅｎｔ−ｃｏｎｔｒｏｌｌｅｄ）デバイス
（例えばＧＴＯ）とは異なり、開示されたデバイスはい
ずれの複雑なゲート駆動回路（ｇａｔｅ ｄｒｉｖｅ
ｃｉｒｃｕｉｔｒｙ）およびゲート制御のためのスナバ
（ｓｎｕｂｂｅｒｓ）も必要としない。ＭＯＳゲートサ
イリスタ（例えばＭＣＴ、ＭＴＯ）に比較して、２−５
ＫＶの用途に対しては、本ＩＧＢＴの利点はより良好な
ＲＯＮ対スイッチング速度の交換条件（ｔｒａｄｅ−ｏ
ｆｆ）にある。
【００３７】本ＳｉＣパワートランジスタは、高いＶＢ
（２〜５ＫＶ）、高電流（１０〜１００Ａ）および速い
スイッチング速度（＞２００ＫＨｚ）を備えたデバイス
を必要とする用途に対して代替の（ａｌｔｅｒｎａｔｉ
ｖｅ）ＳｉＣの手法よりもかなり改善された性能を提供
する。縦方向のドリフト領域はより高いチャネル密度お
よび半導体基板の不動産または面積（ｒｅａｌ ｅｓｔ
ａｔｅ）における実質的な節約を提供する。ＭＯＳゲー
ト制御はより高いトランスコンダクタンス（ｔｒａｎｓ
ｃｏｎｄｕｃｔａｎｃｅ）および低減されたゲートリー
ク電流を提供する。横方向ゲートまたはチャネル領域は
改善された酸化物および酸化物（ＳｉＣ／ＳｉＯ２）界
面へ改善されたエピタキシャル層を提供する。従って、
低いオン抵抗、良好なスイッチング特性、低いリーク電
流、および高いチャネル密度を備えた新しくかつ改善さ
れたＩＧＢＴが開示された。
（２〜５ＫＶ）、高電流（１０〜１００Ａ）および速い
スイッチング速度（＞２００ＫＨｚ）を備えたデバイス
を必要とする用途に対して代替の（ａｌｔｅｒｎａｔｉ
ｖｅ）ＳｉＣの手法よりもかなり改善された性能を提供
する。縦方向のドリフト領域はより高いチャネル密度お
よび半導体基板の不動産または面積（ｒｅａｌ ｅｓｔ
ａｔｅ）における実質的な節約を提供する。ＭＯＳゲー
ト制御はより高いトランスコンダクタンス（ｔｒａｎｓ
ｃｏｎｄｕｃｔａｎｃｅ）および低減されたゲートリー
ク電流を提供する。横方向ゲートまたはチャネル領域は
改善された酸化物および酸化物（ＳｉＣ／ＳｉＯ２）界
面へ改善されたエピタキシャル層を提供する。従って、
低いオン抵抗、良好なスイッチング特性、低いリーク電
流、および高いチャネル密度を備えた新しくかつ改善さ
れたＩＧＢＴが開示された。
【図１】伝統的な絶縁ゲートバイポーラトランジスタの
単純化された断面図である。
単純化された断面図である。
【図２】本発明に従った絶縁ゲートバイポーラトランジ
スタの一実施形態の単純化された断面図である。
スタの一実施形態の単純化された断面図である。
【図３】本発明に従った絶縁ゲートバイポーラトランジ
スタの他の実施形態の単純化された断面図である。
スタの他の実施形態の単純化された断面図である。
【図４】図２または３の絶縁ゲートバイポーラトランジ
スタを製造する方法におけるある段階を示した断面図で
ある。
スタを製造する方法におけるある段階を示した断面図で
ある。
【図５】図２または３の絶縁ゲートバイポーラトランジ
スタを製造する方法におけるある段階を示した断面図で
ある。
スタを製造する方法におけるある段階を示した断面図で
ある。
【図６】図２または３の絶縁ゲートバイポーラトランジ
スタを製造する方法におけるある段階を示した断面図で
ある。
スタを製造する方法におけるある段階を示した断面図で
ある。
【図７】図２または３の絶縁ゲートバイポーラトランジ
スタを製造する他の方法におけるある段階を示した断面
図である。
スタを製造する他の方法におけるある段階を示した断面
図である。
【図８】図２または３の絶縁ゲートバイポーラトランジ
スタを製造する他の方法におけるある段階を示した断面
図である。
スタを製造する他の方法におけるある段階を示した断面
図である。
【図９】図２または３の絶縁ゲートバイポーラトランジ
スタを製造する他の方法におけるある段階を示した断面
図である。
スタを製造する他の方法におけるある段階を示した断面
図である。
【図１０】図２または３の絶縁ゲートバイポーラトラン
ジスタを製造する他の方法におけるある段階を示した断
面図である。
ジスタを製造する他の方法におけるある段階を示した断
面図である。
【図１１】図２または３の絶縁ゲートバイポーラトラン
ジスタを製造する他の方法におけるある段階を示した断
面図である。
ジスタを製造する他の方法におけるある段階を示した断
面図である。
１０ ＤＭＯＳ絶縁ゲートバイポーラトランジスタ １１ 半導体基板 １２ 表面 １３ コレクタ １５ ドープ構造 １６ 拡散領域 １７ ドリフト領域 １８ ソース １９ エミッタ ２０ 絶縁層 ２１ 金属ゲート ２２ 反転チャネル ３０、３０′ 絶縁ゲートバイポーラトランジスタ ３１、３１′ 半導体基板 ３２、３２′ 上部表面 ３３、３３′ 金属の層 ３４、３４′ Ｐ−Ｎ−Ｐバイポーラトランジスタ ３５、３５′ ドープ構造 ３５ａ エピタキシャル層 ３５ｂ エピタキシャル層 ３５ｃ エピタキシャル層 ３６、３６′ 埋込み領域 ３７、３７′ 表面 ４０、４０′ ドリフト領域 ４１、４１′ ドープ領域 ４５、４５′ 第２の電流ターミナル ４６、４６′ 注入領域 ４７、４７′ 注入領域 ４８、４８′ 金属層 ５０、５０′ 絶縁層 ５５、５５′ 金属層 ５６ 蓄積チャネル ５６′ 反転チャネル ７０ 注入マスク ７１ 注入 ７２ 注入マスク ７３ 領域 ８０ エッチマスク
Claims (3)
- 【請求項１】 絶縁ゲートバイポーラトランジスタ（３
０）であって、 第１の表面（３２）および反対側の表面を有する第１導
電型を備えた半導体基板（３１）であって、前記反対側
の表面上に配置された第１の電流ターミナル（３３）を
備えるもの、 その中に配置された第１導電型を備えた埋込み領域（３
６）を有する第２導電型を備えたドープ構造（３５）で
あって、該ドープ構造（３５）は前記基板（３１）の第
１の表面（３２）上に配置されそして前記基板（３１）
の第１の表面（３２）と平行でかつ間隔をあけられた表
面（３７）を画定し、前記埋込み領域（３６）は前記ド
ープ構造（３５）中に配置されて前記基板（３１）の第
１の表面（３２）から延在しかつほぼ垂直なドープ構造
（３５）中のドリフト領域（４０）を画定し、前記埋込
み領域（３６）は更に前記ドープ構造（３５）中に配置
されて前記ドリフト領域（４０）に連通しかつ前記ドー
プ構造（３５）の前記表面（３７）に隣接するドープ領
域（４１）を画定するもの、 を具備し、前記基板（３１）および前記埋込み領域（３
６）はバイポーラトランジスタ（３４）を画定するよう
にそれらの間に配置される前記ドープ構造（３５）の一
部分を有し、前記絶縁ゲートバイポーラトランジスタ
（３０）はさらに、 前記ドープ領域（４１）に連通する前記ドープ構造（３
５）中の第２導電型の第１の注入領域（４６）と該第１
の注入領域（４６）および前記埋込み領域（３６）に連
通する前記ドープ構造（３５）上に配置された電気的コ
ンタクト（４８）とを含んでいる第２の電流ターミナル
（４５）、 前記ドープ領域（４１）上に横たわる前記ドープ構造
（３５）の表面（３７）上に配置された絶縁層（５
０）、および前記ドープ領域（４１）中に伝導チャネル
（５６）を画定するように前記絶縁層（５０）上に配置
された制御ターミナル（５５）であって、前記伝導チャ
ネル（５６）は前記制御ターミナル（５５）に隣接して
横方向に延在しかつ前記ドリフト領域（４０）および前
記第１の注入領域（４６）に連通するもの、 を具備することを特徴とする絶縁ゲートバイポーラトラ
ンジスタ（３０）。 - 【請求項２】 シリコンカーバイド絶縁ゲートバイポー
ラトランジスタ（３０）であって、 第１の表面（３２）および反対側の表面を有する第１導
電型を備えた半導体基板（３１）であって、前記反対側
の表面上に配置された第１の電流ターミナル（３３）を
備えるもの、 その中に配置された第１導電型の埋込み領域（３６）を
有する第２導電型を備えたドープエピタキシャル構造
（３５）であって、該エピタキシャル構造（３５）は前
記基板（３１）の第１の表面（３２）上に配置されそし
て前記基板（３１）の第１の表面（３２）と平行でかつ
間隔をあけられた表面（３７）を画定し、前記埋込み領
域（３６）は前記エピタキシャル構造（３５）中に配置
されて前記基板（３１）の第１の表面（３２）から延在
しかつほぼ垂直な前記エピタキシャル構造（３５）中の
ドリフト領域（４０）を画定し、前記埋込み領域（３
６）は更に前記エピタキシャル構造（３５）中に配置さ
れて前記ドリフト領域（４０）に連通しかつ前記エピタ
キシャル構造（３５）の前記表面（３７）に隣接する横
方向に延在しているドープ領域（４１）を画定するも
の、 を具備し、前記基板（３１）および前記埋込み領域（３
６）はバイポーラトランジスタ（３４）を画定するよう
にそれらの間に配置される前記エピタキシャル構造（３
５）の一部分を有し、前記シリコンカーバイド絶縁ゲー
トバイポーラトランジスタ（３０）はさらに、 前記ドープ領域（４１）に連通する前記エピタキシャル
構造（３５）中の第２導電型の第１の注入領域（４６）
と該第１の注入領域（４６）および前記埋込み領域（３
６）に連通する前記エピタキシャル構造（３５）上に配
置された電気的コンタクト（４８）とを含んでいる第２
の電流ターミナル（４５）、 前記ドープ領域（４１）上に横たわる前記エピタキシャ
ル構造（３５）の表面（３７）上に形成された酸化物お
よび窒化物のうちの一つを含んでいる誘電体層（５
０）、および制御ターミナルを形成しかつ前記ドープ領
域（４１）中に伝導チャネル（５６）を画定するように
前記誘電体層（５０）上に配置された金属層（５５）で
あって、前記伝導チャネル（５６）は前記制御ターミナ
ルに隣接して横方向に延在しかつ前記ドリフト領域（４
０）および前記第２の電流ターミナル（４５）に連通す
るもの、 を具備することを特徴とするシリコンカーバイド絶縁ゲ
ートバイポーラトランジスタ（３０）。 - 【請求項３】 絶縁ゲートバイポーラトランジスタを製
造する方法であって、 第１の表面（３２）および反対側の表面を有する第１導
電型を備えた半導体基板（３１）を提供しかつ前記反対
側の表面上に第１の電流ターミナル（３３）を配置する
段階、 第２導電型を備えかつその中に配置された第１導電型を
備えた埋込み領域（３６）を有するドープ構造（３５）
を形成しおよび前記基板（３１）の第１の表面（３２）
上に前記ドープ構造（３５）を配置し、前記基板（３
１）の第１の表面（３２）と平行でかつ間隔をあけられ
た表面（３７）を備えた前記ドープ構造（３５）を形成
し、前記基板（３１）の第１の表面（３２）から延在し
かつほぼ垂直な前記ドープ構造（３５）中のドリフト領
域（４０）を画定するように前記ドープ構造（３５）中
に前記埋込み領域（３６）を配置し、そして更に前記ド
リフト領域（４０）に連通しかつ前記ドープ構造（３
５）の前記表面（３７）に隣接するドープ領域（４１）
を画定するように前記ドープ構造（３５）中に前記埋込
み領域（３６）を配置し、更にバイポーラトランジスタ
（３４）を画定するように前記埋込み領域（３６）と前
記基板（３１）との間に配置された前記ドープ構造（３
５）の一部分を備えて前記埋込み領域（３６）を配置す
る段階、 前記ドープ領域（４１）に連通する前記ドープ構造（３
５）中の第２導電型の第１の注入領域（４６）を注入し
かつ前記第１の注入領域（４６）および前記埋込み領域
（３６）に連通する前記ドープ構造（３５）上の電気的
コンタクト（４８）を配置して第２の電流ターミナル
（４５）を形成する段階、 前記ドープ領域（４１）上に横たわる前記ドープ構造
（３５）の表面（３７）上に絶縁層（５０）を配置する
段階、および前記ドープ領域（４１）中に伝導チャネル
（５６）を画定するように前記絶縁層（５０）上に制御
ターミナル（５５）を配置し、前記制御ターミナル（５
５）に隣接しかつ前記ドリフト領域（４０）および前記
第２の電流ターミナル（４５）の前記第１の注入領域
（４６）に連通して横方向に前記伝導チャネル（５６）
を延在させる段階、 を具備することを特徴とする絶縁ゲートバイポーラトラ
ンジスタを製造する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/829,035 US5917204A (en) | 1997-03-31 | 1997-03-31 | Insulated gate bipolar transistor with reduced electric fields |
| US08/829,035 | 1997-03-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284733A true JPH10284733A (ja) | 1998-10-23 |
| JP4159651B2 JP4159651B2 (ja) | 2008-10-01 |
Family
ID=25253363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10007398A Expired - Fee Related JP4159651B2 (ja) | 1997-03-31 | 1998-03-27 | 低減された電界を備えた絶縁ゲートバイポーラトランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5917204A (ja) |
| EP (1) | EP0869558A3 (ja) |
| JP (1) | JP4159651B2 (ja) |
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