JP5187994B2 - 薄膜トランジスタの製造方法並びにそのような製造方法を用いて製造された薄膜トランジスタ及び液晶表示パネル - Google Patents

薄膜トランジスタの製造方法並びにそのような製造方法を用いて製造された薄膜トランジスタ及び液晶表示パネル Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、薄膜トランジスタ(TFT)の製造方法に係り、更に詳細には、例えば液晶表示パネル用の画素電極駆動素子として好適なTFTの改善された製造方法に関する。また、本発明は斯様な製造方法を用いて製造された薄膜トランジスタ及び液晶表示パネルにも関する。
【0002】
【従来の技術】
薄膜トランジスタは、例えば液晶表示パネル等の電子機器に広く使用されている。特に、アクティブマトリクス型の液晶表示パネルにおいては、画素電極に画素情報を供給する素子として、ソース電極、ドレイン電極、ゲート電極及びチャンネル領域を有するTFTが用いられている。透過型アクティブマトリクス液晶表示パネルには、このようなTFTの各々に対し(特にそのチャンネル領域に対し)、当該表示パネルの背面側に配されるバックライトからの光が入り込まないように、遮光膜が設けられるものがある。
【0003】
例えば上記のような液晶表示パネルにおいて、或るTFTが完全なオフ状態に制御されている場合、該TFTのチャンネル領域にバックライトからの光が侵入すると、そのソース・ドレイン間に光励起キャリアによる漏れ電流が生じ、結果として、対応する画素電極の電位が変動して表示画像の品質に悪影響を及ぼす。上述した遮光膜は、TFTにおけるチャンネル領域への光の侵入を最小限に抑え、斯様な表示画像の品質の悪化を防止する。
【0004】
このような遮光膜を設けた液晶表示パネルは、例えば米国特許第4,723,838号及び米国特許第5,691,782号等から既知である。
【0005】
米国特許第4,723,838号に開示された液晶表示パネルは、マトリクス状に配置された画素電極に対して各々設けられる各TFTに対応させて、当該表示パネルの背面側に遮光膜を備え、これら遮光膜により対応するTFTのチャンネル形成領域(半導体層)にバックライトからの光が侵入するのを防止するようにしている。このような遮光膜は、従来、以下のような工程に従い形成されている。
【0006】
即ち、透明基板上に金属等の材料からなる遮光材料膜が一様に形成される。この遮光材料膜は、パターニング処理により、形成されるべきTFTに対応する領域以外が除去され、結果として多数の遮光膜が形成される。斯様にして遮光膜が形成された基板上には、通常、SiO2又は窒化シリコン等からなる絶縁層とITO等からなる透明導電層とが順次形成される。上記透明導電層からは、パターニング処理により、ソース電極と、一体的なドレイン電極及び画素電極とが形成される。次いで、これら各部を備える上記基板上に、アモルファスシリコン(a−Si)等からなるチャンネル形成層と窒化シリコン等からなるゲート絶縁層とが順次形成される。これら2つの層は、上記ゲート絶縁層上に形成されるフォトレジストを上面側(即ち、フォトレジスト側)に配置される光源からの光により露光し現像することによりパターン化し、該パターン化されたフォトレジストをマスクとしてエッチングすることにより前記遮光膜に対応する各箇所の島状の領域を残し除去される。これら島状領域の各々には頂部にゲート電極が設けられ、これによりTFTが形成される。
【0007】
上述したような従来の製造方法により製造されるTFTにおいては、前記遮光膜を形成する工程に用いられるフォトマスク以外に、前記島状領域を形成する工程に使用されるフォトマスクが必要となる。また、上記両フォトマスクは通常別のものであり、且つ、これらフォトマスクの位置合わせにおいて各々位置的誤差が生じるため、対応する遮光膜と島状領域との、基板に対して垂直方向にみた場合の位置及び形状を完全に一致させることは困難である。結果として、バックライトからの光が島状領域、即ちTFTのチャンネル形成層に侵入して光励起キャリアを発生させ、その結果ドレイン・ソース間の漏れ電流が増加して表示画像の品質に悪影響を与える場合がある。さらに、かかる光の侵入防止策として遮光膜を大きめに形成した場合は、表示パネルの開口率が低下したり、或いはバックライトの光を余分に遮断して暗い画像になる、といった不具合を招くことになる。
【0008】
【発明が解決しようとする課題】
従って、本発明の1つの目的は、薄膜トランジスタを製造する方法であって、開口率等の表示性能を落とすことなく該薄膜トランジスタにおけるチャンネル形成層に光が侵入する恐れを略除去することが可能な薄膜トランジスタの製造方法を提供することにある。
【0009】
また、本発明の他の目的は上記のような薄膜トランジスタの製造方法であって、従来の製造方法よりも必要とされるフォトマスクの数が少なく、従って製造工程がより簡単で且つ安価な薄膜トランジスタの製造方法を提供することにある。
【0010】
また、本発明の更に他の目的は、開口率等の表示性能を落とすことなくチャンネル形成層に光が侵入する恐れを略除去した薄膜トランジスタを提供することにある。
【0011】
また、本発明の更に他の目的は、上記のような薄膜トランジスタであって、より安価に製造することが可能な薄膜トランジスタを提供することにある。
【0012】
また、本発明の更に他の目的は、上記のような薄膜トランジスタを備え、バックライトにより画像品質に悪影響の受けることの少ない液晶表示パネルを提供することにある。
【0013】
【課題を解決するための手段】
上記目的を達成するため、本発明によれば、ゲート電極と、ドレイン電極と、ソース電極と、チャンネル形成層と、該チャンネル形成層に光が侵入するのを防止する遮光膜とを有してなる薄膜トランジスタの製造方法であって、透明基板又はこの基板に設けられた下地層上に前記遮光膜を形成する第1工程と、前記遮光膜が形成された前記透明基板又は下地層上に前記ドレイン電極及び前記ソース電極を形成する第2工程と、前記ドレイン電極及びソース電極が形成された構造体の主面上に前記チャンネル形成層の材料を堆積する第3工程と、当該堆積された材料の層を、前記遮光膜をマスクとする前記透明基板側からの露光に基づくフォトリソグラフィの処理により島状に形成して前記チャンネル形成層を形成する第4工程と、この島状のチャンネル形成層上にゲート絶縁層を介在させて前記ゲート電極を形成する第5工程と、を有し、前記第2工程と前記第3工程の間に前記第2工程において得られた構造体の上面に燐がドープされる第6工程を有し、前記第3工程の際に、前記チャンネル形成層における、前記ドレイン電極及び前記ソース電極との境界部分には上記のドープされた燐が拡散移動する薄膜トランジスタの製造方法が提供される。
【0014】
このような製造方法によれば、島状のチャンネル形成層を形成する際に遮光膜をフォトマスクとして使用することにより基板側(即ち背面側)からの露光を行うため、従来の製造方法における表面側からの露光の場合のように別のフォトマスクが必要とされず、製造工程が簡略化される。また、遮光膜をフォトマスクとして使用する結果、該遮光膜及び島状チャンネル形成層の形状及び位置が基板に垂直な方向に見て略完全に一致する(即ち、自己整合される)ので、バックライトの光がチャンネル形成層に侵入して光励起キャリアを発生させる現象を、開口率等を犠牲にすることなく効率良く回避することができる。
【0015】
上記薄膜トランジスタの製造方法においては、前記第3工程が、前記ドレイン電極及びソース電極が形成された前記構造体主面上に前記チャンネル形成層の材料と前記ゲート絶縁層の材料とを順に堆積する工程を有し、前記第4工程が、当該ゲート絶縁層の材料の層上にフォトレジスト層を形成する工程と、該フォトレジスト層を前記遮光膜をマスクとする前記透明基板側からの露光によりパターン化する工程と、これによりパターン化されたフォトレジスト層をマスクとして当該ゲート絶縁層及びチャンネル形成層の堆積層を選択的にエッチングする工程とを有している、ことを特徴とすることができる。
【0016】
また、前記第5工程が、前記島状のチャンネル形成層及び該島状チャンネル形成層上の前記ゲート絶縁層を第2ゲート絶縁層としての保護層により覆う工程と、該保護層上に前記ゲート電極を形成する工程とを有していることを特徴とすることもできる。
【0017】
さらに、前記第5工程が、前記島状のチャンネル形成層の側面を酸化させる工程と、該酸化された側面を有する前記島状のチャンネル形成層上に前記ゲート絶縁層を介して前記ゲート電極を形成する工程とを有していることを特徴とすることができる。
【0018】
また、本発明によれば、ゲート電極と、ドレイン電極と、ソース電極と、チャンネル形成層とを有してなる薄膜トランジスタの製造方法であって、透明基板又はこの基板に設けられた下地層上に遮光性導電材料を用いて前記ゲート電極を形成する第1工程と、前記ゲート電極が形成された透明基板又は下地層上にゲート絶縁層を形成する第2工程と、前記ゲート絶縁層上に前記ドレイン電極及び前記ソース電極を形成する第3工程と、前記ドレイン電極及びソース電極が形成された前記ゲート絶縁層上に前記チャンネル形成層の材料を堆積する第4工程と、当該堆積された材料の層を、前記ゲート電極をマスクとする前記透明基板側からの露光に基づくフォトリソグラフィの処理を用いて前記チャンネル形成層を形成する第5工程と、を有し、前記第3工程と前記第4工程の間に前記第3工程において得られた構造体の上面に燐がドープされる第6工程を有し、前記第4工程の際に、前記チャンネル形成層における、前記ドレイン電極及び前記ソース電極との境界部分には上記のドープされた燐が拡散移動する薄膜トランジスタの製造方法が提供される。
【0019】
このような製造方法によれば、島状のチャンネル形成層を形成する際にゲート電極をフォトマスクとして使用することにより基板側(即ち背面側)からの露光を行うため、ゲート電極及び島状チャンネル形成層の形状及び位置を整合させるのが容易となり、バックライトの光がチャンネル形成層に侵入して光励起キャリアを発生させる恐れが少なくなる。また、開口率等の低下抑制の効果も相当に期待することができる。
【0020】
上記薄膜トランジスタの製造方法においては、前記第4工程が、前記ドレイン電極及びソース電極が形成された前記ゲート絶縁層上に前記チャンネル形成層の材料を堆積する工程と、該チャンネル形成層上に絶縁材料を堆積する工程とを有し、前記第5工程が、前記絶縁材料の堆積層上にフォトレジスト層を形成する工程と、該フォトレジスト層に対し前記ゲート電極を一方のマスクとして前記透明基板側からの露光を行うとともに前記フォトレジスト層の上側に配される他方のマスクを用いて前記フォトレジスト層の上側からの露光を行ってパターン化する工程と、これによりパターン化されたフォトレジスト層をマスクとして当該絶縁材料の堆積層と前記チャンネル形成層の堆積層とを選択的にエッチングする工程とを有している、ことを特徴とすることができる。
【0021】
また、前記第5工程の後に、前記島状のチャンネル形成層の少なくとも側面を覆う保護層を形成する工程を有していることを特徴とすることもできる。
【0022】
また、本発明によれば、ゲート電極と、ドレイン電極と、ソース電極と、前記ドレイン電極及び前記ソース電極の上に形成されたチャンネル形成層と、該チャンネル形成層に光が侵入するのを防止する遮光膜とを有してなる薄膜トランジスタであって、前記チャンネル形成層が前記遮光膜をマスクとして用いたフォトリソグラフィの処理により形成されたものである薄膜トランジスタが提供される。
【0023】
このような薄膜トランジスタによれば、チャンネル形成層と遮光膜とが自己整合されているので、チャンネル形成層に光励起キャリヤによる漏れ電流が生じるのを防止するとともに明るい表示を得ることができる。
【0024】
また、本発明によれば、ゲート電極と、ドレイン電極と、ソース電極と、前記ドレイン電極及び前記ソース電極の上に形成されたチャンネル形成層とを有してなる薄膜トランジスタであって、前記ゲート電極が遮光性導電材料からなり、前記チャンネル形成層が前記ゲート電極をマスクとして用いたフォトリソグラフィの処理を用いて形成されたものである薄膜トランジスタが提供される。
【0025】
このような薄膜トランジスタによっても、チャンネル形成層と遮光膜とが良く自己整合されているので、チャンネル形成層に光励起キャリヤによる漏れ電流が生じる可能性が少ないし、明るい表示を得ることができる。なお、前記チャンネル形成層における、前記ドレイン電極及び前記ソース電極との境界部分には燐を含有していてよい。
【0026】
また、本発明によれば、ゲート電極、ドレイン電極、ソース電極、前記ドレイン電極及び前記ソース電極の上に形成されたチャンネル形成層及び該チャンネル形成層に光が侵入するのを防止する遮光膜を有してなる薄膜トランジスタと、前記ドレイン電極及び前記ソース電極の何れか一方に接続された画素電極とを有する液晶表示パネルであって、前記チャンネル形成層が前記遮光膜をマスクとして用いたフォトリソグラフィにより形成されたものである液晶表示パネルが提供される。
【0027】
このような液晶表示パネルによれば、バックライトの影響によりチャンネル形成層に漏れ電流が生じることがなく、優れた画像品質を得ることができる。
【0028】
また、本発明によれば、ゲート電極、ドレイン電極、ソース電極及び前記ドレイン電極と前記ソース電極の上に形成されたチャンネル形成層を有してなる薄膜トランジスタと、前記ドレイン電極及び前記ソース電極の何れか一方に接続された画素電極とを有する液晶表示パネルであって、前記ゲート電極が遮光性導電材料からなり、前記チャンネル形成層が前記ゲート電極をマスクとして用いたフォトリソグラフィの処理を用いて形成されたものである液晶表示パネルが提供される。
【0029】
この液晶表示パネルにおいても、前記液晶表示パネルと略同様の効果を得ることができる。また、上記の液晶表示パネルにおいて、前記薄膜トランジスタの前記チャンネル形成層における、前記ドレイン電極及び前記ソース電極との境界部分には燐を含有していてよい。
【0030】
【発明の実施の形態】
以下、本発明の実施例を、添付図面を参照して詳細に説明する。
【0031】
図1は、本発明による薄膜トランジスタの製造方法の第1実施例をトップゲート型TFTに適用して製造された液晶表示パネルの1画素に対応する部分を概念的に示す平面図であり、図2は該第1実施例の製造方法における幾つかの工程を図1のII−II線に沿う断面として示す説明図である。
【0032】
この第1実施例が適用された液晶表示パネル10は、当該パネルの背面側に配置される透明基板上に絶縁層等を介在させて形成されてマトリクス状に配置された多数の画素電極12を有している。各画素電極12には、当該画素電極を駆動するための薄膜トランジスタ(TFT)14が隣接して設けられており、このTFT14は、当該液晶表示パネル10の行方向に延びるゲートライン16と列方向に延びるソースライン17とに結合され、これら両ラインに印加される信号により画素情報に応じて駆動されるようになっている。尚、図示されていないが、この液晶表示パネル10は、上記透明基板及び図1に示す各部を含んでなる構造体に対し液晶材料を挟んで対向配置された(即ち、パネル前面側に配置された)透明保護基板等を更に有し、背面側からバックライトにより照明すると共に、上記透明保護基板に設けられる透明共通電極と上記各画素電極との間の電圧を上記液晶材料に印加することにより画像を表示するようになっている。
【0033】
以下、上記薄膜トランジスタ14の製造方法を、図2を参照して更に詳細に説明する。尚、以下の説明においては、場合により、図2における上側を前面側、及び同図における下側を背面側と称する。
【0034】
先ず、ガラス又は石英等の透明材料からなる基板20を用意する。次に、この透明基板20の上側表面全体に、クロム等の非透光材料からなる膜を例えばスパッタリングにより一様な厚さに形成する。この非透光材料膜は第1のフォトマスクを用いた既知のフォトリソグラフィによりパターン化し、これにより、形成されるべき薄膜トランジスタ14に対応する位置に遮光膜21を各々形成する(図2のa)。このようにして、基板20上には平面視略矩形の多数の遮光膜21がマトリクス状に形成される。
【0035】
次に、上記遮光膜21が形成された基板20の上側全面にSiO2等からなる絶縁層22を例えばプラズマCVD(化学気相成長)法により一様な厚さに形成し、斯様にして形成された絶縁層22上にITO等の透明導電材料からなる層を例えばスパッタリングにより一定の厚さに形成する。この透明導電材料層は第2のフォトマスクを用いた既知のフォトリソグラフィによりパターン化し、これにより画素電極12、各画素電極の一部であるドレイン電極12a、ソースライン17、及び各ソースラインと一体的なソース電極17aが形成される(図2のb)。次いで、図2のbに示す工程において得られた構造体の上面には後の工程のために燐がドープされる。
【0036】
次に、上記構造体の上面全体にアモルファスシリコン(a−Si)等の半導体材料からなるチャンネル形成層24と、窒化シリコン(SiNx)等の絶縁材料からなるゲート絶縁層26とが、例えばプラズマCVD法により順次形成される。尚、この際に、上記チャンネル形成層24における前記画素電極12、ドレイン電極12a、ソースライン17及びソース電極17aとの境界部分には上記のドープされた燐が拡散移動し、これにより例えばn+a−Si膜が形成されて、チャンネル形成層24とドレイン及びソース電極12a及び17aとの間に良好なオーミックコンタクトが得られるようになる。次に、ゲート絶縁層26の上面にフォトレジスト層28が塗布形成される。このフォトレジスト層28は、前記遮光膜21をマスクとし基板20側からの光により露光される。斯様にして背面側から露光されたフォトレジスト層28は、次いで現像処理され、結果として上記遮光膜21に対応する領域28’だけがゲート絶縁層26上に残存される。次に、フォトレジスト層28’をマスクとして用い、既知のエッチング法によりゲート絶縁層26及びチャンネル形成層24を選択的にエッチングして、チャンネル形成層24及びゲート絶縁層26を含む島状領域30を形成する(図2のd)。この場合に各島状領域30の頂部に残存するフォトレジスト層28’は次いで既知の方法により剥離除去される。
【0037】
次に、全面に窒化シリコン等の絶縁材料からなる絶縁層32を形成する。この絶縁層32は、第3のフォトマスクを用いた既知のフォトリソグラフィによりパターン化し、これにより該絶縁層32には前記画素電極12を露出させる窓32aが各々形成される(図2のe)。
【0038】
次に、全面にアルミニウム等からなる金属層を例えばスパッタリングにより一定の厚さに形成する。この金属層は、第4のフォトマスクを用いた既知のフォトリソグラフィによりパターン化し、これにより絶縁層32上に、前記島状領域30の上方に各々位置するゲート電極16aと、各行のゲート電極16aに共通に接続されたゲートライン16とが各々形成される(図2のf)。かくして、ドレイン及びソース電極12a及び17a、チャンネル形成層24、ゲート絶縁層26及び32、並びにゲート電極16aを有してなるTFT14が得られる。
【0039】
更に、図2のfの工程で得られた構造体には全面に保護膜及び/又は配向膜等が形成されるが、これら工程は既知であるので詳細な説明は省略する。
【0040】
上記第1実施例による製造方法によれば、チャンネル形成層24を含む島状領域30を形成する際に遮光膜21をフォトマスクとして使用して背面側からの露光を行うため、従来の製造方法における表面側からの露光の場合のように別のフォトマスクが必要とされず、製造工程が簡略化される。また、遮光膜21をフォトマスクとして使用する結果、遮光膜21及びチャンネル形成層24の形状及び位置が基板20に垂直な方向に見て略完全に一致する(即ち、自己整合される)ので、バックライトの光がチャンネル形成層24に侵入して光励起キャリアを発生させる恐れが殆ど無い。従って、この製造方法により製造された液晶表示パネル10によれば、バックライトの影響を受けることの少ない良好な画像品質を得ることができる。また、かかる自己整合によって、遮光膜21はチャンネル形成層24に対して無駄に大きく形成されることはなく、バックライトの光のチャンネル形成層24への侵入を効率良く遮断するとともに先述したような開口率等の低下を抑えることができる。
【0041】
次に、上記第1実施例の変形例を図3を参照して説明する。
【0042】
この変形例は、前記島状領域30全体を絶縁層32により覆う代わりに、島状領域30におけるチャンネル形成層24の側面を絶縁化することによって該チャンネル形成層の側面とゲート電極16aのパターンとの接触を防止しようとするもので、図2に示した工程とは下記の点で相違する。
【0043】
即ち、図2のdの工程の後、図3のe’に示すように、既知の方法でプラズマ酸化処理を行うことによりチャンネル形成層24の側面を酸化してSiO2からなる絶縁膜24aを形成する。次いで、フォトレジスト層28’を除去する。尚、このフォトレジスト層28’は上記プラズマ酸化処理の前に除去してもよい。
【0044】
次に、全面にアルミニウム等からなる金属層を例えばスパッタリングにより一定の厚さに形成し、第4のフォトマスクを用いた既知のフォトリソグラフィにより該金属層をパターン化することにより、ゲート絶縁層26上にゲート電極16a’及びゲートパターン16を形成する。
【0045】
この変形例によれば、第1実施例における絶縁層32を設ける必要はなく、チャンネル形成層24とゲート電極16a’との間には単一のゲート絶縁層26のみしか存在しないので、製造工程がより簡略化され、安価になる。
【0046】
次に、本発明による薄膜トランジスタの製造方法をボトムゲート型TFTに適用した場合の第2実施例を説明する。
【0047】
図4は、この第2実施例における幾つかの工程を図2と同様に示す説明図である。先ず、ガラス又は石英等からなる透明基板120の上側表面全体に、遮光性導電材料、例えばアルミニウム等の金属からなる層を例えばスパッタリングにより一様な厚さに形成する。この金属層は第1のフォトマスクを用いた既知のフォトリソグラフィによりパターン化し、これにより、ゲート電極116aと、これらゲート電極と一体的なゲートライン116(図5参照)とを形成する(図4のa)。
【0048】
次に、上記ゲート電極116a及びゲートライン116が形成された基板120の上側全面にSiO2等からなるゲート絶縁層122を例えばプラズマCVD法により一様な厚さに形成し、斯様にして形成されたゲート絶縁層122上にITO等の透明導電材料からなる層を例えばスパッタリングにより一定の厚さに形成する。この透明導電材料層は第2のフォトマスクを用いた既知のフォトリソグラフィによりパターン化し、これにより画素電極112、各画素電極の一部であるドレイン電極112a、ソースライン117、及び各ソースラインと一体的なソース電極117aが形成される(図4のb)。次いで、図4のbに示す工程において得られた構造体の上面には後の工程のために燐がドープされる。
【0049】
次に、上記構造体の上面全体にアモルファスシリコン(a−Si)等の半導体材料からなるチャンネル形成層124と、窒化シリコン(SiNx)等の絶縁材料からなる絶縁層126とが、例えばプラズマCVD法により順次形成される。尚、この際に、上記チャンネル形成層124における前記画素電極112、ドレイン電極112a、ソースライン117及びソース電極117aとの境界部分には上記のドープされた燐が拡散移動し、これにより例えばn+a−Si膜が形成されて、チャンネル形成層124とドレイン及びソース電極112a及び117aとの間に良好なオーミックコンタクトが得られるようになる。次に、絶縁層126の上面にフォトレジスト層128が塗布形成される。このフォトレジスト層128は、前記ゲート電極116a及びゲートライン116を一方のマスクとして基板120側からの(即ち背面側からの)光により露光されると共に、更にゲート電極116aの長さ方向と直交する方向(図4の左右方向)に延びる所定の遮光縞を備える簡単な構成の第3(他方)のフォトマスクを使用して図における上方側からの(即ち、パネル前面側からの)光により露光される。
【0050】
図5は上記一方及び他方のマスクの形態を平面図にて概略的に示しており、ゲート電極116a及びゲートライン116による一方のマスクと他方のマスク200とが重なる領域(クロスハッチ部分)が、形成すべきチャンネル形成層の領域となることを表している。つまり、他方のマスク200は、ゲート電極116aの部分すなわち当該チャンネル形成層の領域だけは上方側からの光により露光させないパターンを持つ必要がある。本例では、マスク200は、ゲートライン116の領域を全て上方側からの光により露光させるようなマスクパターンを有するものであり、このパターンは、それぞれゲートライン116に沿いこれをカバーする光透過性の直線的帯状部201とこれに交互配置される遮光性の直線的帯状部202とからなるという極めて簡単なもので済む。図5からも分かるように、このマスク200は、単一方向(図5の上下方向)のみの位置合わせで良いので、工程の簡素化に寄与することになる。
【0051】
斯様にして露光されたフォトレジスト層128は、次いで現像処理され、結果として上記ゲート電極116aに対応する領域128’だけが絶縁層126上に残存される。次に、フォトレジスト層128’をマスクとして用い、既知のエッチング法により絶縁層126及びチャンネル形成層124を選択的にエッチングして、チャンネル形成層124及び絶縁層126を含む島状領域130を形成する(図4のd)。この場合に各島状領域130の頂部に残存するフォトレジスト層128’は次いで既知の方法により剥離除去される。
【0052】
次に、全面に窒化シリコン等の絶縁材料からなる保護層132を形成する。この保護層132は、第4のフォトマスクを用いた既知のフォトリソグラフィによりパターン化し、これにより該保護層132には前記画素電極112を露出させる窓132aが各々形成される(図4のe)。次いで、既知の方法により前記各ゲートラインの端子部分が露出される。かくして、ドレイン及びソース電極112a及び117a、チャンネル形成層124、ゲート絶縁層122、並びにゲート電極116aを有してなるTFT114が得られる。
【0053】
更に、図4のeの工程で得られた構造体には全面に配向膜等が形成されるが、これら工程は既知であるので詳細な説明は省略する。
【0054】
上記第2実施例による製造方法によれば、チャンネル形成層124を含む島状領域130を形成する際にゲート電極116aをフォトマスクとして用い裏面側から露光を行うため、ゲート電極116a及びチャンネル形成層124の形状及び位置が、基板120に垂直な方向に見て、少なくとも対向する1対の辺(図5の130A,130B。本例では辺130Cも)に関しては略完全に一致する(即ち、自己整合される)ので、バックライトの光がチャンネル形成層124に侵入して光励起キャリアを発生させる恐れが少ない。従って、この製造方法により製造された液晶表示パネルによれば、バックライトの悪影響を受けることの少ない良好な画像品質を得ることができる。また、かかる自己整合によって、バックライトの光のチャンネル形成層への侵入を効率良く遮断するとともに先述したような開口率等の低下を相当抑えることができる。
【0055】
尚、上記第2実施例の図4のc〜eに示す工程において、絶縁層126を形成せずに保護層132だけを形成するようにしてもよい。
【0056】
また、上記第2実施例では、背面側の一方マスク(ゲート電極等)と正面側の他方マスクとを用いて島状領域130を形成しているが、図4のcの工程において当該一方のマスクのみで当該ゲート電極等に対応する形状(平面図上)にチャネル形成層をパターン化しておき、その後の図4のeの工程において保護層132の窓132aの形成と同時に当該チャネル形成層を最終的に島状にパターン化するようにしてもよい。この場合、チャネル形成層の島状のパターン化後には当該チャネル形成層の側面は露出されることになるが、かかる露出側面に対して図3において述べたような酸化処理又は窒化処理等による絶縁化処理を施すのが好ましい。また、もとよりチャネル形成層は島状に形成しなくとも最低限の機能を果たすことはできるので、上述の如き島状のパターン化は必須ではない。但し、耐リーク電流等のTFTの性能面から見れば、チャネル形成層を島状にすることが望ましい。
【0057】
また、上記各実施例においては、基板上に直接、遮光膜やゲート電極を形成するようにしているが、これらは基板に設けられた下地層上に形成するようにしてもよいことは勿論である。同様に、本発明は、他の層及び部分についても付加的な構成要素を排除するものではないし、請求項に記載の技術的思想に逸脱しない限り、その実施の形態を適宜改変しうるものである。
【図面の簡単な説明】
【図1】 図1は、本発明による薄膜トランジスタの製造方法の第1実施例により製造された薄膜トランジスタを備える液晶表示パネルの一部の概略平面図である。
【図2】 図2は、同第1実施例における幾つかの工程を図1のII-II線に沿う断面として示す工程説明図である。
【図3】 図3は、同第1実施例の変形例における幾つかの工程を示す工程説明図である。
【図4】 図4は、本発明による薄膜トランジスタの製造方法の第2実施例における幾つかの工程を断面として示す工程説明図である。
【図5】 図5は、本発明による薄膜トランジスタの製造方法の第2実施例において使用されるマスクの形態を示す概略平面図である。
【符号の説明】
10…液晶表示パネル
12、112…画素電極
12a、112a…ドレイン電極
14、114…薄膜トランジスタ
16、116…ゲートライン
16a、116a…ゲート電極
17、117…ソースライン
17a、117a…ソース電極
20、120…透明基板
21…遮光膜
22…絶縁層
24、124…チャンネル形成層
26…ゲート絶縁層
28、128…フォトレジスト層
30、130…島状領域
32、132…保護層
122…ゲート絶縁層
126…絶縁層
200…マスク
201…光透過性直線的帯状部
202…遮光性直線的帯状部
130A、130B、130C…ゲート電極と整合されるチャネル形成層の側部

Claims (11)

  1. ゲート電極と、ドレイン電極と、ソース電極と、チャンネル形成層と、該チャンネル形成層に光が侵入するのを防止する遮光膜とを有してなる薄膜トランジスタの製造方法であって、
    透明基板又はこの基板に設けられた下地層上に前記遮光膜を形成する第1工程と、
    前記遮光膜が形成された前記透明基板又は下地層上に前記ドレイン電極及び前記ソース電極を形成する第2工程と、
    前記ドレイン電極及びソース電極が形成された構造体の主面上に前記チャンネル形成層の材料を堆積する第3工程と、
    当該堆積された材料の層を、前記遮光膜をマスクとする前記透明基板側からの露光に基づくフォトリソグラフィの処理により島状に形成して前記チャンネル形成層を形成する第4工程と、
    この島状のチャンネル形成層上にゲート絶縁層を介在させて前記ゲート電極を形成する第5工程と、を有し、
    前記第2工程と前記第3工程の間に前記第2工程において得られた構造体の上面に燐がドープされる第6工程を有し、
    前記第3工程の際に、前記チャンネル形成層における、前記ドレイン電極及び前記ソース電極との境界部分には上記のドープされた燐が拡散移動する薄膜トランジスタの製造方法。
  2. 請求項1に記載の薄膜トランジスタの製造方法であって、
    前記第3工程が、前記ドレイン電極及びソース電極が形成された前記構造体主面上に前記チャンネル形成層の材料と前記ゲート絶縁層の材料とを順に堆積する工程を有し、
    前記第4工程が、当該ゲート絶縁層の材料の層上にフォトレジスト層を形成する工程と、該フォトレジスト層を前記遮光膜をマスクとする前記透明基板側からの露光によりパターン化する工程と、これによりパターン化されたフォトレジスト層をマスクとして当該ゲート絶縁層及びチャンネル形成層の堆積層を選択的にエッチングする工程とを有している、
    ことを特徴とする薄膜トランジスタの製造方法。
  3. 請求項1又は2に記載の薄膜トランジスタの製造方法であって、
    前記第5工程が、前記島状のチャンネル形成層及び該島状チャンネル形成層上の前記ゲート絶縁層を第2ゲート絶縁層としての保護層により覆う工程と、該保護層上に前記ゲート電極を形成する工程とを有していることを特徴とする薄膜トランジスタの製造方法。
  4. 請求項1又は2に記載の薄膜トランジスタの製造方法であって、
    前記第5工程が、前記島状のチャンネル形成層の側面を酸化させる工程と、該酸化された側面を有する前記島状のチャンネル形成層上に前記ゲート絶縁層を介して前記ゲート電極を形成する工程とを有していることを特徴とする薄膜トランジスタの製造方法。
  5. ゲート電極と、ドレイン電極と、ソース電極と、チャンネル形成層とを有してなる薄膜トランジスタの製造方法であって、
    透明基板又はこの基板に設けられた下地層上に遮光性導電材料を用いて前記ゲート電極を形成する第1工程と、
    前記ゲート電極が形成された透明基板又は下地層上にゲート絶縁層を形成する第2工程と、
    前記ゲート絶縁層上に前記ドレイン電極及び前記ソース電極を形成する第3工程と、
    前記ドレイン電極及びソース電極が形成された前記ゲート絶縁層上に前記チャンネル形成層の材料を堆積する第4工程と、
    当該堆積された材料の層を、前記ゲート電極をマスクとする前記透明基板側からの露光に基づくフォトリソグラフィの処理を用いて前記チャンネル形成層を形成する第5工程と、を有し、
    前記第3工程と前記第4工程の間に前記第3工程において得られた構造体の上面に燐がドープされる第6工程を有し、
    前記第4工程の際に、前記チャンネル形成層における、前記ドレイン電極及び前記ソース電極との境界部分には上記のドープされた燐が拡散移動する薄膜トランジスタの製造方法。
  6. 請求項5に記載の薄膜トランジスタの製造方法であって、
    前記第4工程が、前記ドレイン電極及びソース電極が形成された前記ゲート絶縁層上に前記チャンネル形成層の材料を堆積する工程と、該チャンネル形成層上に絶縁材料を堆積する工程とを有し、
    前記第5工程が、前記絶縁材料の堆積層上にフォトレジスト層を形成する工程と、該フォトレジスト層に対し前記ゲート電極を一方のマスクとして前記透明基板側からの露光を行うとともに前記フォトレジスト層の上側に配される他方のマスクを用いて前記フォトレジスト層の上側からの露光を行ってパターン化する工程と、これによりパターン化されたフォトレジスト層をマスクとして当該絶縁材料の堆積層と前記チャンネル形成層の堆積層とを選択的にエッチングする工程とを有している、
    ことを特徴とする薄膜トランジスタの製造方法。
  7. 請求項5又は6に記載の薄膜トランジスタの製造方法であって、
    前記第5工程の後に、前記島状のチャンネル形成層の少なくとも側面を覆う保護層を形成する工程を有していることを特徴とする薄膜トランジスタの製造方法。
  8. ゲート電極と、ドレイン電極と、ソース電極と、前記ドレイン電極及び前記ソース電極の上に形成されたチャンネル形成層とを有してなる薄膜トランジスタであって、
    前記ゲート電極が遮光性導電材料からなり、前記チャンネル形成層が前記ゲート電極をマスクとして用いたフォトリソグラフィの処理を用いて形成されたものである薄膜トランジスタ。
  9. 請求項8に記載の薄膜トランジスタであって、
    前記チャンネル形成層における、前記ドレイン電極及び前記ソース電極との境界部分には燐を含有していることを特徴とする薄膜トランジスタ。
  10. ゲート電極、ドレイン電極、ソース電極及び前記ドレイン電極と前記ソース電極の上に形成されたチャンネル形成層を有してなる薄膜トランジスタと、前記ドレイン電極及び前記ソース電極の何れか一方に接続された画素電極とを有する液晶表示パネルであって、
    前記ゲート電極が遮光性導電材料からなり、前記チャンネル形成層が前記ゲート電極をマスクとして用いたフォトリソグラフィの処理を用いて形成されたものである液晶表示パネル。
  11. 請求項10に記載の液晶表示パネルであって、
    前記薄膜トランジスタの前記チャンネル形成層における、前記ドレイン電極及び前記ソース電極との境界部分には燐を含有していることを特徴とする液晶表示パネル。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4141309B2 (ja) * 2003-04-15 2008-08-27 シャープ株式会社 半導体装置およびその製造方法
JP4431081B2 (ja) 2004-08-30 2010-03-10 エルジー ディスプレイ カンパニー リミテッド 有機薄膜トランジスタの製造方法及び液晶表示素子の製造方法
KR100623699B1 (ko) * 2004-09-06 2006-09-19 삼성에스디아이 주식회사 유기 전계 발광 소자 및 그의 제조 방법
KR101090250B1 (ko) * 2004-10-15 2011-12-06 삼성전자주식회사 유기 반도체를 이용한 박막 트랜지스터 표시판 및 그 제조방법
KR101133767B1 (ko) * 2005-03-09 2012-04-09 삼성전자주식회사 유기 박막 트랜지스터 표시판 및 그 제조 방법
KR20070063300A (ko) * 2005-12-14 2007-06-19 삼성전자주식회사 유기 박막 트랜지스터 표시판 및 그 제조 방법
CN100389444C (zh) * 2006-04-24 2008-05-21 友达光电股份有限公司 显示面板模块
KR101248003B1 (ko) 2006-05-09 2013-03-27 엘지디스플레이 주식회사 액정표시장치용 어레이 기판과 그 제조방법
JP5228298B2 (ja) * 2006-08-04 2013-07-03 カシオ計算機株式会社 半導体薄膜の加工方法及び半導体装置の製造方法
US8558232B2 (en) 2009-07-30 2013-10-15 Sharp Kabushiki Kaisha Thin film transistor and method for manufacturing the same
KR102012854B1 (ko) * 2012-11-12 2019-10-22 엘지디스플레이 주식회사 액정표시장치용 어레이기판 및 그 제조방법
KR102424445B1 (ko) 2016-05-03 2022-07-22 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN106298955A (zh) * 2016-09-07 2017-01-04 武汉华星光电技术有限公司 低温多晶硅薄膜晶体管及其制作方法、液晶面板及显示器
CN111951729B (zh) * 2020-08-17 2023-06-09 武汉天马微电子有限公司 一种阵列基板、显示面板及显示装置
CN113097227B (zh) * 2021-03-22 2022-10-21 北海惠科光电技术有限公司 薄膜晶体管、显示装置以及薄膜晶体管制备方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58170065A (ja) * 1982-03-31 1983-10-06 Toshiba Corp 薄膜電界効果トランジスタの製造方法
JPS62291067A (ja) * 1986-06-10 1987-12-17 Nec Corp 薄膜トランジスタの製造方法
JPS6446982A (en) * 1987-08-17 1989-02-21 Casio Computer Co Ltd Manufacture of thin-film transistor
JPH01173650A (ja) * 1987-12-26 1989-07-10 Seikosha Co Ltd 非晶質シリコン薄膜トランジスタの製造方法
JPH0687466B2 (ja) * 1988-07-13 1994-11-02 株式会社精工舎 シリコン薄膜トランジスタおよびシリコン薄膜トランジスタの製造方法
JPH02139972A (ja) * 1988-11-21 1990-05-29 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP2978176B2 (ja) * 1989-03-23 1999-11-15 松下電器産業株式会社 アクティブマトリクス基板の製造方法及び表示装置の製造方法
JPH03116778A (ja) * 1989-09-28 1991-05-17 Matsushita Electric Ind Co Ltd アクティブマトリクス基板の製造方法と表示装置の製造方法
JPH03145766A (ja) * 1989-10-31 1991-06-20 Fujitsu Ltd 薄膜トランジスタ
JP2850564B2 (ja) * 1991-05-09 1999-01-27 富士通株式会社 薄膜トランジスタマトリックス及びその製造方法
KR940007451B1 (ko) * 1991-09-06 1994-08-18 주식회사 금성사 박막트랜지스터 제조방법
JPH07162007A (ja) * 1993-12-10 1995-06-23 Sharp Corp アクティブマトリクス基板の製造方法
JP3360199B2 (ja) * 1994-10-06 2002-12-24 富士通株式会社 薄膜トランジスタ・マトリクス基板及びその製造方法
JP3176527B2 (ja) * 1995-03-30 2001-06-18 シャープ株式会社 半導体装置の製造方法
JPH095790A (ja) * 1995-06-16 1997-01-10 Dainippon Printing Co Ltd 薄膜トランジスタの製造方法
JPH09246554A (ja) * 1996-03-04 1997-09-19 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法および液晶表示装置
JPH10173195A (ja) * 1996-12-12 1998-06-26 Nec Corp 薄膜トランジスタ及びその製造方法
GB0021030D0 (en) * 2000-08-26 2000-10-11 Koninkl Philips Electronics Nv A method of forming a bottom-gate thin film transistor

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